JP6099372B2 - 半導体装置及び電子機器 - Google Patents

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Description

本発明の一態様は、半導体装置及び表示装置等に関する。
液晶表示装置やＥＬ表示装置等の表示装置の大型化に伴い、より付加価値の高い表示装置の開発が進められている。特に、表示装置の駆動回路を一導電型のトランジスタのみを用いて構成する技術開発が活発に進められている（特許文献１参照）。
図１６は、特許文献１において開示された駆動回路を示す。特許文献１の駆動回路は、トランジスタＭ１乃至トランジスタＭ７を有する。信号ＧＯＵＴ［Ｎ−１］がハイレベルになると、トランジスタＭ３がオンになる。すると、電圧ＶＯＮがトランジスタＭ１のゲートに供給されるため、トランジスタＭ１のゲートの電位が上昇し始める。トランジスタＭ１のゲートの電位は徐々に上昇するため、トランジスタＭ３のゲートとソースとの間の電位差（以下、Ｖｇｓともいう）が徐々に小さくなる。やがて、トランジスタＭ３のＶｇｓがトランジスタＭ３のしきい値電圧になり、トランジスタＭ３がオフになる。
特開２００４−１０３２２６号公報
特許文献１の駆動回路では、トランジスタＭ１のゲートの電位の上昇に伴って、トランジスタＭ３のＶｇｓが徐々に小さくなっていた。つまり、トランジスタＭ３のドレイン電流が徐々に小さくなっていた。よって、信号ＧＯＵＴ［Ｎ−１］がハイレベルになってからトランジスタＭ３がオフになるまでの時間が長くなっていた。一方で、信号ＣＫＶがハイレベルになる前にトランジスタＭ３をオフにして、トランジスタＭ１のゲートを浮遊状態にする必要があった。したがって、特許文献１の駆動回路では、駆動周波数を高くすることが困難であった。
また、特許文献１の駆動回路では、トランジスタＭ１のゲートの電位を早く上昇させるために、トランジスタＭ３のＷ（Ｗ：チャネル幅）／Ｌ（Ｌ：チャネル長）比を大きくする必要があった。よって、トランジスタＭ３のサイズが大きくなり、レイアウト面積が大きくなっていた。
また、特許文献１の駆動回路では、トランジスタＭ１のゲートを浮遊状態にする必要があった。一方で、トランジスタＭ１のゲートにソース又はドレインが接続されるトランジスタのオフ電流によって、トランジスタＭ１のゲートから電荷が漏れていた。よって、トランジスタＭ１のゲートが浮遊状態になる期間を長くすることが困難であった。つまり、駆動周波数を低くすることが困難であった。
また、上述したとおり、特許文献１の駆動回路では、駆動周波数を高くすることも、低くすることも困難であったため、正常に動作する駆動周波数の範囲が狭くなっていた。
以上を鑑みて、本発明の一態様は、駆動周波数が高くても動作可能な駆動回路を提供することを課題の一とする。また、駆動周波数が低くても動作可能な駆動回路を提供することを課題の一とする。また、動作可能な駆動周波数の範囲が広い駆動回路を提供することを課題の一とする。また、トランジスタのＷ／Ｌ比を小さくすることを課題の一とする。また、新規の構成の回路を提供することを課題の一とする。なお、課題は効果と表裏一体の関係にあり、本明細書等で効果を述べる場合には、その効果に対応する課題が存在することは自明な事項である。一方で、本明細書等で課題を述べる場合には、その課題に対応する効果を奏することは自明な事項である。
本発明の一態様は、ソース及びドレインの一方に第１の信号が入力される第１のトランジスタと、ソース及びドレインの一方に第１の電位が供給され、ゲートに第２の信号が入力される第２のトランジスタと、第１の電極が第１のトランジスタのソース及びドレインの他方と電気的に接続され、第２の電極が第２のトランジスタのソース及びドレインの他方と電気的に接続される容量素子と、を有する半導体装置である。そして、当該半導体装置は、第１の信号がロウレベルであり、第２の信号がハイレベルである第１の期間と、第１の信号がハイレベルであり、第２の信号がロウレベル又はハイレベルである第２の期間と、を有する。
本発明の一態様は、ソース及びドレインの一方に第１の信号が入力される第１のトランジスタと、ソース及びドレインの一方に第１の電位が供給され、ゲートに第２の信号が入力される第２のトランジスタと、ソース及びドレインの一方に第１の信号が入力され、ゲートが第１のトランジスタのゲートと電気的に接続される第３のトランジスタと、第１の電極が第１のトランジスタのソース及びドレインの他方と電気的に接続され、第２の電極が第２のトランジスタのソース及びドレインの他方と電気的に接続される容量素子と、を有する半導体装置である。そして、当該半導体装置は、第１の信号がロウレベルであり、第２の信号がハイレベルである第１の期間と、第１の信号がハイレベルであり、第２の信号がロウレベル又はハイレベルである第２の期間と、を有する。
なお、上記本発明の一態様において、半導体装置は、ソース及びドレインの一方に第１の電位が供給され、ソース及びドレインの他方が第１のトランジスタのソース及びドレインの他方と電気的に接続され、ゲートが第２のトランジスタのソース及びドレインの他方と電気的に接続される第４のトランジスタと、ソース及びドレインの一方に第１の電位が供給され、ソース及びドレインの他方が第１のトランジスタのゲートと電気的に接続され、ゲートが第２のトランジスタのソース及びドレインの他方と電気的に接続される第５のトランジスタと、ソース及びドレインの一方に第２の電位が供給され、ソース及びドレインの他方が第２のトランジスタのソース及びドレインの他方と電気的に接続され、ゲートに第３の信号が入力される第６のトランジスタと、を有してもよい。
なお、上記本発明の一態様において、第１のトランジスタのＷ（Ｗはチャネル幅）／Ｌ（Ｌはチャネル長）比は、第２のトランジスタのＷ／Ｌ比よりも大きくてもよい。
本発明の一態様は、駆動周波数が高くても動作可能な駆動回路を提供することができる。また、駆動周波数が低くても動作可能な駆動回路を提供することができる。また、動作可能な駆動周波数の範囲が広い駆動回路を提供することができる。また、トランジスタのＷ／Ｌ比を小さくすることができる。
本発明の一態様に係る基本回路を説明するための図。 本発明の一態様に係る基本回路を説明するための図。 本発明の一態様に係る順序回路を説明するための図。 本発明の一態様に係る順序回路を説明するための図。 本発明の一態様に係るシフトレジスタ回路を説明するための図。 本発明の一態様に係る基本回路及び順序回路を説明するための図。 本発明の一態様に係る順序回路を説明するための図。 本発明の一態様に係る順序回路を説明するための図。 本発明の一態様に係る順序回路を説明するための図。 本発明の一態様に係る順序回路を説明するための図。 本発明の一態様に係る順序回路を説明するための図。 本発明の一態様に係る表示装置を説明するための図。 本発明の一態様に係るトランジスタを説明するための図。 本発明の一態様に係る表示装置を説明するための図。 本発明の一態様に係る電子機器を説明するための図。 従来の駆動回路を説明するための図。
本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。なお、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定されない。
なお、本発明は、集積回路、ＲＦタグ、表示装置など、トランジスタを用いたあらゆる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラを含むＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）が、その範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）などが、その範疇に含まれる。
なお、本明細書において表示装置とは、液晶素子や発光素子などの表示素子が各画素に形成されたパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを、その範疇に含む。
なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
なお、トランジスタが有するソースとドレインは、トランジスタの極性及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
（実施の形態１）
本実施の形態では、本発明の一態様に係る、基本回路、該基本回路を用いた順序回路、及び該順序回路を用いたシフトレジスタ回路について説明する。
まず、本実施の形態の基本回路の構成について、図１（Ａ）を参照して説明する。
図１（Ａ）の基本回路は、トランジスタ１０１、トランジスタ１０２、及び容量素子１１０を有する。
トランジスタ１０１の第１の端子は配線１１と接続され、トランジスタ１０１の第２の端子は配線１２と接続される。
トランジスタ１０２の第１の端子は配線１３と接続され、トランジスタ１０２のゲートは配線１４と接続される。
容量素子１１０の第１の電極（一方の電極ともいう）は配線１２と接続され、容量素子１１０の第２の電極（他方の電極ともいう）はトランジスタ１０２の第２の端子と接続される。
なお、トランジスタ１０２の第２の端子又は容量素子１１０の第２の電極をノードＮ１と示す。また、トランジスタ１０１のゲートをノードＮ２と示す。
なお、トランジスタ１０１及びトランジスタ１０２は同一の導電型であることが好ましい。本実施の形態では、これらのトランジスタがＮチャネル型である場合について説明する。
なお、本明細書等において接続とは電気的な接続を意味しており、電流、電圧、電位、信号又は電荷等を供給又は伝送可能な状態に相当する。よって、「接続されている」とは、直接接続されている状態に加えて、例えば配線、導電膜、抵抗、ダイオード、トランジスタ、スイッチング素子などの素子を介して間接的に接続している状態も、その範疇に含む。
なお、トランジスタの第１の端子をトランジスタのソース及びドレインの一方、又はトランジスタの第１の電極ともいう。また、トランジスタの第２の端子をトランジスタのソース及びドレインの他方、又はトランジスタの第２の電極ともいう。
配線１１（信号線ともいう）には信号ＣＫが入力されており、配線１１は信号ＣＫを伝達又は供給する機能を有する。信号ＣＫはハイレベルとロウレベルとを有する信号である。また、信号ＣＫはシフトレジスタ回路に入力される複数のクロック信号のいずれか一に対応する信号である。
配線１２（信号線ともいう）からは信号ＯＵＴが出力され、配線１２は信号ＯＵＴを伝達又は供給する機能を有する。信号ＯＵＴはハイレベルとロウレベルとを有する信号である。また、信号ＯＵＴは、図１（Ａ）の基本回路の出力信号である。また、信号ＯＵＴはシフトレジスタ回路から出力される複数の出力信号のいずれか一、又は順序回路の出力信号に対応する信号である。
配線１３（電源線ともいう）には電位ＶＳＳ（第１の電位ともいう）が供給され、配線１３は電位ＶＳＳを伝達又は供給する機能を有する。電位ＶＳＳは一定の電位である。
配線１４（信号線ともいう）には信号ＳＰが入力され、配線１４は信号ＳＰを伝達又は供給する機能を有する。信号ＳＰはハイレベルとロウレベルとを有する信号である。また、信号ＳＰはトランジスタ１０２のオン又はオフを制御する信号である。また、信号ＳＰはシフトレジスタ回路に入力されるスタートパルス、又は１段前若しくは複数段前の順序回路の出力信号等に対応する信号である。
トランジスタ１０１は配線１１と配線１２との導通又は非導通を制御する機能を有する。また、トランジスタ１０１は配線１１の信号ＣＫを配線１２に供給する機能を有する。また、トランジスタ１０１は配線１２とノードＮ２との電位差を保持する機能を有する。
トランジスタ１０２は配線１３とノードＮ１との導通又は非導通を制御する機能を有する。また、トランジスタ１０２は配線１３の電位ＶＳＳをノードＮ１に供給する機能を有する。
容量素子１１０は配線１２とノードＮ１との電位差を保持する機能を有する。
次に、図１（Ａ）の基本回路の駆動方法について、図１（Ｂ）に示すタイミングチャート、及び図２を参照して説明する。
なお、信号ＣＫ及び信号ＳＰのハイレベルの電位が電位ＶＤＤ（第２の電位ともいう）であり、ロウレベルの電位が電位ＶＳＳであるとして説明する。なお、電位ＶＤＤは電位ＶＳＳよりも高い電位である。
また、ノードＮ１の初期の電位が電位ＶＤＤであり、ノードＮ２の初期の電位が電位ＶＳＳであり、配線１２の初期の電位が電位ＶＳＳであると仮定して説明する。なお、ノードＮ２の初期の電位が電位ＶＳＳであれば、初期状態ではトランジスタ１０１がオフになっている。
また、便宜上、動作に必要な期間を期間Ｔａ及び期間Ｔｂに分けて説明する。
まず、期間Ｔａにおいて、信号ＳＰがハイレベルになり、信号ＣＫがロウレベルになる。信号ＳＰがハイレベルになると、トランジスタ１０２がオンになる。トランジスタ１０２がオンになると、配線１３の電位ＶＳＳがノードＮ１に供給される。よって、ノードＮ１の電位が電位ＶＳＳまで下降する。このとき、容量素子１１０がノードＮ１と配線１２との電位差を保持しており、またトランジスタ１０１がオフになっているため、配線１２が浮遊状態になっている。よって、ノードＮ１の電位の下降に伴って、配線１２の電位が電位ＶＳＳから下降する。そして、配線１２の電位がノードＮ２の電位（例えば電位ＶＳＳ）からトランジスタ１０１の閾値電圧を引いた電位未満になれば、トランジスタ１０１がオンになる（図２（Ａ）参照）。
トランジスタ１０１がオンになると、配線１１の信号ＣＫが配線１２に供給される。信号ＣＫはロウレベルであるため、配線１２の電位が電位ＶＳＳまで上昇する。このとき、トランジスタ１０１がノードＮ２と配線１２との電位差を保持しており、またノードＮ２が浮遊状態になっている。よって、配線１２の電位の上昇に伴って、ノードＮ２の電位が上昇する。ノードＮ２の電位が配線１１の電位（例えば電位ＶＳＳ）とトランジスタ１０１の閾値電圧とを足した電位を超えた電位になれば、トランジスタ１０１がオンのままになる。よって、配線１２の電位が電位ＶＳＳまで上昇する。すなわち、信号ＯＵＴがロウレベルになる（図２（Ｂ）参照）。
次に、期間Ｔｂにおいて、信号ＳＰがロウレベルになり、信号ＣＫがハイレベルになる。信号ＳＰがロウレベルになると、トランジスタ１０２がオフになる。また、上述したとおりトランジスタ１０１がオンのままになっている。よって、配線１１の信号ＣＫが配線１２に供給されたままになる。信号ＣＫはハイレベルであるため、配線１２の電位が電位ＶＳＳから上昇する。このとき、トランジスタ１０１がノードＮ２と配線１２との電位差を保持しており、またノードＮ２が浮遊状態のままになっている。よって、配線１２の電位の上昇に伴って、ノードＮ２の電位も上昇する。ノードＮ２の電位が配線１１の電位（例えば電位ＶＤＤ）とトランジスタ１０１の閾値電圧とを足した電位を超えた電位になれば、トランジスタ１０１がオンのままになる。よって、配線１２の電位が電位ＶＤＤまで上昇する。すなわち、信号ＯＵＴがハイレベルになる（図２（Ｃ）参照）。
図１（Ａ）の基本回路では、期間Ｔａにおいて、トランジスタ１０２のＶｇｓを大きい電圧に維持することができるため、トランジスタ１０２のドレイン電流を大きい値に維持することができる。よって、ノードＮ１の電位を急速に下降させることができるため、期間Ｔａを短くすることができる。つまり、駆動周波数を高くすることができる。
また、トランジスタ１０２のＶｇｓを大きい電圧に維持することができれば、トランジスタ１０２のＷ／Ｌ比を小さくすることができる。よって、レイアウト面積の縮小、入力容量の低減等を図ることができる。
なお、トランジスタ１０１のゲートと第２の端子との間に容量素子を接続してもよい。こうすれば、ノードＮ２と配線１２との間の容量値を大きくすることができるため、ノードＮ２の電位をより高くすることができる。
なお、期間Ｔｂにおいても、信号ＳＰがハイレベルのままであってもよい。こうすれば、期間Ｔｂにおいて、トランジスタ１０２がオンのままになるため、配線１３の電位ＶＳＳがノードＮ１に供給され続ける。よって、配線１２の電位の変動に伴うノードＮ１の電位の変動を防止することができる。
なお、期間Ｔｂにおいて、信号ＳＰが期間Ｔａからハイレベルを維持した後にロウレベルとなってもよい。こうすれば、期間Ｔｂにおいて、トランジスタ１０２がオンのままとなった後にオフとなるため、期間Ｔｂのうち配線１２の電位が変動している期間において、配線１３の電位ＶＳＳがノードＮ１に供給され続ける。よって、配線１２の電位の変動に伴うノードＮ１の電位の変動を防止することができる。
なお、配線１２に負荷が接続される場合、該負荷はトランジスタ１０１によって駆動される。よって、トランジスタ１０１のＷ／Ｌ比はトランジスタ１０２のＷ／Ｌ比よりも大きいことが好ましい。
なお、容量素子１１０として、トランジスタを用いてもよい。この場合、トランジスタのゲートをノードＮ１と接続し、トランジスタの第１の端子及び／又は第２の端子を配線１２と接続することが好ましい。すなわち、容量素子１１０は、配線１２と接続された半導体層と、ノードＮ１と接続されたゲート電極と、半導体層及びゲート電極の間のゲート絶縁層と、を有していてもよい。こうすれば、期間Ｔａにおいて、ノードＮ１の電位が下降するときに、ノードＮ１と配線１２との間の容量値を大きくすることができる。
なお、トランジスタ１０２を、第１の端子が配線１３と接続され、第２の端子がノードＮ１と接続されるスイッチング素子に置き換えてもよい。
なお、信号ＳＰのハイレベルの電位は電位ＶＤＤよりも低くてもよい。こうすれば、信号ＳＰの振幅電圧を小さくすることができるため、消費電力の削減を図ることができる。
なお、信号ＳＰのロウレベルの電位は電位ＶＳＳよりも低くてもよい。こうすれば、トランジスタ１０２がノーマリーオンであってもトランジスタ１０２を確実にオフにすることができる。
次に、図１（Ａ）の基本回路を用いた順序回路について説明する。
まず、本実施の形態の順序回路の構成について、図３を参照して説明する。図３の順序回路は、図１（Ａ）の基本回路にトランジスタ１０３乃至トランジスタ１０５を設けた構成である。
なお、トランジスタ１０１乃至トランジスタ１０５は同一の導電型であることが好ましい。本実施の形態では、これらのトランジスタがＮチャネル型である場合について説明する。
トランジスタ１０３の第１の端子は配線１３と接続され、トランジスタ１０３の第２の端子は配線１２と接続され、トランジスタ１０３のゲートはノードＮ１と接続される。
トランジスタ１０４の第１の端子は配線１３と接続され、トランジスタ１０４の第２の端子はノードＮ２と接続され、トランジスタ１０４のゲートはノードＮ１と接続される。
トランジスタ１０５の第１の端子は配線１５と接続され、トランジスタ１０５の第２の端子はノードＮ１と接続され、トランジスタ１０５のゲートは配線１６と接続される。
配線１５（電源線ともいう）には電位ＶＤＤが供給され、配線１５は電位ＶＤＤを伝達又は供給する機能を有する。
配線１６（信号線ともいう）には信号ＲＥが入力されており、配線１６は信号ＲＥを伝達又は供給する機能を有する。信号ＲＥはハイレベルとロウレベルとを有する信号である。また、信号ＲＥはトランジスタ１０５のオン又はオフを制御する信号である。また、信号ＲＥはシフトレジスタ回路に入力されるリセットパルス、又は１段後若しくは複数段後の順序回路の出力信号等に対応する信号である。
トランジスタ１０３は配線１３と配線１２との導通又は非導通を制御する機能を有する。また、トランジスタ１０３は配線１３の電位ＶＳＳを配線１２に供給する機能を有する。
トランジスタ１０４は配線１３とノードＮ２との導通又は非導通を制御する機能を有する。また、トランジスタ１０４は配線１３の電位ＶＳＳをノードＮ２に供給する機能を有する。
トランジスタ１０５は配線１５とノードＮ１との導通又は非導通を制御する機能を有する。また、トランジスタ１０５は配線１５の電位ＶＤＤをノードＮ１に供給する機能を有する。
次に、図３の順序回路の動作について、図４のタイミングチャートを参照して説明する。
なお、信号ＣＫ、信号ＳＰ及び信号ＲＥのハイレベルの電位が電位ＶＤＤであり、ロウレベルの電位が電位ＶＳＳであるとして説明する。
また、ノードＮ１の初期の電位が電位ＶＤＤであり、ノードＮ２の初期の電位が電位ＶＳＳであり、配線１２の初期の電位が電位ＶＳＳであるとして説明する。なお、ノードＮ２の初期の電位が電位ＶＳＳであるため、初期状態ではトランジスタ１０１がオフになっている。
また、便宜上、動作に必要な期間を期間Ｔａ、期間Ｔｂ、期間Ｔｃ及び期間Ｔｄに分けて説明する。
まず、期間Ｔａにおいて、信号ＳＰがハイレベルになり、信号ＲＥがロウレベルになり、信号ＣＫがロウレベルになる。信号ＲＥがロウレベルになると、トランジスタ１０５がオフになる。また、信号ＳＰがハイレベルになると、トランジスタ１０２がオンになる。トランジスタ１０２がオンになると、配線１３の電位ＶＳＳがノードＮ１に供給される。よって、ノードＮ１の電位が電位ＶＳＳまで下降する。ノードＮ１の電位が下降すると、トランジスタ１０３及びトランジスタ１０４がオフになる。トランジスタ１０４がオフになると、ノードＮ２が浮遊状態になる。よって、ノードＮ２の電位が電位ＶＳＳに維持されるため、トランジスタ１０１がオフのままになる。
ここで、ノードＮ１の電位が下降しているとき、容量素子１１０がノードＮ１と配線１２との電位差を保持しており、またトランジスタ１０１及びトランジスタ１０３がオフになっているため、配線１２が浮遊状態になっている。よって、ノードＮ１の電位の下降に伴って、配線１２の電位が電位ＶＳＳから下降する。配線１２の電位がノードＮ２の電位（例えば電位ＶＳＳ）からトランジスタ１０１の閾値電圧を引いた電位未満になれば、トランジスタ１０１がオンになる。トランジスタ１０１がオンになると、配線１１の信号ＣＫが配線１２に供給される。信号ＣＫはロウレベルであるため、配線１２の電位が上昇する。このとき、トランジスタ１０１がノードＮ２と配線１２との電位差を保持しており、またトランジスタ１０４がオフになっているため、ノードＮ２が浮遊状態になっている。よって、配線１２の電位の上昇に伴って、ノードＮ２の電位が上昇する。ノードＮ２の電位が配線１１の電位（例えば電位ＶＳＳ）とトランジスタ１０１の閾値電圧とを足した電位を超えた電位になれば、トランジスタ１０１がオンのままになる。よって、配線１２の電位が電位ＶＳＳまで上昇する。すなわち、信号ＯＵＴがロウレベルになる。
次に、期間Ｔｂにおいて、信号ＳＰがロウレベルになり、信号ＲＥがロウレベルのままになり、信号ＣＫがハイレベルになる。信号ＲＥがロウレベルのままなので、トランジスタ１０５がオフのままになる。また、信号ＳＰがロウレベルになるため、トランジスタ１０２がオフになる。よって、ノードＮ１が浮遊状態になり、ノードＮ１の電位が期間Ｔａにおける電位に維持されるため、トランジスタ１０３及びトランジスタ１０４がオフのままになる。
ここで、トランジスタ１０１がオンのままになっているため、配線１１の信号ＣＫが配線１２に供給されたままになっている。信号ＣＫはハイレベルであるため、配線１１の電位が上昇する。このとき、トランジスタ１０１がノードＮ２と配線１２との間の電位差を保持しており、またトランジスタ１０４がオフであるため、ノードＮ２が浮遊状態になっている。よって、配線１２の電位の上昇に伴って、ノードＮ２の電位が上昇する。ノードＮ２の電位が配線１１の電位（例えば電位ＶＤＤ）とトランジスタ１０１の閾値電圧とを足した電位を超えた電位になれば、トランジスタ１０１がオンのままになる。よって、配線１２の電位が電位ＶＤＤまで上昇する。すなわち、信号ＯＵＴがハイレベルになる。
次に、期間Ｔｃにおいて、信号ＳＰがロウレベルのままになり、信号ＲＥがハイレベルになり、信号ＣＫがロウレベルになる。信号ＳＰがロウレベルのままになるため、トランジスタ１０２がオフのままになる。また、信号ＲＥがハイレベルになるため、トランジスタ１０５がオンになる。トランジスタ１０５がオンになると、配線１５の電位ＶＤＤがノードＮ１に供給されるため、ノードＮ１の電位が上昇する。やがて、ノードＮ１の電位がトランジスタ１０５のゲートの電位（例えば電位ＶＤＤ）からトランジスタ１０５の閾値電圧を引いた電位まで上昇すると、トランジスタ１０５がオフになる。よって、ノードＮ１が浮遊状態になり、ノードＮ１の電位が高い電位に維持される。また、ノードＮ１の電位が上昇すると、トランジスタ１０３及びトランジスタ１０４がオンになる。トランジスタ１０４がオンになると、配線１３の電位ＶＳＳがノードＮ２に供給される。よって、ノードＮ２の電位が電位ＶＳＳまで下降する。ノードＮ２の電位が電位ＶＳＳまで下降すると、トランジスタ１０１がオフになる。また、トランジスタ１０３がオンになると、配線１３の電位ＶＳＳが配線１２に供給される。よって、配線１２の電位が電位ＶＳＳまで下降する。つまり、信号ＯＵＴがロウレベルになる。
次に、期間Ｔｄにおいて、信号ＳＰがロウレベルのままになり、信号ＲＥがロウレベルになり、信号ＣＫがハイレベルとロウレベルとを繰り返す。信号ＳＰがロウレベルのままになるため、トランジスタ１０２がオフのままになる。また、信号ＲＥがロウレベルになるため、トランジスタ１０５がオフのままになる。トランジスタ１０２及びトランジスタ１０５がオフのままなので、ノードＮ１が浮遊状態のままになる。よって、ノードＮ１の電位が期間Ｔｃにおける電位に維持されるため、トランジスタ１０３及びトランジスタ１０４がオンのままになる。トランジスタ１０４がオンのままになると、配線１３の電位ＶＳＳがノードＮ２に供給されたままになる。よって、ノードＮ２の電位が電位ＶＳＳのままになり、トランジスタ１０１がオフのままになる。また、トランジスタ１０３がオンのままになると、配線１３の電位ＶＳＳが配線１２に供給されたままになる。よって、配線１２の電位が電位ＶＳＳのままになる。つまり、信号ＯＵＴがロウレベルのままになる。
図３の順序回路では、期間Ｔａにおいて、配線１２の電位が電位ＶＳＳ未満となるため、トランジスタ１０３のソースとドレインを反転させることができる。よって、トランジスタ１０３の劣化を抑制することができる。
また、図３の順序回路は、上述した基本回路と同様の効果を奏することができる。
なお、配線１２に負荷が接続される場合、該負荷はトランジスタ１０１及びトランジスタ１０３によって駆動される。よって、トランジスタ１０１のＷ／Ｌ比はトランジスタ１０２、トランジスタ１０４及びトランジスタ１０５のＷ／Ｌ比よりも大きいことが好ましい。また、トランジスタ１０３のＷ／Ｌ比はトランジスタ１０２、トランジスタ１０４及びトランジスタ１０５のＷ／Ｌ比よりも大きいことが好ましい。
なお、トランジスタ１０１及びトランジスタ１０３は共に配線１２に電荷を供給する。ただし、期間Ｔｂにおけるトランジスタ１０１のＶｇｓは期間Ｔｃにおけるトランジスタ１０３のＶｇｓよりも小さいことが多い。よって、トランジスタ１０１のＷ／Ｌ比はトランジスタ１０３のＷ／Ｌ比よりも大きいことが好ましい。
なお、トランジスタ１０２及びトランジスタ１０５は共にノードＮ１に電荷を供給する。ただし、期間Ｔａにおけるトランジスタ１０２のＶｇｓが大きい値に維持されるのに対し、期間Ｔｃにおけるトランジスタ１０５のＶｇｓは徐々に小さくなる。よって、トランジスタ１０５のＷ／Ｌ比はトランジスタ１０２のＷ／Ｌ比よりも大きいことが好ましい。
なお、トランジスタ１０２のＷ／Ｌ比はトランジスタ１０４のＷ／Ｌ比よりも大きいことが好ましい。
なお、信号ＲＥのハイレベルの電位は電位ＶＤＤよりも高くてもよい。こうすれば、期間Ｔｃにおいて、トランジスタ１０５がオフになることを防止することができるため、ノードＮ１の電位を電位ＶＤＤまで上昇させることができる。
なお、信号ＲＥのロウレベルの電位は電位ＶＳＳよりも低くてもよい。こうすれば、トランジスタ１０５がノーマリーオンであってもトランジスタ１０５を確実にオフにすることができる。
なお、配線１５には、電位ＶＤＤよりも低い電位を供給してもよい。
なお、トランジスタ１０３を、第１の端子が配線１３と接続され、第２の端子が配線１２と接続されるスイッチング素子に置き換えてもよい。
なお、トランジスタ１０４を、第１の端子が配線１３と接続され、第２の端子がノードＮ２と接続されるスイッチング素子に置き換えてもよい。
なお、トランジスタ１０５を、第１の端子が配線１５と接続され、第２の端子がノードＮ１と接続されるスイッチング素子に置き換えてもよい。
次に、図３の順序回路を用いたシフトレジスタ回路について説明する。
まず、本実施の形態のシフトレジスタ回路の構成について、図５を参照して説明する。図５のシフトレジスタ回路は、Ｎ（Ｎは自然数）段の順序回路１００を有する。ただし、図５では、便宜上、Ｎ段の順序回路１００のうち１段目乃至３段目の順序回路１００（順序回路１００［１］乃至順序回路１００［３］と示す）のみを示す。
シフトレジスタ回路は、Ｎ本の配線２１（配線２１［１］乃至配線２１［Ｎ］と示す）、配線２２、配線２３及び配線２４と接続される。具体的には、ｉ（ｉは２〜Ｎ−１のいずれか一）段目の順序回路１００において、トランジスタ１０１の第１の端子が配線２２又は配線２３と接続され、トランジスタ１０１の第２の端子が配線２１［ｉ］と接続され、トランジスタ１０２のゲートが配線２１［ｉ−１］と接続され、トランジスタ１０５のゲートが配線２１［ｉ＋１］と接続される。
また、１段目の順序回路１００の接続関係はｉ段目の順序回路１００の接続関係と同様であるが、前段に順序回路１００が設けられていないため、トランジスタ１０２のゲートの接続先がない。そこで、１段目の順序回路１００では、トランジスタ１０２のゲートが配線２４と接続される。
また、Ｎ段目の順序回路１００の接続関係はｉ段目の順序回路１００の接続関係と同様であるが、後段に順序回路１００が設けられていないため、トランジスタ１０５のゲートの接続先がない。そこで、Ｎ段目の順序回路１００では、トランジスタ１０５のゲートが配線２４と接続される。ただし、Ｎ段目の順序回路１００において、トランジスタ１０５のゲートを、リセットパルスが入力される配線、Ｎ段目の順序回路１００の後段に設けたダミー回路の出力等と接続してもよい。
なお、奇数段目の順序回路１００において、トランジスタ１０１の第１の端子が配線２２及び配線２３の一方と接続される場合、偶数段目の順序回路１００においては、トランジスタ１０１の第１の端子が配線２２及び配線２３の他方と接続される。
配線２１（信号線ともいう）からは信号ＳＯＵＴが出力されており、配線２１は信号ＳＯＵＴを伝達又は供給する機能を有する。なお、ｉ段目の順序回路１００においては、ｉ本目の配線２１は配線１２に対応する配線であり、ｉ−１本目の配線２１は配線１４に対応する配線であり、ｉ＋１本目の配線２１は配線１６に対応する配線である。また、ｉ本目の配線２１から出力される信号ＳＯＵＴは信号ＯＵＴに対応する信号であり、ｉ−１本目の配線２１から出力される信号ＳＯＵＴは信号ＳＰに対応する信号であり、ｉ＋１本目の配線２１から出力される信号ＳＯＵＴは信号ＲＥに対応する信号である。
配線２２（信号線ともいう）には信号ＳＣＫが入力されており、配線２２は信号ＳＣＫを伝達又は供給する機能を有する。なお、奇数段目及び偶数段目の一方の順序回路１００においては、配線２２は配線１１に対応する配線であり、信号ＳＣＫは信号ＣＫに対応する信号である。
配線２３（信号線ともいう）には信号ＳＣＫＢが入力されており、配線２３は信号ＳＣＫＢを伝達又は供給する機能を有する。なお、奇数段目及び偶数段目の他方の順序回路１００においては、配線２３は配線１１に対応する配線であり、信号ＳＣＫＢは信号ＣＫに対応する信号である。なお、信号ＳＣＫＢは、信号ＳＣＫの反転信号、又は信号ＳＣＫから位相がずれた信号である。
配線２４（信号線ともいう）には信号ＳＳＰが入力されており、配線２４は信号ＳＳＰを伝達又は供給する機能を有する。なお、１段目の順序回路１００においては、配線２４は配線１４に対応する配線であり、信号ＳＳＰは信号ＳＰに対応する配線である。
図５のシフトレジスタ回路は、上述した基本回路又は順序回路と同様の効果を奏することができる。
なお、ｉ段目の順序回路１００において、トランジスタ１０２のゲートをｉ−２本目の配線２１又はｉ−３本目の配線２１と接続してもよい。
なお、ｉ段目の順序回路１００において、トランジスタ１０５のゲートをｉ＋２本目の配線２１又はｉ＋３本目の配線２１と接続してもよい。
本実施の形態は、他の実施の形態等と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、バッファ回路を設けた基本回路、及び該基本回路を用いた順序回路について説明する。
まず、本実施の形態の基本回路の構成について、図６（Ａ）を参照して説明する。図６（Ａ）の基本回路は、図１（Ａ）の基本回路にトランジスタ２０１を設けた構成である。
なお、トランジスタ２０１はトランジスタ１０１と同一の導電型であることが好ましい。本実施の形態では、これらのトランジスタがＮチャネル型である場合について説明する。
トランジスタ２０１の第１の端子は配線１１と接続され、トランジスタ２０１の第２の端子は配線３１と接続され、トランジスタ２０１のゲートはトランジスタ１０１のゲートと接続される。
トランジスタ２０１は配線１１と配線３１との導通又は非導通を制御する機能を有する。また、トランジスタ２０１は配線１１の信号ＣＫを配線３１に供給する機能を有する。また、トランジスタ２０１は配線３１とノードＮ２との電位差を保持する機能を有する。
配線３１（信号線ともいう）からは信号ＢＯＵＴが出力され、配線３１は信号ＢＯＵＴを伝達又は供給する機能を有する。信号ＢＯＵＴはハイレベルとロウレベルとを有する信号である。また、信号ＢＯＵＴは、図６（Ａ）の基本回路の出力信号である。また、信号ＢＯＵＴはシフトレジスタ回路から出力される複数の出力信号のいずれか一、又は順序回路の出力信号に対応する信号である。
次に、図６（Ａ）の基本回路の駆動方法について説明する。
なお、図１（Ａ）の基本回路の駆動方法と共通するところはその説明を省略する。
また、配線３１の初期の電位が電位ＶＳＳであるとして説明する。
また、便宜上、ノードＮ２の電位がトランジスタ１０１がオンになる電位となれば、トランジスタ２０１もオンになるものとして説明する。
まず、期間Ｔａでは、ノードＮ２の電位が配線１１の電位（例えば電位ＶＳＳ）とトランジスタ１０１の閾値電圧とを足した電位を超えた電位になる。よって、トランジスタ２０１がオンになるため、配線１１の信号ＣＫが配線３１に供給される。信号ＣＫはロウレベルであるため、配線３１の電位が電位ＶＳＳのままになる。すなわち、信号ＢＯＵＴがロウレベルとなる。
次に、期間Ｔｂでは、ノードＮ２の電位が配線１１の電位（例えば電位ＶＤＤ）とトランジスタ１０１の閾値電圧とを足した電位を超えた電位になる。よって、トランジスタ２０１がオンのままになるため、配線１１の信号ＣＫが配線３１に供給されたままになる。信号ＣＫがハイレベルであるため、配線３１の電位が電位ＶＤＤまで上昇する。すなわち、信号ＢＯＵＴがハイレベルになる。
図６（Ａ）の基本回路では、信号ＳＰがハイレベルになる期間において、配線３１の電位が電位ＶＳＳから下降することを防止することができる。よって、図６（Ａ）の基本回路は、より安定した信号を出力することができる。
また、図６（Ａ）の基本回路は、実施の形態１の基本回路と同様の効果を奏することができる。
なお、配線３１に負荷が接続される場合、該負荷はトランジスタ２０１によって駆動される。また、配線３１に接続される負荷は配線１２に接続される負荷よりも大きいことが多い。よって、トランジスタ２０１のＷ／Ｌ比はトランジスタ１０１のＷ／Ｌ比よりも大きいことが好ましい。
なお、トランジスタ１０１の第１の端子とトランジスタ２０１の第１の端子とを異なる配線と接続してもよい。
次に、図６（Ａ）の基本回路を用いた順序回路について説明する。
まず、本実施の形態の順序回路の構成について、図６（Ｂ）を参照して説明する。図６（Ｂ）の順序回路は、図３の順序回路にトランジスタ２０１及びトランジスタ２０２を設けた構成である。
なお、トランジスタ２０１及びトランジスタ２０２はトランジスタ１０１と同じ導電型であることが好ましい。本実施の形態では、これらのトランジスタがＮチャネル型である場合について説明する。
トランジスタ２０１の第１の端子は配線１１と接続され、トランジスタ２０１の第２の端子は配線３１と接続され、トランジスタ２０１のゲートはトランジスタ１０１のゲートと接続される。
トランジスタ２０２の第１の端子は配線１３と接続され、トランジスタ２０２の第２の端子は配線３１と接続され、トランジスタ２０２のゲートはノードＮ１と接続される。
トランジスタ２０２は配線１３と配線３１との導通又は非導通を制御する機能を有する。また、トランジスタ２０２は配線１３の電位ＶＳＳを配線３１に供給する機能を有する。
次に、図６（Ｂ）の順序回路の駆動方法について説明する。
なお、図３の順序回路の駆動方法と共通するところはその説明を省略する。
また、配線３１の初期の電位ＶＳＳであるとして説明する。
また、便宜上、ノードＮ２の電位がトランジスタ１０１がオンになる電位となれば、トランジスタ２０１もオンになるものとして説明する。
また、便宜上、ノードＮ１の電位がトランジスタ１０３がオンになる電位となれば、トランジスタ２０２もオンになるものとして説明する。
まず、期間Ｔａにおいて、ノードＮ１の電位が電位ＶＳＳとなるため、トランジスタ２０２がオフになる。また、ノードＮ２の電位が配線１１の電位（例えば電位ＶＳＳ）とトランジスタ１０１の閾値電圧とを足した電位を超えた電位になる。よって、トランジスタ２０１がオンになるため、配線１１の信号ＣＫが配線３１に供給される。信号ＣＫはロウレベルであるため、配線３１の電位が電位ＶＳＳのままになる。すなわち、信号ＢＯＵＴがロウレベルとなる。
次に、期間Ｔｂにおいて、ノードＮ１の電位が期間Ｔａにおける電位に維持されるため、トランジスタ２０２がオフのままになる。また、ノードＮ２の電位が配線１１の電位（例えば電位ＶＤＤ）とトランジスタ１０１の閾値電圧とを足した電位を超えた電位になる。よって、トランジスタ２０１がオンになるため、配線１１の信号ＣＫが配線３１に供給されたままになる。信号ＣＫがハイレベルであるため、配線３１の電位が電位ＶＤＤまで上昇する。すなわち、信号ＢＯＵＴがハイレベルになる。
次に、期間Ｔｃにおいて、ノードＮ２の電位が電位ＶＳＳになるため、トランジスタ２０１がオフになる。また、ノードＮ１の電位が上昇し、トランジスタ１０５のゲートの電位（例えば電位ＶＤＤ）からトランジスタ１０５の閾値電圧を引いた電位となる。よって、トランジスタ２０２がオンになるため、配線１３の電位が配線３１に供給される。よって、配線３１の電位が電位ＶＳＳまで下降する。つまり、信号ＢＯＵＴがロウレベルになる。
次に、期間Ｔｄにおいて、ノードＮ２の電位が電位ＶＳＳのままになるため、トランジスタ２０１がオフのままになる。また、ノードＮ１の電位が期間Ｔｃにおける電位に維持される。よって、トランジスタ２０２がオンのままになるため、配線１３の電位が配線３１に供給されたままになる。そのため、配線３１の電位が電位ＶＳＳのままになる。つまり、信号ＢＯＵＴがロウレベルのままになる。
図６（Ｂ）の順序回路は、上述した基本回路、実施の形態１の基本回路及び順序回路と同様の効果を奏することができる。
なお、配線３１に負荷が接続される場合、該負荷はトランジスタ２０１によって駆動される。また、配線３１に接続される負荷は配線１２に接続される負荷よりも大きいことが多い。よって、トランジスタ２０２のＷ／Ｌ比はトランジスタ１０３のＷ／Ｌ比よりも大きいことが好ましい。
なお、トランジスタ２０１及びトランジスタ２０２は共に配線３１に電荷を供給する。ただし、期間Ｔｂにおけるトランジスタ２０１のＶｇｓは期間Ｔｃにおけるトランジスタ２０２のＶｇｓよりも小さいことが多い。よって、トランジスタ２０１のＷ／Ｌ比はトランジスタ２０２のＷ／Ｌ比よりも大きいことが好ましい。
なお、トランジスタ２０２を、第１の端子が配線１３と接続され、第２の端子が配線３１と接続されるスイッチング素子に置き換えてもよい。
本実施の形態は、他の実施の形態等と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２とは異なる順序回路について説明する。
まず、図７（Ａ）の順序回路は、図３の順序回路において、トランジスタ１０５の第２の端子を配線１６と接続した構成である。
図７（Ａ）の順序回路では、配線１５及び電位ＶＤＤを省略することができる。
なお、実施の形態１〜２で述べた順序回路及びシフトレジスタ回路等においても、トランジスタ１０５の第２の端子を配線１６と接続してもよい。
次に、図７（Ｂ）の順序回路は、図３の順序回路において、トランジスタ１０５の第２の端子を配線１７と接続した構成である。
配線１７（信号線ともいう）には信号ＣＫＢが入力されており、配線１７は信号ＣＫＢを伝達又は供給する機能を有する。信号ＣＫＢはハイレベルとロウレベルとを有する信号である。また、信号ＣＫＢはシフトレジスタ回路に入力される複数のクロック信号のいずれか一に対応する信号である。また、信号ＣＫＢは、信号ＣＫの反転信号、又は信号ＣＫから位相がずれた信号である。
図７（Ｂ）の順序回路では、配線１５及び電位ＶＤＤを省略することができる。
なお、実施の形態１〜２で述べた順序回路及びシフトレジスタ回路等においても、トランジスタ１０５の第２の端子を配線１７と接続してもよい。
次に、図８（Ａ）の順序回路は、図３の順序回路に、容量素子３０１を設けた構成である。
容量素子３０１の第１の電極は配線１３と接続され、容量素子３０１の第２の電極はノードＮ１と接続される。
容量素子３０１は配線１３とノードＮ１との電位差を保持する機能を有する。また、容量素子３０１はノードＮ１の電位を維持する機能を有する。
期間Ｔａにおいて、容量素子３０１は、配線１３の電位ＶＳＳがノードＮ１に供給されるときの配線１３とノードＮ１との電位差を保持する。
期間Ｔｂにおいて、容量素子３０１は、期間Ｔａにおける電圧を保持する。
期間Ｔｃにおいて、容量素子３０１は、配線１５の電位ＶＤＤがノードＮ１に供給されるときの配線１３とノードＮ１との電位差を保持する。
期間Ｔｄにおいて、容量素子３０１は、期間Ｔｃにおける電圧を保持する。
図８（Ａ）の順序回路では、期間Ｔｂにおいて、容量素子３０１が配線１３とノードＮ１との電位差を保持しているため、配線１２の電位の上昇に伴うノードＮ１の電位の上昇を抑制することができる。
また、期間Ｔｄにおいて、容量素子３０１が配線１３とノードＮ１との電位差を保持しているため、ノードＮ１の電位の変動を抑制することができる。
なお、容量素子３０１の第１の電極の接続先は配線１３に限定されない。例えば、容量素子３０１の第１の電極を配線１１、配線１４、配線１５、又は配線１６等と接続してもよい。
なお、実施の形態１〜２及び本実施の形態で述べた基本回路、順序回路及びシフトレジスタ回路等においても、容量素子３０１を設けてもよい。
次に、図８（Ｂ）の順序回路は、図３の順序回路に、トランジスタ３０２を設けた構成である。
なお、トランジスタ３０２はトランジスタ１０１と同じ導電型であることが好ましい。本実施の形態では、これらのトランジスタがＮチャネル型である場合について説明する。
トランジスタ３０２の第１の端子は配線１３と接続され、トランジスタ３０２の第２の端子はノードＮ２と接続され、トランジスタ３０２のゲートは配線１６と接続される。
トランジスタ３０２は配線１３とノードＮ２との導通又は非導通を制御する機能を有する。また、トランジスタ３０２は配線１３の電位ＶＳＳをノードＮ２に供給する機能を有する。
期間Ｔａ、期間Ｔｂ及び期間Ｔｄにおいて、信号ＲＥはロウレベルになる。よって、トランジスタ３０２はオフになる。
期間Ｔｃにおいて、信号ＲＥはハイレベルになる。信号ＲＥがハイレベルになると、トランジスタ３０２がオンになり、配線１３の電位ＶＳＳがノードＮ２に供給される。
図８（Ｂ）の順序回路では、トランジスタ３０２を有することにより、期間Ｔｃにおいて、配線１３の電位ＶＳＳをノードＮ２に供給するタイミングを早くすることができる。よって、ノードＮ２の電位が下降するタイミングを早くすることができるため、トランジスタ１０１がオフになるタイミングを早くすることができる。
なお、実施の形態１〜２及び本実施の形態で述べた基本回路、順序回路及びシフトレジスタ回路等においても、トランジスタ３０２を設けてもよい。
なお、トランジスタ３０２を第１の端子が配線１３と接続され、第２の端子がノードＮ２と接続されるスイッチング素子に置き換えてもよい。
次に、図９（Ａ）の順序回路は、図３の順序回路に、トランジスタ３０３を設けた構成である。
トランジスタ３０３の第１の端子は配線１３と接続され、トランジスタ３０３の第２の端子は配線１２と接続され、トランジスタ３０３のゲートは配線１６と接続される。
なお、トランジスタ３０３はトランジスタ１０１と同じ導電型であることが好ましい。本実施の形態では、これらのトランジスタがＮチャネル型である場合について説明する。
トランジスタ３０３は配線１３と配線１２との導通又は非導通を制御する機能を有する。また、トランジスタ３０３は配線１３の電位ＶＳＳを配線１２に供給する機能を有する。
期間Ｔａ、期間Ｔｂ及び期間Ｔｄにおいて、信号ＲＥはロウレベルになる。よって、トランジスタ３０３はオフになる。
期間Ｔｃにおいて、信号ＲＥはハイレベルになる。信号ＲＥがハイレベルになると、トランジスタ３０３がオンになり、配線１３の電位ＶＳＳが配線１２に供給される。
図９（Ａ）の順序回路では、トランジスタ３０３を有することにより、期間Ｔｃにおいて、配線１３の電位ＶＳＳを配線１２に供給するタイミングを早くすることができる。よって、信号ＯＵＴの立ち下がり時間を短くすることができる。
なお、実施の形態１〜２及び本実施の形態で述べた基本回路、順序回路及びシフトレジスタ回路等においても、トランジスタ３０３を設けてもよい。
特に、実施の形態２で述べた基本回路及び順序回路等において、トランジスタ３０３を設ける場合には、トランジスタ３０３の第２の端子を配線３１と接続してもよい。または、トランジスタ３０３を設け、さらに第１の端子が配線１３と接続され、第２の端子が配線３１と接続され、ゲートが配線１６と接続されたトランジスタを設けてもよい。こうすれば、信号ＢＯＵＴの立ち下がり時間を短くすることができる。
なお、トランジスタ３０３を第１の端子が配線１３と接続され、第２の端子が配線１２又は配線３１と接続されるスイッチング素子に置き換えてもよい。
次に、図９（Ｂ）の順序回路は、図３の順序回路に、トランジスタ３０４を設けた構成である。
なお、トランジスタ３０４はトランジスタ１０１と同じ導電型であることが好ましい。本実施の形態では、これらのトランジスタがＮチャネル型である場合について説明する。
トランジスタ３０４の第１の端子は配線１５と接続され、トランジスタ３０４の第２の端子はノードＮ２と接続され、トランジスタ３０４のゲートは配線１４と接続される。
トランジスタ３０４は配線１５とノードＮ２との導通又は非導通を制御する機能を有する。また、トランジスタ３０４は配線１５の電位ＶＤＤをノードＮ２に供給する機能を有する。また、トランジスタ３０４はノードＮ２の電位を上昇させた後に、ノードＮ２への電荷、電位又は信号等の供給を止める機能を有する。
期間Ｔａにおいて、信号ＳＰはハイレベルになる。信号ＳＰがハイレベルになると、トランジスタ３０４がオンになる。トランジスタ３０４がオンになると、配線１５の電位ＶＤＤがノードＮ２に供給される。よって、ノードＮ２の電位が上昇する。ノードＮ２の電位がトランジスタ３０４のゲートの電位（例えば電位ＶＤＤ）からトランジスタ３０４のしきい値電圧を引いた電位となると、トランジスタ３０４がオフになる。トランジスタ３０４がオフになると、ノードＮ２が浮遊状態になる。
期間Ｔｂ、期間Ｔｃ及び期間Ｔｄにおいて、信号ＳＰがロウレベルになる。信号ＳＰがロウレベルになると、トランジスタ３０４がオフになる。
図９（Ｂ）の順序回路は、トランジスタ３０４を有することにより、期間Ｔａにおいて、ノードＮ２の電位を確実に上昇させることができる。つまり、トランジスタ１０１を確実にオンにすることができる。
なお、実施の形態１〜２及び本実施の形態で述べた基本回路、順序回路及びシフトレジスタ回路等においても、トランジスタ３０４を設けてもよい。
なお、トランジスタ３０４の第１の端子を配線１１、配線１４又は配線１７等と接続してもよい。
なお、トランジスタ３０４を第１の端子が配線１５又は配線１１と接続され、第２の端子がノードＮ２と接続されるスイッチング素子に置き換えてもよい。
次に、図１０（Ａ）の順序回路は、図３の順序回路に、トランジスタ３０５を設けた構成である。
なお、トランジスタ３０５はトランジスタ１０１と同じ導電型であることが好ましい。本実施の形態では、これらのトランジスタがＮチャネル型である場合について説明する。
トランジスタ３０５の第１の端子は配線１６と接続され、トランジスタ３０５の第２の端子はトランジスタ１０５のゲートと接続され、トランジスタ３０５のゲートは配線１５と接続される。
トランジスタ３０５は配線１６とトランジスタ１０５のゲートとの導通又は非導通を制御する機能を有する。また、トランジスタ３０５は配線１６の信号ＲＥをトランジスタ１０５のゲートに供給する機能を有する。また、トランジスタ３０５はトランジスタ１０５のゲートの電位を上昇させた後に、トランジスタ１０５のゲートへの電荷、信号又は電位等の供給を止める機能を有する。
期間Ｔａ、期間Ｔｂ及び期間Ｔｄにおいて、トランジスタ３０５がオンになる。トランジスタ３０５がオンになると、配線１６の信号ＲＥがトランジスタ１０５のゲートに供給される。信号ＲＥはロウレベルであるため、トランジスタ３０５のゲートの電位は電位ＶＳＳとなる。
期間Ｔｃにおいて、トランジスタ３０５がオンになる。トランジスタ３０５がオンになると、配線１６の信号ＲＥがトランジスタ１０５のゲートに供給される。信号ＲＥはハイレベルであるため、トランジスタ１０５のゲートの電位が上昇する。トランジスタ１０５のゲートの電位が上昇すると、トランジスタ１０５がオンになる。トランジスタ１０５がオンになると、配線１５の電位ＶＤＤがノードＮ１に供給され、ノードＮ１の電位が上昇する。また、トランジスタ１０５のゲートの電位がトランジスタ３０５のゲートの電位（例えば電位ＶＤＤ）からトランジスタ３０５のしきい値電圧を引いた電位となると、トランジスタ３０５がオフになる。よって、トランジスタ１０５のゲートが浮遊状態となる。このとき、トランジスタ１０５のゲートと第２の端子との間には、トランジスタ１０５のゲートとノードＮ１との電位差が保持されている。よって、ノードＮ１の電位の上昇に伴って、トランジスタ１０５のゲートの電位も上昇する。トランジスタ１０５のゲートの電位が配線１５の電位ＶＤＤとトランジスタ１０５のしきい値電圧とを足した電位を超えた電位となれば、トランジスタ１０５がオンのままになる。よって、ノードＮ１の電位が電位ＶＤＤとなる。
図１０（Ａ）の順序回路では、トランジスタ３０５を有することにより、期間Ｔｃにおいて、ノードＮ１の電位を電位ＶＤＤまで上昇させることができる。よって、トランジスタ１０３及びトランジスタ１０４のＶｇｓを大きくすることができる。トランジスタ１０３及びトランジスタ１０４のＶｇｓを大きくすることができれば、トランジスタ１０３及びトランジスタ１０４をより確実にオンにすることができる。
なお、実施の形態１〜２及び本実施の形態で述べた基本回路、順序回路及びシフトレジスタ回路等においても、トランジスタ３０５を設けてもよい。
なお、トランジスタ３０５を第１の端子が配線１６と接続され、第２の端子がトランジスタ１０５のゲートと接続されるスイッチング素子に置き換えてもよい。
なお、第１の電極がトランジスタ１０５のゲートと接続され、第２の電極がトランジスタ１０５の第２の端子と接続される容量素子を設けてもよい。こうすれば、トランジスタ１０５のゲートと第２の端子との間の容量値を大きくすることができるため、トランジスタ１０５のゲートの電位をより高くすることができる。
なお、トランジスタ３０５のゲートを配線１７と接続してもよい。
次に、図１０（Ｂ）の順序回路は、図３の順序回路に、トランジスタ３０６及びトランジスタ３０７を設けた構成である。
なお、トランジスタ３０６及びトランジスタ３０７はトランジスタ１０１と同じ導電型であることが好ましい。本実施の形態では、これらのトランジスタがＮチャネル型である場合について説明する。
トランジスタ３０６の第１の端子は配線１５と接続され、トランジスタ３０６の第２の端子はトランジスタ１０５のゲートと接続され、トランジスタ３０６のゲートは配線１６と接続される。
トランジスタ３０７の第１の端子は配線１３と接続され、トランジスタ３０７の第２の端子はトランジスタ１０５のゲートと接続され、トランジスタ３０７のゲートは配線１４と接続される。
トランジスタ３０６は配線１５とトランジスタ１０５のゲートとの導通又は非導通を制御する機能を有する。また、トランジスタ３０６は配線１５の電位ＶＤＤをトランジスタ１０５のゲートに供給する機能を有する。また、トランジスタ３０６はトランジスタ１０５のゲートの電位を上昇させた後に、トランジスタ１０５のゲートへの電荷、電位又は信号等の供給を止める機能を有する。
トランジスタ３０７は配線１３とトランジスタ１０５のゲートとの導通又は非導通を制御する機能を有する。また、トランジスタ３０７は配線１３の電位ＶＳＳをトランジスタ１０５のゲートに供給する機能を有する。
期間Ｔａにおいて、信号ＳＰがハイレベルになり、信号ＲＥがロウレベルになる。信号ＲＥがロウレベルになると、トランジスタ３０６がオフになる。また、信号ＳＰがハイレベルになると、トランジスタ３０７がオンになる。トランジスタ３０７がオンになると、配線１３の電位ＶＳＳがトランジスタ１０５のゲートに供給される。よって、トランジスタ１０５のゲートの電位が電位ＶＳＳとなり、トランジスタ１０５がオフになる。
期間Ｔｂにおいて、信号ＳＰがロウレベルになり、信号ＲＥがロウレベルのままになる。信号ＳＰがロウレベルになると、トランジスタ３０６がオフになる。また、信号ＲＥがロウレベルのままになると、トランジスタ３０７がオフのままになる。こうして、トランジスタ３０６及びトランジスタ３０７の双方がオフになると、トランジスタ１０５のゲートが浮遊状態になる。よって、トランジスタ１０５のゲートの電位が電位ＶＳＳに維持されるため、トランジスタ１０５がオフのままになる。
期間Ｔｃにおいて、信号ＳＰがロウレベルのままになり、信号ＲＥがハイレベルになる。信号ＳＰがロウレベルのままになると、トランジスタ３０７がオフのままになる。また、信号ＲＥがハイレベルになると、トランジスタ３０６がオンになる。トランジスタ３０６がオンになると、配線１５の電位ＶＤＤがトランジスタ１０５のゲートに供給され、トランジスタ１０５のゲートの電位が上昇する。トランジスタ１０５のゲートの電位が上昇すると、トランジスタ１０５がオンになる。トランジスタ１０５がオンになると、配線１５の電位ＶＤＤがノードＮ１に供給され、ノードＮ１の電位が上昇する。また、トランジスタ１０５のゲートの電位がトランジスタ３０６のゲートの電位（例えば電位ＶＤＤ）からトランジスタ３０６のしきい値電圧を引いた電位になると、トランジスタ３０６がオフになる。よって、トランジスタ１０５のゲートが浮遊状態になる。このとき、トランジスタ１０５のゲートと第２の端子との間には、トランジスタ１０５のゲートとノードＮ１との電位差が保持されている。よって、ノードＮ１の電位の上昇に伴って、トランジスタ１０５のゲートの電位も上昇する。トランジスタ１０５のゲートの電位が配線１５の電位ＶＤＤとトランジスタ１０５のしきい値電圧とを足した電位を超えた電位となれば、トランジスタ１０５がオンのままになる。よって、ノードＮ１の電位が電位ＶＤＤとなる。
期間Ｔｄにおいて、信号ＳＰがロウレベルのままになり、信号ＲＥがロウレベルになる。信号ＳＰがロウレベルのままになると、トランジスタ３０６がオフのままになる。また、信号ＲＥがロウレベルになると、トランジスタ３０７がオフになる。こうして、トランジスタ３０６及びトランジスタ３０７の双方がオフになると、トランジスタ１０５のゲートが浮遊状態になる。よって、トランジスタ１０５のゲートの電位が期間Ｔｃにおける電位に維持されるため、トランジスタ１０５がオンのままになる。
図１０（Ｂ）の順序回路では、トランジスタ３０６及びトランジスタ３０７を有することにより、期間Ｔｃにおいて、ノードＮ１の電位を電位ＶＤＤまで上昇させることができる。よって、トランジスタ１０３及びトランジスタ１０４のＶｇｓを大きくすることができる。トランジスタ１０３及びトランジスタ１０４のＶｇｓを大きくすることができれば、トランジスタ１０３及びトランジスタ１０４をより確実にオンにすることができる。
また、期間Ｔｄにおいて、トランジスタ１０５をオンのままにすることができる。よって、配線１５の電位ＶＤＤをノードＮ１に供給し続けることができるため、ノードＮ１の電位を安定して維持することができる。
なお、実施の形態１〜２及び本実施の形態で述べた基本回路、順序回路及びシフトレジスタ回路等においても、トランジスタ３０６及びトランジスタ３０７を設けてもよい。
なお、トランジスタ３０６を第１の端子が配線１５と接続され、第２の端子がトランジスタ１０５のゲートと接続されるスイッチング素子に置き換えてもよい。
なお、トランジスタ３０７を第１の端子が配線１３と接続され、第２の端子がトランジスタ１０５のゲートと接続されるスイッチング素子に置き換えてもよい。
なお、トランジスタ３０６の第１の端子を配線１６又は配線１７等と接続してもよい。
次に、図１１（Ａ）の順序回路は、図３の順序回路に、回路３０８を設けた構成である。
回路３０８の第１の端子はノードＮ１と接続され、回路３０８の第２の端子はトランジスタ１０４のゲートと接続される。
回路３０８は、第１の端子の電位又は信号をなまらせたものを第２の端子から出力する機能を有する。また、回路３０８は、第１の端子の電位又は信号の立ち上がり時間及び／又は立ち下がり時間を長くしたものを第２の端子から出力する機能を有する。また、回路３０８は第１の端子の電位又は信号を遅延させたものを第２の端子から出力する機能を有する。
期間Ｔａにおいて、ノードＮ１の電位の下降に伴って、配線１２の電位が下降する。このとき、トランジスタ１０４のゲートの電位はノードＮ１の電位よりも遅れて又はゆっくり下降するため、トランジスタ１０４がオンになっている。よって、配線１３の電位ＶＳＳがトランジスタ１０１のゲートに供給されている。その後、トランジスタ１０４のゲートの電位が下降し、トランジスタ１０４がオフになる。
期間Ｔｃにおいて、ノードＮ１の電位が上昇する。このとき、トランジスタ１０４のゲートの電位はノードＮ１の電位よりも遅れて又はゆっくり上昇するため、トランジスタ１０４がオフになっている。その後、トランジスタ１０４のゲートの電位が上昇し、トランジスタ１０４がオンになる。よって、配線１３の電位ＶＳＳがトランジスタ１０１のゲートに供給され、トランジスタ１０１がオフになる。
期間Ｔｂ及び期間Ｔｄにおいては、ノードＮ１の電位が大きく上昇又は下降しないため、図１１（Ａ）の順序回路は、図３の順序回路の動作と同様である。
図１１（Ａ）の順序回路では、期間Ｔａにおいて、配線１２の電位が下降しているときに、配線１３の電位ＶＳＳをノードＮ２に供給することができる。よって、配線１２の電位の下降に伴って、ノードＮ２の電位が下降することを防止することができる。ノードＮ２の電位の下降を防止することができれば、ノードＮ２の電位をより高くすることができるため、トランジスタ１０１のＶｇｓをより大きくすることができる。
また、期間Ｔｃにおいて、トランジスタ１０１がオフになるタイミングを遅らせることができるため、配線１１の信号ＣＫを配線１２に供給することができる。信号ＣＫはロウレベルであるため、信号ＯＵＴの立ち下がり時間を短くすることができる。特に、トランジスタ１０１のＷ／Ｌ比は大きい場合が多いため、信号ＯＵＴの立ち下がり時間を大幅に短くすることができる。
ここで、回路３０８の具体例について説明する。
図１１（Ｂ）の回路３０８は、トランジスタ３０８ａを有する。トランジスタ３０８ａの第１の端子は回路３０８の第１の端子と接続され、トランジスタ３０８ａの第２の端子は回路３０８の第２の端子と接続され、トランジスタ３０８ａのゲートは配線１１と接続される。
図１１（Ｃ）の回路３０８は、図１１（Ｂ）の回路３０８にトランジスタ３０８ｂを設けた構成である。トランジスタ３０８ｂの第１の端子は回路３０８の第１の端子と接続され、トランジスタ３０８ｂの第２の端子は回路３０８の第２の端子と接続され、トランジスタ３０８ｂのゲートは回路３０８の第２の端子と接続される。
図１１（Ｄ）の回路３０８は、図１１（Ｂ）の回路３０８にトランジスタ３０８ｃを設けた構成である。トランジスタ３０８ｃの第１の端子は配線１１と接続され、トランジスタ３０８ｃの第２の端子は回路３０８の第２の端子と接続され、トランジスタ３０８ｃのゲートは回路３０８の第１の端子と接続される。
図１１（Ｅ）の回路３０８は、図１１（Ｂ）の回路３０８にトランジスタ３０８ｄ及びトランジスタ３０８ｅを設けた構成である。トランジスタ３０８ｄの第１の端子は配線１１と接続され、トランジスタ３０８ｄの第２の端子は回路３０８の第２の端子と接続される。トランジスタ３０８ｅの第１の端子は回路３０８の第１の端子と接続され、トランジスタ３０８ｅの第２の端子はトランジスタ３０８ｄのゲートと接続され、トランジスタ３０８ｅのゲートは配線１１と接続される。
図１１（Ｅ）の回路３０８では、トランジスタ３０８ｄのゲートの電位を電位ＶＤＤよりも高い電位とすることができるため、回路３０８の第２の端子の電位を電位ＶＤＤまで上昇させることができる。
なお、トランジスタ３０８ａ乃至トランジスタ３０８ｅは、トランジスタ１０１と同じ導電型であることが好ましい。
なお、トランジスタ３０８ａのゲート、トランジスタ３０８ｃの第１の端子、トランジスタ３０８ｄの第１の端子、及び／又はトランジスタ３０８ｅのゲートを配線１７等と接続してもよい。
本実施の形態は、他の実施の形態等と適宜組み合わせて実施することが可能である。
（実施の形態４）
ＥＬ表示装置を例に挙げて、本発明の一態様に係る表示装置の、画素と駆動回路の断面構造について、図１２を用いて説明する。図１２に、画素８４０と駆動回路８４１の断面図を一例として示す。
画素８４０は、発光素子８３２と、発光素子８３２に電流を供給する機能を備えるトランジスタ８３１とを有する。なお、画素８４０は、発光素子８３２及びトランジスタ８３１に加えて、画像信号の画素８４０への入力を制御するトランジスタや、画像信号の電位を保持する容量素子など、各種の半導体素子を有していてもよい。
駆動回路８４１は、トランジスタ８３０と、トランジスタ８３０のゲート電圧を保持するための容量素子８３３とを有する。駆動回路８４１は、実施の形態１〜３の基本回路、順序回路及びシフトレジスタ回路等に対応する。具体的には、トランジスタ８３０は、トランジスタ１０１又はトランジスタ２０１等に相当する。なお、駆動回路８４１は、トランジスタ８３０及び容量素子８３３に加えて、トランジスタや容量素子などの各種の半導体素子を有していてもよい。
トランジスタ８３１は、絶縁表面を有する基板８００上に、ゲートとして機能する導電膜８１６と、導電膜８１６上のゲート絶縁膜８０２と、導電膜８１６と重なる位置においてゲート絶縁膜８０２上に位置する半導体膜８１７と、ソース端子またはドレイン端子として機能し、半導体膜８１７上に位置する導電膜８１５及び導電膜８１８とを有する。導電膜８１６は走査線としても機能する。
トランジスタ８３０は、絶縁表面を有する基板８００上に、ゲートとして機能する導電膜８１２と、導電膜８１２上のゲート絶縁膜８０２と、導電膜８１２と重なる位置においてゲート絶縁膜８０２上に位置する半導体膜８１３と、ソース端子またはドレイン端子として機能し、半導体膜８１３上に位置する導電膜８１４及び導電膜８１９とを有する。
容量素子８３３は、絶縁表面を有する基板８００上に、導電膜８１２と、導電膜８１２上のゲート絶縁膜８０２と、導電膜８１２と重なる位置においてゲート絶縁膜８０２上に位置する導電膜８１９とを有する。
また、導電膜８１４、導電膜８１５、導電膜８１８、導電膜８１９上には、絶縁膜８２０及び絶縁膜８２１が、順に積層されるように設けられている。そして、絶縁膜８２１上には、陽極として機能する導電膜８２２が設けられている。導電膜８２２は、絶縁膜８２０及び絶縁膜８２１に形成されたコンタクトホール８２３を介して、導電膜８１８に接続されている。
また、導電膜８２２の一部が露出するような開口部を有した絶縁膜８２４が、絶縁膜８２１上に設けられている。導電膜８２２の一部及び絶縁膜８２４上には、ＥＬ層８２５と、陰極として機能する導電膜８２６とが、順に積層するように設けられている。導電膜８２２と、ＥＬ層８２５と、導電膜８２６とが重なっている領域が、発光素子８３２に相当する。
なお、本発明の一態様では、トランジスタ８３０及びトランジスタ８３１は、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの半導体が半導体膜に用いられていてもよいし、酸化物半導体などのワイドギャップ半導体が半導体膜に用いられていてもよい。
トランジスタ８３０及びトランジスタ８３１の半導体膜に、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの半導体が用いられる場合、一導電性を付与する不純物元素を上記半導体膜に添加して、ソース端子またはドレイン端子として機能する不純物領域を形成する。例えば、リンまたはヒ素を上記半導体膜に添加することで、ｎ型の導電性を有する不純物領域を形成することができる。また、例えば、ホウ素を上記半導体膜に添加することで、ｐ型の導電性を有する不純物領域を形成することができる。
トランジスタ８３０及びトランジスタ８３１の半導体膜に、酸化物半導体が用いられる場合、ドーパントを上記半導体膜に添加して、ソース端子またはドレイン端子として機能する不純物領域を形成してもよい。ドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族元素などを用いることができる。例えば、窒素をドーパントとして用いた場合、不純物領域中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
なお、シリコン半導体としては、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウエハーに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
酸化物半導体膜としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成は問わない。
また、酸化物半導体膜は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。
具体的に、高純度化された酸化物半導体を半導体膜に用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース端子とドレイン端子間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定した。その結果、トランジスタのソース端子とドレイン端子間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流密度が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレイン端子をソース端子とゲートよりも高い電位とした状態において、ソース端子の電位を基準としたときのゲートの電位が０以下であるときに、ソース端子とドレイン端子の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレイン端子をソース端子とゲートよりも低い電位とした状態において、ソース端子の電位を基準としたときのゲートの電位が０以上であるときに、ソース端子とドレイン端子の間に流れる電流のことを意味する。
なお、例えば、酸化物半導体膜は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により形成することができる。Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いて酸化物半導体膜を成膜することで、多結晶または後述するＣＡＡＣが形成されやすくなる。
また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
そして、具体的に酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて形成すればよい。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としてもよい。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて成膜室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素（水酸基を含む）が多量に含まれていることがある。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分または水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、加熱処理を施す。
酸化物半導体膜に加熱処理を施すことで、酸化物半導体膜中の水分または水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えばよい。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
なお、上記加熱処理により、酸化物半導体膜から酸素が脱離し、酸化物半導体膜内に酸素欠損が形成される場合がある。よって、本発明の一態様では、酸化物半導体膜と接するゲート絶縁膜などの絶縁膜として、酸素を含む絶縁膜を用いる。そして、酸素を含む絶縁膜を形成した後、加熱処理を施すことで、上記絶縁膜から酸化物半導体膜に酸素が供与されるようにする。上記構成により、ドナーとなる酸素欠損を低減し、酸化物半導体膜に含まれる酸化物半導体の、化学量論的組成を満たすことができる。酸化物半導体膜には、化学量論的組成を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体膜をｉ型に近づけることができ、酸素欠損によるトランジスタの電気的特性のばらつきを軽減し、電気的特性の向上を実現することができる。
なお、酸素を酸化物半導体膜に供与するための加熱処理は、窒素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。
なお、酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
次いで、本発明の半導体装置が有するトランジスタの、具体的な構成の一例について説明する。
図１３（Ａ）に示すトランジスタは、チャネルエッチ構造の、ボトムゲート型である。
そして、図１３（Ａ）に示すトランジスタは、絶縁表面上に形成されたゲート電極（ゲート）１６０２と、ゲート電極１６０２上のゲート絶縁膜１６０３と、ゲート絶縁膜１６０３上においてゲート電極１６０２と重なっている半導体膜１６０４と、半導体膜１６０４上に形成された導電膜１６０５、導電膜１６０６とを有する。さらに、トランジスタは、半導体膜１６０４、導電膜１６０５及び導電膜１６０６上に形成された絶縁膜１６０７を、その構成要素に含めてもよい。
なお、図１３（Ａ）に示したトランジスタは、半導体膜１６０４と重なる位置において絶縁膜１６０７上に形成されたバックゲート電極を、更に有していてもよい。
図１３（Ｂ）に示すトランジスタは、チャネル保護構造の、ボトムゲート型である。
そして、図１３（Ｂ）に示すトランジスタは、絶縁表面上に形成されたゲート電極１６１２と、ゲート電極１６１２上のゲート絶縁膜１６１３と、ゲート絶縁膜１６１３上においてゲート電極１６１２と重なっている半導体膜１６１４と、半導体膜１６１４上に形成されたチャネル保護膜１６１８と、半導体膜１６１４上に形成された導電膜１６１５、導電膜１６１６とを有する。さらに、トランジスタは、チャネル保護膜１６１８、導電膜１６１５及び導電膜１６１６上に形成された絶縁膜１６１７を、その構成要素に含めてもよい。
なお、図１３（Ｂ）に示したトランジスタは、半導体膜１６１４と重なる位置において絶縁膜１６１７上に形成されたバックゲート電極を、更に有していてもよい。
チャネル保護膜１６１８を設けることによって、半導体膜１６１４のチャネル形成領域となる部分に対する、後の工程における、エッチング時のプラズマやエッチング剤による膜減りなどのダメージを防ぐことができる。従ってトランジスタの信頼性を向上させることができる。
図１３（Ｃ）に示すトランジスタは、ボトムコンタクト構造の、ボトムゲート型である。
そして、図１３（Ｃ）に示すトランジスタは、絶縁表面上に形成されたゲート電極１６２２と、ゲート電極１６２２上のゲート絶縁膜１６２３と、ゲート絶縁膜１６２３上の導電膜１６２５、導電膜１６２６と、ゲート絶縁膜１６２３上においてゲート電極１６２２と重なっており、なおかつ導電膜１６２５、導電膜１６２６上に形成された半導体膜１６２４とを有する。さらに、トランジスタは、導電膜１６２５、導電膜１６２６、及び半導体膜１６２４上に形成された絶縁膜１６２７を、その構成要素に含めてもよい。
なお、図１３（Ｃ）に示したトランジスタは、半導体膜１６２４と重なる位置において絶縁膜１６２７上に形成されたバックゲート電極を、更に有していてもよい。
図１３（Ｄ）に示すトランジスタは、ボトムコンタクト構造の、トップゲート型である。
そして、図１３（Ｄ）に示すトランジスタは、絶縁表面上に形成された導電膜１６４５、導電膜１６４６と、絶縁表面及び導電膜１６４５、導電膜１６４６上に形成された半導体膜１６４４と、半導体膜１６４４、導電膜１６４５及び導電膜１６４６上に形成されたゲート絶縁膜１６４３と、ゲート絶縁膜１６４３上において半導体膜１６４４と重なっているゲート電極１６４２とを有する。さらに、トランジスタは、ゲート電極１６４２上に形成された絶縁膜１６４７を、その構成要素に含めてもよい。
本実施の形態のトランジスタを実施の形態１〜３の基本回路、順序回路及びシフトレジスタ回路等を構成するトランジスタに用いることができる。特に、本実施の形態において、酸化物半導体を用いたトランジスタはオフ電流が小さい。よって、このトランジスタを実施の形態１〜３の基本回路、順序回路及びシフトレジスタ回路等に用いることにより、ノードＮ１及びノードＮ２等から漏れる電荷を少なくすることができる。ノードＮ１及びノードＮ２等から漏れる電荷を少なくすることができれば、駆動周波数を小さくすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
図１４に、表示装置の一形態に相当する、パネルの一例について説明する。図１４に示すパネルは、基板７００と、基板７００上の画素部７０１、信号線駆動回路７０２、走査線駆動回路７０３、及び端子７０４とを有する。
画素部７０１は複数の画素を有し、各画素には、表示素子と、当該表示素子の動作を制御する単数または複数のトランジスタとが設けられている。走査線駆動回路７０３は、各画素に接続された走査線への電位の供給を制御することで、画素部７０１が有する画素を選択する。信号線駆動回路７０２は、走査線駆動回路７０３により選択された画素への画像信号の供給を制御する。
信号線駆動回路７０２及び走査線駆動回路７０３の一方又は双方は、実施の形態１〜３の基本回路、順序回路又はシフトレジスタ回路等を含むことができる。こうすれば、実施の形態１〜３で説明した効果を奏することができるとともに、画素部７０１を大きくすることができる。また、画素部７０１に多くの画素を設けることができる。
なお、表示素子としては、液晶素子又は発光素子等を用いることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態６）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラやデジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１５に示す。
図１５（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。携帯型ゲーム機の駆動回路に、本発明の一態様に係る半導体装置を用いることで、消費電力が低く、動作が安定した携帯型ゲーム機を提供することができる。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１５（Ｂ）は表示機器であり、筐体５２０１、表示部５２０２、支持台５２０３等を有する。表示機器の駆動回路に、本発明の一態様に係る半導体装置を用いることで、消費電力が低く、動作が安定した表示機器を提供することができる。なお、表示機器には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示機器が含まれる。
図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。ノート型パーソナルコンピュータの駆動回路に、本発明の一態様に係る半導体装置を用いることで、消費電力が低く、動作が安定したノート型パーソナルコンピュータを提供することができる。
図１５（Ｄ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により可動となっている。第１表示部５６０３における映像の切り替えを、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としてもよい。携帯情報端末の駆動回路に、本発明の一態様に係る半導体装置を用いることで、消費電力が低く、動作が安定した携帯情報端末を提供することができる。
図１５（Ｅ）は携帯電話であり、筐体５８０１、表示部５８０２、音声入力部５８０３、音声出力部５８０４、操作キー５８０５、受光部５８０６等を有する。受光部５８０６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。携帯電話の駆動回路に、本発明の一態様に係る半導体装置を用いることで、消費電力が低く、動作が安定した携帯電話を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
Ｍ１ トランジスタ
Ｍ３ トランジスタ
Ｍ７ トランジスタ
Ｎ１ ノード
Ｎ２ ノード
１１ 配線
１２ 配線
１３ 配線
１４ 配線
１５ 配線
１６ 配線
１７ 配線
２１ 配線
２１［ｉ］ 配線
２１［ｉ−１］ 配線
２１［Ｎ］ 配線
２１［１］ 配線
２２ 配線
２３ 配線
２４ 配線
３１ 配線
１００ 順序回路
１００［１］ 順序回路
１００［３］ 順序回路
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１１０ 容量素子
２０１ トランジスタ
２０２ トランジスタ
３０１ 容量素子
３０２ トランジスタ
３０３ トランジスタ
３０４ トランジスタ
３０５ トランジスタ
３０６ トランジスタ
３０７ トランジスタ
３０８ 回路
３０８ａ トランジスタ
３０８ｂ トランジスタ
３０８ｃ トランジスタ
３０８ｄ トランジスタ
３０８ｅ トランジスタ
７００ 基板
７０１ 画素部
７０２ 信号線駆動回路
７０３ 走査線駆動回路
７０４ 端子
８００ 基板
８０２ ゲート絶縁膜
８１２ 導電膜
８１３ 半導体膜
８１４ 導電膜
８１５ 導電膜
８１６ 導電膜
８１７ 半導体膜
８１８ 導電膜
８１９ 導電膜
８２０ 絶縁膜
８２１ 絶縁膜
８２２ 導電膜
８２３ コンタクトホール
８２４ 絶縁膜
８２５ ＥＬ層
８２６ 導電膜
８３０ トランジスタ
８３１ トランジスタ
８３２ 発光素子
８３３ 容量素子
８４０ 画素
８４１ 駆動回路
１６０２ ゲート電極
１６０３ ゲート絶縁膜
１６０４ 半導体膜
１６０５ 導電膜
１６０６ 導電膜
１６０７ 絶縁膜
１６１２ ゲート電極
１６１３ ゲート絶縁膜
１６１４ 半導体膜
１６１５ 導電膜
１６１６ 導電膜
１６１７ 絶縁膜
１６１８ チャネル保護膜
１６２２ ゲート電極
１６２３ ゲート絶縁膜
１６２４ 半導体膜
１６２５ 導電膜
１６２６ 導電膜
１６２７ 絶縁膜
１６４２ ゲート電極
１６４３ ゲート絶縁膜
１６４４ 半導体膜
１６４５ 導電膜
１６４６ 導電膜
１６４７ 絶縁膜
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５２０１ 筐体
５２０２ 表示部
５２０３ 支持台
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 表示部
５８０３ 音声入力部
５８０４ 音声出力部
５８０５ 操作キー
５８０６ 受光部

Claims (5)

  1. 第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、
    前記第２のトランジスタのゲートは、第４の配線と電気的に接続され、
    前記容量素子の第１の電極は、前記第２の配線と電気的に接続され、
    前記容量素子の第２の電極は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記容量素子の第２の電極は、前記第１のトランジスタのゲートと直接接続されておらず、
    前記第１の配線は、第１の信号を供給することができる機能を有し、
    前記第４の配線は、第２の信号を供給することができる機能を有することを特徴とする半導体装置。
  2. 請求項１において、
    第３のトランジスタを有し、
    前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
  3. 請求項１又は請求項２において、
    前記第１のトランジスタのＷ（Ｗはチャネル幅）／Ｌ（Ｌはチャネル長）比は、前記第２のトランジスタのＷ／Ｌ比よりも大きい値を有することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記第１のトランジスタのソース又はドレインの他方の電位を制御することにより、前記第１のトランジスタをオンにすることを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一項に記載の半導体装置と、
    筐体、スピーカー、表示部、操作キー又は音声入力部と、
    を有する電子機器。
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