JP6096641B2 - Wiring board manufacturing method - Google Patents

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  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Description

本発明は、半導体素子等を搭載するための配線基板の製造方法に関するものである。   The present invention relates to a method of manufacturing a wiring board for mounting a semiconductor element or the like.

図６（ａ）および図６（ｂ）に半導体集積回路素子等の半導体素子Ｓを搭載するための従来の配線基板Ｂを示す。ここで、図６（ａ）は図６（ｂ）に示すＹ−Ｙ間を通る断面図である。配線基板Ｂは、図６（ａ）に示すように、上面中央部に半導体素子Ｓを搭載するための搭載部１１ａを有するとともに上下に貫通する複数の貫通孔１１ｂを有する絶縁基板１１と、絶縁基板１１の上下面および貫通孔１１ｂ内に被着された配線導体１２と、絶縁基板１１の上下面に被着されたソルダーレジスト層１３とを有している。絶縁基板１１やソルダーレジスト層１３は、例えばエポキシ樹脂等の熱硬化性樹脂を含有する樹脂系絶縁材料から成る。また、配線導体１２は、銅から成る。   6 (a) and 6 (b) show a conventional wiring board B for mounting a semiconductor element S such as a semiconductor integrated circuit element. Here, FIG. 6A is a cross-sectional view taken along the line Y-Y shown in FIG. As shown in FIG. 6A, the wiring board B has an insulating substrate 11 having a mounting portion 11a for mounting the semiconductor element S at the center of the upper surface and a plurality of through holes 11b penetrating vertically. The wiring conductor 12 is deposited on the upper and lower surfaces of the substrate 11 and in the through hole 11b, and the solder resist layer 13 is deposited on the upper and lower surfaces of the insulating substrate 11. The insulating substrate 11 and the solder resist layer 13 are made of a resin-based insulating material containing a thermosetting resin such as an epoxy resin. The wiring conductor 12 is made of copper.

絶縁基板１１の上面に被着された配線導体１２は、電解めっき層１４が被着されためっき形成領域Ｍ２と、電解めっき層１４が被着されていないめっき非形成領域Ｎ２とを有している。また、絶縁基板１１の上面に被着された配線導体１２の一部は、図６（ｂ）に示すように、搭載部１１ａの外周部においてソルダーレジスト層１３に設けた開口部１３ａ内にめっき形成領域Ｍ２として露出している。そして、開口部１３ａ内に露出するめっき形成領域Ｍ２は、半導体素子Ｓを配線導体１２に接続するための半導体素子接続パッド１５として機能する。そして、この半導体素子接続パッド１５に半導体素子Ｓの電極端子Ｔを半田を介して接続することにより、半導体素子Ｓと配線導体１２とが電気的に接続される。電解めっき層１４は、例えば電解ニッケルめっき層と電解金めっき層とが順次被着されて成る。   The wiring conductor 12 deposited on the upper surface of the insulating substrate 11 has a plating formation region M2 where the electrolytic plating layer 14 is deposited and a non-plating region N2 where the electrolytic plating layer 14 is not deposited. Yes. Further, as shown in FIG. 6B, a part of the wiring conductor 12 deposited on the upper surface of the insulating substrate 11 is plated in the opening 13a provided in the solder resist layer 13 in the outer peripheral portion of the mounting portion 11a. It is exposed as a formation region M2. The plating formation region M2 exposed in the opening 13a functions as a semiconductor element connection pad 15 for connecting the semiconductor element S to the wiring conductor 12. The semiconductor element S and the wiring conductor 12 are electrically connected by connecting the electrode terminal T of the semiconductor element S to the semiconductor element connection pad 15 via solder. The electrolytic plating layer 14 is formed, for example, by sequentially depositing an electrolytic nickel plating layer and an electrolytic gold plating layer.

絶縁基板１１の下面に被着された配線導体１２は、複数の外部接続パッド１６を含んでいる。外部接続パッド１６は円形であり、下面側のソルダーレジスト層１３に設けた開口部１３ｂから露出している。この外部接続パッド１６は、外部の電気回路基板に半田を介して電気的に接続される。そして、半導体素子Ｓの電極Ｔを半導体素子接続パッド１５に接続するとともに、外部接続パッド１６を外部の電気回路基板の配線導体に接続することにより半導体素子Ｓが外部の電気回路基板に電気的に接続され、半導体素子Ｓと外部の電気回路基板との間で配線導体１２を介して信号を伝送することにより半導体素子Ｓが作動する。   The wiring conductor 12 attached to the lower surface of the insulating substrate 11 includes a plurality of external connection pads 16. The external connection pad 16 has a circular shape and is exposed from an opening 13b provided in the solder resist layer 13 on the lower surface side. The external connection pad 16 is electrically connected to an external electric circuit board via solder. Then, the electrode T of the semiconductor element S is connected to the semiconductor element connection pad 15, and the semiconductor element S is electrically connected to the external electric circuit board by connecting the external connection pad 16 to the wiring conductor of the external electric circuit board. The semiconductor element S is operated by transmitting a signal through the wiring conductor 12 between the semiconductor element S and the external electric circuit board.

次に、このような従来の配線基板Ｂの製造方法の一例について、図７〜図９を基にして説明する。なお、図７〜図９において図６と同様の箇所には同様の符号を付して説明する。   Next, an example of a method for manufacturing such a conventional wiring board B will be described with reference to FIGS. 7 to 9, the same parts as those in FIG.

まず、図７（ａ）に示すように、絶縁基板１１の上下両面および絶縁基板１１に形成された貫通孔１１ｂ内に、それぞれが電気的に独立した複数の配線導体１２を形成する。   First, as shown in FIG. 7A, a plurality of wiring conductors 12 that are electrically independent from each other are formed in the upper and lower surfaces of the insulating substrate 11 and in the through holes 11 b formed in the insulating substrate 11.

次に、図７（ｂ）に示すように、絶縁基板１１上の全面に配線導体１２同士を電気的に接続させる薄膜の導通層１７を被着させる。   Next, as shown in FIG. 7B, a thin conductive layer 17 for electrically connecting the wiring conductors 12 to each other is deposited on the entire surface of the insulating substrate 11.

次に、図７（ｃ）に示すように、絶縁基板１１上に、めっき形成領域Ｍ２を含む配線導体１２の一部およびめっき形成領域Ｍ２周囲の導通層１７を露出させるとともに残部を被覆するエッチングレジストＲ１を形成する。   Next, as shown in FIG. 7C, etching is performed on the insulating substrate 11 to expose a part of the wiring conductor 12 including the plating formation region M2 and the conductive layer 17 around the plating formation region M2 and cover the remaining portion. A resist R1 is formed.

次に、図７（ｄ）に示すように、エッチングレジストＲ１から露出する導通層１７をエッチング除去する。これにより、図８に示すように、複数の配線導体１２を導通層１７で電気的に共通に接続した状態でめっき形成領域Ｍ２およびその周囲の絶縁基板１１を露出させる。   Next, as shown in FIG. 7D, the conductive layer 17 exposed from the etching resist R1 is removed by etching. As a result, as shown in FIG. 8, the plating formation region M <b> 2 and the surrounding insulating substrate 11 are exposed in a state where the plurality of wiring conductors 12 are electrically connected in common by the conductive layer 17.

次に、図９（ｅ）に示すように、エッチングレジストＲ１を除去した後、絶縁基板１１上に、めっきレジストＲ２を形成する。めっきレジスト層Ｒ２は、めっき形成領域Ｍ２を露出させるとともにめっき非形成領域Ｎ２を被覆する。   Next, as shown in FIG. 9E, after removing the etching resist R <b> 1, a plating resist R <b> 2 is formed on the insulating substrate 11. The plating resist layer R2 exposes the plating formation region M2 and covers the plating non-formation region N2.

次に、図９（ｆ）に示すように、めっきレジストＲ２から露出するめっき形成領域Ｍ２に導通層１７を給電経路として電解めっき層１４を被着する。   Next, as shown in FIG. 9F, the electrolytic plating layer 14 is deposited on the plating formation region M2 exposed from the plating resist R2 using the conductive layer 17 as a feeding path.

次に、図９（ｇ）に示すように、めっきレジストＲ２を除去した後、導通層１７をエッチング除去する。これにより、それぞれの配線導体１２が電気的に独立した状態になる。   Next, as shown in FIG. 9G, after removing the plating resist R2, the conductive layer 17 is removed by etching. Thereby, each wiring conductor 12 will be in an electrically independent state.

次に、図９（ｈ）に示すように、絶縁基板１１上下面にソルダーレジスト層１３を形成する。上面側のソルダーレジスト層１３は、電解めっき層１４が被着された配線導体１２の一部を半導体素子接続パッド１５として露出する開口部１３ａを有する。下面側のソルダーレジスト層１３は、配線導体１２の一部を外部接続パッド１６として露出する開口部１３ｂを有する。以上により図６に示すような配線基板Ｂが形成される。   Next, as illustrated in FIG. 9H, solder resist layers 13 are formed on the upper and lower surfaces of the insulating substrate 11. The solder resist layer 13 on the upper surface side has an opening 13 a that exposes a part of the wiring conductor 12 on which the electrolytic plating layer 14 is deposited as a semiconductor element connection pad 15. The solder resist layer 13 on the lower surface side has an opening 13 b that exposes a part of the wiring conductor 12 as the external connection pad 16. Thus, a wiring board B as shown in FIG. 6 is formed.

ところで、上述の製造方法において用いられるエッチングレジストＲ１は、エッチングレジストＲ１から露出する導通層１７をエッチング除去した後に剥離する必要があることから、絶縁基板１１および導通層１７に対して強固に密着させることができない。特に、配線導体１２の周縁では絶縁基板１１との間に配線導体１２の厚みの分の段差が形成されるため、エッチングレジストＲ１の密着が弱いものとなっている。そのため、エッチングレジストＲ１から露出する導通層１７をエッチング除去する際に、エッチングレジストＲ１で覆われた部分の５０μｍ程度奥まで配線導体１２の周縁に沿ってエッチング液が滲入することがある。ところが、配線導体１２の中には、配線導体１２ａとして示すようにエッチングレジストＲ１により被覆される長さが５０μｍ以下のものが含まれる場合がある。このようにエッチングレジストＲ１により被覆される長さが５０μｍ以下の配線導体１２ａにおいては、エッチングレジストＲ１から露出する導通層１７をエッチング除去する際に、エッチング液がエッチングレジストＲ１で覆われた配線導体１２ａ周縁の全周にわたり滲入して、図１０に示すように、配線導体１２ａ周囲の導通層１７を全周にわたり細い幅で除去してしまうことがある。その結果、これらの配線導体１２ａと導通層１７との電気的な接続が絶たれてしまい、配線導体１２のめっき形成領域Ｍ２に導通層１７を給電経路として電解めっき層１４を被着する工程において、これらの配線導体１２ａに電解めっき層１４が形成できない場合がある。   By the way, the etching resist R1 used in the above-described manufacturing method needs to be peeled after the conductive layer 17 exposed from the etching resist R1 is removed by etching, so that it is firmly adhered to the insulating substrate 11 and the conductive layer 17. I can't. In particular, since a step corresponding to the thickness of the wiring conductor 12 is formed between the peripheral edge of the wiring conductor 12 and the insulating substrate 11, the adhesion of the etching resist R1 is weak. Therefore, when the conductive layer 17 exposed from the etching resist R1 is removed by etching, the etching solution may infiltrate along the periphery of the wiring conductor 12 to the depth of about 50 μm of the portion covered with the etching resist R1. However, the wiring conductor 12 may include a conductor whose length is covered by the etching resist R1, as shown as the wiring conductor 12a, of 50 μm or less. As described above, in the wiring conductor 12a having a length of 50 μm or less covered with the etching resist R1, the etching conductor is covered with the etching resist R1 when the conductive layer 17 exposed from the etching resist R1 is removed by etching. As shown in FIG. 10, the conductive layer 17 around the wiring conductor 12a may be removed with a small width over the entire circumference of the periphery of the 12a. As a result, the electrical connection between the wiring conductor 12a and the conductive layer 17 is cut off, and the electrolytic plating layer 14 is applied to the plating formation region M2 of the wiring conductor 12 using the conductive layer 17 as a power feeding path. In some cases, the electrolytic plating layer 14 cannot be formed on the wiring conductors 12a.

特開２００３−１３２８１号公報JP 2003-13281 A

本発明は、配線導体のめっき形成領域に良好に電解めっき層を形成することで配線基板と半導体素子とを強固に密着し、半導体素子を安定的に作動させることができる配線基板の製造方法を提供することを課題とする。   The present invention provides a method of manufacturing a wiring board that can firmly operate the semiconductor element by firmly forming the electroplating layer in the plating formation region of the wiring conductor to firmly adhere the wiring board and the semiconductor element. The issue is to provide.

本発明の配線基板の製造方法は、電解めっき層が被着されるめっき形成領域と、電解めっき層が被着されないめっき非形成領域とを有しており、それぞれが電気的に独立した複数の配線導体を絶縁基板の上面に形成する第１の工程と、絶縁基板上の全面に配線導体同士を電気的に接続させる薄膜の導通層を被着する第２の工程と、絶縁基板上にめっき形成領域およびめっき形成領域周囲の導通層を露出させるとともに残部を被覆するエッチングレジストを形成する第３の工程と、エッチングレジストから露出する導通層をエッチング除去することにより複数の配線導体を導通層で電気的に共通に接続した状態でめっき形成領域およびその周囲の絶縁基板を露出させる第４の工程と、エッチングレジストを除去した後、絶縁基板上に、めっき形成領域を露出させるとともにめっき非形成領域を被覆するめっきレジストを形成する第５の工程と、めっき形成領域に、導通層を給電経路として電解めっき層を被着する第６の工程とを順次行う配線基板の製造方法であって、第３の工程において、一部の配線導体は、エッチングレジストにより被覆される長さが５０μｍ以下であり、第５の工程において、エッチングレジストにより被覆される長さが５０μｍ以下である配線導体のめっき形成領域に隣接する導通層をめっきレジストから部分的に露出させ、第６の工程において、露出させた導通層から一部の配線導体のめっき形成領域にかけて電解めっき層を被着することを特徴とするものである。   The method for manufacturing a wiring board according to the present invention includes a plating formation region to which an electrolytic plating layer is applied and a plating non-formation region to which an electrolytic plating layer is not applied, each of which is electrically independent. A first step of forming a wiring conductor on the upper surface of the insulating substrate; a second step of depositing a thin-film conductive layer for electrically connecting the wiring conductors to the entire surface of the insulating substrate; and plating on the insulating substrate. A third step of exposing the conductive layer around the formation region and the plating formation region and forming an etching resist covering the remaining portion; and removing the conductive layer exposed from the etching resist by etching the plurality of wiring conductors with the conductive layer A fourth step of exposing the plating forming region and the surrounding insulating substrate in a state of being electrically connected in common, and after removing the etching resist, Wiring for sequentially performing a fifth step of forming a plating resist that exposes the region and covering the non-plating region, and a sixth step of depositing an electrolytic plating layer on the plating formation region using the conductive layer as a power feeding path In the substrate manufacturing method, in the third step, a part of the wiring conductors is covered with an etching resist in a length of 50 μm or less, and in the fifth step, the length covered with the etching resist is The conductive layer adjacent to the plating formation region of the wiring conductor that is 50 μm or less is partially exposed from the plating resist, and in the sixth step, the electrolytic plating layer extends from the exposed conductive layer to the plating formation region of a part of the wiring conductor. It is characterized by adhering.

本発明の配線基板の製造方法によれば、エッチングレジストにより被覆される長さが５０μｍ以下の配線導体において、これらの配線導体のめっき形成領域に隣接する導通層をめっきレジストから部分的に露出させておき、露出させた導通層からこれらの配線導体のめっき形成領域にかけて電解めっき層を析出させることで電解めっき層を被着させる。このため、これらの配線導体において、エッチング液がエッチングレジスト下の配線導体周囲に滲入して、配線導体周囲の導通層を除去してしまい一部の配線導体と導通層との電気的な接続が絶たれてしまった場合でも、これらの配線導体のめっき形成領域に良好に電解めっき層を被着することができる。これにより、配線基板と半導体素子とを強固に密着し、半導体素子を安定的に稼動させることができる配線基板を提供することができる。   According to the method for manufacturing a wiring board of the present invention, in a wiring conductor having a length of 50 μm or less covered with an etching resist, the conductive layer adjacent to the plating formation region of these wiring conductors is partially exposed from the plating resist. The electrolytic plating layer is deposited by depositing the electrolytic plating layer from the exposed conductive layer to the plating formation region of these wiring conductors. For this reason, in these wiring conductors, the etchant permeates the wiring conductor under the etching resist and removes the conductive layer around the wiring conductor, so that some of the wiring conductors and the conductive layer are electrically connected. Even when it is cut off, the electrolytic plating layer can be satisfactorily applied to the plating formation region of these wiring conductors. As a result, it is possible to provide a wiring board capable of firmly attaching the wiring board and the semiconductor element and operating the semiconductor element stably.

図１（ａ）および（ｂ）は、本発明の配線基板の実施の形態の一例を示す概略断面図および上面図である。1A and 1B are a schematic cross-sectional view and a top view showing an example of an embodiment of a wiring board according to the present invention. 図２（ａ）〜（ｄ）は、本発明の配線基板の製造工程毎の形態の一例を示す概略断面図である。2 (a) to 2 (d) are schematic cross-sectional views showing an example of a form for each manufacturing process of the wiring board of the present invention. 図３は、本発明の配線基板の製造途中における配線基板の上面図である。FIG. 3 is a top view of the wiring board in the process of manufacturing the wiring board of the present invention. 図４（ｅ）〜（ｈ）は、本発明の配線基板の製造工程毎の形態の一例を示す概略断面図である。4E to 4H are schematic cross-sectional views showing an example of a form for each manufacturing process of the wiring board of the present invention. 図５は、本発明の配線基板の製造途中における要部拡大上面図である。FIG. 5 is an enlarged top view of a main part in the course of manufacturing the wiring board of the present invention. 図６（ａ）および（ｂ）は、従来の配線基板の実施の形態の一例を示す概略断面図および上面図である。6A and 6B are a schematic cross-sectional view and a top view showing an example of an embodiment of a conventional wiring board. 図７（ａ）〜（ｄ）は、従来の配線基板の製造工程毎の形態の一例を示す概略断面図である。FIGS. 7A to 7D are schematic cross-sectional views showing an example of a form for each manufacturing process of a conventional wiring board. 図８は、従来の配線基板の製造途中における配線基板の上面図である。FIG. 8 is a top view of the wiring board in the middle of manufacturing the conventional wiring board. 図９（ｅ）〜（ｈ）は、従来の配線基板の製造工程毎の形態の一例を示す概略断面図である。9 (e) to 9 (h) are schematic cross-sectional views illustrating an example of a form for each manufacturing process of a conventional wiring board. 図１０は、従来の配線基板の製造途中における要部拡大上面図である。FIG. 10 is an enlarged top view of a main part in the course of manufacturing a conventional wiring board.

次に、本発明の配線基板の実施形態の一例を図１（ａ）、（ｂ）を基にして詳細に説明する。ここで、図１（ａ）は図１（ｂ）に示すＸ−Ｘ間を通る断面図である。図１（ａ）に示すように本例の配線基板Ａは、主として絶縁基板１と、配線導体２と、ソルダーレジスト層３とを具備している。   Next, an example of an embodiment of the wiring board according to the present invention will be described in detail with reference to FIGS. Here, Fig.1 (a) is sectional drawing which passes between XX shown in FIG.1 (b). As shown in FIG. 1A, the wiring board A of this example mainly includes an insulating substrate 1, a wiring conductor 2, and a solder resist layer 3.

絶縁基板１は、例えばガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料から成る。絶縁基板１は、この例では単層構造であるが、同一または異なる電気絶縁材料から成る複数の絶縁層を多層に積層した多層構造であってもよい。   The insulating substrate 1 is made of an electrically insulating material in which a glass cloth is impregnated with a thermosetting resin such as an epoxy resin or a bismaleimide triazine resin. The insulating substrate 1 has a single-layer structure in this example, but may have a multilayer structure in which a plurality of insulating layers made of the same or different electrically insulating materials are stacked in multiple layers.

絶縁基板１は、その上面中央部に半導体素子Ｓが搭載される搭載部１ａを有しているとともに上下に貫通する複数の貫通孔１ｂを有している。そして、絶縁基板１の上下面および貫通孔１ｂ内に配線導体２が被着されている。   The insulating substrate 1 has a mounting portion 1a on which the semiconductor element S is mounted at the center of the upper surface, and has a plurality of through holes 1b penetrating vertically. A wiring conductor 2 is deposited on the upper and lower surfaces of the insulating substrate 1 and in the through hole 1b.

絶縁基板１の上面に被着された配線導体２は、電解めっき層４が被着されためっき形成領域Ｍ１と、電解めっき層４が被着されていないめっき非形成領域Ｎ１とを有している。また、絶縁基板１の上面に被着された配線導体２の一部は、図１（ｂ）に示すように、搭載部１ａの外周部においてソルダーレジスト層３に設けた開口部３ａ内にめっき形成領域Ｍ１として露出している。そして、開口部３ａ内に露出するめっき形成領域Ｍ１は、半導体素子Ｓを配線導体２に接続するための半導体素子接続パッド５として機能する。そして、この半導体素子接続パッド５に半導体素子Ｓの電極端子Ｔを半田を介して接続することにより、半導体素子Ｓと配線導体２とが電気的に接続される。
配線導体２は、銅箔や銅めっき等の銅により形成されている。また、ソルダーレジスト層３は、アクリル変性エポキシ樹脂等の感光性を有する熱硬化性樹脂を硬化させた電気絶縁材料から成る。そして、電解めっき層４は、例えば電解ニッケルめっき層と電解金めっき層とが順次被着されて成る。 The wiring conductor 2 deposited on the upper surface of the insulating substrate 1 has a plating formation region M1 where the electrolytic plating layer 4 is deposited and a non-plating region N1 where the electrolytic plating layer 4 is not deposited. Yes. A part of the wiring conductor 2 deposited on the upper surface of the insulating substrate 1 is plated in the opening 3a provided in the solder resist layer 3 in the outer peripheral portion of the mounting portion 1a as shown in FIG. It is exposed as a formation region M1. The plating formation region M1 exposed in the opening 3a functions as a semiconductor element connection pad 5 for connecting the semiconductor element S to the wiring conductor 2. The semiconductor element S and the wiring conductor 2 are electrically connected by connecting the electrode terminal T of the semiconductor element S to the semiconductor element connection pad 5 via solder.
The wiring conductor 2 is formed of copper such as copper foil or copper plating. The solder resist layer 3 is made of an electrically insulating material obtained by curing a photosensitive thermosetting resin such as an acrylic-modified epoxy resin. The electrolytic plating layer 4 is formed, for example, by sequentially depositing an electrolytic nickel plating layer and an electrolytic gold plating layer.

絶縁基板１の下面に被着された配線導体２は、複数の外部接続パッド６を含んでいる。外部接続パッド６は円形であり、下面側のソルダーレジスト層３に設けた開口部３ｂに露出している。この外部接続パッド６は、外部の電気回路基板に半田を介して電気的に接続される。そして、半導体素子Ｓの電極Ｔを半導体素子接続パッド５に接続するとともに、外部接続パッド６を外部の電気回路基板の配線導体に接続することにより半導体素子Ｓが外部の電気回路基板に電気的に接続され、半導体素子Ｓと外部の電気回路基板との間で配線導体２を介して信号を伝送することにより半導体素子Ｓが作動する。   The wiring conductor 2 deposited on the lower surface of the insulating substrate 1 includes a plurality of external connection pads 6. The external connection pad 6 is circular and exposed to the opening 3b provided in the solder resist layer 3 on the lower surface side. The external connection pad 6 is electrically connected to an external electric circuit board via solder. Then, the electrode T of the semiconductor element S is connected to the semiconductor element connection pad 5 and the external connection pad 6 is connected to the wiring conductor of the external electric circuit board so that the semiconductor element S is electrically connected to the external electric circuit board. The semiconductor element S operates by transmitting a signal via the wiring conductor 2 between the semiconductor element S and an external electric circuit board.

次に、本発明の配線基板の製造方法の一例について、図２〜図５を基にして詳細に説明する。なお、図２〜図５において図１と同様の箇所には同様の符号を付して説明する。   Next, an example of a method for manufacturing a wiring board according to the present invention will be described in detail with reference to FIGS. 2 to 5, the same parts as those in FIG.

まず、図２（ａ）に示すように、絶縁基板１の上下両面および絶縁基板１に形成された貫通孔１ｂ内に、それぞれが電気的に独立した複数の配線導体２を形成する。絶縁基板１は、ガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させた絶縁板を熱硬化させることで形成される。また、貫通穴１ｂは、ドリル加工やレーザ加工、あるいはブラスト加工により形成される。貫通孔１ｂの直径は、およそ５０〜２５０μｍ程度である。また、配線導体２は、例えば周知のサブトラクティブ法により形成される。配線導体２の幅は、およそ１０〜３０μｍ程度であり、厚みはおよそ１０〜２０μｍ程度である。   First, as shown in FIG. 2A, a plurality of wiring conductors 2 that are electrically independent from each other are formed in the upper and lower surfaces of the insulating substrate 1 and in the through holes 1 b formed in the insulating substrate 1. The insulating substrate 1 is formed by thermosetting an insulating plate in which a glass cloth is impregnated with a thermosetting resin such as an epoxy resin or a bismaleimide triazine resin. The through hole 1b is formed by drilling, laser processing, or blasting. The diameter of the through hole 1b is about 50 to 250 μm. The wiring conductor 2 is formed by, for example, a known subtractive method. The width of the wiring conductor 2 is about 10 to 30 μm, and the thickness is about 10 to 20 μm.

次に、図２（ｂ）に示すように、絶縁基板１上の全面に配線導体２同士を電気的に接続させる薄膜の導通層７を被着させる。導通層７は、例えば無電解銅めっき等の良導電性金属から成る。導通層７の厚みは０．１〜１μｍ程度である。   Next, as shown in FIG. 2B, a thin-film conductive layer 7 that electrically connects the wiring conductors 2 is deposited on the entire surface of the insulating substrate 1. The conductive layer 7 is made of a highly conductive metal such as electroless copper plating. The thickness of the conductive layer 7 is about 0.1 to 1 μm.

次に、図２（ｃ）に示すように、絶縁基板１上に、めっき形成領域Ｍ１を含む配線導体２の一部およびめっき形成領域Ｍ１周囲の導通層７を露出させるとともに残部を被覆するエッチングレジストＲ１を形成する。なお、配線導体２の中には、配線導体２ａとして示すように、エッチングレジストＲ１で被覆される長さが５０μｍ以下のものが含まれる。このようなエッチングレジスト層Ｒ１は、感光性を有する樹脂フィルムを絶縁基板１上に真空プレス機を用いて貼着するとともにめっき形成領域Ｍ１を含む配線導体２の一部およびめっき形成領域Ｍ１周囲の導通層７を露出させるパターンを有するように露光および現像処理することにより形成される。   Next, as shown in FIG. 2 (c), on the insulating substrate 1, a part of the wiring conductor 2 including the plating formation region M1 and the conductive layer 7 around the plating formation region M1 are exposed and the remaining portion is covered. A resist R1 is formed. The wiring conductor 2 includes one having a length of 50 μm or less covered with the etching resist R1, as shown as the wiring conductor 2a. Such an etching resist layer R1 is formed by adhering a photosensitive resin film on the insulating substrate 1 using a vacuum press machine, and a part of the wiring conductor 2 including the plating formation region M1 and around the plating formation region M1. It is formed by exposing and developing so as to have a pattern exposing the conductive layer 7.

次に、図２（ｄ）に示すように、エッチングレジストＲ１から露出する導通層７をエッチング除去する。これにより、図３に示すように、複数の配線導体２を導通層７で電気的に共通に接続した状態でめっき形成領域Ｍ１およびその周囲の絶縁基板１を露出させる。   Next, as shown in FIG. 2D, the conductive layer 7 exposed from the etching resist R1 is removed by etching. As a result, as shown in FIG. 3, the plating formation region M1 and the surrounding insulating substrate 1 are exposed in a state where the plurality of wiring conductors 2 are electrically connected in common by the conductive layer 7.

次に、図４（ｅ）に示すように、エッチングレジストＲ１を除去した後、絶縁基板１上に、めっき形成領域Ｍ１を露出させるとともにめっき非形成領域Ｎ１を被覆するめっきレジストＲ２を形成する。このとき、エッチングレジストＲ１により被覆される長さが５０μｍ以下であった配線導体２ａについては、図５に示すように、配線導体２ａのめっき形成領域Ｍ１に隣接する導通層７をめっきレジストＲ２から部分的に露出させておく。
このようなめっきレジスト層Ｒ２は、感光性を有する樹脂フィルムを絶縁基板１上に真空プレス機を用いて貼着した後、所定のパターンを有するように露光および現像処理することにより形成される。 Next, as shown in FIG. 4E, after removing the etching resist R1, a plating resist R2 is formed on the insulating substrate 1 to expose the plating formation region M1 and cover the non-plating formation region N1. At this time, for the wiring conductor 2a whose length covered by the etching resist R1 is 50 μm or less, as shown in FIG. 5, the conductive layer 7 adjacent to the plating formation region M1 of the wiring conductor 2a is removed from the plating resist R2. Leave partially exposed.
Such a plating resist layer R2 is formed by sticking a photosensitive resin film on the insulating substrate 1 using a vacuum press machine, and then exposing and developing so as to have a predetermined pattern.

次に、図４（ｆ）に示すように、めっき形成領域Ｍ１に導通層７を給電経路として電解めっき層４を被着する。このとき、エッチングレジストＲ１により被覆される長さが５０μｍ以下であった配線導体２ａについては、上述の工程においてめっきレジストＲ２から部分的に露出させた導通層７から配線導体２ａのめっき形成用領域Ｍ１にかけて電解めっき層４が成長することによって両者間が電気的に接続される。それにより配線導体２ａのめっき形成領域Ｍ１においても電解めっき層４を被着させることができる。
電解めっき層４は、例えば電解ニッケルめっきと電解金めっきとを順次析出することで形成される。電解めっき層４の厚みは、およそ１〜３μｍ程度である。 Next, as shown in FIG. 4F, the electrolytic plating layer 4 is deposited on the plating formation region M1 using the conductive layer 7 as a power feeding path. At this time, for the wiring conductor 2a whose length covered with the etching resist R1 is 50 μm or less, the plating formation region of the wiring conductor 2a from the conductive layer 7 partially exposed from the plating resist R2 in the above-described process. As the electrolytic plating layer 4 grows over M1, the two are electrically connected. Thereby, the electrolytic plating layer 4 can be deposited also in the plating formation region M1 of the wiring conductor 2a.
The electrolytic plating layer 4 is formed, for example, by sequentially depositing electrolytic nickel plating and electrolytic gold plating. The thickness of the electrolytic plating layer 4 is about 1 to 3 μm.

次に、図４（ｇ）に示すように、めっきレジストＲ２を除去した後、導通層７をエッチング除去する。これにより、それぞれの配線導体２が電気的に独立した状態になる。   Next, as shown in FIG. 4G, after removing the plating resist R2, the conductive layer 7 is removed by etching. Thereby, each wiring conductor 2 will be in an electrically independent state.

次に、図４（ｈ）に示すように、絶縁基板１上面に、電解めっき層４が被着された配線導体２の一部を半導体素子接続パッド５として露出する開口部３ａを有するとともに、絶縁基板１下面に、配線導体２の一部を外部接続パッド６として露出する開口部３ｂを有するソルダーレジスト層３を形成することで図１に示すような配線基板Ａが形成される。
ソルダーレジスト層３は、例えば、エポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂を含有する電気絶縁材料から成る樹脂ペーストまたはフィルムを絶縁基板１の上に塗布または貼着して熱硬化させることにより形成される。 Next, as shown in FIG. 4 (h), the upper surface of the insulating substrate 1 has an opening 3a that exposes a part of the wiring conductor 2 with the electrolytic plating layer 4 deposited thereon as a semiconductor element connection pad 5, A wiring substrate A as shown in FIG. 1 is formed by forming a solder resist layer 3 having an opening 3b exposing a part of the wiring conductor 2 as an external connection pad 6 on the lower surface of the insulating substrate 1.
The solder resist layer 3 is formed by, for example, applying or pasting a resin paste or film made of an electrically insulating material containing a thermosetting resin such as an epoxy resin or a polyimide resin on the insulating substrate 1 and thermosetting it. Is done.

このように、本発明の配線基板の製造方法によれば、エッチングレジストＲ１から露出する導通層７をエッチング除去した後、エッチングレジストＲ１により被覆される長さが５０μｍ以下であった配線導体２ａのめっき形成領域Ｍ１に隣接する導通層７を、めっきレジストＲ２から部分的に露出させておく。そして、露出させた導通層７から配線導体２ａのめっき形成領域Ｍ１にかけて電解めっき層４が成長することによって両者間が電気的に接続されることで配線導体２ａのめっき形成領域Ｍ１に電解めっき層４を被着させる。このため、エッチングレジストＲ１から露出する導通層７をエッチング除去する際に、エッチング液がエッチングレジストＲ１下の配線導体２ａ周囲に滲入してその周囲の導通層７を除去してしまい、配線導体２ａと導通層７との電気的な接続が絶たれてしまった場合でも配線導体２ａのめっき形成領域Ｍ１に良好に電解めっき層４を被着することができる。これにより、配線基板と半導体素子とを強固に密着し、半導体素子を安定的に稼動させることが可能な配線基板を提供することができる。
As described above, according to the method for manufacturing a wiring board of the present invention, after the conductive layer 7 exposed from the etching resist R1 is removed by etching, the length of the wiring conductor 2a covered with the etching resist R1 is 50 μm or less. The conductive layer 7 adjacent to the plating formation region M1 is partially exposed from the plating resist R2. Then, the electrolytic plating layer 4 grows from the exposed conductive layer 7 to the plating formation region M1 of the wiring conductor 2a so that the two are electrically connected to each other, whereby the electrolytic plating layer is formed on the plating formation region M1 of the wiring conductor 2a. 4 is applied. For this reason, when the conductive layer 7 exposed from the etching resist R1 is removed by etching, the etching solution permeates around the wiring conductor 2a under the etching resist R1 and removes the surrounding conductive layer 7, and the wiring conductor 2a. Even when the electrical connection between the conductive layer 7 and the conductive layer 7 is broken, the electrolytic plating layer 4 can be satisfactorily applied to the plating formation region M1 of the wiring conductor 2a. As a result, it is possible to provide a wiring board capable of firmly contacting the wiring board and the semiconductor element and stably operating the semiconductor element.

１ 絶縁基板
２ 配線導体
４ 電解めっき層
７ 導通層
Ａ 配線基板
Ｍ１ めっき形成領域
Ｍ２ めっき非形成領域
Ｒ１ エッチングレジスト
Ｒ２ めっきレジスト 1 Insulating substrate 2 Wiring conductor 4 Electrolytic plating layer 7 Conductive layer A Wiring substrate M1 Plating formation region M2 Plating non-forming region R1 Etching resist R2 Plating resist

Claims (2)

電解めっき層が被着されるめっき形成領域と、前記電解めっき層が被着されないめっき非形成領域とを有しており、それぞれが電気的に独立した複数の配線導体を絶縁基板の上面に形成する第１の工程と、
前記絶縁基板上の全面に前記配線導体同士を電気的に接続させる薄膜の導通層を被着する第２の工程と、
前記絶縁基板上に前記めっき形成領域および該めっき形成領域周囲の前記導通層を露出させるとともに残部を被覆するエッチングレジストを形成する第３の工程と、
前記エッチングレジストから露出する前記導通層をエッチング除去することにより前記複数の配線導体を前記導通層で電気的に共通に接続した状態で前記めっき形成領域およびその周囲の前記絶縁基板を露出させる第４の工程と、
前記エッチングレジストを除去した後、前記絶縁基板上に、前記めっき形成領域を露出させるとともに前記めっき非形成領域を被覆するめっきレジストを形成する第５の工程と、
前記めっき形成領域に、前記導通層を給電経路として前記電解めっき層を被着する第６の工程とを順次行う配線基板の製造方法であって、
前記第３の工程において、一部の前記配線導体は、前記エッチングレジストにより被覆される長さが５０μｍ以下であり、前記第５の工程において、前記一部の配線導体のめっき形成領域に隣接する前記導通層を前記めっきレジストから部分的に露出させ、前記第６の工程において、前記露出させた導通層から前記一部の配線導体のめっき形成領域にかけて前記電解めっき層を被着することを特徴とする配線基板の製造方法。 It has a plating formation area where the electroplating layer is deposited and a non-plating area where the electroplating layer is not deposited, each of which forms a plurality of electrically independent wiring conductors on the upper surface of the insulating substrate A first step of:
A second step of depositing a thin-film conductive layer for electrically connecting the wiring conductors to the entire surface of the insulating substrate;
A third step of forming an etching resist that exposes the plating formation region and the conductive layer around the plating formation region on the insulating substrate and covers the remainder;
Etching and removing the conductive layer exposed from the etching resist exposes the plating formation region and the surrounding insulating substrate in a state where the plurality of wiring conductors are electrically connected in common by the conductive layer. And the process of
After removing the etching resist, a fifth step of forming a plating resist that exposes the plating formation region and covers the plating non-formation region on the insulating substrate;
A method of manufacturing a wiring board, which sequentially performs a sixth step of depositing the electrolytic plating layer using the conductive layer as a feeding path in the plating formation region,
In the third step, a part of the wiring conductor is covered with the etching resist and has a length of 50 μm or less, and in the fifth step, the wiring conductor is adjacent to a plating formation region of the part of the wiring conductor. The conductive layer is partially exposed from the plating resist, and in the sixth step, the electrolytic plating layer is deposited from the exposed conductive layer to a plating formation region of the part of the wiring conductor. A method for manufacturing a wiring board. 前記電解めっき層は、順次被着された電解ニッケルめっき層と電解金めっき層とから成ることを特徴とする請求項１に記載の配線基板の製造方法。
2. The method of manufacturing a wiring board according to claim 1, wherein the electrolytic plating layer comprises an electrolytic nickel plating layer and an electrolytic gold plating layer which are sequentially deposited.
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