JP6093594B2 - 可変整合回路及び増幅器 - Google Patents

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Description

本開示は、高周波信号を増幅するための利得を切り替える可変整合回路及び増幅器に関する。
高周波信号を入出力する無線ＩＣ（Integrated Circuit）には、所望範囲の電力の高周波信号を得るために、利得を切り替える可変利得増幅器が設けられる。増幅器に利得可変機能を搭載すると、増幅器自身の性能（例えば周波数特性、雑音指数特性、利得線形性）が劣化することがある。
例えば受信機において、受信アンテナが受信した信号を増幅する低雑音増幅器（ＬＮＡ：Low Noise Amplifier）は、受信アンテナの後段に設けられることが多い。例えば低雑音増幅器が可変利得機能を有すると、低雑音増幅器の性能劣化が受信機の性能劣化として顕著に現れる。例えば数十ＧＨｚのミリ波信号を扱う場合には、低雑音増幅器に用いられる増幅素子としてのトランジスタの性能劣化の影響が大きくなる。
可変利得機能を有する低雑音増幅器に関する先行技術として、非特許文献１が知られている。非特許文献１に示す低雑音増幅器は、多段接続された複数のトランジスタを含み、各トランジスタのゲートに印加されるＤＣゲート電圧値が可変であるため、トランジスタに流れる電流値を調整できる。これにより、低雑音増幅器は、利得を切り替えできる。
図１４は、トランジスタのゲートに印加されるＤＣゲート電圧とトランジスタに流れる電流との関係を示すグラフである。トランジスタの閾値電圧Ｖ＿ｔｈ以上のＤＣゲート電圧がトランジスタに印加された場合、ＤＣゲート電圧の増加に伴って、トランジスタに流れる電流が増加する。ＤＣゲート電圧に対する電流の傾きは、ＤＣゲート電圧が閾値電圧Ｖ＿ｔｈを超えてから徐々に増加し、やがて線形特性となる。
低雑音増幅器の利得線形性を高めるためには、ＤＣゲート電圧に対する電流の傾きが線形領域となるＤＣゲート電圧（例えばＤＣゲート電圧Ｖ＿ｈ）を用いることが好ましい。しかし、ＤＣゲート電圧によってトランジスタに流れる電流を変えることで利得を切り替える低雑音増幅器では（例えば非特許文献１参照）、例えば低利得に切り替える場合、ＤＣゲート電圧に対する電流の傾きが非線形領域となるＤＣゲート電圧（例えばＤＣゲート電圧Ｖ＿ｌ）を用いることになり、低雑音増幅器の利得線形性が劣化するという課題が生じる。
また、ＩＣの製造過程におけるプロセスバラツキによって閾値電圧Ｖ＿ｔｈがばらつくことがあるので、小さいＤＣゲート電圧（例えばゲート電圧Ｖ＿ｌ）を用いた場合、大きなＤＣゲート電圧（例えばＤＣゲート電圧Ｖ＿ｈ）を用いる場合に比べて、ＤＣゲート電圧に対する電流の傾きが非線形的になり易い。このため、閾値電圧Ｖ＿ｔｈがばらついた場合の低雑音増幅器の利得特性は、大きなＤＣゲート電圧（例えばＤＣゲート電圧Ｖ＿ｈ）を用いた場合の利得特性よりも更に劣化するという課題があった。
これらの課題を解決するために、トランジスタのＤＣゲート電圧を変えずに、トランジスタの前段又は後段に設けられた入力整合回路又は出力整合回路の回路定数を変更することで、利得を切り替える方法が提案されている（例えば、特許文献１〜３参照）。
特許文献１に示す複同調トランスは、受信アンテナの後段に設けられたアンテナ同調トランスにおいて、１次同調巻線に接続された接地容量を有する。複同調トランスは、接地容量の容量値を変更することで、入力インピーダンスを整合させて、利得を切り替える。
特許文献２に示すアンテナ整合回路は、アンテナとチューナモジュールとの間に配設され、インダクタと、コンデンサと、ＰＩＮダイオードとを含む。アンテナ整合回路は、後段に接続されるチューナモジュールが出力した信号に応じて、ＰＩＮダイオードをＯＮ又はＯＦＦする。アンテナ整合回路は、ＰＩＮダイオードのＯＮによってインピーダンスを変更することで、アンテナ整合状態からアンテナ非整合状態に変化させ、利得を切り替える。
特許文献３に示す利得可変増幅回路は、コンダクタンス回路の出力段に接続された可変負荷回路において、可変容量の容量値を調整することで利得を切り替える。
特許第３５１７１６６号公報 特開２０１１−１４２３８４号公報 特許第４９０３８３４号公報
しかし、上述した非特許文献１及び特許文献１〜３では、例えば低利得に切り替える場合には、高周波信号経路に容量素子が直列接続されるため、受信アンテナから入力された高周波信号のロスが生じることがあったので、広帯域において動作することが困難であった。
本開示は、上述した従来の課題を解決するために、入力された高周波信号のロスを低減し、利得を切り替える可変整合回路及び増幅器を提供することを目的とする。
本開示は、高周波信号を増幅する第１のトランジスタ回路と、前記第１のトランジスタ回路が増幅した前記高周波信号を増幅する第２のトランジスタ回路と、前記第１、第２の各トランジスタ回路間に設けられ、１次インダクタ素子と２次インダクタ素子とが磁気結合するトランスフォーマと、第１の容量素子と、第２の容量素子と、を備え、前記１次インダクタ素子は、前記第１のトランジスタ回路の出力端子と、前記第１のトランジスタ回路のバイアス回路との間に接続され、前記２次インダクタ素子は、前記第２のトランジスタ回路の入力端子と、前記第２のトランジスタ回路のバイアス回路との間に接続され、前記１次インダクタ素子と前記第１のトランジスタ回路のバイアス回路との接続点は、前記第１の容量素子に接続され、前記２次インダクタ素子と前記第２のトランジスタ回路のバイアス回路との接続点は、前記第２の容量素子に接続され、前記１次、２次の各インダクタ素子のインダクタンス値と、前記第１、第２の各容量素子の容量値とのうち、少なくとも１つが可変であり、前記第１の容量素子がグランドに接続される、可変整合回路である。
また、本開示は、高周波信号を入力する第１のトランジスタ回路と、前記第１のトランジスタ回路が増幅した前記高周波信号を増幅する第２のトランジスタ回路と、前記第１のトランジスタ回路の入力端子にＤＣ制御電圧を印加するＤＣ電位伝達回路と、前記第２のトランジスタ回路の出力端子に電源電圧を印加するＤＣ電位伝達回路と、前記第１、第２の各トランジスタ回路間に設けられ、１次インダクタ素子と２次インダクタ素子とが磁気結合するトランスフォーマと、第１の容量素子と、第２の容量素子と、を備え、前記１次インダクタ素子は、前記第１のトランジスタ回路の出力端子と、前記第１のトランジスタ回路のバイアス回路との間に接続され、前記２次インダクタ素子は、前記第２のトランジスタ回路の入力端子と、前記第２のトランジスタ回路のバイアス回路との間に接続され、前記１次インダクタ素子と前記第１のトランジスタ回路のバイアス回路との接続点は、前記第１の容量素子に接続され、前記２次インダクタ素子と前記第２のトランジスタ回路のバイアス回路との接続点は、前記第２の容量素子に接続され、前記１次、２次の各インダクタ素子のインダクタンス値と、前記第１、第２の各容量素子の容量値とのうち、少なくとも１つが可変であり、前記第１の容量素子がグランドに接続される、増幅器である。
本開示によれば、入力された高周波信号のロスを低減でき、利得を切り替えでき、更に、アンテナとの整合端面における高周波信号の反射を低減できるので、雑音指数を改善でき、周波数帯域を拡大できる。
第１の実施形態の可変整合回路の内部構成を示す図 第１、第２の各容量素子が可変容量値を有する第１の回路構成例を示す図 第１、第２の各容量素子が可変容量値を有する第２の回路構成例を示す図 第１、第２の各容量素子が可変容量値を有する第３の回路構成例を示す図 １次インダクタ素子及び２次インダクタ素子が可変インダクタンス値を有する回路構成の一例を示す図 （Ａ）１次インダクタ及び２次インダクタが可変インダクタンス値を有するトランスフォーマのレイアウトの一例を示す図、（Ｂ）Ａ−Ａ断面図、（Ｃ）Ｂ−Ｂ断面図 第１の実施形態の変形例の可変整合回路の内部構成を示す図 インダクタンス値又は容量値と増幅器の利得との関係を示すグラフ 第２の実施形態の増幅器の回路構成を示す図 各トランジスタ回路のＤＣゲート電圧を変更可能な増幅器の回路構成を示す図 各トランジスタ回路にＣＭＯＳトランジスタを用いた増幅器の回路構成を示す図 図１１に示す増幅器において、入力整合回路、出力整合回路及びＤＣ電位伝達回路の第１の例を示した増幅器の回路構成を示す図 図１１に示す増幅器において、入力整合回路、出力整合回路及びＤＣ電位伝達回路の第２の例を示した増幅器の回路構成を示す図 トランジスタのゲートに印加されるゲート電圧とトランジスタに流れる電流との関係を示すグラフ 高周波信号を受信する従来の受信機の内部構成の一例を示すブロック図
（各実施形態の内容に至る経緯）
先ず、本開示に係る可変整合回路及び増幅器の各実施形態を説明する前に、各実施形態の内容に至る経緯について、図１５を参照して説明する。図１５は、高周波信号を受信する従来の受信機の内部構成の一例を示すブロック図である。
図１５に示す受信機は、アンテナ１０１が接続された低雑音増幅器（ＬＮＡ）１０２と、ミキサ１０３ａ，１０３ｂと、局部発振器１０５と、π／２移相器１０６と、可変利得増幅器（ＶＧＡ）１０４ａ，１０４ｂと、ベースバンド処理回路１０７と、制御回路１０８とを含む。
図１５に示す受信機では、アンテナ１０１が受信した高周波信号は、後段の低雑音増幅器１０２に入力されて増幅され、２系統に分岐されてミキサ１０３ａ，１０３ｂに入力される。ミキサ１０３ａ，１０３ｂでは、局部発振器１０５及びπ／２移相器１０６により発生された局部発振信号と２系統に分岐された高周波信号とがミキシングされてベースバンド信号に変換される。
ベースバンド信号は可変利得増幅器１０４ａ，１０４ｂにおいて所定振幅まで増幅された後に、ベースバンド処理回路１０７に入力される。なお、ベースバンド処理回路１０７に入力されるベースバンド信号の振幅は、アンテナ１０１が受信した高周波信号の振幅に拘わらず、一定の範囲内に保持される必要がある。
このため、図１５に示す受信機では、低雑音増幅器１０２及び可変利得増幅器１０４ａ，１０４ｂは、可変利得機能を有する。低雑音増幅器１０２及び可変利得増幅器１０４ａ，１０４ｂの各利得は、制御回路１０８が生成した利得制御信号によって決定される。
上述した特許文献１及び２では、アンテナの後段に接続されたアンテナ整合回路が、アンテナ整合回路に含まれる回路素子の回路定数（例えば、接地容量の容量値、アンテナとチューナモジュールとの間に接続された容量素子の容量値）を変更することで、利得を切り替えていた。
ここで、例えばアンテナ整合回路が整合状態から非整合状態に変更することで、低利得に切り替える場合、アンテナ整合回路の端面において反射される高周波信号の電力が大きくなることがある。反射された高周波信号はアンテナから外部に放射されることになり、不要輻射が大きくなる。
また、反射された高周波信号はアンテナとアンテナ整合回路との間において定在波を発生させるので、回路の異常動作（例えば回路素子の損傷）を引き起こす要因となる。更に、受信機の受信性能の指標として用いられる雑音指数特性は、アンテナに近い場所において高周波信号のロスが発生すると、大きく劣化するという特徴を持つ。
このため、アンテナとアンテナ整合回路との間の反射が大きくなると、アンテナに近い場所において高周波信号のロスが発生することになり、雑音指数特性が大きくなるという課題があった。
一方、上述した特許文献３では、コンダクタンス回路の出力段に、後段の回路との間においてインピーダンスを整合するための出力整合回路が接続されている。出力整合回路は、高周波信号の信号経路に直列に接続される第１容量素子と、高周波信号の信号経路とグランドとの間に接続される第２容量素子とを含む。
高周波信号の信号経路に、容量素子が直列接続された出力整合回路を用いると、インピーダンス整合が可能な周波数帯域を狭めることになり、更に、出力整合回路において発生する高周波信号のロスが大きくなる。特に、数十ＧＨｚのミリ波信号を扱う無線通信では、低雑音増幅器は広い帯域幅を有する必要があり、かつ高周波信号のロスは少ない方が良い。
そこで、以下の各実施形態では、高周波信号を増幅する増幅器に用いられる可変整合回路において、アンテナへの信号反射特性及び雑音指数特性の劣化を抑制し、高周波信号のロスを低減して広帯域において動作し、更に利得を切り替える可変整合回路及び増幅器の例を説明する。
（第１の実施形態）
図１は、第１の実施形態の可変整合回路１の内部構成を示す図である。図１に示す可変整合回路１は、第１のトランジスタ回路９と、第２のトランジスタ回路１０と、トランスフォーマ１１と、第１の容量素子１２と、第２の容量素子１３とを含む。なお、可変整合回路１は、第１のトランジスタ回路のバイアス回路１４と、第２のトランジスタ回路のバイアス回路１５とを更に含んでも良い。
第１のトランジスタ回路９は、第１のトランジスタ回路のバイアス回路１４から供給されたＤＣ電源電圧によって動作し、入力端子ＲＦＩＮに入力された高周波信号を増幅してトランスフォーマ１１の１次インダクタ素子１１ｆに出力する。
第２のトランジスタ回路１０は、不図示の電源電圧生成回路から供給されたＤＣ電源電圧によって動作し、トランスフォーマ１１を介して、第１のトランジスタ回路９が増幅した高周波信号が入力される。第２のトランジスタ回路１０は、入力された高周波信号を増幅して出力端子ＲＦＯＵＴに出力する。
トランスフォーマ１１は、４個の端子１１ａ，１１ｂ，１１ｃ，１１ｄを有する。トランスフォーマ１１は、第１のトランジスタ回路９と第２のトランジスタ回路１０との間、即ち高周波信号の信号経路に沿って設けられ、ＤＣ的には互いに絶縁され磁気結合する１次インダクタ素子１１ｆと２次インダクタ素子１１ｇとを含む。
１次インダクタ素子１１ｆ及び２次インダクタ素子１１ｇは、可変インダクタンス値を有する。１次インダクタ素子１１ｆ及び２次インダクタ素子１１ｇの具体的な回路構成は、図５及び図６を参照して後述する。
トランスフォーマ１１は、１次インダクタ素子１１ｆと２次インダクタ素子１１ｇとの磁気結合によって高周波信号を伝達する。これにより、トランスフォーマ１１は、第１のトランジスタ回路９が増幅した高周波信号を伝達することによって、第２のトランジスタ回路１０に入力する。なお、トランスフォーマ１１は、図１に示す２巻線の構成に限定されず、可変整合回路１の回路構成又は実装可能な面積に応じて、３巻線以上の構成でも良い。
１次インダクタ素子１１ｆの端子１１ａは、第１のトランジスタ回路９の出力端子（不図示）に接続される。１次インダクタ素子１１ｆの端子１１ｂは、第１のトランジスタ回路のバイアス回路１４に接続される。１次インダクタ素子１１ｆと第１のトランジスタ回路のバイアス回路１４との接続点は、第１の容量素子１２を介してグランドに接続される。
２次インダクタ素子１１ｇの端子１１ｃは、第２のトランジスタ回路１０の入力端子（不図示）に接続される。２次インダクタ素子１１ｇの端子１１ｄは、第２のトランジスタ回路のバイアス回路１５に接続される。２次インダクタ素子１１ｇと第２のトランジスタ回路のバイアス回路１５との接続点は、第２の容量素子１３を介してグランドに接続される。
第１の容量素子１２及び第２の容量素子１３は、可変容量値を有する。第１の容量素子１２及び第２の容量素子１３の具体的な回路構成は、図２〜図４を参照して後述する。
第１のトランジスタ回路のバイアス回路１４は、１次インダクタ素子１１ｆを介して、第１のトランジスタ回路９の出力端子に接続され、第１のトランジスタ回路９のＤＣ電源電圧を第１のトランジスタ回路９に供給する。
第２のトランジスタ回路のバイアス回路１５は、２次インダクタ素子１１ｇを介して、第２のトランジスタ回路１０の入力端子に接続され、第２のトランジスタ回路１０のＤＣゲート電圧（ＤＣ制御電圧）を第２のトランジスタ回路１０に供給する。
なお、図１では、第２のトランジスタ回路１０にＤＣ電源電圧を供給する電源電圧生成回路の図示を省略する。第１のトランジスタ回路９の出力端子と第２のトランジスタ回路１０の入力端子には、異なるＤＣ電位が与えられる。
本実施形態の可変整合回路１は、第１のトランジスタ回路９が増幅して第２のトランジスタ回路１０に伝達される高周波信号の電力を、第１のトランジスタ回路９の出力インピーダンス、第２のトランジスタ回路１０の入力インピーダンス、１次インダクタ素子１１ｆのインダクタンス値、２次インダクタ素子１１ｇのインダクタンス値、第１の容量素子１２の容量値及び第２の容量素子１３の容量値に応じて変更する。本実施形態において、第１のトランジスタ回路９の出力インピーダンス及び第２のトランジスタ回路１０の入力インピーダンスは固定である。
従って、可変整合回路１は、１次，２次の各インダクタ素子１１ｆ，１１ｇのインダクタンス値、第１，第２の各容量素子１２，１３の容量値を変更することで、第１のトランジスタ回路９が増幅して第２のトランジスタ回路１０に伝達される高周波信号の電力を任意に変更できる。即ち、可変整合回路１は、入力端子ＲＦＩＮに入力された高周波信号に対する利得を切り替えできる。
次に、第１，第２の各容量素子１２，１３が可変容量値を有する回路構成例を、図２〜図４を参照して説明する。図２は、第１、第２の各容量素子が可変容量値を有する第１の回路構成例を示す図である。図３は、第１、第２の各容量素子が可変容量値を有する第２の回路構成例を示す図である。図４は、第１、第２の各容量素子が可変容量値を有する第３の回路構成例を示す図である。
図２〜図４では、第１，第２の各容量素子１２，１３は同様の構成であるので、説明を簡単にするために、第２の容量素子１３の説明は省略し、第１の容量素子１２について説明する。
第１の回路構成例では、第１の容量素子１２−１は、端子１２ａ，１２ｂ間に、固定容量素子Ｃ０と、固定容量素子Ｃ０と異なるＮ個の固定容量素子Ｃ１〜ＣｎとスイッチＳＷ１〜ＳＷｎとが直列接続した組とが並列接続した構成である。固定容量素子Ｃ１とスイッチＳＷ１とが直列接続し、以下同様に、固定容量素子ＣｎとスイッチＳＷｎとが直列接続する。ｎは１以上の整数である。
ｎ個の各スイッチＳＷ１〜ＳＷｎは、端子１２ｂを介してグランドに接続され（図１参照）、外部の制御回路が出力した制御信号ＣＴＲＮ１〜ＣＴＲＮｎに応じて、ＯＮ又はＯＦＦする。即ち、ｎ個の各スイッチＳＷ１〜ＳＷｎは、制御信号ＣＴＲＮ１〜ＣＴＲＮｎに応じて、スイッチの接点間を導通又は非導通する。第１の容量素子１２−１では、ＯＮするスイッチ数は最大ｎであり、最小０である。
第１の容量素子１２−１は、ｎ個のスイッチのうちＯＮしたスイッチ数に応じて、第１の容量素子１２−１の容量値を変更できる。例えば、全てのスイッチがＯＦＦした場合では、第１の容量素子１２−１の容量値は、固定容量素子Ｃ０の容量値となる。また、スイッチＳＷ１〜ＳＷｎのうちスイッチＳＷ１がＯＮした場合では、第１の容量素子１２−１の容量値は、固定容量素子Ｃ０，Ｃ１の並列合成容量値となる。
第２の回路構成例では、第１の容量素子１２−２は、端子１２ａ，１２ｂ間に、ｎ＋１個の固定容量素子Ｃ０，Ｃ１〜Ｃｎが直列接続し、各々の固定容量素子Ｃ０〜Ｃｎの間がスイッチＳＷ１〜ＳＷｎを介して接地した構成である。
ｎ個のスイッチＳＷ１〜ＳＷｎは、端子１２ｂを介してグランドに接続され（図１参照）、外部の制御回路が出力した制御信号ＣＴＲＮ１〜ＣＴＲＮｎに応じて、ＯＮ又はＯＦＦする。即ち、ｎ個の各スイッチＳＷ１〜ＳＷｎは、制御信号ＣＴＲＮ１〜ＣＴＲＮｎに応じて、スイッチの接点間を導通又は非導通する。第１の容量素子１２−２では、ＯＮするスイッチ数は最大１であり、最小０である。
第１の容量素子１２−２は、ｎ個のスイッチＳＷ１〜ＳＷｎのうちＯＮしたスイッチ数（１又は０）とスイッチ数が１である場合にはＯＮしたスイッチとに応じて、第１の容量素子１２−２の容量値を変更できる。例えば、全てのスイッチＳＷ１〜ＳＷｎがＯＦＦした場合では、第１の容量素子１２−２の容量値は、Ｃ０〜Ｃｎの直列合成容量値であり最小値となる。また、スイッチＳＷ１がＯＮした場合では、第１の容量素子１２−２の容量値は、固定容量素子Ｃ０の容量値であり最大値となる。また、スイッチＳＷｎがＯＮした場合では、第１の容量素子１２−２の容量値は、固定容量素子Ｃ０〜Ｃｎ−１（不図示）の直列合成容量値である。
第３の回路構成例では、第１の容量素子１２−３は、端子１２ａ，１２ｂ間に、固定容量素子と可変容量素子（例えばバラクタ）とが直列接続したｎ個の組が並列接続した構成である。各固定容量素子と可変容量素子との間には制御電圧源が接続されている。例えば、固定容量素子Ｃ１と可変容量素子ＶＲＣ１との間には、制御電圧源ＣＴＳＶ１が接続されている。以下同様に、固定容量素子Ｃｎと可変容量素子ＶＲＣｎとの間には、制御電圧源ＣＴＳＶｎが接続されている。
制御電圧源ＣＴＳＶ１〜ＣＴＳＶｎは、グランドに接続され、任意の制御電圧を生成して可変容量素子ＶＲＣ１〜ＶＲＣｎの端子間に印加する。各可変容量素子ＶＲＣ１〜ＶＲＣｎは、制御電圧源ＣＴＳＶ１〜ＣＴＳＶｎが印加した端子間電圧に応じて、容量値を変更する。
第１の容量素子１２−３は、直列接続した固定容量素子の固定容量値と可変容量素子の可変容量値との直列合成容量値のｎ個の並列合成容量値に応じて、第１の容量素子１２−３の容量値を変更できる。
次に、１次インダクタ素子１１ｆ及び２次インダクタ素子１１ｇが可変インダクタンス値を有する回路構成例を、図５及び図６を参照して説明する。図５は、１次インダクタ素子１１ｆ及び２次インダクタ素子１１ｇが可変インダクタンス値を有する回路構成の一例を示す図である。図６（Ａ）は、１次インダクタ素子１１ｆ及び２次インダクタ素子１１ｇが可変インダクタンス値を有するトランスフォーマ１１のレイアウトの一例を示す図である。図６（Ｂ）は、図６（Ａ）のＡ−Ａ断面図である。図６（Ｃ）は、図６（Ａ）のＢ−Ｂ断面図である。
図５では、１次インダクタ素子１１ｆ及び２次インダクタ素子１１ｇは同様の構成であるので、説明を簡単にするために、２次インダクタ素子１１ｇの説明は省略し、１次インダクタ素子１１ｆについて説明する。
図５では、１次インダクタ素子１１ｆにｎ個の中間端子１１Ｍ１〜１１Ｍｎが設けられ、各中間端子と端子１１ｂとの間に、ｎ個のスイッチＳＷ１〜ＳＷｎが接続される。ｎ個の各スイッチＳＷ１〜ＳＷｎは、外部の制御回路が出力した制御信号ＣＴＲＮ１〜ＣＴＲＮｎに応じて、ＯＮ又はＯＦＦする。即ち、ｎ個の各スイッチＳＷ１〜ＳＷｎは、制御信号ＣＴＲＮ１〜ＣＴＲＮｎに応じて、スイッチの接点間を導通又は非導通する。１次インダクタ素子１１ｆでは、ＯＮするスイッチ数は最大１であり、最小０である。
１次インダクタ素子１１ｆは、ｎ個のスイッチＳＷ１〜ＳＷｎのうちＯＮしたスイッチ数（１又は０）とスイッチ数が１である場合にはＯＮしたスイッチとに応じて、１次インダクタ素子１１ｆのインダクタンス値を変更できる。例えば、全てのスイッチＳＷ１〜ＳＷｎがＯＦＦした場合では、１次インダクタ素子１１ｆのインダクタンス値は、端子１１ａと端子１１ｂとの間のインダクタ素子の長さに応じたインダクタンス値であり最大値となる。また、スイッチＳＷ１がＯＮした場合では、１次インダクタ素子１１ｆのインダクタンス値は、端子１１ａと中間端子１１Ｍ１との間のインダクタ素子の長さに応じたインダクタンス値である最小値となる。
図６（Ａ）において、１次インダクタ素子１１ｆとインダクタ素子１１ｇとは、端子１１ｃ，端子１１ｄ側の一部分において交差し、他の部分では基板（不図示）に対して同じ高さであって、中心軸を共通するように配線され、更に、ガードリングＧＤＲ１，ＧＤＲ２によって周囲が囲まれた構成である。
ガードリングＧＤＲ１は、１次インダクタ素子１１ｆ，２次インダクタ素子１１ｇ及びガードリングＧＤＲ２の周囲を囲むように配線され、１次インダクタ素子１１ｆ，２次インダクタ素子１１ｇの各インダクタンス値の変動を防ぐために設けられる。ガードリングＧＤＲ１は、グランドに接続される。
ガードリングＧＤＲ２は、１次インダクタ素子１１ｆ，２次インダクタ素子１１ｇの周囲を囲むように配線され、配線の一部に直列にスイッチＳＷ１が接続されている。スイッチＳＷ１は、外部の制御回路が出力した制御信号ＣＴＲＮ１に応じて、ＯＮ又はＯＦＦする。
スイッチＳＷ１がＯＮすると、ガードリングＧＤＲ１及びガードリングＧＤＲ２に、１次インダクタ素子１１ｆ及び２次インダクタ素子１１ｇにおいて発生した磁束によって誘導電流が流れる。
一方、スイッチＳＷ１がＯＦＦになると、ガードリングＧＤＲ１に対して、１次インダクタ素子１１ｆ及び２次インダクタ素子１１ｇにおいて発生した磁束によって誘導電流が流れる。
このため、スイッチＳＷ１がＯＮになると、トランスフォーマ１１は、１次インダクタ素子１１ｆ及び２次インダクタ素子１１ｇの各インダクタンス値を、スイッチＳＷ１がＯＦＦした場合に比べて、小さくできる。
なお、本実施形態の可変整合回路１では、１次インダクタ素子１１ｆ，２次インダクタ素子１１ｇの各インダクタンス値、第１の容量素子１２の容量値、第２の容量素子１３の容量値は、必ずしも全てが可変容量値でなくても良く、少なくとも一つが可変容量値であれば良い。これにより、可変整合回路１は、入力された高周波信号の電力の後段回路への伝達量を変更でき、即ち、高周波信号に対する利得を切り替えできる。
以上により、本実施形態の可変整合回路１は、高周波信号が通過する信号経路に、直列接続される回路素子はトランスフォーマ１１であり、トランスフォーマ１１以外に他の受動素子（例えば容量素子）が直列接続されないので、高周波信号のロスを抑制でき、また、広帯域な整合特性が得られる。
更に、可変整合回路１は、第１のトランジスタ回路９の出力段に設けられた受動素子（例えばトランスフォーマ１１、第１の容量素子１２、第２の容量素子１３）の素子定数を変更して利得を切り替えるので、特許文献１及び２に比べて、高周波信号の反射特性及び雑音指数特性の劣化を抑制できる。
（第１の実施形態の変形例）
図７は、第１の実施形態の変形例の可変整合回路１Ａの内部構成を示す図である。本変形例の可変整合回路１Ａでは、図１に示す可変整合回路１の第１のトランジスタ回路のバイアス回路１４として、チョークコイル１６ａと可変電圧源１７ａとが例示され、更に、第２のトランジスタ回路のバイアス回路１５として、チョークコイル１６ｂと可変電圧源１７ｂとが例示されている。
チョークコイル１６ａは、一端が端子１１ｂに接続され、他端が可変電圧源１７ａに接続され、ＡＣ的に対してはオープンであって、ＤＣ電位を伝達する。
チョークコイル１６ｂは、一端が端子１１ｄに接続され、他端が可変電圧源１７ｂに接続され、ＡＣ的に対してはオープンであって、ＤＣ電位を伝達する。
可変電圧源１７ａは、グランドに接続され、第１のトランジスタ回路９のＤＣ電源電圧を生成してチョークコイル１６ａに供給する。可変電圧源１７ａは、第１のトランジスタ回路９のＤＣ電源電圧の値を任意に変更できる。
可変電圧源１７ｂは、グランドに接続され、第２のトランジスタ回路１０のＤＣゲート電圧を生成してチョークコイル１６ｂに供給する。可変電圧源１７ｂは、第２のトランジスタ回路１０のＤＣゲート電圧の値を任意に変更できる。
上述した非特許文献１に示す低雑音増幅器は、トランジスタ回路のゲート端子に供給されるＤＣゲート電圧の値を変更して、利得を切り替えた。ここで、低利得に切り替える場合、図１４に示すＤＣゲート電圧Ｖ＿ｌ、即ちＤＣゲート電圧に対する電流の傾き（利得）が非線形となる領域を用いることになる。このため、低雑音増幅器の利得線形性が劣化する。
本変形例では、１次インダクタ素子１１ｆ，２次インダクタ素子１１ｇの各インダクタンス値、第１の容量素子１２，第２の容量素子１３のうちいずれかを可変容量値とする以外に、第１のトランジスタ回路９のＤＣ電源電圧及び第２のトランジスタ回路１０のＤＣゲート電圧も可変とする。
以上により、可変整合回路１Ａは、低利得に切り替える場合でも、図１４に示すＤＣゲート電圧Ｖ＿ｌではなくＶ＿ｍ、即ちＤＣゲート電圧に対する電流の傾き（利得）が線形となる領域を用いて、第１のトランジスタ回路９に流れる電流及び第２のトランジスタ回路１０のゲート端子に流れる電流を下げることができ、第１のトランジスタ回路９及び第２のトランジスタ回路１０の特性劣化を回避できる。
更に、本変形例の可変整合回路１Ａは、低利得に切り替える場合でも、非特許文献１に示す低雑音増幅器に比べて、利得の線形性の劣化を抑制し、利得の切り替えができる。
図８は、インダクタンス値又は容量値と増幅器の利得との関係を示すグラフである。本変形例の可変整合回路１Ａは、高利得に切り替える場合には、インダクタンス値又は容量値をＬ＿ｌ又はＣ＿ｌからＬ＿ｈ又はＣ＿ｈに変更することで、可変整合回路１Ａが用いられる増幅器の利得を最大値に切り替えできる。
また、可変整合回路１Ａは、低利得に切り替える場合には、インダクタンス値又は容量値をＬ＿ｈ又はＣ＿ｈからＬ＿ｌ又はＣ＿ｌに変更することで、可変整合回路１Ａが用いられる増幅器の利得を最小値に切り替えできる。
（第２の実施形態）
第２の実施形態では、第１の実施形態の可変整合回路１が用いられた増幅器の回路構成について説明する。なお、第１の実施形態の可変整合回路１と同一の構成については同一の符号を用いて説明を省略又は簡略化し、異なる内容について説明する。図９は、第２の実施形態の増幅器２の回路構成を示す図である。増幅器２は、例えば受信アンテナの後段に接続されるＬＮＡ（低雑音増幅器）として用いられる。
図９に示す増幅器２は、入力整合回路１８と、ＤＣ電位伝達回路２２と、２つの可変整合回路１（図１参照）と、出力整合回路１９と、ＤＣ電位伝達回路２３と、ＤＣ制御電圧生成回路２１とを含む。図９に示す第２のトランジスタ回路１０は、増幅器２に用いられる２つの可変整合回路のうち、第１段目の可変整合回路の第２のトランジスタ回路１０（図１参照）として動作し、更に、第２段目の可変整合回路の第１のトランジスタ回路９（図１参照）として動作する。
入力整合回路１８は、増幅器２の入力端子ＲＦＩＮと第１のトランジスタ回路９の入力端子との間に設けられ、アンテナ（不図示）の出力インピーダンスと第１のトランジスタ回路９の入力インピーダンスとを整合する。
第１のトランジスタ回路９の出力端子には端子１１１ａ、第２のトランジスタ回路１０の入力端子には端子１１１ｃが接続され、端子１１１ａと端子１１１ｃとの間には、第１の実施形態の可変整合回路１のトランスフォーマ１１が設けられる。
同様に、第２のトランジスタ回路１０の出力端子には端子１１２ａ、第３のトランジスタ回路１７の入力端子には端子１１２ｃが接続され、端子１１２ａと端子１１２ｃとの間には、第１の実施形態の可変整合回路１のトランスフォーマ１１１と同様のトランスフォーマ１１２が設けられる。
出力整合回路１９は、第３のトランジスタ回路１７の出力端子と増幅器２の出力端子ＲＦＯＵＴとの間に設けられ、第３のトランジスタ回路１７の出力インピーダンスと後段の回路の入力インピーダンスとを整合する。
端子１１１ｂ，端子１１２ｂにはチョークコイル１６ａ，１６ｂの一端が接続され、チョークコイル１６ａ，１６ｂの他端は電源電圧生成回路（ＶＤＤ）２０に接続される。端子１１１ｂ，端子１１２ｂと電源電圧生成回路２０との間にチョークコイル１６ａ，１６ｂが接続されることで、第１段目の可変整合回路及び第２段目の可変整合回路は、第１の容量素子１２１，第１の容量素子１２２の各容量値を異なる容量値に変更できる。
端子１１１ｄ、端子１１２ｄは、電源電圧生成回路２０が供給したＤＣ電源電圧を用いて各トランジスタ回路に応じた異なるＤＣゲート電圧（ＤＣ制御電圧）を生成するＤＣ制御電圧生成回路２１に接続される。
ＤＣ電位伝達回路２２は、一端が入力整合回路１８と第１のトランジスタ回路９の入力端との接続点に接続され、他端がＤＣ制御電圧生成回路２１に接続され、第１のトランジスタ回路９のゲートにＤＣゲート電圧（ＤＣ制御電圧）を与えて動作させる。
ＤＣ電位伝達回路２３は、一端が第３のトランジスタ回路１７の出力端と出力整合回路１９との接続点に接続され、他端が電源電圧生成回路２０に接続され、第３のトランジスタ回路１７にＤＣ電源電圧を与えて動作させる。
増幅器２は、利得制御信号ＬＮＡＣＮＴに応じて利得制御信号生成回路２４が出力した各制御信号に応じて、１次インダクタ素子１１１ｆ，２次インダクタ素子１１１ｇ，１次インダクタ素子１１２ｆ，２次インダクタ素子１１２ｇの各インダクタンス値と、第１の容量素子１２１，第２の容量素子１３１，第１の容量素子１２２，第２の容量素子１３２の各容量値とを変更する。
利得制御信号生成回路２４は、利得とインダクタ素子のインダクタンス値及び容量素子の容量値との対応関係が規定されたテーブル（不図示）を保持する。利得制御信号生成回路２４は、テーブルを参照し、入力された利得制御信号ＬＮＡＣＮＴに応じて、どのインダクタ素子又は容量素子に変更後のインダクタンス値又は容量値を指定するかを決定して制御信号を出力する。
以上により、本実施形態の増幅器２は、第１の実施形態の可変整合回路を用いた構成であり、高周波信号が通過する信号経路に、直列接続される回路素子はトランスフォーマ１１１，１１２であり、トランスフォーマ１１１，１１２以外に他の受動素子（例えば容量素子）が直列接続されないので、高周波信号のロスを低減できる。
また、増幅器２は、広帯域な整合特性を得ることができる。更に、増幅器２は、第１のトランジスタ回路９の出力段に設けられた受動素子（例えばトランスフォーマ１１、第１の容量素子１２、第２の容量素子１３）の素子定数を変更して利得を切り替えるので、特許文献１及び２に比べて、高周波信号の反射特性及び雑音指数特性の劣化を抑制できる。
なお、増幅器２において、ＤＣ制御電圧生成回路２１は、利得制御信号生成回路２４が出力した電圧制御信号に応じて、第１，第２，第３の各トランジスタ回路９，１０，１７のＤＣゲート電圧（ＤＣ制御電圧）を生成して供給しても良い（図１０参照）。図１０は、各トランジスタ回路のＤＣゲート電圧を変更する増幅器２の回路構成を示す図である。
図１１は、各トランジスタ回路にＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを用いた増幅器２の回路構成を示す図である。トランジスタ２５は、図９に示す第１のトランジスタ回路９に対応する。トランジスタ２６は、図９に示す第２のトランジスタ回路１０に対応する。トランジスタ２７は、図９に示す第３のトランジスタ回路１７に対応する。
トランジスタ２５のゲート端子が入力整合回路１８、ドレイン端子が端子１１１ａ、ソース端子がグランドに接続される。トランジスタ２６のゲート端子が端子１１１ｃ、ドレイン端子が端子１１２ａ、ソース端子がグランドに接続される。トランジスタ２７のゲート端子が端子１１２ｃ、ドレイン端子が出力整合回路１９、ソース端子がグランドに接続される。
図１２は、図１１に示す増幅器２において、入力整合回路１８、出力整合回路１９及びＤＣ電位伝達回路２２，２３の第１の例を示した増幅器２の回路構成を示す図である。
入力整合回路１８は、伝送線路１８１，１８２と容量素子１８３とを含む。伝送線路１８１の一端は増幅器２の入力端子ＲＦＩＮに接続され、他端は伝送線路１８２の一端及び容量素子１８３の一端に接続される。伝送線路１８２の他端はグランドに接続される。容量素子１８３の他端はトランジスタ２５のゲート端子及び後述する伝送線路２２１の一端に接続される。
ＤＣ電位伝達回路２２は、伝送線路２２１と、容量素子２２２とを含む。伝送線路２２１の他端は容量素子２２２の一端及びＤＣ制御電圧生成回路２１に接続される。容量素子２２２の他端はグランドに接続される。
出力整合回路１９は、容量素子１９１と、伝送線路１９２，１９３とを含む。容量素子１９１の一端はトランジスタ２６のドレイン端子及び後述する伝送線路２３１の一端に接続され、他端は伝送線路１９２，１９３の一端に接続される。伝送線路１９２の他端はグランドに接続される。伝送線路１９３の他端は増幅器２の出力端子ＲＦＯＵＴに接続される。
ＤＣ電位伝達回路２３は、伝送線路２３１と、容量素子２３２とを含む。伝送線路２３１の他端は容量素子２３２及びＤＣ制御電圧生成回路２１に接続される。容量素子２３２の他端はグランドに接続される。
図１３は、図１１に示す増幅器２において、入力整合回路１８、出力整合回路１９の第２の例を示した増幅器２Ｃの回路構成を示す図である。図１３に示す入力整合回路１８Ｃは、図１２に示すＤＣ電位伝達回路２２を含む。図１３に示す出力整合回路１９は、図１２に示すＤＣ電位伝達回路２３を含む。
入力整合回路１８Ｃは、トランスフォーマ１１３と、容量素子１８４とを含む。トランスフォーマ１１３は、４個の端子１１３ａ，１１３ｂ，１１３ｃ，１１３ｄを有し、高周波信号の信号経路に沿って設けられ、ＤＣ的には互いに絶縁され磁気結合する１次インダクタ素子１１３ｆと２次インダクタ素子１１３ｇとを含む。
端子１１３ａは増幅器２Ｃの入力端子ＲＦＩＮに接続され、端子１１３ｃはトランジスタ２５のゲート端子に接続される。端子１１３ｂはグランドに接続され、端子１１３ｄはＤＣ制御電圧生成回路２１及び容量素子１８４の一端に接続される。なお、容量素子１８４の他端はグランドに接続される。
トランスフォーマ１１３は、１次インダクタ素子１１３ｆと２次インダクタ素子１１３ｇとの間における磁気結合によって、高周波信号を伝達する。１次インダクタ素子１１３ｆ，２次インダクタ素子１１３ｇの各インダクタンス値は規定された固定値である。
入力整合回路１８Ｃは、トランスフォーマ１１３の２次インダクタ素子１１３ｇにおいて、ＤＣ制御電圧生成回路２１が供給したトランジスタ２５のＤＣゲート電圧をトランジスタ２５のゲート端子に供給するＤＣ電位伝達回路２２の役割を有する。
出力整合回路１９Ｃは、トランスフォーマ１１４と、容量素子１９４とを含む。トランスフォーマ１１４は、４個の端子１１４ａ，１１４ｂ，１１４ｃ，１１４ｄを有し、高周波信号の信号経路に沿って設けられ、ＤＣ的には互いに絶縁され磁気結合する１次インダクタ素子１１４ｆと２次インダクタ素子１１４ｇとを含む。
端子１１４ａはトランジスタ２７のドレイン端子に接続され、端子１１４ｃは増幅器２Ｃの出力端子ＲＦＯＵＴに接続される。端子１１４ｂは電源電圧生成回路２０及び容量素子１９４の一端に接続され、端子１１４ｄはグランドに接続される。なお、容量素子１９４の他端はグランドに接続される。
トランスフォーマ１１４は、１次インダクタ素子１１４ｆと２次インダクタ素子１１４ｇとの間における磁気結合によって、高周波信号を伝達する。１次インダクタ素子１１４ｆ，２次インダクタ素子１１４ｇの各インダクタンス値は規定された固定値である。
出力整合回路１９Ｃは、トランスフォーマ１１４の１次インダクタ素子１１４ｆにおいて、電源電圧生成回路２０が供給したトランジスタ２７のＤＣ電源電圧をトランジスタ２７のドレイン端子に供給するＤＣ電位伝達回路２３の役割を有する。
以上により、増幅器２Ｃは、入力整合回路１８Ｃ，出力整合回路１９Ｃにトランスフォーマ１１３，１１４を用いることで、ＤＣ電位伝達回路２２，ＤＣ電位伝達回路２３の機能を入力整合回路１８Ｃ，出力整合回路１９Ｃに持たせることができ、増幅器２Ｃの回路面積、部品点数を削減できる。
更に、増幅器２Ｃは、入力端子ＲＦＩＮに入力された高周波信号の信号経路に、容量素子が直列接続されていないので、高周波信号のロスを低減できる。
以上、図面を参照して各種の実施形態について説明したが、本開示はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。
本開示は、入力された高周波信号のロスを低減し、利得を切り替える可変整合回路及び増幅器として有用である。
１、１Ａ 可変整合回路
２、２Ｃ 増幅器
９ 第１のトランジスタ回路
１０ 第２のトランジスタ回路
１１ トランスフォーマ
１１ｆ １次インダクタ素子
１１ｇ ２次インダクタ素子
１１Ｍ１、１１Ｍｎ 中間端子
１２、１２−１、１２−２、１２−３ 第１の容量素子
１３ 第２の容量素子
１４ 第１のトランジスタ回路のバイアス回路
１５ 第２のトランジスタ回路のバイアス回路
１６ａ、１６ｂ チョークコイル
１７ａ、１７ｂ 可変電圧源
１８、１８Ｃ 入力整合回路
１９、１９Ｃ 出力整合回路
２０ 電源電圧生成回路
２１ ＤＣ制御電圧生成回路
２２、２３ ＤＣ電位伝達回路
２４ 利得制御信号生成回路
ＧＤＲ１、ＧＤＲ２ ガードリング
ＬＮＡＣＮＴ 利得制御信号

Claims (14)

  1. 高周波信号を増幅する第１のトランジスタ回路と、
    前記第１のトランジスタ回路が増幅した前記高周波信号を増幅する第２のトランジスタ回路と、
    前記第１、第２の各トランジスタ回路間に設けられ、１次インダクタ素子と２次インダクタ素子とが磁気結合するトランスフォーマと、
    第１の容量素子と、
    第２の容量素子と、を備え、
    前記１次インダクタ素子は、
    前記第１のトランジスタ回路の出力端子と、前記第１のトランジスタ回路のバイアス回路との間に接続され、
    前記２次インダクタ素子は、
    前記第２のトランジスタ回路の入力端子と、前記第２のトランジスタ回路のバイアス回路との間に接続され、
    前記１次インダクタ素子と前記第１のトランジスタ回路のバイアス回路との接続点は、前記第１の容量素子に接続され、
    前記２次インダクタ素子と前記第２のトランジスタ回路のバイアス回路との接続点は、前記第２の容量素子に接続され、
    前記１次、２次の各インダクタ素子のインダクタンス値と、前記第１、第２の各容量素子の容量値とのうち、少なくとも１つが可変であり、
    前記第１の容量素子がグランドに接続される、
    可変整合回路。
  2. 高周波信号を増幅する第１のトランジスタ回路と、
    前記第１のトランジスタ回路が増幅した前記高周波信号を増幅する第２のトランジスタ回路と、
    前記第１、第２の各トランジスタ回路間に設けられ、１次インダクタ素子と２次インダクタ素子とが磁気結合するトランスフォーマと、
    第１の容量素子と、
    第２の容量素子と、を備え、
    前記１次インダクタ素子は、
    前記第１のトランジスタ回路の出力端子と、前記第１のトランジスタ回路のバイアス回路との間に接続され、
    前記２次インダクタ素子は、
    前記第２のトランジスタ回路の入力端子と、前記第２のトランジスタ回路のバイアス回路との間に接続され、
    前記１次インダクタ素子と前記第１のトランジスタ回路のバイアス回路との接続点は、前記第１の容量素子に接続され、
    前記２次インダクタ素子と前記第２のトランジスタ回路のバイアス回路との接続点は、前記第２の容量素子に接続され、
    前記１次、２次の各インダクタ素子のインダクタンス値と、前記第１、第２の各容量素子の容量値とのうち、少なくとも１つが可変であり、
    前記第１、第２の各容量素子は、
    第３の容量素子と、前記第３の容量素子と異なる他の容量素子とスイッチとが直列接続したｎ（ｎ：１以上の整数）個の組とが並列接続した構成であり、前記ｎ個のスイッチのうちＯＮしたスイッチに応じて、前記第１、第２の各容量素子の容量値を変更する、
    可変整合回路。
  3. 高周波信号を増幅する第１のトランジスタ回路と、
    前記第１のトランジスタ回路が増幅した前記高周波信号を増幅する第２のトランジスタ回路と、
    前記第１、第２の各トランジスタ回路間に設けられ、１次インダクタ素子と２次インダクタ素子とが磁気結合するトランスフォーマと、
    第１の容量素子と、
    第２の容量素子と、を備え、
    前記１次インダクタ素子は、
    前記第１のトランジスタ回路の出力端子と、前記第１のトランジスタ回路のバイアス回路との間に接続され、
    前記２次インダクタ素子は、
    前記第２のトランジスタ回路の入力端子と、前記第２のトランジスタ回路のバイアス回路との間に接続され、
    前記１次インダクタ素子と前記第１のトランジスタ回路のバイアス回路との接続点は、前記第１の容量素子に接続され、
    前記２次インダクタ素子と前記第２のトランジスタ回路のバイアス回路との接続点は、前記第２の容量素子に接続され、
    前記１次、２次の各インダクタ素子のインダクタンス値と、前記第１、第２の各容量素子の容量値とのうち、少なくとも１つが可変であり、
    前記第１、第２の各容量素子は、
    ｎ＋１（ｎ：１以上の整数）個の容量素子が直列接続し、各々の前記容量素子間がスイッチを介して接地した構成であり、ｎ個の前記スイッチのＯＮ又はＯＦＦに応じて、前記第１、第２の各容量素子の容量値を変更する、
    可変整合回路。
  4. 高周波信号を増幅する第１のトランジスタ回路と、
    前記第１のトランジスタ回路が増幅した前記高周波信号を増幅する第２のトランジスタ回路と、
    前記第１、第２の各トランジスタ回路間に設けられ、１次インダクタ素子と２次インダクタ素子とが磁気結合するトランスフォーマと、
    第１の容量素子と、
    第２の容量素子と、を備え、
    前記１次インダクタ素子は、
    前記第１のトランジスタ回路の出力端子と、前記第１のトランジスタ回路のバイアス回路との間に接続され、
    前記２次インダクタ素子は、
    前記第２のトランジスタ回路の入力端子と、前記第２のトランジスタ回路のバイアス回路との間に接続され、
    前記１次インダクタ素子と前記第１のトランジスタ回路のバイアス回路との接続点は、前記第１の容量素子に接続され、
    前記２次インダクタ素子と前記第２のトランジスタ回路のバイアス回路との接続点は、前記第２の容量素子に接続され、
    前記１次、２次の各インダクタ素子のインダクタンス値と、前記第１、第２の各容量素子の容量値とのうち、少なくとも１つが可変であり、
    前記第１、第２の各容量素子は、
    固定容量素子と可変容量素子とが直列接続したｎ個（ｎ：１以上の整数）の組が並列接続した構成であり、前記ｎ個の可変容量素子の各端子間の電位差に応じて、前記第１、第２の各容量素子の容量値を変更する、
    可変整合回路。
  5. 高周波信号を増幅する第１のトランジスタ回路と、
    前記第１のトランジスタ回路が増幅した前記高周波信号を増幅する第２のトランジスタ回路と、
    前記第１、第２の各トランジスタ回路間に設けられ、１次インダクタ素子と２次インダクタ素子とが磁気結合するトランスフォーマと、
    第１の容量素子と、
    第２の容量素子と、を備え、
    前記１次インダクタ素子は、
    前記第１のトランジスタ回路の出力端子と、前記第１のトランジスタ回路のバイアス回路との間に接続され、
    前記２次インダクタ素子は、
    前記第２のトランジスタ回路の入力端子と、前記第２のトランジスタ回路のバイアス回路との間に接続され、
    前記１次インダクタ素子と前記第１のトランジスタ回路のバイアス回路との接続点は、前記第１の容量素子に接続され、
    前記２次インダクタ素子と前記第２のトランジスタ回路のバイアス回路との接続点は、前記第２の容量素子に接続され、
    前記１次、２次の各インダクタ素子のインダクタンス値と、前記第１、第２の各容量素子の容量値とのうち、少なくとも１つが可変であり、
    前記１次、２次の各インダクタ素子は、
    ｎ個（ｎ：１以上の整数）の中間端子を有し、各々の前記中間端子と前記第１又は第２の容量素子との間にスイッチが直列接続した構成であり、前記ｎ個のスイッチのうちいずれかのスイッチのＯＮに応じて、前記１次、２次の各インダクタ素子のインダクタンス値を変更する、
    可変整合回路。
  6. 高周波信号を増幅する第１のトランジスタ回路と、
    前記第１のトランジスタ回路が増幅した前記高周波信号を増幅する第２のトランジスタ回路と、
    前記第１、第２の各トランジスタ回路間に設けられ、１次インダクタ素子と２次インダクタ素子とが磁気結合するトランスフォーマと、
    第１の容量素子と、
    第２の容量素子と、を備え、
    前記１次インダクタ素子は、
    前記第１のトランジスタ回路の出力端子と、前記第１のトランジスタ回路のバイアス回路との間に接続され、
    前記２次インダクタ素子は、
    前記第２のトランジスタ回路の入力端子と、前記第２のトランジスタ回路のバイアス回路との間に接続され、
    前記１次インダクタ素子と前記第１のトランジスタ回路のバイアス回路との接続点は、前記第１の容量素子に接続され、
    前記２次インダクタ素子と前記第２のトランジスタ回路のバイアス回路との接続点は、前記第２の容量素子に接続され、
    前記１次、２次の各インダクタ素子のインダクタンス値と、前記第１、第２の各容量素子の容量値とのうち、少なくとも１つが可変であり、
    前記１次、２次の各インダクタ素子は、
    スイッチの両端に接続され、前記トランスフォーマの周囲を囲む第１の配線と、を更に含む構成であり、前記スイッチの導通又は非導通に応じて、前記第１、第２の各インダクタ素子のインダクタンス値を変更する、
    可変整合回路。
  7. 請求項６に記載の可変整合回路であって、
    前記１次、２次の各インダクタ素子は、
    前記第１の配線の外側に、前記トランスフォーマの周囲を囲む第２の配線が配設された構成であり、
    前記第２の配線は、グランドに接続される、
    可変整合回路。
  8. 請求項１に記載の可変整合回路であって、
    前記第１のトランジスタ回路のバイアス回路は、前記第１のトランジスタ回路のＤＣ電源電圧を変更し、
    前記第２のトランジスタ回路のバイアス回路は、前記第２のトランジスタ回路のＤＣ制御電圧を変更する、
    可変整合回路。
  9. 高周波信号を入力する第１のトランジスタ回路と、
    前記第１のトランジスタ回路が増幅した前記高周波信号を増幅する第２のトランジスタ回路と、
    前記第１のトランジスタ回路の入力端子にＤＣ制御電圧を印加する第１のＤＣ電位伝達回路と、
    前記第２のトランジスタ回路の出力端子にＤＣ電源電圧を印加する第２のＤＣ電位伝達回路と、
    前記第１、第２の各トランジスタ回路間に設けられ、１次インダクタ素子と２次インダクタ素子とが磁気結合するトランスフォーマと、
    第１の容量素子と、
    第２の容量素子と、を備え、
    前記１次インダクタ素子は、
    前記第１のトランジスタ回路の出力端子と、前記第１のトランジスタ回路のバイアス回路との間に接続され、
    前記２次インダクタ素子は、
    前記第２のトランジスタ回路の入力端子と、前記第２のトランジスタ回路のバイアス回路との間に接続され、
    前記１次インダクタ素子と前記第１のトランジスタ回路のバイアス回路との接続点は、前記第１の容量素子に接続され、
    前記２次インダクタ素子と前記第２のトランジスタ回路のバイアス回路との接続点は、前記第２の容量素子に接続され、
    前記１次、２次の各インダクタ素子のインダクタンス値と、前記第１、第２の各容量素子の容量値とのうち、少なくとも１つが可変であり、
    前記第１の容量素子がグランドに接続される、
    増幅器。
  10. 請求項９に記載の増幅器であって、
    前記１次インダクタ素子と前記第１のトランジスタ回路のバイアス回路との間に、前記第１のトランジスタ回路のＤＣ電源電圧を通過させるチョークコイルと、を更に備える、
    増幅器。
  11. 請求項９又は１０に記載の増幅器であって、
    複数の異なるＤＣ制御電圧を生成するＤＣ制御電圧生成回路と、を更に備え、
    前記ＤＣ制御電圧生成回路は、
    前記第１のトランジスタ回路のＤＣ制御電圧を前記第１のＤＣ電位伝達回路に出力し、前記第１のトランジスタ回路のＤＣ制御電圧と異なるＤＣ制御電圧を前記第２のトランジスタ回路に供給する、
    増幅器。
  12. 請求項１１に記載の増幅器であって、
    前記制御電圧生成回路は、
    入力されたＤＣ制御電圧毎の電圧制御信号に応じて、前記第１、第２の各トランジスタ回路のＤＣ制御電圧を生成する、
    増幅器。
  13. 請求項９〜１２のうちいずれか一項に記載の増幅器であって、
    前記高周波信号の入力インピーダンスを整合する入力整合回路と、
    前記高周波信号の出力インピーダンスを整合する出力整合回路と、を更に備える、
    増幅器。
  14. 請求項１３に記載の増幅器であって、
    前記入力整合回路は、
    前記高周波信号の信号経路に接続された１次インダクタと、前記第１のトランジスタ回路の入力端子に前記ＤＣ制御電圧を印加する前記第１のＤＣ電位伝達回路としての２次インダクタと、が磁気結合する第１のトランスフォーマと、を含み、
    前記出力整合回路は、
    前記第２のトランジスタ回路の出力端子に前記ＤＣ電源電圧を印加する前記第２のＤＣ電位伝達回路としての１次インダクタと、前記高周波信号の信号経路に接続された２次インダクタと、が磁気結合する第２のトランスフォーマと、を含む、
    増幅器。
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* Cited by examiner, † Cited by third party
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JP6386312B2 (ja) * 2014-09-09 2018-09-05 ルネサスエレクトロニクス株式会社 半導体装置
US9589916B2 (en) * 2015-02-10 2017-03-07 Infineon Technologies Ag Inductively coupled transformer with tunable impedance match network
US10250195B2 (en) 2016-11-18 2019-04-02 Samsung Electronics Co., Ltd. Receiver receiving wideband radio frequency signal, wireless communication device including the same, and method of operating the wireless communication device
CN108777565B (zh) * 2018-06-04 2022-08-09 成都仕芯半导体有限公司 电感耦合式谐振器及其构成的压控振荡器
CN108768312B (zh) * 2018-07-23 2024-02-20 上海亮牛半导体科技有限公司 利用可调电感和改善功率放大器线性度的电路结构及方法
US10861793B2 (en) * 2018-08-01 2020-12-08 Qualcomm Incorporated Guard ring frequency tuning

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4220085Y1 (ja) 1965-02-17 1967-11-22
JPS5446456A (en) * 1977-09-20 1979-04-12 Hitachi Denshi Ltd High-frequency amplifier of variable band characteristics
JPS6324656Y2 (ja) 1979-12-10 1988-07-06
JPS58150321A (ja) 1982-03-02 1983-09-07 Matsushita Electric Ind Co Ltd 選局装置
JPS58179823A (ja) 1982-04-15 1983-10-21 Optrex Corp 液晶表示素子及びその製法
JPH0828622B2 (ja) 1988-02-26 1996-03-21 チューナー株式会社 高周波増幅回路
JPH01151809A (ja) 1988-10-25 1989-06-14 Nippon Enkaku Seigyo Kk ラジオコントロール用受信機
JPH042225A (ja) * 1990-04-19 1992-01-07 Chiyuunaa Kk Ｆｍ受信機
JPH1155047A (ja) * 1997-08-04 1999-02-26 Mitsubishi Electric Corp 低雑音増幅器
JP3517166B2 (ja) 1999-10-14 2004-04-05 サガミエレク株式会社 複同調トランス
JP2005143079A (ja) * 2003-10-14 2005-06-02 Matsushita Electric Ind Co Ltd 高周波電力増幅器
JP4903834B2 (ja) 2009-04-27 2012-03-28 株式会社日立製作所 利得可変増幅回路及びそれを用いた無線通信機器用の集積回路
US8149050B2 (en) * 2009-11-13 2012-04-03 Qualcomm, Incorporated Cascaded amplifiers with transformer-based bypass mode
JP2011142384A (ja) 2010-01-05 2011-07-21 Sharp Corp アンテナ整合回路及びそれを備えた高周波受信装置

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