JP6092242B2

JP6092242B2 - 遅延ロックループ

Info

Publication number: JP6092242B2
Application number: JP2014542402A
Authority: JP
Inventors: ビーレンタラヴィジェイ; エムラマスワミスリナス; ピーギンスバーグブライアン; ソクウニョン; エスハルーンバヘル
Original assignee: 日本テキサス・インスツルメンツ株式会社; テキサスインスツルメンツインコーポレイテッド
Priority date: 2011-11-14
Filing date: 2012-11-14
Publication date: 2017-03-08
Anticipated expiration: 2032-11-14
Also published as: US8786338B2; CN103918184A; JP2014533478A; WO2013074640A1; US20130120186A1; CN103918184B

Description

本願は、概して遅延ロックループ（ＤＬＬ）に関し、更に特定して言えば、狭パルスを生成するためのＤＬＬに関連する。

図１は従来のＤＬＬ１００の一例を示す。オペレーションにおいて、ＤＬＬ１００は、遅延ライン１０８内のタップからクロック信号の複数の位相ＤＣＬＫ１〜ＤＣＬＫＮを生成することができる。これを達成するため、位相／周波数検出器（ＰＦＤ）は、クロック信号ＣＬＫを遅延ライン１０８の終わりからの出力と比較して、チャージポンプ制御信号ＵＰ及びＤＯＷＮを生成する。これらのアップ制御信号ＵＰ及びＤＯＷＮは、ループフィルタ又は低域フィルタ（ＬＰＦ）１０６上のチャージを変え、これは、位相ロックを達成するため制御信号ＣＮＴＬを変える。しかし、このＤＬＬ１００は、位相ロックを達成するために用いられる遅延のため、及びパルスが用いられていないときでもＤＬＬ１００が継続的に動作しているため、高速の狭パルス（即ち、４００ｐｓウィンドウにわたる２５ｐｓパルス）を提供するためには適さない。そのため、テラヘルツレーダーシステムなどの用途のため高速の狭パルスを生成することが可能な、改善されたＤＬＬが求められている。

従来の回路の幾つかの例は下記文献に記載されている。
Williams "Filling the THz Gap," doi: 10.1088/0034-4885/69/2/R01 Heydari et al, "Low-Power mm- Wave Components up to 104GHz in 90nm CMOS," ISSCC 2007, pp. 200-201, February 2007, San Francisco, CA LaRocca et al., "Millimeter- Wave CMOS Digital Controlled Artificial Dielectric Differential Mode Transmission Lines for Reconfigurable ICs," IEEE MTT-S IMS, 2008 Scheir et al, "A 52 GHz Phased-Array Receiver Front-End in 90 nm Digital CMOS" JSSC Dec. 2008, pp. 2651-2659 Straayer et al. "A Multi-Path Gated Ring Oscillator TDC With First-Order Noise Shaping," IEEE J. of Solid State Circuits, Vol. 44, No. 4, April 2009, pp. 1089-1098 Huang, "Injection-Locked Oscillators with High-Order-Division Operation for Microwave/Millimeter- wave Signal Generation," Dissertation, October 9, 2007 Cohen et al., "A bidirectional TX/RX four element phased-array at 60HGz with RF-IF conversion block in 90nm CMOS processes," 2009 IEEE Radio Freq. Integrated Circuits Symposium, pp. 207-210 Koh et al., "A Millimeter- Wave (40-65GHz) 16-Element Phased-Array Transmitter in 0.18-[mu][iota][eta] SiGe BiCMOS Technology," IEEE J. of Solid State Circuits, Vol. 44, No. 5, May 2009, pp. 1498-1509 York et al., "Injection- and Phase-locking Techniques for Beam Control," IEEE Transactions on Microwave Theory and Techniques, Vol. 46, No. 11, Nov. 1998, pp. 1920-1929 Buckwalter et al., "An Integrated Subharmonic Coupled-Oscillator Scheme for a 60-GHz Phased Array Transmitter," IEEE Transactions on Microwave Theory and Techniques, Vol. 54, No. 12, Dec. 2006, pp. 4271-4280 ＰＣＴ公開番号ＷＯ２００９０２８７１８米国特許番号第７，１５７，９４９号米国特許番号第７，２９５，０５３号

従って、例示の一実施例が或る装置を提供する。この装置は、入力端子と、制御入力端子と、第１の制御出力端子と、第２の制御出力端子と、複数のタップとを有する遅延ライン、位相／周波数検出器（ＰＦＤ）、ＰＦＤに結合されるチャージポンプ、及びチャージポンプ及び遅延ラインの制御端子に結合されるフィルタを含む。遅延ラインは、その入力端子において第１の幅を有する第１のパルスを受信するように構成され、遅延ラインは、第１の制御出力端子を介して第１の遅延されたパルスを出力するように構成され、遅延ラインは、第２の制御出力端子を介して第２の遅延されたパルスを出力するように構成される。各タップは、第１のパルスに応答して第２の幅を有する第２のパルスを出力するように構成され、第１の幅は第２の幅より大きい。位相／周波数検出器（ＰＦＤ）は、第１及び第２の遅延されたパルスを受け取るように第１の制御出力端子及び第２の制御出力端子に結合される。

例示の一実施例に従って、遅延ラインは、シーケンスに互いに直列に結合され、且つ、各々制御端子に結合される複数の遅延セル、及び複数のロジックゲートを更に含む。シーケンスの最初の遅延セルはＰＦＤに結合され、シーケンスの最後の遅延セルはＰＦＤに結合される。各ロジックゲートは、遅延セルの少なくとも１つを介して結合される。各ゲートの出力端子が、タップの少なくとも１つを形成する。

例示の一実施例に従って、各遅延セルは、入力端子及び出力端子を有するインバータと、インバータの出力端子に結合される可変キャパシタとを更に含む。可変キャパシタは、フィルタの出力により制御される。

例示の一実施例に従って、可変キャパシタはバラクターを更に含む。

例示の一実施例に従って、各ロジックゲートはＡＮＤゲートを更に含む。

例示の一実施例に従って、複数の第２のパルスが第１のパルスにわたる。

例示の一実施例に従って或る方法が提供される。この方法は、遅延ラインにより第１の幅を有する第１のパルスを受け取ること、第１のパルスに応答して遅延ラインにより複数の第２のパルスを生成すること、遅延ラインにより第１及び第２の遅延パルスを生成すること、及び第２の遅延パルスの立ち上がりエッジが第１の遅延パルスの立ち下がりエッジと整合されていない場合、遅延ラインにおいて各遅延セルに対する遅延を調節することを含む。第１のパルスは第１の幅を有し、遅延ラインは複数の遅延セルを含む。各第２のパルスは第２の幅を有し、第１の幅は第２の幅より大きい。

例示の一実施例に従って、遅延セルはシーケンスに互いに直列に結合される。遅延ラインにより第１及び第２の遅延パルスを生成するステップは、シーケンスの最初の遅延セルから第１の遅延パルスを出力すること、及びシーケンスの最後の遅延セルから第２の遅延パルスを出力することを更に含む。

例示の一実施例に従って、調節するステップは、第２の遅延パルスの立ち上がりエッジが第１の遅延パルスの立ち下がりエッジと整合されていない場合、比較すること、第２の遅延パルスの立ち上がりエッジと第１の遅延パルスの立ち下がりエッジの不整合を補償するため第１及び第２のチャージポンプ制御信号を生成すること、第１及び第２のチャージポンプ制御信号に応答して制御電圧を生成すること、及び制御電圧を各遅延セルに印加することを更に含む。

例示の一実施例に従って、複数の第２のパルスを生成するステップは、複数の第２のパルスを生成するため遅延セルのセットから出力を論理的に組み合わせることを更に含む。

例示の一実施例に従って、論理的に組み合わせるステップは、シーケンスの第２の遅延セルからシーケンスの最後の遅延セルまでの各々に対する入力及び出力を、複数のロジックゲートの一つと組み合わせることを更に含む。

例示の一実施例に従って、各ロジックゲートはＡＮＤゲートである。

例示の一実施例に従って或る装置が提供される。この装置は、テラヘルツ放射を送信及び受信するように構成されるレーダー回路要素、及びベースバンド信号をデジタル化するようにベースバンド回路に結合されるレーダー回路要素を含む。ベースバンド回路要素は、同相（Ｉ）チャネルと、直交（Ｑ）チャネルと、クロック生成器及び遅延ロックループ（ＤＬＬ）を有するクロック回路とを含む。ＤＬＬは、入力端子と、制御入力端子と、第１の制御出力端子と、第２の制御出力端子と、複数のタップとを有する遅延ライン、第１及び第２の遅延されたパルスを受け取るように第１の制御出力端子及び第２の制御出力端子に結合されるＰＦＤ、ＰＦＤに結合されるチャージポンプ、及びチャージポンプ及び遅延ラインの制御端子に結合されるフィルタを含む。遅延ラインは、レーダー回路要素からその入力端子において第１の幅を有する第１のパルスを受信するように構成され、遅延ラインは、第１の制御出力端子を介して第１の遅延されたパルスを出力するように構成され、遅延ラインは、第２の制御出力端子を介して第２の遅延されたパルスを出力するように構成される。各タップは、第１のパルスに応答して第２の幅を有する第２のパルスを出力するようにＩ及びＱチャネルに結合され、第１の幅は第２の幅より大きい。

例示の一実施例に従って、レーダー回路要素は、複数のトランシーバを有するフェーズドアレイ、各トランシーバに結合されるコントローラ、各トランシーバに結合される分配ネットワーク、分配ネットワークに結合される局部発振器、及び局部発振器に及び遅延ラインの入力端子に結合されるパルス生成器を更に含む。

例示の一実施例に従って、ベースバンド回路は、各トランシーバ、Ｉチャネル、及びＱチャネルに結合される加算回路要素を更に含む。

図１は従来のＤＬＬの一例の図である。

図２は、例示の一実施例に従ったフェーズドアレイシステムの一例の図である。

図３は、図２のアナログベースバンド回路の一例の図である。

図４は図３のＤＬＬの一例の図である。

図５は図４の遅延ラインの一例の図である。

図６は図５の遅延セルの一例の図である。

図７は図４のＤＬＬのオペレーションを示す図である。図８は図４のＤＬＬのオペレーションを示す図である。

図２は、例示の一実施例に従ったフェーズドアレイシステム２００を図示する。位相アレイシステム２００は概して、局部発振器（ＬＯ）２０２、フェーズドアレイ２０４、分配ネットワーク２０８、遅延ロックループ（ＤＬＬ）パルス生成器２１４、レシーバ回路要素２１６、及びコントローラ２１８を含む。フェーズドアレイ２０４は概して、各々が、ラジエータ（即ち、パッチアンテナ、ボンドワイヤ八木・宇田アンテナ、オンパッケージダイポール、又はループアンテナ）を含むアレイに配される幾つかのトランシーバ２０６−１〜２０６−Ｎを含む。分配ネットワーク２０８は概してバッファ又は増幅器を含む。また、レシーバ回路要素２１６は概して加算回路要素２１０及びアナログベースバンド回路２１６を含む。トランシーバ２０６−１〜２０６−Ｎの各々、局部発振器２０２、分配ネットワーク２０８、及び加算回路２１０は、２０１０年９月９日に出願された同時係属中の米国出願番号１２／８７８、４８４、発明の名称「テラヘルツフェーズドアレイシステム」に詳細に記載されており、これはあらゆる目的のため参照として本明細書に組み込まれる。
米国特許出願番号１２／８７８，４８４

オペレーションにおいて、フェーズドアレイシステム２００（これは概して集積回路又はＩＣに統合される）は、テラヘルツ周波数範囲（これは概して０．１ＴＨｚ〜１０ＴＨｚである）で動作する、短範囲レーダーシステムを形成することができる。これを達成するため、局部発振器２０２は、およそ数十から数百ギガヘルツ（即ち、４０ＧＨｚ、５０ＧＨｚ、６７ＧＨｚ、１００ＧＨｚ、及び２００ＧＨｚ）である局部発振器信号を生成し、クロック信号ＲＸＣＬＫを受け取る。その後分配ネットワーク２０８は、局部発振器信号をトランシーバ２０６−１〜２０６−Ｎの各々に提供して、トランシーバ２０６−１〜２０６−Ｎの各々により受信される信号が実質的に同相であるようにする。コントローラ２１８は、制御信号をアレイ２０４に提供し、これは、テラヘルツ周波数放射のビームを向けるようトランシーバ２０６−１〜２０６−Ｎを互いに対して位相調節する。トランシーバ２０６−１〜２０６−Ｎはその後、ターゲットから反射される放射を受け取ることができ、これが加算回路要素２１０に供給される。加算回路要素２１０の出力はその後、アナログベースバンド回路２１６によりデジタル信号に変換され、アナログベースバンド回路２１６はＤＬＬパルス生成器２１４からそのタイミングを受け取る。

概して、このフェーズドアレイシステム２００は、幾つかの異なるタイプの動作モード：パルス動作モード、連続動作モード、及びステップ周波数動作モードを有する。パルス動作モードでは、テラヘルツ放射のパルスがターゲットに向けられる。連続動作モードは、生成されたビームを連続的に用いる。最後に、ステップ周波数は、テラヘルツビームの周波数を変更させ得、これは一連の局部発振器（即ち、２０２）を用いることにより成され得る。パルス動作モードでは、特に、システム２００の範囲は下記数式によって決まる。
ここで、Ｒは測定され得る距離又は範囲であり、σはターゲットのレーダー断面（通常、物理的断面に等しくない）であり、Ｓ／Ｎは、中間周波数ＩＦフィルタ出力（エンベロープ検出器入力）での単一パルスＳＮＲであり、ｋＴＢは、レシーバ帯域幅Ｂ（Ｂ≒ｌ／パルス幅）における有効受信ノイズ電力であり、Ｆはレシーバのノイズ図（派生パラメータ）であり、Ｐはピークトランスミッタ電力であり、Ｇはアンテナ電力利得であり、λは放射の波長（即ち、２００ＧＨｚに対して、≒１．５ｍｍ）であり、ｎは、レシーバにおけるパルス積分の数であり（マルチパルス平均化）、Ｅ（ｎ）は積分の効率である。

システム２００を含むモノリシックに集積された低電力ＩＣでは、この範囲は概して数メートル未満である。そのため、テラヘルツ周波数範囲において、利用可能な電力の不足があり、これが、低減された感度となり、他の周波数範囲システムがテラヘルツシステムより制約が少ない利用可能である場合、利用可能な帯域幅に大きな増大があるときテラヘルツ範囲の伝送及び受信が通常は魅力的となることは明らかである。しかし、このような大きな帯域幅（即ち、＞１０ＧＨｚ）を送信すること、受け取ること、及びデジタル化することは、アナログデジタルコンバータ（ＡＤＣ）性能要件に少なくとも部分的に起因して、問題となり得る。

しかし、これらの問題はシステム２００において対処される。特に、システム２００は概して、ターゲット動きに起因するコヒーレント損失を低減するようにテラヘルツレーダーの増大されたパルス繰り返し周波数（ＰＲＦ）を用いる。高いＰＲＦを利用することにより、受信のための全利用可能な時間のうちの小さな部分（サブセット）がデジタル化され得、このサブセットを急速にスキャンすることにより、フル受信インタバルを生成することが可能であり、ＡＤＣ上の非常に高いサンプリング周波数に対するオーバーヘッドが低減される。高いＰＲＦは更に、所望の受信インタバルを非常に速くデジタル化することが可能であることを概して確実にすることもできる。また、信号電力の不足のため、殆どの信号は、パルス受信のベースバンド平均化を含むべきであり、システム２００において何らかの平均化は、ＡＤＣを低減するように、及びデジタル化変換率がＰＲＦに等しくなるようにアナログドメインにおいて実行され、これは、容易に管理され得るタスクである。

図３は、システム２００に対しアナログ平均化及びデジタル化を実行するアナログベースバンド回路２１６を更に詳細に示す。アナログベースバンド回路２１６は概して、同相又はＩチャネル３０１、直交又はＱチャネル３０３、クロック回路３０５、及び出力回路３１４を含む。これらのチャネル３０１及び３０３の各々は概して及びそれぞれ、低雑音アンプ（ＬＮＡ）３０２−１及び３０２−２、平均化器３０４−１及び３０４−２、増幅器３０６−１及び３０６−２、及びＡＤＣ３０８−１及び３０８−２を含む。クロック回路３０５は概して、クロック生成器３１０（これはＡＤＣクロック信号ＡＤＣＣＬＫ［Ｌ］及びクリア信号ＣＬＲ［Ｌ］を生成することができる）及びＤＬＬ３１２（これはサンプルクロック信号ＳＡＭＰＬＥＣＬＫ［Ｌ］を生成することができる）を含む。

オペレーションにおいて、デジタル出力信号ＲＸＤＡＴＡ及びクロック信号ＡＤＣＣＬＫＯＵＴが、ベースバンド入力信号ＢＢＩ及びＢＢＱ、及びＤＬＬクロック信号ＲＸＤＬＬから生成される。典型的に、ＢＢＩ及びＢＢＱは（図示するように）差動信号であるが、シングルエンドであってもよい。これらのＩ及びＱベースバンド信号ＢＢＩ及びＢＢＱ（これらは概して加算回路要素２１０から受信される）が、増幅器３０２−１及び３０２−２によりそれぞれ増幅される。高帯域幅をデジタル化することが困難であるため（上述のように）、ＡＤＣ３０８−１及び３０８−２に対する性能要件は、ＬＮＡ３０２−１及び３０２−１の出力を平均化器３０４−１及び３０４−２で平均化することにより低減され得る。アナログベースバンド回路２１６に関する付加的な詳細は、同時係属中の米国出願番号１３／０８５２６４、発明の名称「テラヘルツフェーズドアレイシステムのためのアナログベースバンド回路」にあり、これはあらゆる目的のため参照として本明細書に組み込まれる。
米国特許出願番号１３／０８５，２６４

従来のＤＬＬ（即ち、ＤＬＬ１００）を用いてサンプルクロック信号ＳＡＭＰＬＥＣＬＫ［Ｌ］を生成することは問題となり得、そのため、図４〜図６に示すように、ＤＬＬ３１２が提供される。ＤＬＬ１００に類似して、ＤＬＬ３１２は、ＰＦＤ１０２、チャージポンプ１０４、及びＬＰＦ１０６を含むが、機能性及び遅延ライン４０４に著しい差がある。遅延ライン４０４は概して、信号ＶＣＤＬ１及びＶＣＤＬ２（これらは、遅延ライン４０４の入力端子に印加されるＲＸＤＬＬ信号からのパルスの遅延されたバージョンである）が、遅延ライン４０４の制御出力端子におけるセル５０２−１及び５０２−（Ｌ＋ｌ）から出力されるように、シーケンスに配されるセル５０２−１〜５０２−（Ｌ＋ｌ）で構成される。また、遅延ライン４０４は概して、ＡＮＤゲート５０４−１〜５０４−Ｌを含み、これらは、遅延ライン４０４のタップにおいて信号ＳＡＭＰＬＥＣＬＫ［１］〜ＳＡＭＰＬＥＣＬＫ［Ｌ］を生成するため、各々、セル５０２−１〜５０２−（Ｌ＋ｌ）を介してそれぞれ結合される。各セル５０２−１〜５０２−（Ｌ＋ｌ）は、図５において５０２で示し、概して、その出力端子に結合される（制御電圧ＣＮＴＬにより制御される）可変キャパシタを備えたインバータ６０２で構成される。図示するように、幾つかの可変キャパシタＣｌ−１〜Ｃｌ−ｋ（これはバラクタであり得る）は、信号ＴＲＩＭ及びトランジスタＱｌ−１〜Ｑｌ−ｋを用いて（適宜）アクティブにされるか又はトリミングされるように互いに並列に結合され得る。

システム２００のオペレーションの一部として、反復される送信されたパルス（概して連続するサイクルにおいて）の所定の数（即ち、１６）にわたってサンプリングが成されて、ベースバンド信号（即ち、ＢＢＩ及びＢＢＱ）を平均化させ得る。各送信されたパルスに関して、ＤＬＬパルス生成器２１４（信号ＲＸＤＬＬ上）からの対応する広パルス（即ち、４００ｐｓ）がある。ＤＬＬ３１２が、信号ＲＸＤＬＬ上の各広パルスで平均化するためＩ及びＱチャネル３０１及び３０３により用いられる複数の狭パルス（即ち、２５ｐｓ）を生成することができる。特に、ＤＬＬ３１２は、遅延信号ＶＣＤＬ１及びＶＣＤＬ２（これらは遅延されたパルスを含む）を比較すること、及び連続する（即ち、継続的）パルスにわたって（制御電圧ＣＮＴＬを介して）調節をすることにより位相ロック（図７及び図８に図示するように）を達成することができる。各遅延セル５０２−１〜５０２−（Ｌ＋ｌ）が遅延を有するため、遅延信号ＶＣＤＬ１上のパルスの立ち下がりエッジは、遅延信号ＶＣＤＬ２上の対応するパルスの立ち上がりエッジと整合されるべきである。そのため、遅延信号ＶＣＤＬ１及びＶＣＤＬ２上の対応するパルスのエッジを比較することにより、ＰＦＤ１０２は、（各々ＰＬＴＨの幅及びＴＰＵＬＳＥの期間を有するパルス７０２−１及び７０２−２で図７に図示するような）後続のパルスに対し位相ロックを達成するように制御電圧ＣＮＴＬを調節させ得るチャージポンプ１０４に対して適切な制御信号ＵＰ及びＤＯＷＮを決定することができる。これによりＡＮＤゲート５０４−１〜５０４−Ｌが、広パルスにわたり得る狭パルスを提供することが可能となる。例えば、各遅延セル５０２−１〜５０２−１７が２５ｐｓ遅延を有する１６個のＡＮＤゲート５０４−１〜５０４−１６では、ＡＮＤゲート５０４−１〜５０４−１６からのパルス出力が４００ｐｓの広パルス（信号ＲＸＤＬＬ上）にわたり得る。また、プロセス変動を補償するためにモニター４０６（これはヒステリシス及び／又は電力コントローラを備えたコンパレータであり得る）が提供され得る。その結果、非常に高い周波数で遅延ライン４０４を動作することなく非常に狭いパルスが生成され得、電力消費の著しい低減につながる。

当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。

Claims

遅延ラインにより第１の幅を有する第１のパルスを受け取ることであって、前記遅延ラインが複数の遅延セルを含む、前記第１のパルスを受け取ることと、
前記第１のパルスに応答して前記遅延ラインにより複数の第２のパルスを生成することであって、各第２のパルスが第２の幅を有し、前記第１の幅が前記第２の幅より大きい、前記複数の第２のパルスを生成することと、
前記遅延ラインにより第１及び第２の遅延パルスを生成することと、
前記第２の遅延パルスの立ち上がりエッジが前記第１の遅延パルスの立ち下がりエッジと整合されていない場合に、前記遅延ラインにおいて各遅延セルに対する遅延を調節することと、
を含む、方法。
請求項１に記載の方法であって、
前記遅延セルがシーケンスに互いに直列に結合され、
前記遅延ラインにより前記第１及び前記第２の遅延パルスを生成するステップが、前記シーケンスの最初の遅延セルから前記第１の遅延パルスを出力することと、前記シーケンスの最後の遅延セルから前記第２の遅延パルスを出力することとを更に含む、方法。
請求項２に記載の方法であって、
前記調節するステップが、
前記第２の遅延パルスの前記立ち上がりエッジが前記第１の遅延パルスの前記立ち下がりエッジと整合されていないかどうかを比較することと、
前記第２の遅延パルスの前記立ち上がりエッジと前記第１の遅延パルスの前記立ち下がりエッジの不整合を補償するために第１及び第２のチャージポンプ制御信号を生成することと、
前記第１及び第２のチャージポンプ制御信号に応答して制御電圧を生成することと、
前記制御電圧を各遅延セルに印加することと、
を更に含む、方法。
請求項３に記載の方法であって、
前記複数の第２のパルスを生成するステップが、前記複数の第２のパルスを生成するために前記遅延セルのセットから出力を論理的に組み合わせることを更に含む、方法。
請求項３に記載の方法であって、
前記論理的に組み合わせるステップが、前記シーケンスの第２の遅延セルから前記シーケンスの最後の遅延セルまでの各々に対する入力と出力とを複数のロジックゲートの１つと組み合わせることを更に含む、方法。
請求項５に記載の方法であって、
各ロジックゲートがＡＮＤゲートである、方法。
テラヘルツ放射を送信及び受信するように構成されるレーダー回路要素と、
ベースバンド信号をデジタル化するようにベースバンド回路に結合される前記レーダー回路要素と、
を含む装置であって、
前記ベースバンド回路要素が、
同相（Ｉ）チャネルと、
直交（Ｑ）チャネルと、
クロック生成器と遅延ロックループ（ＤＬＬ）とを有するクロック回路と、
を含み、
前記ＤＬＬが、
入力端子と、制御入力端子と、第１の制御出力端子と、第２の制御出力端子と、複数のタップとを有する遅延ラインであって、前記遅延ラインが、前記レーダー回路要素からその入力端子において第１の幅を有する第１のパルスを受信するように構成され、前記遅延ラインが、前記第１の制御出力端子を介して第１の遅延されたパルスを出力するように構成され、前記遅延ラインが、前記第２の制御出力端子を介して第２の遅延されたパルスを出力するように構成され、各タップが、前記第１のパルスに応答して第２の幅を有する第２のパルスを出力するように前記Ｉ及びＱチャネルに結合され、前記第１の幅が前記第２の幅より大きい、前記遅延ラインと、
前記第１及び第２の遅延されたパルスを受け取るように前記第１の制御出力端子と前記第２の制御出力端子とに結合されるＰＦＤと、
前記ＰＦＤに結合されるチャージポンプと、
前記チャージポンプと前記遅延ラインの前記制御入力端子とに結合されるフィルタと、
を含む、装置。
請求項７に記載の装置であって、
前記遅延ラインが、
シーケンスに互いに直列に結合され、且つ、各々が前記制御入力端子に結合される複数の遅延セルであって、前記シーケンスの最初の遅延セルが前記ＰＦＤに結合され、前記シーケンスの最後の遅延セルが前記ＰＦＤに結合される、前記複数の遅延セルと、
複数のロジックゲートであって、各ロジックゲートが前記遅延セルの少なくとも１つを介して結合され、各ロジックゲートの出力端子が前記タップの少なくとも１つを形成する、前記複数のロジックゲートと、
を更に含む、装置。
請求項８に記載の装置であって、
各遅延セルが、入力端子と出力端子とを有するインバータと、前記インバータの前記出力端子に結合される可変キャパシタとを更に含み、
前記可変キャパシタが前記フィルタの出力により制御される、装置。
請求項９に記載の装置であって、
前記可変キャパシタがバラクターを含む、装置。
請求項１０に記載の装置であって、
各ロジックゲートがＡＮＤゲートを含む、装置。
請求項１１に記載の装置であって、
複数の第２のパルスが前記第１のパルスにわたる、装置。
請求項１２に記載の装置であって、
前記レーダー回路要素が、複数のトランシーバを有するフェーズドアレイと、各トランシーバに結合されるコントローラと、各トランシーバに結合される分配ネットワークと、前記分配ネットワークに結合される局部発振器と、前記局部発振器に及び前記遅延ラインの前記入力端子に結合されるパルス生成器とを更に含む、装置。
請求項１３に記載の装置であって、
前記ベースバンド回路が、各トランシーバと前記Ｉチャネルと前記Ｑチャネルとに結合される加算回路要素を更に含む、装置。