CN103918184B - 延迟锁定环路 - Google Patents

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Abstract

本发明提供用于提供多个窄脉冲的设备及方法。延迟锁定环路DLL(312)包含相位/频率检测器PFD(102)、电荷泵(104)及低通滤波器LPF(106)。由具有多个延迟单元的延迟线(404)接收具有第一宽度的第一脉冲。响应于此第一脉冲，由所述延迟线(404)产生多个第二脉冲，其中每一第二脉冲具有小于所述第一宽度的第二宽度。还由所述延迟线产生第一及第二延迟脉冲，且如果所述第二延迟脉冲的上升边缘与所述第一延迟脉冲的下降边缘不对准，那么可接着调整所述延迟线中的每一延迟单元的延迟。

Description

延迟锁定环路
技术领域
本发明一般来说涉及延迟锁定环路(DLL)，且更特定来说涉及用于产生窄脉冲的DLL。
背景技术
图1展示常规DLL 100的实例。在操作中，DLL 100能够从延迟线108内的抽头产生多个相位DCLK1到DCLKN的时钟信号。为实现此情况，相位/频率检测器(PFD)将时钟信号CLK与来自延迟线108的端的输出进行比较以产生电荷泵控制信号UP及DOWN。这些控制信号UP及DOWN使环路滤波器或低通滤波器(LPF)106上的电荷变化，其又使控制信号CNTL变化以实现相位锁定。然而，此DLL 100不适合提供高速窄脉冲(即，横跨400ps窗的25ps脉冲)，这是因为使用延迟来实现相位锁定及因为DLL 100甚至在不使用脉冲时仍连续地操作。因此，需要一种可产生用于如太赫兹雷达系统的应用的高速窄脉冲的经改进DLL。
以下文献中描述常规电路的一些实例：威廉姆斯(Williams)的“填充THz间隙(Filling the THz Gap)”，doi:10.1088/0034-4885/69/2/R01；海达里(Heydari)等人的“90nm CMOS中的高达104GHz的低功率毫米波分量(Low-Power mm-Wave Components up to104GHz in 90nm CMOS)”，ISSCC 2007，第200到201页，2007年2月，旧金山，加利福尼亚州；拉罗卡(LaRocca)等人的“用于可重新配置的IC的毫米波CMOS数字控制的人工电介质差模发射线(Millimeter-Wave CMOS Digital Controlled Artificial DielectricDifferential Mode Transmission Lines for Reconfigurable ICs)”，IEEE MTT-S IMS，2008；凯尔(Scheir)等人的“90nm数字CMOS中的52GHz相控阵列接收器前端(A 52 GHzPhased-Array Receiver Front-End in 90nm Digital CMOS)”，JSSC，2008年12月，第2651到2659页；斯特尔(Straayer)等人的“具有一阶噪声成形的多路径门环形振荡器TDC(AMulti-Path Gated Ring Oscillator TDC With First-Order Noise Shaping)”，固态电路电气与电子工程师协会期刊，第44卷，第4期，2009年4月，第1089到1098页；黄(Huang)的“具有用于微波/毫米波信号产生的高阶除法运算的注射锁定振荡器(Injection-LockedOscillators with High-Order-Division Operation for Microwave/Millimeter-waveSignal Generation)”，论文，2007年10月9日；科恩(Cohen)等人的“90nm CMOS工艺中的具有RF-IF转换块的在60HGz下的双向TX/RX四元素相控阵列(A bidirectional TX/RX fourelement phased-array at 60HGz with RF-IF conversion block in 90nm CMOSprocesses)”，2009年电气与电子工程师协会射频集成电路研讨会，第207到210页；科赫(Koh)等人的“0.18μm SiGe BiCMOS技术中的毫米波(40GHz到65GHz)16元素相控阵列发射器(A Millimeter-Wave(40-65GHz)16-Element Phased-Array Transmitter in 0.18-μmSiGe BiCMOS Technology)”，固体电路电气与电子工程师协会期刊，第44卷，第5期，2009年5月，第1498到1509页；约克(York)等人的“用于光束控制的注射及相位锁定技术(Injection-and Phase-locking Techniques for Beam Control)”，关于微波理论与技术的电气与电子工程师协会会刊，第46卷，第11期，1998年9月，第1920到1929页；布克沃特(Buckwalter)等人的“用于60GHz相控阵列发射器的集成副谐波耦合振荡器方案(AnIntegrated Subharmonic Coupled-Oscillator Scheme for a 60-GHz Phased ArrayTransmitter)”，关于微波理论与技术的电气与电子工程师协会会刊，第54卷，第12期，2006年12月，第4271到4280页；第WO2009028718号PCT公开案；第7,157,949号美国专利；及第7,295,053号美国专利。
发明内容
因此，实例性实施例提供一种设备。所述设备包括：延迟线，其具有输入端子、控制输入端子、第一控制输出端子、第二控制输出端子及多个抽头，其中所述延迟线经配置以在其输入端子处接收具有第一宽度的第一脉冲，且其中所述延迟线经配置以通过所述第一控制输出端子输出第一经延迟脉冲，且其中所述延迟线经配置以通过所述第二控制输出端子输出第二经延迟脉冲，且其中每一抽头经配置以响应于所述第一脉冲而输出具有第二宽度的第二脉冲，且其中所述第一宽度大于所述第二宽度；相位/频率检测器(PFD)，其耦合所述第一控制输出端子与所述第二控制输出端子以便接收所述第一及第二经延迟脉冲；电荷泵，其耦合到所述PFD；及滤波器，其耦合到所述电荷泵及所述延迟线的所述控制端子。
根据实例性实施例，所述延迟线进一步包括：多个延迟单元，其彼此串联耦合成序列且各自耦合到所述控制端子，其中所述序列的第一延迟单元耦合到所述PFD，且其中所述序列的最后延迟单元耦合到所述PFD；及多个逻辑门，其中每一逻辑门跨越所述延迟单元中的至少一者耦合，且其中每一门的输出端子形成所述抽头中的至少一者。
根据实例性实施例，每一延迟单元进一步包括：反相器，其具有输入端子及输出端子；及可变电容器，其耦合到所述反相器的所述输出端子，其中所述可变电容器由所述滤波器的输出控制。
根据实例性实施例，所述可变电容器进一步包括变容二极管。
根据实例性实施例，每一逻辑门进一步包括“与”门。
根据实例性实施例，所述多个第二脉冲横跨所述第一脉冲。
根据实例性实施例，提供一种方法。所述方法包括：由延迟线接收具有第一宽度的第一脉冲，其中所述第一脉冲具有第一宽度，且其中所述延迟线包含多个延迟单元；由所述延迟线响应于所述第一脉冲而产生多个第二脉冲，其中每一第二脉冲具有第二宽度，且其中所述第一宽度大于所述第二宽度；由所述延迟线产生第一及第二延迟脉冲；及如果所述第二延迟脉冲的上升边缘与所述第一延迟脉冲的下降边缘不对准，那么调整所述延迟线中的每一延迟单元的延迟。
根据实例性实施例，将所述延迟单元彼此串联耦合成序列，且其中所述由所述延迟线产生所述第一及第二延迟脉冲的步骤进一步包括：从所述序列的第一延迟单元输出所述第一延迟脉冲；及从所述序列的最后延迟单元输出所述第二延迟脉冲。
根据实例性实施例，所述调整步骤进一步包括：将所述第二延迟脉冲的所述上升边缘与所述第一延迟脉冲的所述下降边缘不对准进行比较；产生第一及第二电荷泵控制信号以补偿所述第二延迟脉冲的所述上升边缘与所述第一延迟脉冲的所述下降边缘的不对准；响应于所述第一及第二电荷泵控制信号而产生控制电压；及将所述控制电压施加到每一延迟单元。
根据实例性实施例，所述产生所述多个第二脉冲的步骤进一步包括：以逻辑方式组合来自一组所述延迟单元的输出以产生所述多个第二脉冲。
根据实例性实施例，所述以逻辑方式组合的步骤进一步包括：将所述序列的第二延迟单元到所述序列的所述最后延迟单元中的每一者的输入及输出与多个逻辑门中的一者进行组合。
根据实例性实施例，每一逻辑门为“与”门。
根据实例性实施例，提供一种设备。所述设备包括：雷达电路，其经配置以发射及接收太赫兹辐射；及基带电路，其耦合到所述雷达电路以便将基带信号数字化，其中所述基带电路包含：同相(I)信道；正交(Q)信道；及时钟电路，其具有时钟产生器及延迟锁定环路(DLL)，其中所述DLL包含：延迟线，其具有输入端子、控制输入端子、第一控制输出端子、第二控制输出端子及多个抽头，其中所述延迟线经配置以在其输入端子处从所述雷达电路接收具有第一宽度的第一脉冲，且其中所述延迟线经配置以通过所述第一控制输出端子输出第一经延迟脉冲，且其中所述延迟线经配置以通过所述第二控制输出端子输出第二经延迟脉冲，且其中每一抽头耦合到所述I及Q信道以便响应于所述第一脉冲而输出具有第二宽度的第二脉冲，且其中所述第一宽度大于所述第二宽度；PFD，其耦合所述第一控制输出端子与所述第二控制输出端子以便接收所述第一及第二经延迟脉冲；电荷泵，其耦合到所述PFD；及滤波器，其耦合到所述电荷泵及所述延迟线的所述控制端子。
根据实例性实施例，所述雷达电路进一步包括：相控阵列，其具有多个收发器；控制器，其耦合到每一收发器；分配网络，其耦合到每一收发器；本机振荡器，其耦合到所述分配网络；及脉冲产生器，其耦合到所述本机振荡器及所述延迟线的所述输入端子。
根据实例性实施例，所述基带电路进一步包括耦合到每一收发器、所述I信道及所述Q信道的求和电路。
附图说明
图1是常规DLL的实例的图式；
图2是根据实例性实施例的相控阵列系统的实例的图式；
图3是图2的模拟基带电路的实例的图式；
图4是图3的DLL的实例的图式；
图5是图4的延迟线的实例的图式；
图6是图5的延迟单元的实例的图式；及
图7及8是描绘图4的DLL的操作的图式。
具体实施方式
图2图解说明根据实例性实施例的相控阵列系统200。相位阵列系统200通常包括本机振荡器(LO)202、相控阵列204、分配网络208、延迟锁定环路(DLL)脉冲产生器214、接收器电路216及控制器218。相控阵列204通常包括布置成各自包含辐射器(即，贴片天线、接合线八木-宇田(Yagi-Uda)天线、封装上偶极或环路天线)的阵列的数个收发器204-1到204-N。分配网络208通常包括缓冲器或放大器。另外，接收器电路216通常包括求和电路210及模拟基带电路212。在2010年9月9日提出申请的标题为“太赫兹相控阵列系统(TerahertzPhased Array System)”的第12/878,484号同在申请中的美国申请案中详细地描述收发器206-1到206-N中的每一者、本机振荡器202、分配网络208及求和电路210，且所述申请案出于所有目的而以引用方式并入本文中。
在操作中，相控阵列系统200(其通常并入到集成电路或IC中)可形成在太赫兹频率范围(其通常在0.1THz与10THz之间)内操作的短程雷达系统。为实现此情况，本机振荡器202产生约数十到数百千兆赫兹(即，40GHz、50GHz、67GHz、100GHz及200GHz)的本机振荡器信号及接收时钟信号RXCLK。分配网络208接着将本机振荡器信号提供到收发器206-1到206-N中的每一者，使得由收发器206-1到206-N中的每一者接收的信号实质上同相。控制器218将控制信号提供到阵列204，所述控制信号对收发器206-1到206-N相对于彼此进行相位调整以引导太赫兹频率辐射光束。收发器206-1到206-N可接着接收从目标往回的经反射辐射，所述经反射辐射被提供到求和电路210。求和电路210的输出接着由从DLL脉冲产生器214接收其时序的模拟基带电路212转换成数字信号。
一般来说，此相控阵列系统200具有数个不同类型的操作模式：脉冲、连续及步进频率。针对脉冲操作模式，朝向目标引导太赫兹辐射的脉冲。连续操作模式使用连续产生的光束。最后，步进频率允许改变太赫兹光束的频率，此可通过采用一组本机振荡器(即，202)实现。针对脉冲操作模式，特定来说，系统200的范围通过以下方程式管控：
(1)
其中R为可测量的距离或范围；σ为目标的雷达横截面(通常不等于物理横截面)；S/N为在中间频率IF滤波器输出(包络检测器输入)处的单个脉冲SNR；kTB为接收器带宽B(B≈l/脉冲宽度)中的有效传入噪声功率；F为接收器的噪声数值(所衍生参数)；P为峰值发射器功率；G为天线功率增益；λ为辐射波长(即，针对200GHz，≈1.5mm)；n为接收器中的脉冲的积分的数目(多脉冲平均)；且E(n)为积分的效率。
针对包含系统200的单片集成低功率IC，此范围通常小于几米。因此，应明了，在太赫兹频率范围内，存在可用功率的缺乏，此导致减小的敏感性，且在具有比太赫兹系统少的限制的其它频率范围系统可用的情况下，太赫兹范围内的发射及接收通常在可用带宽大大增加时变得有吸引力。然而，此类大带宽(即，>10GHz)的发射、接收及数字化可为有问题的，这至少部分地是因为模/数转换器(ADC)性能要求。
但这些问题在系统200中得以解决。特定来说，系统200通常采用太赫兹雷达的增加的脉冲重复频率(PRF)以便减少由于目标运动造成的相干性损失。通过利用高PRF，可将用于接收的总的可用时间的一小部分(子集)数字化，且通过迅速扫描此子集，可能产生完整接收间隔，从而减少ADC上的非常高取样频率的额外开销。高PRF通常还可确保可能将所要接收间隔非常快速地数字化。另外，由于缺少信号功率，多数信号应包含脉冲接收的基带平均，在系统200中，在模拟域中执行某种平均以便将ADC及数字化转换率减小到等于PRF，此为可容易管理的任务。
图3更详细地展示执行系统200的模拟平均及数字化的模拟基带电路212。模拟基带电路212通常包括同相或I信道301、正交或Q信道303、时钟电路305及输出电路314。这些信道301及303中的每一者通常且分别包含低噪声放大器(LNA)302-1及302-2、平均器304-1及304-2、放大器306-1及306-2以及ADC 308-1及308-2。时钟电路305通常包括时钟产生器310(其可产生ADC时钟信号ADCCLK[L]及清除信号CLR[L])及DLL 312(其可产生取样时钟信号SAMPLECLK[L])。
在操作中，从基带输入信号BBI及BBQ以及DLL时钟信号RXDLL产生数字输出信号RXDATA及时钟信号ADCCLKOUT。通常，BBI及BBQ为差分信号(如图6所展示)，但还可为单端型的。这些I及Q基带信号BBI及BBQ(其通常从求和电路210接收)分别由放大器302-1及302-2放大。由于存在将高带宽数字化的困难(如上文所解释)，因此可通过用平均器304-1及304-2平均LNA 302-1及302-1的输出而减少对ADC 308-1及308-2的性能要求。可在标题为“用于太赫兹相控阵列系统的模拟基带电路(Analog Baseband Circuit for a TerahertzPhased Array System)”的第13/085/264号同在申请中的美国申请案中找到关于模拟基带电路212的额外细节，所述申请案出于所有目的而以引用方式并入本文中。
使用常规DLL(即，DLL 100)产生取样时钟信号SAMPLECLK[L]可为有问题的，因此，如图4到6中所展示，提供DLL 312。类似于DLL 100，DLL 312包含PFD 102、电荷泵104及LPF106，但在功能性及延迟线404方面存在显著差异。延迟线404通常由单元502-1到502-(L+l)构成，所述单元布置成序列，使得延迟信号VCDL1及VCDL2(其为来自施加到延迟线404的输入端子的RXDLL信号的脉冲的经延迟版本)在延迟线404的控制输出端子处从单元502-1及502-(L+l)输出。另外，延迟线404通常包括各自分别跨越单元502-1到502-(L+l)耦合以在延迟线404的抽头处产生信号SAMPLECLK[1]到SAMPLECLK[L]的“与”门504-1到504-L。在图5中标记为502的每一单元502-1到502-(L+l)通常由反相器602构成，其中可变电容器(由控制电压CNTL控制)耦合到所述反相器的输出端子。如所展示，数个可变电容器C1-1到C1-k(其可为变容二极管)可彼此并联耦合以便使用信号TRIM及晶体管Q1-1到Q1-k激活或微调(在适当的情况下)。
作为系统200的操作的一部分，取样在预定数目(即，16)个重复发射的脉冲内(通常在连贯循环中)发生以允许平均基带信号(即，BBI及BBQ)。在每一经发射脉冲的情况下，存在来自DLL脉冲产生器214(在信号RXDLL上)的对应宽脉冲(即，400ps)。DLL 312能够产生由I信道301及Q信道303用于平均信号RXDLL上的每一宽脉冲的多个窄脉冲(即，25ps)。特定来说，DLL 312可通过将延迟信号VCDL1与VCDL2(其包含经延迟脉冲)进行比较且对相继(即，连贯)脉冲做出调整(经由控制电压CNTL)而实现相位锁定(如图7及8中所展示)。由于每一延迟单元502-1到502-(L+l)具有一延迟，因此应将延迟信号VCDL1上的脉冲的下降边缘与延迟信号VCDL2上的对应脉冲的上升边缘对准。因此，通过将延迟信号VCDL1与VCDL2上的对应脉冲的边缘进行比较，PFD 102能够确定用于电荷泵104的适当控制信号UP及DOWN，所述控制信号将使得控制电压CNTL能够经调整以实现后续脉冲的相位锁定(如图7中关于各自具有宽度PLTH及周期TPULSE的脉冲702-1及702-2所展示)。此允许“与”门504-1到504-L提供可横跨宽脉冲的窄脉冲；举例来说，针对其中每一延迟单元502-1到502-17具有25ps延迟的16个“与”门504-1到504-16，从“与”门504-1到504-16输出的脉冲可横跨400ps宽脉冲(在信号RXDLL上)。另外，可提供监视器406(其可为具有滞后的比较器及/或功率控制器)以补偿工艺变化。因此，可在不以非常高频率操作延迟线404的情况下产生非常窄脉冲，从而产生显著较低功率消耗。
前述说明所涉及领域的技术人员将了解，可对所描述的实施例做出修改且许多其它实施例可在所主张发明的范围内。

Claims (20)

1.一种用于提供多个窄脉冲的设备，其包括：
延迟线，其具有输入端子、控制电压输入端子、第一控制输出端子、第二控制输出端子及多个抽头，其中所述延迟线经配置以在其输入端子处接收具有第一宽度的第一脉冲，且其中所述延迟线经配置以通过所述第一控制输出端子输出第一经延迟脉冲，且其中所述延迟线经配置以通过所述第二控制输出端子输出第二经延迟脉冲，且其中每一抽头经配置以响应于所述第一脉冲而输出具有第二宽度的第二脉冲，且其中所述第一宽度大于所述第二宽度；
相位/频率检测器PFD，其耦合所述第一控制输出端子与所述第二控制输出端子以便接收所述第一及第二经延迟脉冲；
电荷泵，其耦合到所述PFD；及
滤波器，其耦合到所述电荷泵及所述延迟线的控制电压输入端子。
2.根据权利要求1所述的设备，其中所述延迟线进一步包括：
多个延迟单元，其彼此串联耦合成序列且各自耦合到所述控制电压输入端子，其中所述序列的第一延迟单元耦合到所述PFD，且其中所述序列的最后延迟单元耦合到所述PFD；及
多个逻辑门，其中每一逻辑门跨越所述多个延迟单元中的至少一者耦合，且其中每一逻辑门的输出端子形成所述抽头中的至少一者。
3.根据权利要求2所述的设备，其中每一延迟单元进一步包括：反相器，其具有输入端子及输出端子；及可变电容器，其耦合到所述反相器的所述输出端子，其中所述可变电容器由所述滤波器的输出控制。
4.根据权利要求3所述的设备，其中所述可变电容器进一步包括变容二极管。
5.根据权利要求4所述的设备，其中每一逻辑门进一步包括“与”门。
6.根据权利要求5所述的设备，其中所述多个抽头中多者的第二脉冲横跨所述第一脉冲。
7.一种用于提供多个窄脉冲的方法，其包括：
由延迟线接收具有第一宽度的第一脉冲，且其中所述延迟线包含多个延迟单元；
由所述延迟线响应于所述第一脉冲而产生多个第二脉冲，其中每一第二脉冲具有第二宽度，且其中所述第一宽度大于所述第二宽度；
由所述延迟线产生第一及第二延迟脉冲；及
如果所述第二延迟脉冲的上升边缘与所述第一延迟脉冲的下降边缘不对准，那么调整所述延迟线中的每一延迟单元的延迟。
8.根据权利要求7所述的方法，其中将所述延迟单元彼此串联耦合成序列，且其中所述由所述延迟线产生所述第一及第二延迟脉冲的步骤进一步包括：
从所述序列的第一延迟单元输出所述第一延迟脉冲；及
从所述序列的最后延迟单元输出所述第二延迟脉冲。
9.根据权利要求8所述的方法，其中所述调整步骤进一步包括：
比较所述第二延迟脉冲的所述上升边缘查看所述上升边缘是否与所述第一延迟脉冲的所述下降边缘不对准；
产生第一及第二电荷泵控制信号以补偿所述第二延迟脉冲的所述上升边缘与所述第一延迟脉冲的所述下降边缘的不对准；
响应于所述第一及第二电荷泵控制信号而产生控制电压；及
将所述控制电压施加到每一延迟单元。
10.根据权利要求9所述的方法，其中所述产生所述多个第二脉冲的步骤进一步包括：以逻辑方式组合来自一组所述多个延迟单元的输出以产生所述多个第二脉冲。
11.根据权利要求10所述的方法，其中所述以逻辑方式组合的步骤进一步包括：将所述序列的第二延迟单元到所述序列的所述最后延迟单元中的每一者的输入及输出与多个逻辑门中的一者进行组合。
12.根据权利要求11所述的方法，其中每一逻辑门为“与”门。
13.一种用于提供多个窄脉冲的设备，其包括：
雷达电路，其经配置以发射及接收太赫兹辐射；及
基带电路，其耦合到所述雷达电路以便将基带信号数字化，其中所述基带电路包含：
同相I信道；
正交Q信道；及
时钟电路，其具有时钟产生器及延迟锁定环路DLL，其中所述DLL包含：
延迟线，其具有输入端子、控制电压输入端子、第一控制输出端子、第二控制输出端子及多个抽头，其中所述延迟线经配置以在其输入端子处从所述雷达电路接收具有第一宽度的第一脉冲，且其中所述延迟线经配置以通过所述第一控制输出端子输出第一经延迟脉冲，且其中所述延迟线经配置以通过所述第二控制输出端子输出第二经延迟脉冲，且其中每一抽头耦合到所述I及Q信道以便响应于所述第一脉冲而输出具有第二宽度的第二脉冲，且其中所述第一宽度大于所述第二宽度；
PFD，其耦合所述第一控制输出端子与所述第二控制输出端子以便接收所述第一及第二经延迟脉冲；
电荷泵，其耦合到所述PFD；及
滤波器，其耦合到所述电荷泵及所述延迟线的控制电压输入端子。
14.根据权利要求13所述的设备，其中所述延迟线进一步包括：
多个延迟单元，其彼此串联耦合成序列且各自耦合到所述控制电压输入端子，其中所述序列的第一延迟单元耦合到所述PFD，且其中所述序列的最后延迟单元耦合到所述PFD；及
多个逻辑门，其中每一逻辑门跨越所述多个延迟单元中的至少一者耦合，且其中每一逻辑门的输出端子形成所述抽头中的至少一者。
15.根据权利要求14所述的设备，其中每一延迟单元进一步包括：反相器，其具有输入端子及输出端子；及可变电容器，其耦合到所述反相器的所述输出端子，其中所述可变电容器由所述滤波器的输出控制。
16.根据权利要求15所述的设备，其中所述可变电容器进一步包括变容二极管。
17.根据权利要求16所述的设备，其中每一逻辑门进一步包括“与”门。
18.根据权利要求17所述的设备，其中所述多个抽头中多者的第二脉冲横跨所述第一脉冲。
19.根据权利要求18所述的设备，其中所述雷达电路进一步包括：
相控阵列，其具有多个收发器；
控制器，其耦合到每一收发器；
分配网络，其耦合到每一收发器；
本机振荡器，其耦合到所述分配网络；及
脉冲产生器，其耦合到所述本机振荡器及所述延迟线的所述输入端子。
20.根据权利要求19所述的设备，其中所述基带电路进一步包括耦合到每一收发器、所述I信道及所述Q信道的求和电路。
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