JP6087672B2 - 半導体装置 - Google Patents

Description

開示する発明の一態様は、半導体装置及び半導体装置の作製方法に関する。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような半導体電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体材料が注目されている。

例えば、酸化物半導体として、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。

特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報

ところで、トランジスタの動作の高速化、トランジスタの低消費電力化、低価格化などを達成するためには、トランジスタの微細化を図ることが重要である。

また、酸化物半導体を用いてトランジスタを作製する場合、酸化物半導体のキャリアの供給源として、酸素欠損が挙げられる。トランジスタのチャネル形成領域を含む酸化物半導体に酸素欠損が多く存在すると、チャネル形成領域中に電子を生じさせてしまい、トランジスタのしきい値電圧をマイナス方向に変動させる要因となる。そのため、酸化物半導体を用いた半導体装置においては、該酸化物半導体中から酸素欠損を低減する措置を講じることが求められる。

上述した問題に鑑み、本発明の一態様では、酸化物半導体を用いた半導体装置であって、良好な電気的特性を維持しつつ微細化を達成した半導体装置を提供することを目的の一とする。また、本発明の一態様では、酸化物半導体層を用いた半導体装置であって、信頼性の高い半導体装置を提供することを目的の一とする。また、該半導体装置の作製方法を提供することを目的の一とする。

本明細書等で開示する発明の一態様は、酸化物半導体層、酸化物半導体層と接するゲート絶縁層、及びゲート絶縁層を介して酸化物半導体層と重畳するゲート電極層を含むトランジスタにおいて、ゲート絶縁層の上面及びゲート電極層の側面に接して、ゲート絶縁層よりも酸素に対する透過性の低い（酸素に対するバリア性を有する）絶縁層を設けた構成とする。また、該絶縁層において、ゲート絶縁層の上面と接する領域の膜厚は、ゲート電極層の側面と接する領域の膜厚よりも大きい構成とする。

該ゲート絶縁層に接して酸素に対するバリア性を有する絶縁層を設けることで、ゲート絶縁層からの酸素の脱離を抑制することができる。ゲート絶縁層は酸化物半導体層のチャネル形成領域と接する絶縁層であるため、該ゲート絶縁層からの酸素の脱離を抑制することで、ゲート絶縁層に含まれる酸素欠損に起因する酸化物半導体層からの酸素の引き抜きを抑制することができ、結果として酸化物半導体層の酸素欠損を抑制することができる。

また、ゲート絶縁層は、化学量論的組成よりも過剰に酸素を含む領域（以下、酸素過剰領域とも表記する）を有することが好ましい。酸化物半導体層と接するゲート絶縁層が酸素過剰領域を有することで、酸化物半導体層へ酸素を供給することが可能となるため、酸化物半導体層からの酸素の脱離を防止し、膜中の酸素欠損を補填することが可能となる。

また、上記において、ゲート絶縁層の上面及びゲート電極層の側面と接する絶縁層は、ゲート電極層の側壁絶縁層の一部として機能する。ここで、絶縁層におけるゲート絶縁層の上面と接する領域の膜厚が、ゲート電極層の側面と接する領域の膜厚よりも大きい構成とすることで、ゲート絶縁層への酸素に対するバリア性を維持しつつ、側壁絶縁層の幅を減少させることが可能となる。よって、トランジスタの信頼性の向上及び微細化を図ることができる。

本発明の一態様は、酸化物半導体層と、酸化物半導体層上のゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重畳するゲート電極層と、ゲート絶縁層の上面及びゲート電極層の側面と接する第１の絶縁層と、第１の絶縁層を介して、ゲート電極層の側面に設けられた第２の絶縁層と、酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層と、を有し、第１の絶縁層は、ゲート絶縁層よりも酸素に対する透過性が低く、且つ、第１の絶縁層において、ゲート絶縁層の上面と接する領域の膜厚は、ゲート電極層の側面と接する領域の膜厚よりも大きい半導体装置である。

また、本発明の他の一態様は、酸化物半導体層と、酸化物半導体層上のゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重畳するゲート電極層と、ゲート絶縁層の上面及びゲート電極層の側面と接する第１の絶縁層と、第１の絶縁層を介して、ゲート電極層の側面に設けられた第２の絶縁層と、ゲート電極層上に接して設けられ、側面において第１の絶縁層と接する第３の絶縁層と、酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層と、を有し、第１の絶縁層は、ゲート絶縁層よりも酸素に対する透過性が低く、且つ、第１の絶縁層において、ゲート絶縁層の上面と接する領域の膜厚は、ゲート電極層の側面と接する領域の膜厚よりも大きい半導体装置である。

上記の半導体装置において、ソース電極層及びドレイン電極層は、第１の絶縁層及び第２の絶縁層と接していてもよい。

また、上記の半導体装置において、ゲート絶縁層の端部と第１の絶縁層の端部、及び／又は、第１の絶縁層の端部と第２の絶縁層の端部は、概略一致する。

また、上記の半導体装置において、酸化物半導体層において、ソース電極層又はドレイン電極層と接する領域の膜厚は、ゲート絶縁層と接する領域の膜厚よりも小さい。

なお、酸化物半導体においては、酸素欠損に加えて水素がキャリアの供給源となる。酸化物半導体中に水素が含まれると、伝導帯から浅い準位にドナーが生成され低抵抗化（ｎ型化）してしまう。よって、上記の半導体装置において、第１の絶縁層として、酸素に対する低い透過性に加えて、ゲート絶縁層よりも水素に対する透過性が低い絶縁層を適用することが好ましい。このような絶縁層を適用することで、ゲート絶縁層及びそれに接する酸化物半導体層への水素又は水素化合物の混入を抑制することができるため、半導体装置の信頼性をより向上させることができる。

また、酸素及び水素に対する透過性が低い絶縁層として、例えば酸化アルミニウム膜が挙げられる。よって、上記の半導体装置に含まれる第１の絶縁層として、例えば酸化アルミニウム膜を含む絶縁層を適用することができる。

なお、本明細書等において、「概略一致」の用語は、厳密な一致を要しない意味で用いる。例えば、「概略一致」の表現は、複数の層を同一のマスクを用いてエッチングして得られた形状における一致の程度を包含する。

本発明の一態様によって、酸化物半導体を用いた半導体装置であって、良好な電気的特性を維持しつつ微細化を達成した半導体装置及びその作製方法を提供することができる。また、本発明の一態様によって、酸化物半導体層を用いた半導体装置であって、信頼性の高い半導体装置及びその作製方法を提供することができる。

半導体装置の一態様を説明する平面図及び断面図。 半導体装置の一態様を説明する平面図及び断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の一態様を説明する平面図及び断面図。 半導体装置の一態様を示す平面図、断面図及び回路図。 半導体装置の一態様を示す斜視図。 半導体装置の一態様を示す断面図。 半導体装置の一形態を示す回路図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。 実施例で作製した試料の断面ＴＥＭ像。

以下では、本発明に開示する発明の実施の形態について図面を用いて詳細に説明する。但し、本明細書に開示する発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す本発明の構成において、同一部分又は同様の機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。

なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。

（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一態様を図１乃至図４を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体層を有するトランジスタを示す。

図１にトランジスタ４２０の構成例を示す。図１（Ａ）は、トランジスタ４２０の平面図であり、図１（Ｂ）は、図１（Ａ）のＸ１−Ｙ１における断面図であり、図１（Ｃ）は、図１（Ａ）のＶ１−Ｗ１における断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ４２０の構成要素の一部（例えば、絶縁層４０７等）を省略して図示している。

図１に示すトランジスタ４２０は、基板４００上に設けられた酸化物半導体層４０３と、酸化物半導体層４０３上のゲート絶縁層４０２と、ゲート絶縁層４０２を介して酸化物半導体層４０３と重畳するゲート電極層４０１と、ゲート絶縁層４０２の上面及びゲート電極層４０１の側面と接する絶縁層４１１と、絶縁層４１１を介してゲート電極層４０１の側面に設けられた絶縁層４１２と、酸化物半導体層４０３と電気的に接続するソース電極層４０５ａ及びドレイン電極層４０５ｂと、を有する。

トランジスタ４２０において、ゲート絶縁層４０２の上面及びゲート電極層４０１の側面と接する絶縁層４１１として、酸素に対するバリア性を有する絶縁層を用いる。より具体的には、絶縁層４１１としてゲート絶縁層４０２よりも酸素に対する透過性が低い絶縁層を用いる。絶縁層４１１として酸素に対するバリア性を有する絶縁層を設けることで、ゲート絶縁層４０２からの酸素の脱離を抑制することができる。ゲート絶縁層４０２は酸化物半導体層４０３のチャネル形成領域と接する絶縁層であるため、該絶縁層からの酸素の脱離を抑制することで、酸化物半導体層４０３からの酸素の引き抜きを防止することができ、酸化物半導体層４０３の酸素欠損を抑制することができる。

また、絶縁層４１１において、ゲート絶縁層４０２の上面と接する領域の膜厚は、ゲート電極層４０１の側面と接する領域の膜厚よりも大きい。絶縁層４１１は、絶縁層４１２とともにゲート電極層４０１の側壁絶縁層として機能する層である。よって、絶縁層４１１においてゲート電極層の側面と接する領域の膜厚を小さくすることで、側壁絶縁層の幅を縮小することができ、半導体装置の微細化を図ることが可能となる。一方で、絶縁層４１１においてゲート絶縁層４０２の上面と接する領域の膜厚をゲート電極層の側面と接する領域の膜厚よりも大きくすることで、ゲート絶縁層４０２からの酸素の脱離を抑制するバリア膜としての効果を得ることができる。

絶縁層４１１としては、例えば、アルミニウム、マグネシウムを添加したアルミニウム、チタンを添加したアルミニウム、マグネシウム、又はチタン等の酸化物若しくは窒化物を単層で、又は積層で用いることができる。

なお、絶縁層４１１として、酸素に対するバリア性に加えて、水素、水分などの不純物に対する透過性の低い膜（ゲート絶縁層４０２よりも水素に対する透過性の低い膜）を用いることがより好ましい。このような膜として、酸化アルミニウム膜を好適に用いることができる。絶縁層４１１として酸素及び水素に対する透過性の低い膜を用いることで、ゲート絶縁層４０２及び酸化物半導体層４０３からの酸素の脱離を防止するだけでなく、トランジスタの電気的特性の変動要因となる水素、水素化合物などの不純物のゲート絶縁層４０２及び酸化物半導体層４０３への混入を抑制することができる。

また、基板４００上の下地絶縁層４３６、絶縁層４０７、絶縁層４１４、ソース配線層４１５ａ、又はドレイン配線層４１５ｂをトランジスタ４２０の構成要素に含めてもよい。

トランジスタ４２０に含まれる酸化物半導体層４０３は、非単結晶を有していてもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶（ポリクリスタルともいう）、微結晶または非晶部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。

酸化物半導体層４０３は、例えばＣＡＡＣ−ＯＳを有していてもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸及び／又はｂ軸はマクロに揃っていない。

酸化物半導体層４０３は、例えば微結晶を有していてもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体層は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。

酸化物半導体層４０３は、例えば非晶質部を有していてもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体層は、例えば原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体層は、例えば、完全な非晶質であり、結晶部を有さない。

なお、酸化物半導体層４０３が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有していてもよい。

なお、酸化物半導体層４０３は、例えば、単結晶を有していてもよい。

酸化物半導体層４０３は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。そのような酸化物半導体層の一例としては、ＣＡＡＣ−ＯＳ膜がある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、且つａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

図２に示すトランジスタ４２２は、トランジスタ４２０の変形例である。図２（Ａ）は、トランジスタ４２２の平面図であり、図２（Ｂ）は、図２（Ａ）のＸ２−Ｙ２における断面図であり、図２（Ｃ）は、図２（Ａ）のＶ２−Ｗ２における断面図である。なお、図２（Ａ）では、煩雑になることを避けるため、トランジスタ４２２の構成要素の一部（例えば、絶縁層４０７等）を省略して図示している。

図２に示すトランジスタ４２２は、基板４００上に設けられた酸化物半導体層４０３と、酸化物半導体層４０３上のゲート絶縁層４０２と、ゲート絶縁層４０２を介して酸化物半導体層４０３と重畳するゲート電極層４０１と、ゲート絶縁層４０２の上面及びゲート電極層４０１の側面と接する絶縁層４１１と、絶縁層４１１を介してゲート電極層４０１の側面に設けられた絶縁層４１２と、ゲート電極層４０１上に接して設けられ、側面において絶縁層４１１と接する絶縁層４１６と、酸化物半導体層４０３と電気的に接続するソース電極層４０５ａ及びドレイン電極層４０５ｂと、を有する。

トランジスタ４２２は、絶縁層４１６を有する点以外は、トランジスタ４２０と同様の構成とすることができる。また、トランジスタ４２２において、絶縁層４１６は、ゲート電極層４０１の形成時においてハードマスクとして機能し、ゲート電極層４０１の上面を保護することができる。絶縁層４１６は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム等を用いることができ、積層構造又は単層構造で設ける。また、絶縁層４１２よりもエッチング速度の遅い絶縁層を選択することで、側壁絶縁層を作製するエッチング処理の際にゲート電極層４０１の膜減りを低減するエッチング保護膜として機能させることができる。

なお、絶縁層４１６は、絶縁層４１１と同じ材料を用いて作製してもよい。その場合には、絶縁層４１１と絶縁層４１６との界面が不明確（不明瞭）となる場合がある。

以下に、トランジスタ４２０の作製方法の一例を図３及び図４を用いて説明する。

絶縁表面を有する基板４００上に下地絶縁層４３６を形成する。

絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも後の熱処理工程に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。

また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体層４０３を含むトランジスタ４２０を直接作製してもよいし、他の作製基板に酸化物半導体層４０３を含むトランジスタ４２０を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体層を含むトランジスタ４２０との間に剥離層を設けるとよい。

下地絶縁層４３６としては、プラズマＣＶＤ法又はスパッタリング法等により形成することができ、酸化シリコン膜、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を含む膜の単層又は積層構造とすることができる。但し、下地絶縁層４３６は、酸化物絶縁層を含む単層又は積層構造として、該酸化物絶縁層が後に形成される酸化物半導体層４０３と接する構造とすることが好ましい。なお、下地絶縁層４３６は、必ずしも設けなくともよい。

下地絶縁層４３６は酸素過剰領域を有すると、下地絶縁層４３６に含まれる過剰な酸素によって、後に形成される酸化物半導体層４０３の酸素欠損を補填することが可能であるため好ましい。下地絶縁層４３６が積層構造の場合は、少なくとも酸化物半導体層４０３と接する層（好ましくは酸化物絶縁層）において酸素過剰領域を有することが好ましい。下地絶縁層４３６に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて下地絶縁層４３６を成膜すればよい。又は、成膜後の下地絶縁層４３６に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して、酸素過剰領域を形成してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。

また、下地絶縁層４３６は、酸素過剰領域を有する層の下側に接して、窒化シリコン膜、窒化酸化シリコン膜又は酸化アルミニウム膜を有することが好ましい。下地絶縁層４３６が窒化シリコン膜、窒化酸化シリコン膜又は酸化アルミニウム膜を有することで、酸化物半導体層４０３への不純物の拡散を防止することができる。

下地絶縁層４３６において酸化物半導体層４０３が接して形成される領域に、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法）、ドライエッチング処理、プラズマ処理を用いることができる。

プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、下地絶縁層４３６の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。

平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、下地絶縁層４３６表面の凹凸状態に合わせて適宜設定すればよい。

また、下地絶縁層４３６を水素（水や水酸基を含む）などの不純物が低減され、かつ酸素過剰な状態とするために、下地絶縁層４３６に水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理（脱水化または脱水素化処理）及び／又は酸素ドープ処理を行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回行ってもよく、両方を繰り返し行ってもよい。

次に、下地絶縁層４３６上に酸化物半導体層を成膜し、島状に加工して酸化物半導体層４０３を形成する。酸化物半導体層４０３の膜厚は、例えば、１ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至１０ｎｍとする。

酸化物半導体層は、単層構造であってもよいし、積層構造であってもよい。また、非晶質構造であってもよいし、結晶性であってもよい。酸化物半導体層を非晶質構造とする場合には、後の作製工程において、酸化物半導体層に熱処理を行うことによって、結晶性酸化物半導体層としてもよい。非晶質酸化物半導体層を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。

酸化物半導体層の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。

酸化物半導体層を成膜する際、できる限り酸化物半導体層に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。

また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素分子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。

また、酸化物半導体層をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。

また、基板４００を高温に保持した状態で酸化物半導体層を形成することも、酸化物半導体層中に含まれうる不純物濃度を低減するのに有効である。基板４００を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半導体層を形成することができる。

酸化物半導体層４０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を含む。特に、インジウムと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）のいずれか一種または複数種を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、インジウムを含む酸化物半導体を用いたトランジスタは、これらに限られず、必要とする電気的特性（電界効果移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする電気的特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いたトランジスタでは比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を用いたトランジスタでも、バルク内欠陥密度を低くすることにより電界効果移動度を上げることができる。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）^２＋（ｂ−Ｂ）^２＋（ｃ−Ｃ）^２≦ｒ^２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。

酸化物半導体層４０３は、単層構造としてもよいし、複数の酸化物半導体層が積層された構造としてもよい。例えば、酸化物半導体層４０３を、第１の酸化物半導体層と第２の酸化物半導体層の積層として、第１の酸化物半導体層と第２の酸化物半導体層に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体層に三元系金属の酸化物を用い、第２の酸化物半導体層に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体層と第２の酸化物半導体層を、どちらも三元系金属の酸化物としてもよい。

また、第１の酸化物半導体層と第２の酸化物半導体層の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。

この時、第１の酸化物半導体層と第２の酸化物半導体層のうち、ゲート電極に近い側（チャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。

酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。

チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。

また、第１の酸化物半導体層と第２の酸化物半導体層に、結晶性の異なる酸化物半導体膜を適用してもよい。すなわち、単結晶酸化物半導体膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜、またはＣＡＡＣ−ＯＳ膜を適宜組み合わせた構成としてもよい。

但し、非晶質酸化物半導体膜は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体層は、ＣＡＡＣ−ＯＳ膜などの結晶性を有する酸化物半導体膜を適用することが好ましい。

また、酸化物半導体層４０３に、当該酸化物半導体層４０３に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化又は脱水素化）するための熱処理を行うことが好ましい。熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理は減圧下又は窒素雰囲気下などで行うことができる。

この熱処理によって、ｎ型の導電性を付与する不純物である水素を酸化物半導体から除去することができる。例えば、脱水化又は脱水素化処理後の酸化物半導体層４０３に含まれる水素濃度を、５×１０^１９ｃｍ^−３以下、好ましくは５×１０^１８ｃｍ^−３以下とすることができる。

なお、脱水化又は脱水素化のための熱処理は、酸化物半導体層の成膜後であればトランジスタ４２０の作製工程においてどのタイミングで行ってもよい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。

なお、下地絶縁層４３６として酸素を含む絶縁層を設ける場合、脱水化又は脱水素化のための熱処理を、酸化物半導体層を島状に加工する前に行うと、下地絶縁層４３６に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。

熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

また、熱処理で酸化物半導体層４０３を加熱した後、加熱温度を維持、又はその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層４０３を高純度化及びｉ型（真性）化することができる。

また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがあるため、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。

脱水化又は脱水素化処理を行った酸化物半導体層に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体層を高純度化、及びｉ型（真性）化することができる。高純度化し、ｉ型（真性）化した酸化物半導体を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。

酸化物半導体層に酸素導入する場合、酸化物半導体層に直接導入してもよいし、後に形成されるゲート絶縁層４０２や絶縁層４０７などの他の膜を通過して酸化物半導体層４０３へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法などを用いればよい。露出された酸化物半導体層４０３へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。

酸素の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ_２ガス、Ｎ_２Ｏガス、ＣＯ_２ガス、ＣＯガス、ＮＯ_２ガス等を用いることができる。なお、酸素の供給ガスに希ガス（例えばＡｒ）を含有させてもよい。

例えば、イオン注入法で酸化物半導体層４０３へ酸素イオンの注入を行う場合、ドーズ量を１×１０^１３ｉｏｎｓ／ｃｍ^２以上５×１０^１６ｉｏｎｓ／ｃｍ^２以下とすればよい。

または、酸化物半導体層４０３と接する絶縁層を、酸素過剰領域を含む層とし、該絶縁層と酸化物半導体層４０３とが接した状態で熱処理を行うことにより、絶縁層に過剰に含まれる酸素を酸化物半導体層４０３へ拡散させ、酸化物半導体層４０３へ酸素を供給してもよい。該熱処理は、トランジスタ４２０の作製工程における他の熱処理と兼ねることもできる。

酸化物半導体層への酸素の供給は酸化物半導体層の成膜後であれば、そのタイミングは特に限定されない。また、酸化物半導体層への酸素の導入は複数回行ってもよい。また、酸化物半導体層を複数層の積層構造とする場合には、脱水化又は脱水素化のための熱処理及び／又は酸素の供給は、各酸化物半導体層に対して別々に行ってもよいし、積層構造を形成した後の酸化物半導体層４０３に対して行ってもよい。

下地絶縁層４３６と酸化物半導体層４０３とを大気に曝露せずに連続的に形成することが好ましい。下地絶縁層４３６と酸化物半導体層４０３とを大気に曝露せずに連続して形成すると、下地絶縁層４３６表面に水素や水分などの不純物が吸着することを防止することができる。

次いで、酸化物半導体層４０３を覆うゲート絶縁膜４０２ａを形成する。ゲート絶縁膜４０２ａは、１ｎｍ以上２０ｎｍ以下の膜厚で、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。なお、μ波（例えば、周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成することができるため、ゲート絶縁膜４０２ａの形成に用いると好ましい。

ゲート絶縁膜４０２ａの被覆性を向上させるために、酸化物半導体層４０３表面にも上記平坦化処理を行ってもよい。特にゲート絶縁膜４０２ａとして膜厚の薄い絶縁層を用いる場合、酸化物半導体層４０３表面の平坦性が良好であることが好ましい。

ゲート絶縁膜４０２ａの材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いることができる。ゲート絶縁膜４０２ａは、酸化物半導体層４０３と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁膜４０２ａは、膜中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁膜４０２ａとして、酸化シリコン膜を用いる場合には、ＳｉＯ_２＋α（ただし、α＞０）とする。さらに、ゲート絶縁膜４０２ａは、作製するトランジスタのサイズやゲート絶縁膜４０２ａの段差被覆性を考慮して形成することが好ましい。

また、ゲート絶縁膜４０２ａの材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、ハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどの材料を用いてもよい。さらに、ゲート絶縁膜４０２ａは、単層構造としても良いし、積層構造としてもよい。

ゲート絶縁膜４０２ａを水素（水や水酸基を含む）などの不純物が低減され、かつ酸素過剰な状態とするために、ゲート絶縁膜４０２ａに水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理（脱水化または脱水素化処理）及び／又は酸素ドープ処理を行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回行ってもよく、両方を繰り返し行ってもよい。

次にゲート絶縁膜４０２ａ上に導電膜を形成し、該導電膜をエッチングして、ゲート電極層４０１を形成する（図３（Ａ）参照）。

ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構造としてもよい。また、ゲート電極層４０１の膜厚は５０ｎｍ以上３００ｎｍ以下が好ましい。

また、ゲート電極層４０１の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。

また、ゲート絶縁層４０２と接するゲート電極層４０１の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。

次いで、ゲート電極層４０１を覆うように、ゲート絶縁膜４０２ａ上に絶縁膜４１１ａを形成し、その後、絶縁膜４１１ａ上に絶縁膜４１２ａを形成する（図３（Ｂ）参照）。

絶縁膜４１１ａは、後に選択的にエッチングされることで、トランジスタ４２０のバリア膜として機能する膜である。絶縁膜４１１ａとしては、ゲート絶縁膜４０２ａよりも酸素に対する透過性の低い膜を適用することができる。また、水素、水素化合物（例えば、水）などの不純物、及び酸素の両方に対して膜を透過させない遮断効果（ブロック効果）が高い膜を適用することがより好ましい。

絶縁膜４１１ａはスパッタリング法で形成することができる。また、絶縁膜４１１ａは、ゲート絶縁膜４０２ａの上面と接する領域の膜厚が、５ｎｍ以上２０ｎｍ以下となるように形成することが好ましく、５ｎｍ以上１０ｎｍ以下となるように形成することがより好ましい。ゲート絶縁膜４０２ａの上面と接する領域の膜厚を５ｎｍ以上とすることで、十分なバリア効果を得ることができる。また、絶縁膜４１１ａの膜厚を大きくしすぎると、成膜時間が長くかかるうえ、加工のためのエッチング時間も長くかかり、生産性が低下してしまうが、絶縁膜４１１ａにおいてゲート絶縁膜４０２ａの上面と接する領域の膜厚（即ち、絶縁膜４１１ａにおいて膜厚が最大となりうる領域）を２０ｎｍ以下とすることで、後の工程において容易にパターン形成を行うことができる。

また、絶縁膜４１１ａの成膜面のうち、成膜方向に対して垂直でない領域（具体的にはゲート電極層４０１の側面と接する領域）では、成膜方向に対して垂直な領域（具体的には、ゲート絶縁膜４０２ａの上面及びゲート電極層４０１の上面と接する領域）と比較して成膜されにくく、膜厚が小さくなる。膜厚が小さくなる程度は、ゲート電極層４０１のテーパ角にもよるが、絶縁膜４１１ａにおいて、ゲート絶縁膜４０２ａの上面と接する領域では狙い膜厚と同等の膜厚が得られるのに対して、ゲート電極層４０１の側面と接する領域では、例えば、狙い膜厚の半分程度の膜厚となる。または、ゲート電極層の側面と接する領域では、絶縁膜４１１ａが成膜されない場合もある。

なお、ゲート電極層４０１を覆うようにゲート絶縁層４０２の上にスパッタリング法によって金属膜を成膜した後、該金属膜に酸素又は窒素を導入して、金属酸化物膜又は金属窒化物膜とすることで絶縁膜４１１ａとしてもよい。

絶縁膜４１２ａとしては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等を用いることができる。また、絶縁膜４１２ａは、ＬＰＣＶＤ法、プラズマＣＶＤ法等のＣＶＤ法を用いて形成することが好ましい。

絶縁膜４１２ａ及び絶縁膜４１１ａの積層構造は、後の工程においてエッチング処理を施されることによって、ゲート電極層４０１の側壁絶縁層となる絶縁膜である。上述のように、絶縁膜４１１ａにおいてゲート電極層４０１の側面と接する領域では成膜がされにくいため、絶縁膜４１１ａのみで側壁絶縁層を形成する場合には、ゲート電極層４０１とソース電極層及びドレイン電極層とのショートや、リーク電流等の電気的不良が生じる恐れがある。

本実施の形態では、絶縁膜４１１ａ上に絶縁膜４１２ａを形成し、その積層構造を加工することで、ゲート電極層４０１の側面を被覆性の良好な側壁絶縁層で覆うことができる。

次いで、絶縁膜４１２ａを異方性エッチングして、絶縁膜４１１ａを介してゲート電極層４０１の側面に絶縁層４１２を形成する（図３（Ｃ）参照）。

その後、絶縁層４１２をマスクとして、絶縁膜４１１ａ及びゲート絶縁膜４０２ａをエッチングして、絶縁層４１１及びゲート絶縁層４０２を形成する（図３（Ｄ）参照）。

なお、エッチングの条件によっては、図３（Ｄ）に示すようにゲート絶縁膜４０２ａのエッチングにより、酸化物半導体層４０３も同時にエッチングされ、酸化物半導体層４０３においてゲート絶縁層４０２と重畳しない領域の膜厚が小さくなることがある。また、絶縁層４１２をマスクとしたエッチングによって形成される絶縁層４１１及びゲート絶縁層４０２は、それぞれの端部が概略一致している。

次いで、絶縁層４１１と絶縁層４１２とからなるゲート電極層４０１の側壁絶縁層、及びゲート電極層４０１を覆うように酸化物半導体層４０３上に導電膜４０４を形成する（図３（Ｅ）参照）。

導電膜４０４は、ソース電極層４０５ａ及びドレイン電極層４０５ｂ（これと同じ層に形成される配線を含む）となる膜であり、その材料としては例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としてもよい。また、導電膜４０４としては、導電性の金属酸化物で形成してもよい。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ_２Ｏ_３−ＳｎＯ_２）、酸化インジウム酸化亜鉛（Ｉｎ_２Ｏ_３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。

その後、導電膜４０４をフォトリソグラフィ工程を用いたレジストマスクによって、選択的にエッチングしてパターン形成する。ここでのパターン形成においてはゲート電極層４０１と重畳する領域のエッチングは行わず、当該領域以外の領域を選択的にエッチングする。本実施の形態においては、ゲート電極層４０１及び側壁絶縁層（絶縁層４１１及び絶縁層４１２）と重畳する領域以外を選択的にエッチングして、導電層４０５を形成する（図４（Ａ）参照）。

その後、導電層４０５上に絶縁層４０７を形成する（図４（Ｂ）参照）。絶縁層４０７としては、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜した、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜等の無機絶縁膜を単層で又は積層構造で用いることができる。または、絶縁層４０７として、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよく、無機絶縁膜と平坦化絶縁膜を積層させてもよい。平坦化絶縁膜としては、ポリイミド系樹脂、アクリル系樹脂、ベンゾシクロブテン系樹脂等の有機材料と用いることができる。又は、上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。

次いで、絶縁層４０７及び導電層４０５に研磨（切削、研削）処理を行い、ゲート電極層４０１と重畳する領域の導電層４０５を除去することによって、ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する（図４（Ｃ）参照）。研磨処理によってゲート電極層４０１と重畳する領域の導電層４０５を除去することで、導電層４０５のチャネル長方向の分断を、レジストマスクを用いることなく行うことができるため、トランジスタ４２０が微細なチャネル長を有する場合であっても精度よくソース電極層４０５ａ及びドレイン電極層４０５ｂを形成することができる。

研磨（切削、研削）方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を好適に用いることができる。本実施の形態では、ＣＭＰ処理によってゲート電極層４０１と重畳する領域の導電層４０５を除去する。

なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、生産性及び表面の平坦性をより向上させることができる。

なお、本実施の形態では、ゲート電極層４０１と重畳する領域の導電層４０５の除去にＣＭＰ処理を用いたが、他の研磨（研削、切削）処理を用いてもよい。又は、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。研磨処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電層４０５の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。

なお、本実施の形態においては、ソース電極層４０５ａ及びドレイン電極層４０５ｂの上端部は、ゲート電極層４０１の上端部と概略一致している。但し、ソース電極層４０５ａ及びドレイン電極層４０５ｂの形状は導電層４０５の一部を除去するための研磨処理の条件によって異なる。例えば、ソース電極層４０５ａ又はドレイン電極層４０５ｂは、ゲート電極層４０１の表面より膜厚方向に後退した形状となる場合がある。

その後、絶縁層４０７上に絶縁層４１４を形成し、絶縁層４１４及び絶縁層４０７にソース電極層４０５ａ又はドレイン電極層４０５ｂに達する開口を形成する。該開口にソース電極層４０５ａと電気的に接続するソース配線層４１５ａ、及びドレイン電極層４０５ｂと電気的に接続するドレイン配線層４１５ｂを形成する（図４（Ｄ）参照）。

以上の工程で、本実施の形態で示すトランジスタ４２０を有する半導体装置を作製することができる。

トランジスタ４２０において絶縁層４１１は、ゲート絶縁層４０２よりも酸素に対する透過性が低い膜であり、酸素に対するバリア膜として機能することができる。よって、絶縁層４１１を設けることでゲート絶縁層４０２及びそれに接する酸化物半導体層４０３の酸素欠損を抑制することが可能であるため、トランジスタ４２０の信頼性を向上させることができる。

また、トランジスタ４２０においては、ソース電極層４０５ａと酸化物半導体層４０３が接する領域（ソース側コンタクト領域）と、ゲート電極層４０１との距離、及び、ドレイン電極層４０５ｂと酸化物半導体層４０３が接する領域（ドレイン側コンタクト領域）とゲート電極層４０１との距離は、ゲート電極層４０１の側壁絶縁層のチャネル長方向の幅によって決定される。また、絶縁層４１１のゲート電極層４０１と接する領域の膜厚が小さくなることで、該側壁絶縁層のチャネル長方向の幅を縮小することができる。よって、ソース側コンタクト領域又はドレイン側コンタクト領域と、ゲート電極層４０１との間の距離を縮小することが可能であるため、該領域の抵抗を減少させることができ、トランジスタ４２０のオン特性を向上させることができる。

なお、本実施の形態では、ソース電極層４０５ａ又はドレイン電極層４０５ｂがゲート電極層４０１の側壁絶縁層を覆うように設けられる例を示したが、本発明はこれに限られない。例えば、図５に示すトランジスタ４２４のように絶縁層４０７に酸化物半導体層４０３に達する開口を形成し、開口にソース電極層４０５ａ、ドレイン電極層４０５ｂを形成してもよい。図５で示すトランジスタ４２４では、ソース電極層４０５ａ及びドレイン電極層４０５ｂの形成工程において、導電膜の研磨（切削、研削）処理を行わないため、トランジスタの作製工程の簡略化、及び歩留まりの向上を図ることができる。

なお、図５（Ａ）は、トランジスタ４２４の平面図であり、図５（Ｂ）は、図５（Ａ）のＸ３−Ｙ３における断面図であり、図５（Ｃ）は、図５（Ｂ）のＶ３−Ｗ３における断面図である。トランジスタ４２４は、ソース電極層４０５ａ及びドレイン電極層４０５ｂの形状以外は、トランジスタ４２０と同様の構成とすることができる。

本実施の形態で示すトランジスタは、ゲート絶縁層４０２の上面に接して、ゲート絶縁層４０２よりも酸素に対する透過性が低く、バリア性を有する絶縁層４１１を有するため、ゲート絶縁層４０２及び酸化物半導体層４０３からの酸素の脱離を抑制することができる。よって、本実施の形態で示すトランジスタでは寄生チャネルの影響を抑制することができ、電気特性変動が抑制され、電気的に安定なトランジスタとすることができる。また、このようなトランジスタを用いることで信頼性の高い半導体装置を提供することが可能となる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。

図６は、半導体装置の構成の一例である。図６（Ａ）に、半導体装置の断面図を、図６（Ｂ）に半導体装置の平面図を、図６（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図６（Ａ）は、図６（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。

図６（Ａ）及び図６（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２は、実施の形態１で示すトランジスタ４２０の構造を適用する例である。

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１に示すようなトランジスタを用いること以外は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

図６（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１８５に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属間化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極層１１０と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。

基板１８５上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を囲むように絶縁層１２８、１３０が設けられている。

単結晶半導体基板を用いたトランジスタ１６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ１６２および容量素子１６４の形成前の処理として、トランジスタ１６０を覆う絶縁層にＣＭＰ処理を施して、絶縁層１２８、１３０を平坦化すると同時にトランジスタ１６０のゲート電極層の上面を露出させる。

図６（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトップゲート型トランジスタである。ここで、トランジスタ１６２に含まれるゲート絶縁層１４０は、上面が酸素に対するバリア性を有する絶縁層１４５と接する。よって、ゲート絶縁層１４０及び酸化物半導体層１４４からの酸素の脱離を抑制することができ、トランジスタ１６２の信頼性を向上させることができる。また、絶縁層１４５として、酸素に加えて水素に対するバリア性を有する絶縁層を適用すると、酸素の脱離の抑制に加えてゲート絶縁層１４０及び酸化物半導体層１４４への水素の侵入を抑制することができる。よって、酸化物半導体層１４４を高純度化、及びｉ型（真性）化することができる。高純度化し、ｉ型（真性）化した酸化物半導体を有するトランジスタ１６２は、極めて優れたオフ特性を有する。

トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。

トランジスタ１６２上には、絶縁層１５０が単層又は積層で設けられている。また、絶縁層１５０を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層１４８ｂが設けられており、電極層１４２ａと、絶縁層１５０と、導電層１４８ｂとによって、容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。

トランジスタ１６２および容量素子１６４の上には絶縁層１５２が設けられている。そして、絶縁層１５２上にはトランジスタ１６２と、他のトランジスタを接続するための配線１５６が設けられている。図６（Ａ）には図示しないが、配線１５６は、絶縁層１５０、絶縁層１５２及び絶縁層１５０などに形成された開口に形成された電極層を介して電極層１４２ｂと電気的に接続される。

図６（Ａ）及び図６（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域又はドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電層１４８ｂは、トランジスタ１６０のゲート電極層１１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。

次に、図６（Ａ）及び図６（Ｂ）に対応する回路構成の一例を図６（Ｃ）に示す。

図６（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極層又はドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６２のソース電極層又はドレイン電極層の一方は、容量素子１６４の電極の他方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。

図６（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極層、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持される（保持）。

トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ１６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を判別することで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。又は、ゲート電極層の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、又は、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい。）であっても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。

以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、実施の形態３とは異なる記憶装置の構造の一形態について説明する。

図７は、記憶装置の斜視図である。図７に示す記憶装置は上部に記憶回路としてメモリセルを複数含む、メモリセルアレイを複数層（メモリセルアレイ３４００（１）乃至メモリセルアレイ３４００（ｎ） ｎは２以上の整数）有し、下部にメモリセルアレイ３４００（１）乃至メモリセルアレイ３４００（ｎ）を動作させるために必要な論理回路３００４を有する。

図７では、論理回路３００４、メモリセルアレイ３４００（１）及びメモリセルアレイ３４００（２）を図示しており、メモリセルアレイ３４００（１）又はメモリセルアレイ３４００（２）に含まれる複数のメモリセルのうち、メモリセル３１７０ａと、メモリセル３１７０ｂを代表で示す。メモリセル３１７０ａ及びメモリセル３１７０ｂとしては、例えば、上記実施の形態において説明した回路構成と同様の構成とすることもできる。

なお、図８に、メモリセル３１７０ａに含まれるトランジスタ３１７１ａを代表で示す。また、メモリセル３１７０ｂに含まれるトランジスタ３１７１ｂを代表で示す。トランジスタ３１７１ａ及びトランジスタ３１７１ｂは、酸化物半導体層にチャネル形成領域を有する。酸化物半導体層にチャネル形成領域が形成されるトランジスタの構成については、実施の形態１において説明した構成と同様であるため、説明は省略する。

トランジスタ３１７１ａのソース電極層又はドレイン電極層と同じ層に形成された電極層３５０１ａは、電極層３５０２ａによって、電極層３００３ａと電気的に接続されている。トランジスタ３１７１ｂのソース電極層又はドレイン電極層と同じ層に形成された電極層３５０１ｃは、電極層３５０２ｃによって、電極層３００３ｃと電気的に接続されている。

また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用いたトランジスタ３００１を有する。トランジスタ３００１は、半導体材料（例えば、シリコンなど）を含む基板３０００に素子分離絶縁層３１０６を設け、素子分離絶縁層３１０６に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトランジスタとすることができる。なお、トランジスタ３００１は、絶縁表面上に形成された多結晶シリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜にチャネル形成領域が形成されるトランジスタであってもよい。トランジスタ３００１の構成については、公知の構成を用いることが可能であるため、説明は省略する。

トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａ及び配線３１００ｂが形成されている。配線３１００ａとトランジスタ３００１が形成された層との間には、絶縁層３１４０ａが設けられ、配線３１００ａと配線３１００ｂとの間には、絶縁層３１４１ａが設けられ、配線３１００ｂとトランジスタ３１７１ａが形成された層との間には、絶縁層３１４２ａが設けられている。

同様に、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃ及び配線３１００ｄが形成されている。配線３１００ｃとトランジスタ３１７１ａが形成された層との間には、絶縁層３１４０ｂが設けられ、配線３１００ｃと配線３１００ｄとの間には、絶縁層３１４１ｂが設けられ、配線３１００ｄとトランジスタ３１７１ｂが形成された層との間には、絶縁層３１４２ｂが設けられている。

絶縁層３１４０ａ、絶縁層３１４１ａ、絶縁層３１４２ａ、絶縁層３１４０ｂ、絶縁層３１４１ｂ、絶縁層３１４２ｂは、層間絶縁層として機能し、その表面は平坦化された構成とすることができる。

配線３１００ａ、配線３１００ｂ、配線３１００ｃ、配線３１００ｄによって、メモリセル間の電気的接続や、論理回路３００４とメモリセルとの電気的接続等を行うことができる。

論理回路３００４に含まれる電極層３３０３は、上部に設けられた回路と電気的に接続することができる。

例えば、図８に示すように、電極層３５０５によって電極層３３０３は配線３１００ａと電気的に接続することができる。配線３１００ａは、電極層３５０３ａによって、トランジスタ３１７１ａの電極層３５０１ｂと電気的に接続することができる。こうして、配線３１００ａ及び電極層３３０３を、トランジスタ３１７１ａのソースまたはドレインと電気的に接続することができる。また、トランジスタ３１７１ａのソースまたはドレインである電極層３５０１ｂは、電極層３５０２ｂによって電極層３００３ｂと電気的に接続することができる。電極層３００３ｂは、電極層３５０３ｂによって配線３１００ｃと電気的に接続することができる。

図８では、電極層３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａを介して行われる例を示したがこれに限定されない。電極層３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ｂを介して行われてもよいし、配線３１００ａと配線３１００ｂの両方を介して行われてもよい。または、配線３１００ａも配線３１００ｂも介さず、他の電極層を用いて行われてもよい。

また、図８では、トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａが形成された配線層と、配線３１００ｂが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。

また、図８では、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃが形成された配線層と、配線３１００ｄが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態４）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図９乃至図１２を用いて説明する。

携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。

通常のＳＲＡＭは、図９（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ^２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。

それに対して、ＤＲＡＭはメモリセルが図９（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ^２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。

しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ^２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。

図１０に携帯機器のブロック図を示す。図１０に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。

図１１に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１１に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は、画像データ（入力画像データ）からの信号線、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。

まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。

入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。

次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。

このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。

図１２に電子書籍のブロック図を示す。図１２はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。

ここでは、図１２のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。

以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

本実施例では、実施の形態１で示した作製方法を用いて、ゲート電極層の側壁絶縁層を作製した例を示す。

本実施例では、図３（Ａ）乃至図３（Ｄ）で示した作製方法によって、ゲート絶縁層の上面及びゲート電極層の側面に接する絶縁層を含む側壁絶縁層を形成した。以下に作製方法を示す。

はじめに、基板４００として用いるシリコン基板上に下地絶縁層４３６として、ＣＶＤ法によって酸化窒化シリコン膜を膜厚１００ｎｍで成膜した。

次いで、下地絶縁層４３６上に酸化物半導体層４０３として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚２０ｎｍのＩＧＺＯ膜を形成した。成膜条件は、酸素雰囲気下（流量４５ｓｃｃｍ）、圧力０．４Ｐａ、電源電力５００Ｗ、基板温度２００℃とし、基板４００とターゲットとの距離を６０ｍｍとした。

次いで、酸化物半導体層４０３をＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、エッチングし、島状に加工した。エッチング条件は、エッチングガスとして三塩化ホウ素と塩素の混合ガス（ＢＣｌ_３：Ｃｌ_２＝６０ｓｃｃｍ：２０ｓｃｃｍ）を用い、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａとした。

次いで、酸化物半導体層４０３上にゲート絶縁膜４０２ａとしてＣＶＤ法によって酸化窒化シリコン膜を膜厚１０ｎｍで成膜した。

ゲート絶縁膜４０２ａ上に、スパッタリング法により膜厚３０ｎｍの窒化タンタル膜と、膜厚２００ｎｍのタングステン膜の積層を成膜し、エッチング法により加工してゲート電極層４０１を形成した。窒化タンタル膜の成膜条件は、アルゴン及び窒素（Ａｒ：Ｎ_２＝５０ｓｃｃｍ：１０ｓｃｃｍ）雰囲気下、圧力０．６Ｐａ、電源電力１ｋＷとし、基板４００とターゲットとの距離を６０ｍｍとした。また、タングステン膜の成膜条件は、アルゴン雰囲気下（流量１００ｓｃｃｍ）、圧力２．０Ｐａ、電源電力４ｋＷとし、基板を加熱するために加熱したアルゴンガスを流量１０ｓｃｃｍで流した。また、基板４００とターゲットとの距離は、６０ｍｍとした。

また、窒化タンタル膜とタングステン膜のエッチング条件は、第１エッチング条件として、エッチングガスとして塩素、四フッ化メタン及び酸素の混合ガス（Ｃｌ_２：ＣＦ_４：Ｏ_２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）を用い、電源電力３ｋＷ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ、基板温度４０℃としてタングステン膜をエッチングした。その後、第２エッチング条件として、エッチングガスとして塩素ガス（Ｃｌ_２＝１００ｓｃｃｍ）を用い、電源電力２ｋＷ、圧力０．６７Ｐａ、バイアス電力５０Ｗとして窒化タンタル膜をエッチングした。

次いで、ゲート電極層４０１を覆うように、ゲート絶縁膜４０２ａ上に絶縁膜４１１ａとして、酸化アルミニウム膜を成膜した。酸化アルミニウム膜の狙い膜厚は１０ｎｍとした。酸化アルミニウム膜の成膜条件は、アルゴン及び酸素（Ａｒ：Ｏ_２＝２５ｓｃｃｍ：２５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力２．５ｋＷ、基板温度２５０℃とし、基板４００とターゲットとの距離を６０ｍｍとした。

次いで、絶縁膜４１１ａ上に絶縁膜４１２ａとして、ＣＶＤ法によって酸化窒化シリコン膜を膜厚４０ｎｍで成膜した。

絶縁膜４１２ａをエッチングして、絶縁膜４１１ａを介してゲート電極層４０１の側面に絶縁層４１２を形成した。エッチング条件は、エッチングガスとして、三フッ化メタン及びヘリウムの混合ガス（ＣＨＦ_３：Ｈｅ＝３０ｓｃｃｍ：１２０ｓｃｃｍ）を用い、電源電力３ｋＷ、バイアス電力２００Ｗ、圧力２．０Ｐａ、基板温度−１０℃とした。

次いで、絶縁層４１２をマスクとして絶縁膜４１１ａ及びゲート絶縁膜４０２ａをエッチングして、絶縁層４１２及び絶縁層４１１からなる側壁絶縁層と、ゲート絶縁層４０２と、を形成した。絶縁膜４１２ａ及びゲート絶縁膜４０２ａのエッチング条件は、エッチングガスとしてエッチングガスとして三塩化ホウ素（ＢＣｌ_３＝８０ｓｃｃｍ）を用い、電源電力５５０Ｗ、バイアス電力１５０Ｗ、基板温度７０℃、圧力１．０Ｐａとした。

以上の工程で得られた本実施例の試料の、断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ（透過型電子顕微鏡））写真を、図１３に示す。

図１３より、ゲート電極層４０１の側壁絶縁層の一部である絶縁層４１１は、領域によって膜厚差を有しており、ゲート絶縁層４０２に接する領域の膜厚は、ゲート電極層４０１の側面と接する領域の膜厚よりも大きいことが確認できる。絶縁層４１１において、ゲート絶縁層４０２に接する領域の膜厚ｄ_１は、９．４ｎｍであり、ゲート電極層４０１の側面と接する領域の膜厚ｄ_２は、４．３ｎｍであった。

また、図１３において、ゲート電極層４０１の幅Ｌ_１は、１０５ｎｍであり、側壁絶縁層の幅Ｌ_２は４２．７ｎｍであった。以上より、微細な構成が精度よく形成されたことが確認できた。

なお、絶縁層４１１及びゲート絶縁層４０２を形成する際に、酸化物半導体層４０３も同時にエッチングされ、膜減りがみられた。絶縁層４１１は、バリア性を有する一方で、側壁絶縁層への加工の際にエッチングがされにくいため、該膜の下層に設けられた酸化物半導体層も同時にエッチングされてしまうことがある。しかしながら、本発明の一態様においては、該バリア膜として機能する絶縁層を薄膜（例えば２０ｎｍ以下）とすることで、酸化物半導体層の消失を防止することが可能である。図１３に示す構成において、酸化物半導体層４０３において、ゲート絶縁層４０２と接する領域の膜厚ｄ_３は、２０ｎｍであり、ゲート絶縁層４０２と重畳せず露出した領域の膜厚ｄ_４は、１２．３ｎｍであった。

以上示したように、本実施例の作製方法によって、バリア膜として機能する絶縁層４１１を含む側壁絶縁層を形成することができる。また、該絶縁層４１１は、エッチング等の追加の処理を行うことなく、領域毎に膜厚差を有する構成とすることができる。本実施例で作製した構成をトランジスタに用いることで、ソース抵抗またはドレイン抵抗を低減することができると共に、しきい値電圧のバラツキ、電気特性の劣化、ノーマリーオン化を抑制することができ、信頼性の高いトランジスタとすることができる。

１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極層
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属間化合物領域
１２８ 絶縁層
１３０ 絶縁層
１４０ ゲート絶縁層
１４２ａ 電極層
１４２ｂ 電極層
１４４ 酸化物半導体層
１４５ 絶縁層
１４８ｂ 導電層
１５０ 絶縁層
１５２ 絶縁層
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１８５ 基板
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０２ａ ゲート絶縁膜
４０３ 酸化物半導体層
４０４ 導電膜
４０５ 導電層
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４０７ 絶縁層
４１１ 絶縁層
４１１ａ 絶縁膜
４１２ 絶縁層
４１２ａ 絶縁膜
４１４ 絶縁層
４１５ａ ソース配線層
４１５ｂ ドレイン配線層
４１６ 絶縁層
４２０ トランジスタ
４２２ トランジスタ
４２４ トランジスタ
４３６ 下地絶縁層
８０１ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ Ｘデコーダー
８０８ Ｙデコーダー
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ
３０００ 基板
３００１ トランジスタ
３００３ａ 電極層
３００３ｂ 電極層
３００３ｃ 電極層
３００４ 論理回路
３１００ａ 配線
３１００ｂ 配線
３１００ｃ 配線
３１００ｄ 配線
３１０６ 素子分離絶縁層
３１４０ａ 絶縁層
３１４０ｂ 絶縁層
３１４１ａ 絶縁層
３１４１ｂ 絶縁層
３１４２ａ 絶縁層
３１４２ｂ 絶縁層
３１７０ａ メモリセル
３１７０ｂ メモリセル
３１７１ａ トランジスタ
３１７１ｂ トランジスタ
３３０３ 電極層
３４００ メモリセルアレイ
３５０１ａ 電極層
３５０１ｂ 電極層
３５０１ｃ 電極層
３５０２ａ 電極層
３５０２ｂ 電極層
３５０２ｃ 電極層
３５０３ａ 電極層
３５０３ｂ 電極層
３５０５ 電極層

Claims (8)

1. 酸化物半導体層と、
   前記酸化物半導体層上のゲート絶縁層と、
   前記ゲート絶縁層を介して前記酸化物半導体層と重畳する領域を有するゲート電極層と、
   前記ゲート絶縁層の上面と接する領域及び前記ゲート電極層の側面と接する領域を有する第１の絶縁層と、
   前記第１の絶縁層を介して、前記ゲート電極層の側面に設けられた第２の絶縁層と、
   前記酸化物半導体層と電気的に接続されたソース電極層及びドレイン電極層と、を有し、
   前記第１の絶縁層は、前記ゲート絶縁層よりも酸素に対する透過性が低く、且つ、前記第１の絶縁層において、前記ゲート絶縁層の上面と接する領域の膜厚は、前記ゲート電極層の側面と接する領域の膜厚よりも大きい半導体装置。
2. 酸化物半導体層と、
   前記酸化物半導体層上のゲート絶縁層と、
   前記ゲート絶縁層を介して前記酸化物半導体層と重畳する領域を有するゲート電極層と、
   前記ゲート絶縁層の上面と接する領域及び前記ゲート電極層の側面と接する領域を有する第１の絶縁層と、
   前記第１の絶縁層を介して、前記ゲート電極層の側面に設けられた第２の絶縁層と、
   前記ゲート電極層上に接して設けられ、側面において前記第１の絶縁層と接する領域を有する第３の絶縁層と、
   前記酸化物半導体層と電気的に接続されたソース電極層及びドレイン電極層と、を有し、
   前記第１の絶縁層は、前記ゲート絶縁層よりも酸素に対する透過性が低く、且つ、前記第１の絶縁層において、前記ゲート絶縁層の上面と接する領域の膜厚は、前記ゲート電極層の側面と接する領域の膜厚よりも大きい半導体装置。
3. 請求項１又は２において、
   前記ソース電極層及び前記ドレイン電極層は、前記第１の絶縁層及び前記第２の絶縁層と接する領域を有する半導体装置。
4. 請求項１乃至３のいずれか一において、
   前記ゲート絶縁層の端部と、前記第１の絶縁層の端部とは、概略一致する半導体装置。
5. 請求項１乃至４のいずれか一において、
   前記第１の絶縁層の端部と、前記第２の絶縁層の端部とは、概略一致する半導体装置。
6. 請求項１乃至５のいずれか一において、
   前記酸化物半導体層において、前記ソース電極層又は前記ドレイン電極層と接する領域の膜厚は、前記ゲート絶縁層と接する領域の膜厚よりも小さい半導体装置。
7. 請求項１乃至６のいずれか一において、
   前記第１の絶縁層は、前記ゲート絶縁層よりも水素に対する透過性が低い半導体装置。
8. 請求項１乃至７のいずれか一において、
   前記第１の絶縁層として、酸化アルミニウム膜を含む半導体装置。