JP6083429B2 - Mute control circuit - Google Patents
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本発明は、音声信号等の入力信号を増幅するアンプのミュートを制御するミュート制御回路に関する。 The present invention relates to a mute control circuit for controlling mute of an amplifier that amplifies an input signal such as an audio signal.
音声信号等の入力信号を増幅するアンプは、電源がオンされたときや電源がオフされたときに、電源電圧の変動に起因してノイズを発生することがある。例えば、アンプにスピーカーが接続されている場合、発生したノイズがスピーカーから出力されると、ユーザーにとって不快な音が発生する。これを防止するため、アンプのミュートを制御するミュート制御回路が用いられている（例えば、特許文献１参照。）。 An amplifier that amplifies an input signal such as an audio signal may generate noise due to fluctuations in power supply voltage when the power is turned on or when the power is turned off. For example, when a speaker is connected to the amplifier, if the generated noise is output from the speaker, an unpleasant sound for the user is generated. In order to prevent this, a mute control circuit for controlling mute of an amplifier is used (for example, refer to Patent Document 1).
図４は、従来のミュート制御回路の回路構成を示す図である。ミュート制御回路１０１は、定電圧回路１０２、低電圧検出回路１０３、ミュート時間制御回路１０４、強制スタンバイ回路１０５、ヒステリシス回路１０６を備える。定電圧回路１０２は、電源Ｖ１０１に接続され、定電圧を生成する。定電圧回路１０２は、抵抗Ｒ１０９、ツェナーダイオードＤ１０１を有する。抵抗Ｒ１０９は、一端が、電源Ｖ１０１に接続されている。また、抵抗Ｒ１０９は、一端が、ツェナーダイオードＤ１０１のカソードに接続されている。ツェナーダイオードＤ１０１は、カソードが、抵抗Ｒ１０９の他端に接続されている。また、ツェナーダイオードＤ１０１は、アノードが、接地電位に接続されている。
FIG. 4 is a diagram showing a circuit configuration of a conventional mute control circuit. The
ミュート時間制御回路１０４は、アンプ３０１のミュート時間を制御する。ミュート時間制御回路１０４は、抵抗Ｒ１０４、コンデンサＣ１０１を有する。コンデンサＣ１０１は、一端が、抵抗Ｒ１０４を介して、定電圧回路１０２に接続されている。また、コンデンサＣ１０１は、他端が、接地電位に接続されている。従って、コンデンサＣ１０１は、定電圧回路１０２からの電圧によって充電される。また、コンデンサＣ１０１は、一端が、強制スタンバイ回路１０５とヒステリシス回路１０６とに接続されている。ミュート時間制御回路１０４は、抵抗Ｒ１０４とコンデンサＣ１０１とによって決まる時定数により、アンプ３０１のミュート時間を制御する。
The mute time control circuit 104 controls the mute time of the
強制スタンバイ回路１０５は、アンプ３０１を強制的にミュート状態とするための回路である。強制スタンバイ回路１０５は、バイポーラトランジスタＱ１０３、抵抗Ｒ１１４、Ｒ１１５を有する。バイポーラトランジスタＱ１０３は、ｎｐｎ型、すなわち、ベースの電圧が、エミッタの電圧に対して、所定電位以上（ハイレベル）でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ１０３は、ベースに、抵抗Ｒ１１４を介して、外部からの異常検出信号が供給される。ここでは、信号源Ｖ３５から、異常検出信号が供給されるものとする。また、バイポーラトランジスタＱ１０３は、コレクタが、コンデンサＣ１０１の一端に接続されている。また、バイポーラトランジスタＱ１０３は、エミッタが、接地電位に接続されている。
The forced
抵抗Ｒ１１５は、一端が、抵抗Ｒ１１４とバイポーラトランジスタＱ１０３のベースとの間に接続されている。また、抵抗Ｒ１１５は、他端が、接地電位に接続されている。信号源Ｖ３５は、異常検出信号を供給するために、出力電圧の電位をハイレベルとする。 One end of the resistor R115 is connected between the resistor R114 and the base of the bipolar transistor Q103. The other end of the resistor R115 is connected to the ground potential. The signal source V35 sets the potential of the output voltage to high level in order to supply the abnormality detection signal.
ヒステリシス回路６は、バイポーラトランジスタＱ１０１、Ｑ１０２、抵抗Ｒ１０１〜Ｒ１０３、Ｒ１０５〜Ｒ１０８を有する。バイポーラトランジスタＱ１０１は、ｎｐｎ型のバイポーラトランジスタである。バイポーラトランジスタＱ１０１は、ベースが、抵抗Ｒ１０１を介して、コンデンサＣ１０１の一端に接続されている。また、バイポーラトランジスタＱ１０１は、コレクタが、抵抗Ｒ１０５、ツェナーダイオードＤ１０２を介して、電源Ｖ１０１に接続されている。また、バイポーラトランジスタＱ１０１は、エミッタが、接地電位に接続されている。 The hysteresis circuit 6 includes bipolar transistors Q101 and Q102 and resistors R101 to R103, R105 to R108. The bipolar transistor Q101 is an npn type bipolar transistor. The base of the bipolar transistor Q101 is connected to one end of the capacitor C101 via the resistor R101. The bipolar transistor Q101 has a collector connected to the power supply V101 via a resistor R105 and a Zener diode D102. The bipolar transistor Q101 has an emitter connected to the ground potential.
バイポーラトランジスタＱ１０２は、ｐｎｐ型、すなわち、ベースの電圧が、エミッタの電圧に対して、所定電位以下（ローレベル）でオンの状態となるトランジスタである。バイポーラトランジスタＱ１０２は、ベースが、抵抗Ｒ１０６を介して、抵抗Ｒ１０５とツェナーダイオードＤ１０２のカソードとの間に接続されている。また、バイポーラトランジスタＱ１０２は、コレクタが、電源Ｖ１０１に接続されている。また、バイポーラトランジスタＱ１０２は、エミッタが、抵抗Ｒ１０７、Ｒ１０８を介して、接地電位に接続されている。 The bipolar transistor Q102 is a pnp type, that is, a transistor that is turned on when the base voltage is equal to or lower than a predetermined potential (low level) with respect to the emitter voltage. The base of the bipolar transistor Q102 is connected between the resistor R105 and the cathode of the Zener diode D102 via the resistor R106. The bipolar transistor Q102 has a collector connected to the power supply V101. The bipolar transistor Q102 has an emitter connected to the ground potential via resistors R107 and R108.
抵抗Ｒ１０１は、一端が、コンデンサＣ１０１の一端に接続されている。また、抵抗Ｒ１０１は、他端が、バイポーラトランジスタＱ１０１のベースに接続されている。抵抗Ｒ１０２は、一端が、抵抗Ｒ１０１の他端とバイポーラトランジスタＱ１０１のベースとの間に接続されている。また、抵抗Ｒ１０２は、他端が、接地電位に接続されている。抵抗Ｒ１０３は、一端が、抵抗Ｒ１０１の他端と抵抗Ｒ１０２の一端との間に接続されている。また、抵抗Ｒ１０３は、他端が、抵抗Ｒ１０７の他端と抵抗Ｒ１０８の一端との間に接続されている。抵抗Ｒ１０７と抵抗Ｒ１０８との間にアンプ３０１が接続され、ヒステリシス回路１０６（ミュート制御回路１０１）の出力は、抵抗Ｒ１０７と抵抗Ｒ１０８との間となっている。従って、ヒステリシス回路１０６（ミュート制御回路１０１）の出力電圧が、ミュート制御信号として、アンプ３０１に供給される。
One end of the resistor R101 is connected to one end of the capacitor C101. The other end of the resistor R101 is connected to the base of the bipolar transistor Q101. One end of the resistor R102 is connected between the other end of the resistor R101 and the base of the bipolar transistor Q101. The other end of the resistor R102 is connected to the ground potential. One end of the resistor R103 is connected between the other end of the resistor R101 and one end of the resistor R102. The other end of the resistor R103 is connected between the other end of the resistor R107 and one end of the resistor R108. The
ミュート制御回路１０１の動作について説明する。アンプ３０１は、ミュート制御信号の電位がローレベルでミュート状態、ミュート制御信号の電位がハイレベルでミュート解除状態である。信号源Ｖ３５が異常検出信号を供給するために、出力電圧の電位をハイレベルとすると、強制スタンバイ回路１０５において、バイポーラトランジスタＱ１０３は、ベースの電圧が、エミッタの電圧に対して、所定電位以上となり、オンの状態となる。バイポーラトランジスタＱ１０３がオンの状態となると、ミュート時間制御回路１０４において、コンデンサＣ１０１が放電し（コンデンサＣ１０１の電荷が引き抜かれ）、コンデンサＣ１０１の電位が下降する。コンデンサＣ１０１の電位が下降すると、ヒステリシス回路１０６において、バイポーラトランジスタＱ１０１は、ベースの電圧が、エミッタの電圧に対して、所定電位以上とならず、オフの状態となる。バイポーラトランジスタＱ１０１がオフの状態では、バイポーラトランジスタＱ１０２は、ベースの電圧が、エミッタの電圧に対して、所定電位以下とならず、オフの状態である。従って、ヒステリシス回路１０６の出力電圧、すなわち、ミュート制御信号の電位は、ローレベルとなる。
The operation of the
ミュート時間制御回路１０４において、コンデンサＣ１０１が放電した後、コンデンサＣ１０１が充電される（コンデンサＣ１０１に電荷が蓄積される）と、コンデンサＣ１０１の電位が上昇する。コンデンサＣ１０１の電位が所定電位まで上昇すると、ヒステリシス回路１０６において、バイポーラトランジスタＱ１０１は、ベースの電圧がエミッタの電圧に対して、所定電位以上となり、オンの状態となる。バイポーラトランジスタＱ１０１がオンの状態で、バイポーラトランジスタＱ１０２は、ベースの電圧が、エミッタの電圧に対して、所定電位以下となり、オンの状態となる。従って、ヒステリシス回路１０６の出力電圧、すなわち、ミュート制御信号の電位は、ハイレベルとなる。
In the mute time control circuit 104, after the capacitor C101 is discharged, when the capacitor C101 is charged (charge is accumulated in the capacitor C101), the potential of the capacitor C101 rises. When the potential of the capacitor C101 rises to a predetermined potential, in the
図５は、ミュート制御信号、コンデンサＣ１０１の電位の変化を示すグラフである。Ｖｍｕｔｅは、ミュート制御信号、Ｖｃは、コンデンサＣ１０１の電位を示している。図示するように、コンデンサＣ１０１の電位Ｖｃが下降した後、所定電位に上昇するまで、ミュート制御信号Ｖｍｕｔｅの電位は、ローレベルとなっている。このように、ミュート制御回路１０１は、コンデンサＣ１０１が放電した後、コンデンサＣ１０１が充電され、コンデンサＣ１０１の電位Ｖｃが所定電位まで上昇するまでの間、アンプ３０１をミュートさせている。
FIG. 5 is a graph showing changes in the mute control signal and the potential of the capacitor C101. Vmute represents a mute control signal, and Vc represents the potential of the capacitor C101. As shown in the figure, the potential of the mute control signal Vmute is at a low level until the potential Vc of the capacitor C101 decreases and then increases to a predetermined potential. In this manner, the
ミュート制御回路１０１は、電源Ｖ１０１の電圧が、電源Ｖ１０１の瞬断等により、所定の閾値未満となった場合も、アンプ３０１をミュートさせる。そのため、ミュート制御回路１０１は、低電圧検出回路１０３を備える。低電圧検出回路１０３は、ツェナーダイオードＤ１０２、バイポーラトランジスタＱ１０１、抵抗Ｒ１０５を有する。バイポーラトランジスタＱ１０１、抵抗Ｒ１０５は、ヒステリシス回路１０６を兼ねている。低電圧検出回路１０３の閾値Ｖｔｈは、ツェナーダイオードＤ１０２のツェナー電圧ＶｚｄとバイポーラトランジスタＱ１０２のベース−エミッタ間電圧Ｖｂｅ（＝０．６Ｖ）との和である（Ｖｔｈ＝Ｖｚｄ＋Ｖｂｅ）。
The
電源Ｖ１０１からの電圧が、所定の閾値未満である場合、低電圧検出回路１０３において、ツェナーダイオードＤ１０２は、オフの状態である。ツェナーダイオードＤ１０２がオフの状態では、ヒステリシス回路１０６において、バイポーラトランジスタＱ１０２は、ベースの電圧が、エミッタの電圧に対して、所定電位以下とならず、オフの状態となる。従って、ヒステリシス回路１０６の出力電圧（ミュート制御信号）の電位は、ローレベルとなる。このように、低電圧検出回路１０３は、電源Ｖ１０１からの電圧が、所定の閾値未満である場合、ヒステリシス回路１０６（バイポーラトランジスタＱ１０２）をオフの状態とする。これにより、ミュート制御回路１０１（ヒステリシス回路１０６）の出力電圧、すなわち、ミュート制御信号の電位は、ローレベルとなる。
When the voltage from the power supply V101 is less than the predetermined threshold value, the Zener diode D102 is in an off state in the low
従来のミュート制御回路１０１は、電源Ｖ１０１の瞬断等により、電源Ｖ１０１からの電圧が所定の閾値未満となると、低電圧検出回路１０３がヒステリシス回路１０６をオフの状態とすることにより、ミュート制御信号の電位をローレベルとし、アンプ３０１をミュートさせている。しかしながら、電源Ｖ１０１の瞬断後、すぐに電源Ｖ１０１の電圧が正常時に戻り、所定の閾値以上となると、ツェナーダイオードＤ１０２は、オンの状態となる。ツェナーダイオードＤ１０２がオンの状態となると、バイポーラトランジスタＱ１０２は、ベース電圧が、エミッタの電圧に対して、所定電位以下となり、オンの状態となる。従って、ヒステリシス回路１０６（ミュート制御回路１０１）の出力電圧、すなわち、ミュート制御信号の電位は、ハイレベルとなる。
In the conventional
上述のように、電源Ｖ１０１の瞬断後、すぐに電源Ｖ１０１の電圧が正常時に戻り、所定の閾値以上となると、ヒステリシス回路１０６（バイポーラトランジスタＱ１０２）がオンの状態となり、ミュート制御信号の電位がハイレベルとなる。アンプ３０１において、ミュート後、すぐに、ミュート解除状態となると、アンプ３０１がポップノイズを出す原因となる可能性がある。そこで、電源Ｖ１０１の電圧低下時には、バイポーラトランジスタＱ１０２のみでなく、ヒステリシス回路１０６全体を動作させ、電源Ｖ１０１の電圧が正常時に戻ってから一定時間経過後に、ミュート制御信号の電位をハイレベルとし、アンプ３０１のミュートを解除することが望ましい。
As described above, immediately after the power supply V101 is cut off, the voltage of the power supply V101 returns to the normal state, and when the voltage becomes equal to or higher than a predetermined threshold, the hysteresis circuit 106 (bipolar transistor Q102) is turned on, and the potential of the mute control signal is Become high level. If the
また、従来のミュート制御回路１０１をアンプ内部に搭載する場合、外部のマイクロコンピュータからアンプを制御する際に必要となる制御線として、（１）アンプのミュートを制御するための制御線、（２）アンプが異常状態であるか否かを監視するための制御線、の２本が必要となる。このため、すべての制御信号をアンプからマイクロコンピュータへ送る場合、アンプ、マイクロコンピュータそれぞれに、２ポート分の制御ポートが必要となる。制御ポート数の増加は、基板サイズ、コストの増加となる。
When the conventional
また、スピーカー用のアンプとヘッドホンアンプとが同一の装置に搭載される場合がある。この場合、ヘッドホンのヘッドホン端子が装置に接続されているときは、スピーカー用のアンプをミュート状態とする必要がある。また、ヘッドホン端子の接続が解除されると、スピーカーから音がすぐに出力されるよう、上記のように一定時間経過させることなく、スピーカー用のアンプのミュートを解除することが望ましい。 In some cases, the speaker amplifier and the headphone amplifier are mounted on the same device. In this case, when the headphone terminal of the headphone is connected to the apparatus, it is necessary to mute the speaker amplifier. Moreover, it is desirable to cancel the mute of the speaker amplifier without allowing a certain period of time to pass, as described above, so that the sound is immediately output from the speaker when the connection of the headphone terminal is released.
スピーカー用のアンプとヘッドホンアンプとが同一の装置に搭載され、且つ、従来のミュート制御回路１０１をアンプ内部に搭載する場合、外部のマイクロコンピュータからアンプを制御する際に必要となる制御線として、（１）アンプのミュートを制御するための制御線、（２）ヘッドホン端子接続／接続解除のときにアンプのミュートを制御するための制御線、（３）アンプが異常状態であるか否かを監視するための制御線、の３本が必要となる。このため、すべての制御信号をアンプからマイクロコンピュータへ送る場合、アンプ、マイクロコンピュータそれぞれに、３ポート分の制御ポートが必要となる。制御ポート数の増加は、基板サイズ、コストの増加となる。
When the speaker amplifier and the headphone amplifier are mounted on the same device and the conventional
本発明の目的は、アンプを制御するマイクロコンピュータと、アンプと、に必要な制御ポート数を削減することである。 An object of the present invention is to reduce the number of control ports required for a microcomputer for controlling an amplifier and the amplifier.
第１の発明のミュート制御回路は、電源に接続され、定電圧を生成する定電圧回路と、前記定電圧回路からの電圧によって充電される充電素子を有し、アンプのミュート時間を制御するミュート時間制御回路と、前記充電素子の一端に接続され、前記充電素子の電位が所定の第１電位以上でオンの状態となり、ミュート制御信号を供給するために、出力電圧の電位をハイレベルとし、且つ、前記充電素子の電位が前記第１電位よりも低い所定の第２電位以下でオフの状態となり、前記ミュート制御信号を供給するために、出力電圧の電位をローレベルとするヒステリシス回路と、カソードが前記電源に接続された第１ツェナーダイオードを有し、前記電源からの電圧が所定の第１閾値未満である場合に、低電圧検出信号を供給する低電圧検出回路と、前記低電圧検出回路により前記低電圧検出信号が供給された場合、又は、外部から異常検出信号が供給された場合に、前記充電素子を放電させる強制スタンバイ回路と、前記ヒステリシス回路と前記アンプとを接続する第１制御線と、マイクロコンピュータと前記低電圧検出回路とを接続する第２制御線と、前記第１制御線と前記第２制御線とを接続する第３制御線と、前記第２制御線に設けられ、カソードが前記第１ツェナーダイオードのカソードに接続され、アノードが前記マイクロコンピュータに接続された第２ツェナーダイオードと、を備えることを特徴とする。 A mute control circuit according to a first aspect of the present invention includes a constant voltage circuit that is connected to a power source and generates a constant voltage, and a charging element that is charged by a voltage from the constant voltage circuit, and controls a mute time of an amplifier. The time control circuit is connected to one end of the charging element, and is turned on when the potential of the charging element is equal to or higher than a predetermined first potential. In order to supply a mute control signal, the potential of the output voltage is set to a high level, And a hysteresis circuit that sets the potential of the output voltage to a low level in order to supply the mute control signal in an off state when the potential of the charging element is equal to or lower than a predetermined second potential lower than the first potential; Low voltage detection for supplying a low voltage detection signal when the cathode has a first Zener diode connected to the power supply and the voltage from the power supply is less than a predetermined first threshold A forced standby circuit that discharges the charging element when the low voltage detection signal is supplied by the low voltage detection circuit, or when an abnormality detection signal is supplied from the outside, the hysteresis circuit, A first control line connecting the amplifier, a second control line connecting the microcomputer and the low voltage detection circuit, a third control line connecting the first control line and the second control line, And a second Zener diode provided on the second control line, having a cathode connected to the cathode of the first Zener diode and an anode connected to the microcomputer.
本発明では、第２ツェナーダイオードが、マイクロコンピュータと低電圧検出回路とを接続する第２制御線に設けられている。また、第２ツェナーダイオードは、カソードが第１ツェナーダイオードのカソードに接続され、アノードがマイクロコンピュータに接続されている。このため、マイクロコンピュータが第２制御線に接続された制御ポートの電位をローレベルとすると、第２ツェナーダイオードの電圧は、第２ツェナーダイオードのツェナー電圧に固定される。ここで、例えば、所定の第１閾値が第１ツェナーダイオードのツェナー電圧とバイポーラトランジスタのベース−エミッタ間電圧との和である場合、第１ツェナーダイオードとツェナー電圧が同じ第２ツェナーダイオードを用いることにより、低電圧検出回路に、所定の第１閾値（第１ツェナーダイオードのツェナー電圧＋バイポーラトランジスタのベース−エミッタ間電圧）未満の電圧（第２ツェナーダイオードのツェナー電圧）が供給される。従って、低電圧検出回路は、マイクロコンピュータが第２制御線に接続された制御ポートの電位をローレベルとした場合も、低電圧検出信号を供給する。 In the present invention, the second Zener diode is provided on the second control line connecting the microcomputer and the low voltage detection circuit. The second Zener diode has a cathode connected to the cathode of the first Zener diode and an anode connected to the microcomputer. For this reason, when the microcomputer sets the potential of the control port connected to the second control line to a low level, the voltage of the second Zener diode is fixed to the Zener voltage of the second Zener diode. Here, for example, when the predetermined first threshold is the sum of the Zener voltage of the first Zener diode and the base-emitter voltage of the bipolar transistor, the second Zener diode having the same Zener voltage as the first Zener diode is used. Thus, a voltage (the Zener voltage of the second Zener diode) lower than a predetermined first threshold (the Zener voltage of the first Zener diode + the base-emitter voltage of the bipolar transistor) is supplied to the low voltage detection circuit. Therefore, the low voltage detection circuit supplies a low voltage detection signal even when the microcomputer sets the potential of the control port connected to the second control line to a low level.
低電圧検出回路により低電圧検出信号が供給された場合、強制スタンバイ回路は、ミュート時間制御回路の充電素子を放電させる。充電素子が放電し、充電素子の電位が、第２電位以下に下降すると、ヒステリシス回路は、オフの状態となり、ミュート制御信号を供給するために、出力電圧の電位をローレベルとする。アンプは、ミュート制御回路（ヒステリシス回路）の出力電圧、すなわち、ミュート制御信号の電位がローレベルである場合に、ミュート状態となる。このようにして、マイクロコンピュータは、ミュート制御回路により、アンプをミュート状態とすることができる。 When the low voltage detection signal is supplied from the low voltage detection circuit, the forced standby circuit discharges the charging element of the mute time control circuit. When the charging element is discharged and the potential of the charging element falls below the second potential, the hysteresis circuit is turned off, and the output voltage is set to a low level in order to supply the mute control signal. The amplifier enters a mute state when the output voltage of the mute control circuit (hysteresis circuit), that is, the potential of the mute control signal is at a low level. Thus, the microcomputer can mute the amplifier by the mute control circuit.
ミュート制御回路（ヒステリシス回路）とマイクロコンピュータとは、第１制御線、第２制御線、第３制御線により、接続されている。従って、ミュート制御信号は、第１制御線、第３制御線、第２制御線を介して、マイクロコンピュータの制御ポートに供給される。このため、マイクロコンピュータは、ミュート制御信号の電位がハイレベルである場合、アンプが正常状態（ミュート解除状態）と判断することができる。また、マイクロコンピュータは、ミュート制御信号の電位がローレベルである場合、アンプが異常状態（ミュート状態）と判断することができる。 The mute control circuit (hysteresis circuit) and the microcomputer are connected by a first control line, a second control line, and a third control line. Accordingly, the mute control signal is supplied to the control port of the microcomputer via the first control line, the third control line, and the second control line. For this reason, the microcomputer can determine that the amplifier is in a normal state (mute release state) when the potential of the mute control signal is at a high level. Further, the microcomputer can determine that the amplifier is in an abnormal state (mute state) when the potential of the mute control signal is at a low level.
上述のように、マイクロコンピュータは、第２制御線に接続された制御ポートの電位をローレベルとすることにより、アンプをミュート状態とすることができる。また、マイクロコンピュータは、第２制御線に接続された制御ポートに供給されるミュート制御信号により、アンプの正常状態（ミュート解除状態）、異常状態（ミュート状態）を判断することができる。従って、従来、アンプのミュート制御、アンプの監視のために２ポート必要であった制御ポート数が、１ポートに削減されている。 As described above, the microcomputer can mute the amplifier by setting the potential of the control port connected to the second control line to a low level. The microcomputer can determine the normal state (mute release state) and abnormal state (mute state) of the amplifier based on the mute control signal supplied to the control port connected to the second control line. Therefore, the number of control ports, which conventionally required two ports for amplifier mute control and amplifier monitoring, has been reduced to one port.
アンプにおいても、マイクロコンピュータが直接ミュートを制御するための制御ポートは不要となり、ミュート制御回路がミュートを制御するための制御ポートのみあればよいため、従来、２ポート必要であった制御ポート数が、１ポートに削減されている。 Also in the amplifier, since there is no need for a control port for the microcomputer to directly control the mute, and only a control port for the mute control circuit to control the mute is required, the number of control ports that conventionally required two ports can be reduced. 1 port.
このように、本発明によれば、アンプを制御するマイクロコンピュータと、アンプと、に必要な制御ポート数を削減することができる。 Thus, according to the present invention, it is possible to reduce the number of control ports required for the microcomputer that controls the amplifier and the amplifier.
また、本発明では、電源の電圧が、電源の瞬断等により、所定の第１閾値未満となった場合に、ヒステリシス回路を動作させて、充電素子の電位が所定の第２電位以上となるまで、ミュート制御信号の電位をローレベルとしている。従って、アンプは、ミュート後、すぐに、ミュート解除状態とならないため、ポップノイズの発生が防止される。 Further, in the present invention, when the voltage of the power supply becomes less than the predetermined first threshold due to a momentary power interruption or the like, the hysteresis circuit is operated so that the potential of the charging element becomes equal to or higher than the predetermined second potential. Until then, the potential of the mute control signal is kept at a low level. Therefore, since the amplifier does not enter the mute release state immediately after muting, the occurrence of pop noise is prevented.
第２の発明のミュート制御回路は、第１の発明のミュート制御回路において、前記第２制御線と前記第３制御線とに接続され、前記アンプがミュート状態となる所定の第２閾値よりも電位が低く、且つ、前記第１閾値から前記第１ツェナーダイオードのツェナー電圧を引いた値よりも電位が高い電圧源と、一方の端子が前記電圧源に接続され、他方の端子が接地電位に接続され、入力端子が前記マイクロコンピュータに接続されたスイッチ素子と、をさらに備えることを特徴とする。 A mute control circuit according to a second aspect of the present invention is the mute control circuit according to the first aspect of the present invention, wherein the mute control circuit is connected to the second control line and the third control line, and is above a predetermined second threshold value at which the amplifier is muted. A voltage source having a low potential and a potential higher than a value obtained by subtracting the Zener voltage of the first Zener diode from the first threshold, one terminal connected to the voltage source, and the other terminal to the ground potential And a switching element having an input terminal connected to the microcomputer.
本発明では、電圧源は、第２制御線と第３制御線とに接続されている。また、電圧源は、アンプがミュート状態となる所定の第２閾値よりも電位が低く、且つ、第１閾値から第１ツェナーダイオードのツェナー電圧を引いた値よりも電位が高い。スイッチ素子がオンの状態となると、第２制御線を介して、第２ツェナーダイオードに接続されている電圧源の電位は、第１閾値から第１ツェナーダイオードのツェナー電圧を引いた値よりも高い。従って、第２ツェナーダイオードは、オンの状態とならいため、低電圧検出回路は、低電圧検出信号を供給しない。また、電圧源は、第３制御線を介して、第１制御線に接続されているため、ミュート制御回路の出力電圧は、電圧源の電位となる。電圧源の電位は、第２閾値よりも低い。従って、ミュート制御回路の出力電圧、すなわち、ミュート制御信号は、第２閾値よりも低いため、アンプは、ミュート状態となる。 In the present invention, the voltage source is connected to the second control line and the third control line. Further, the voltage source has a potential lower than a predetermined second threshold value at which the amplifier is muted, and has a potential higher than a value obtained by subtracting the Zener voltage of the first Zener diode from the first threshold value. When the switch element is turned on, the potential of the voltage source connected to the second Zener diode via the second control line is higher than the value obtained by subtracting the Zener voltage of the first Zener diode from the first threshold value. . Accordingly, since the second Zener diode is not turned on, the low voltage detection circuit does not supply a low voltage detection signal. Further, since the voltage source is connected to the first control line via the third control line, the output voltage of the mute control circuit becomes the potential of the voltage source. The potential of the voltage source is lower than the second threshold value. Accordingly, since the output voltage of the mute control circuit, that is, the mute control signal is lower than the second threshold value, the amplifier enters the mute state.
スイッチ素子がオフの状態となると、ミュート制御回路の出力電圧は、電源の電圧を、ヒステリシス回路を構成する抵抗で分圧した値となる。このときのミュート制御回路の出力電圧、すなわち、ミュート制御信号を第２閾値よりも高く設定すれば、スイッチ素子がオフの状態となると、アンプは、ミュート解除状態となる。このように、スイッチ素子がオフの状態となると、一定時間経過させることなく（ミュート時間なしに）、アンプは、すぐにミュート解除状態となる。 When the switch element is turned off, the output voltage of the mute control circuit is a value obtained by dividing the voltage of the power supply by the resistor constituting the hysteresis circuit. If the output voltage of the mute control circuit at this time, that is, the mute control signal is set to be higher than the second threshold value, the amplifier enters the mute release state when the switch element is turned off. In this way, when the switch element is turned off, the amplifier is immediately released from the mute state without allowing a fixed time to elapse (without the mute time).
従って、マイクロコンピュータは、ヘッドホン端子が接続、又は、接続解除されたときに、スイッチ素子のオン、オフを制御することによって、アンプをミュート状態、ミュート解除状態とすることできる。 Therefore, when the headphone terminal is connected or disconnected, the microcomputer can set the amplifier to the mute state or the mute release state by controlling on / off of the switch element.
ここで、マイクロコンピュータには、第２制御線とスイッチ素子の入力端子とが接続されている。従って、従来、スピーカー用のアンプとヘッドホンアンプとが同一の装置に搭載され、且つ、ミュート制御回路をアンプ内部に搭載する場合、３ポート必要であった制御ポート数が、２ポートに削減されている。また、アンプには、第１制御線が接続されている。従って、従来、３ポート必要であった制御ポート数が、１ポートに削減されている。 Here, the second control line and the input terminal of the switch element are connected to the microcomputer. Therefore, conventionally, when the speaker amplifier and the headphone amplifier are mounted on the same device, and the mute control circuit is mounted inside the amplifier, the number of control ports that required three ports is reduced to two ports. Yes. A first control line is connected to the amplifier. Therefore, the number of control ports that conventionally required three ports is reduced to one port.
第３の発明のミュート制御回路は、第１又は第２の発明のミュート制御回路において、前記低電圧検出回路は、一端が、前記電源に接続され、他端が、前記第１ツェナーダイオードのカソードに接続された第１抵抗と、ベースが、前記第１ツェナーダイオードのアノードに接続され、コレクタが、第２抵抗を介して、前記電源に接続され、エミッタが接地電位に接続されたｎｐｎ型の第１バイポーラトランジスタと、前記第２抵抗と、を有し、出力が、前記第２抵抗と前記第１バイポーラトランジスタのコレクタとの間であり、前記第２ツェナーダイオードは、カソードが、前記第１抵抗を介して、前記電源に接続されていることを特徴とする。 A mute control circuit according to a third aspect of the present invention is the mute control circuit according to the first or second aspect of the present invention, wherein the low voltage detection circuit has one end connected to the power source and the other end connected to the cathode of the first Zener diode. A first resistor connected to the base, a base connected to the anode of the first Zener diode, a collector connected to the power source via a second resistor, and an emitter connected to the ground potential. A first bipolar transistor; and a second resistor, wherein the output is between the second resistor and the collector of the first bipolar transistor, the second Zener diode has a cathode, the first resistor It is connected to the power source through a resistor.
本発明では、低電圧検出回路において、第１バイポーラトランジスタは、ベースが、第１抵抗、第１ツェナーダイオードを介して、電源に接続されている。また、第１バイポーラトランジスタは、コレクタが、第２抵抗を介して、電源に接続されている。また、第１バイポーラトランジスタは、エミッタが、接地電位に接続されている。従って、電源からの電圧が、第１ツェナーダイオードのツェナー電圧と第１バイポーラトランジスタのベース−エミッタ間電圧との和とによって決まる第１閾値未満である場合、第１ツェナーダイオードは、オフの状態である。第１ツェナーダイオードがオフの状態では、第１バイポーラトランジスタは、ベースの電圧が、エミッタの電圧に対して、所定電位以上とならず、オフの状態である。低電圧検出回路の出力は、第２抵抗と第１バイポーラトランジスタのコレクタとの間であるため、第１バイポーラトランジスタがオフの状態であると、低電圧検出回路の出力電圧の電位は、ハイレベルとなる。このように、低電圧検出回路は、電源からの電圧が所定の第１閾値未満である場合に、低電圧検出信号を供給するために、出力電圧の電位をハイレベルとする。 In the present invention, in the low voltage detection circuit, the base of the first bipolar transistor is connected to the power supply via the first resistor and the first Zener diode. The collector of the first bipolar transistor is connected to the power source via the second resistor. The first bipolar transistor has an emitter connected to the ground potential. Therefore, when the voltage from the power source is less than the first threshold value determined by the sum of the Zener voltage of the first Zener diode and the base-emitter voltage of the first bipolar transistor, the first Zener diode is in the off state. is there. When the first Zener diode is off, the base voltage of the first bipolar transistor is not higher than a predetermined potential with respect to the emitter voltage, and is off. Since the output of the low voltage detection circuit is between the second resistor and the collector of the first bipolar transistor, the potential of the output voltage of the low voltage detection circuit is high when the first bipolar transistor is off. It becomes. As described above, the low voltage detection circuit sets the potential of the output voltage to the high level in order to supply the low voltage detection signal when the voltage from the power source is less than the predetermined first threshold value.
第４の発明のミュート制御回路は、第１〜第３の発明のいずれかのミュート制御回路において、前記強制スタンバイ回路は、ベースに、前記低電圧検出信号及び前記異常検出信号が供給され、コレクタが、第３抵抗を介して、前記定電圧回路に接続され、エミッタが、接地電位に接続された、ｎｐｎ型の第２バイポーラトランジスタと、ベースが、前記第３抵抗と前記第２バイポーラトランジスタのコレクタとの間に接続され、コレクタが、前記充電素子の一端に接続され、エミッタが、接地電位に接続された、ｐｎｐ型の第３バイポーラトランジスタと、前記第３抵抗と、を有することを特徴とする。 A mute control circuit according to a fourth invention is the mute control circuit according to any one of the first to third inventions, wherein the forced standby circuit is supplied with the low voltage detection signal and the abnormality detection signal at a base, and a collector Is connected to the constant voltage circuit via a third resistor, an emitter is connected to the ground potential, an npn-type second bipolar transistor, and a base is the third resistor and the second bipolar transistor. A pnp-type third bipolar transistor having a collector connected to one end of the charging element and an emitter connected to a ground potential; and the third resistor. And
本発明では、強制スタンバイ回路において、第２バイポーラトランジスタは、ベースに、低電圧検出信号及び異常検出信号が供給される。また、第２バイポーラトランジスタは、コレクタが、第３抵抗を介して、定電圧回路に接続されている。また、第２バイポーラトランジスタは、エミッタが、接地電位に接続されている。また、第３バイポーラトランジスタは、ベースが、第３抵抗と第２バイポーラトランジスタのコレクタとの間に接続されている。また、第３バイポーラトランジスタは、コレクタが、充電素子の一端に接続されている。また、第３バイポーラトランジスタは、エミッタが、接地電位に接続されている。 In the present invention, in the forced standby circuit, the low voltage detection signal and the abnormality detection signal are supplied to the base of the second bipolar transistor. The collector of the second bipolar transistor is connected to the constant voltage circuit via the third resistor. The second bipolar transistor has an emitter connected to the ground potential. The base of the third bipolar transistor is connected between the third resistor and the collector of the second bipolar transistor. The collector of the third bipolar transistor is connected to one end of the charging element. The emitter of the third bipolar transistor is connected to the ground potential.
従って、第２バイポーラトランジスタは、ベースに、低電圧検出信号及び異常検出信号として、電位がハイレベルの電圧が供給されることにより、ベースの電圧が、エミッタの電圧に対して、所定電位以上となり、オンの状態となる。第２バイポーラトランジスタがオンの状態で、第３バイポーラトランジスタは、ベースの電圧が、エミッタの電圧に対して、所定電位以下となり、オンの状態となる。充電素子の一端に接続された第３バイポーラトランジスタがオンの状態となることにより、充電素子は、放電する。このようにして、強制スタンバイ回路は、低電圧検出回路により低電圧検出信号が供給された場合、又は、外部から異常検出信号が出力された場合に、充電素子を放電させる。 Therefore, in the second bipolar transistor, a voltage having a high potential is supplied to the base as a low voltage detection signal and an abnormality detection signal, so that the base voltage becomes equal to or higher than a predetermined potential with respect to the emitter voltage. , Will be on. With the second bipolar transistor turned on, the base voltage of the third bipolar transistor becomes lower than a predetermined potential with respect to the emitter voltage, and the third bipolar transistor is turned on. When the third bipolar transistor connected to one end of the charging element is turned on, the charging element is discharged. In this manner, the forced standby circuit discharges the charging element when a low voltage detection signal is supplied from the low voltage detection circuit or when an abnormality detection signal is output from the outside.
第５の発明のミュート制御回路は、第１〜第４の発明のいずれかのミュート制御回路において、前記ヒステリシス回路は、ベースが、第４抵抗を介して、前記充電素子の一端に接続され、コレクタが、第５抵抗を介して、前記電源に接続され、エミッタが、接地電位に接続された、ｎｐｎ型の第４バイポーラトランジスタと、ベースが、第６抵抗を介して、前記第５抵抗と前記第４バイポーラトランジスタのコレクタとの間に接続され、コレクタが、前記電源に接続され、エミッタが、第７抵抗及び第８抵抗を介して、接地電位に接続された、ｐｎｐ型の第５バイポーラトランジスタと、一端が、前記第４抵抗と前記第４バイポーラトランジスタのベースとの間に接続され、他端が、接地電位に接続された第９抵抗と、一端が、前記第４抵抗と前記第９抵抗との間に接続され、他端が、前記第７抵抗と前記第８抵抗との間に接続された第１０抵抗と、前記第４抵抗と、前記第５抵抗と、前記第６抵抗と、前記第７抵抗と、前記第８抵抗と、を有し、出力が、前記第７抵抗と前記第８抵抗との間であることを特徴とする。 A mute control circuit according to a fifth invention is the mute control circuit according to any one of the first to fourth inventions, wherein the hysteresis circuit has a base connected to one end of the charging element via a fourth resistor, A collector is connected to the power supply via a fifth resistor, an emitter is connected to the ground potential, and an npn-type fourth bipolar transistor, and a base is connected to the fifth resistor via a sixth resistor. A pnp-type fifth bipolar transistor connected between the collector of the fourth bipolar transistor, a collector connected to the power supply, and an emitter connected to a ground potential via a seventh resistor and an eighth resistor; The transistor has one end connected between the fourth resistor and the base of the fourth bipolar transistor, the other end connected to a ground potential, and one end connected to the fourth resistor. A tenth resistor connected between the ninth resistor and the other end connected between the seventh resistor and the eighth resistor; the fourth resistor; the fifth resistor; 6 resistors, the seventh resistor, and the eighth resistor, and the output is between the seventh resistor and the eighth resistor.
本発明では、ヒステリシス回路において、第４バイポーラトランジスタは、ベースが、第４抵抗を介して、充電素子の一端に接続されている。また、第４バイポーラトランジスタは、コレクタが、第５抵抗を介して、電源に接続されている。また、第４バイポーラトランジスタは、エミッタが、接地電位に接続されている。また、第５バイポーラトランジスタは、ベースが、第６抵抗を介して、第５抵抗と第４バイポーラトランジスタのコレクタとの間に接続されている。また、第５バイポーラトランジスタは、コレクタが、電源に接続されている。また、第５バイポーラトランジスタは、エミッタが、第７抵抗及び第８抵抗を介して、接地電位に接続されている。 In the present invention, in the hysteresis circuit, the base of the fourth bipolar transistor is connected to one end of the charging element via the fourth resistor. The collector of the fourth bipolar transistor is connected to the power supply via the fifth resistor. The fourth bipolar transistor has an emitter connected to the ground potential. The base of the fifth bipolar transistor is connected between the fifth resistor and the collector of the fourth bipolar transistor via the sixth resistor. The fifth bipolar transistor has a collector connected to the power supply. The fifth bipolar transistor has an emitter connected to the ground potential via a seventh resistor and an eighth resistor.
従って、充電素子の電位が第２電位以下となると、ヒステリシス回路において、第４バイポーラトランジスタは、ベースの電圧が、エミッタの電圧に対して、所定電位以上とならず、オフの状態である。第４バイポーラトランジスタがオフの状態では、第５バイポーラトランジスタは、ベースの電圧が、エミッタの電圧に対して、所定電位以下とならず、オフの状態である。ヒステリシス回路の出力は、第７抵抗と第８抵抗の間であるため、第５バイポーラトランジスタがオフの状態で、ヒステリシス回路の出力電圧の電位（ミュート制御信号）は、ローレベルとなる。 Accordingly, when the potential of the charging element becomes equal to or lower than the second potential, the base voltage of the fourth bipolar transistor in the hysteresis circuit is not higher than the predetermined potential with respect to the voltage of the emitter, and is in an off state. When the fourth bipolar transistor is off, the base voltage of the fifth bipolar transistor is not lower than a predetermined potential with respect to the emitter voltage, and is off. Since the output of the hysteresis circuit is between the seventh resistor and the eighth resistor, the potential (mute control signal) of the output voltage of the hysteresis circuit is at a low level when the fifth bipolar transistor is off.
また、充電素子の電位が第１電位以上となると、ヒステリシス回路において、第４バイポーラトランジスタは、ベースの電圧が、エミッタの電圧に対して、所定電位以上となり、オンの状態となる。第４バイポーラトランジスタがオンの状態となると、第５バイポーラトランジスタは、ベースの電圧が、エミッタの電圧に対して、所定電位以下となり、オンの状態となる。ヒステリシス回路の出力は、第７抵抗と第８抵抗との間であるため、第５バイポーラトランジスタがオンの状態で、ヒステリシス回路の出力電圧の電位（ミュート制御信号）は、ハイレベルとなる。 In addition, when the potential of the charging element becomes equal to or higher than the first potential, the base voltage of the fourth bipolar transistor becomes higher than the predetermined potential with respect to the voltage of the emitter in the hysteresis circuit. When the fourth bipolar transistor is turned on, the base voltage of the fifth bipolar transistor becomes lower than a predetermined potential with respect to the emitter voltage, and the fifth bipolar transistor is turned on. Since the output of the hysteresis circuit is between the seventh resistor and the eighth resistor, the potential of the output voltage (mute control signal) of the hysteresis circuit becomes high level when the fifth bipolar transistor is on.
このようにして、ヒステリシス回路は、ミュート制御信号を供給するために、出力電圧の電位をハイレベルとし、また、出力電圧の電位をローレベルとする。なお、第１電位、及び、第２電位は、第４抵抗、第９抵抗、第１０抵抗、第４バイポーラトランジスタのベース−エミッタ間電圧によって決まる。 In this way, the hysteresis circuit sets the potential of the output voltage to the high level and the potential of the output voltage to the low level in order to supply the mute control signal. The first potential and the second potential are determined by the fourth resistor, the ninth resistor, the tenth resistor, and the base-emitter voltage of the fourth bipolar transistor.
第６の発明のミュート制御回路は、第１〜第５の発明のいずれかのミュート制御回路において、前記ミュート時間制御回路は、前記定電圧回路と前記充電素子との間に接続された第１１抵抗をさらに有し、前記充電素子は、一端が、前記第１１抵抗と前記強制スタンバイ回路と前記ヒステリシス回路とに接続され、他端が、接地電位に接続されたコンデンサであることを特徴とする。 A mute control circuit according to a sixth aspect of the present invention is the mute control circuit according to any one of the first to fifth aspects, wherein the mute time control circuit is connected between the constant voltage circuit and the charging element. The charging element further includes a capacitor having one end connected to the eleventh resistor, the forced standby circuit, and the hysteresis circuit and the other end connected to a ground potential. .
本発明では、第１１抵抗とコンデンサとによって決まる時定数により、コンデンサが放電してからコンデンサが第１電位以上となるまでの時間、すなわち、ミュート制御信号の電位がローレベルとなってから、ハイレベルとなるまでの時間（アンプのミュート時間）を制御することができる。 In the present invention, due to the time constant determined by the eleventh resistor and the capacitor, the time from when the capacitor is discharged until the capacitor becomes equal to or higher than the first potential, that is, after the potential of the mute control signal becomes low level, The time until the level is reached (the mute time of the amplifier) can be controlled.
第７の発明のミュート制御回路は、第１〜第６の発明のいずれかのミュート制御回路において、前記定電圧回路は、一端が、前記電源に接続され、他端が、第３ツェナーダイオードのカソードに接続された、第１２抵抗と、カソードが、前記第１２抵抗の他端に接続され、アノードが、接地電位に接続された、前記第３ツェナーダイオードと、を有すること特徴とする。 A mute control circuit according to a seventh invention is the mute control circuit according to any one of the first to sixth inventions, wherein the constant voltage circuit has one end connected to the power source and the other end connected to a third Zener diode. A twelfth resistor connected to the cathode, and a third Zener diode having a cathode connected to the other end of the twelfth resistor and an anode connected to a ground potential.
第８の発明のミュート制御回路は、第２の発明のミュート制御回路において、前記電圧源は、直列に接続された２つのダイオードで構成され、前記スイッチ素子は、ｎｐｎ型の第１バイポーラトランジスタであり、前記一方の端子がコレクタであり、前記他方の端子がエミッタであり、前記入力端子がベースであることを特徴とする。 The mute control circuit according to an eighth aspect of the present invention is the mute control circuit according to the second aspect of the present invention, wherein the voltage source is composed of two diodes connected in series, and the switch element is an npn type first bipolar transistor. The one terminal is a collector, the other terminal is an emitter, and the input terminal is a base.
本発明によれば、アンプを制御するマイクロコンピュータと、アンプと、に必要な制御ポート数を削減することができる。 According to the present invention, it is possible to reduce the number of control ports required for the microcomputer that controls the amplifier and the amplifier.
（第１実施形態に係るミュート制御回路１）
以下、本発明の第１実施形態について説明する。図１は、第１実施形態に係るミュート制御回路の回路構成を示す図である。ミュート制御回路１は、アンプ２０１のミュートを制御する。ミュート制御回路１は、定電圧回路２、低電圧検出回路３、ミュート時間制御回路４、強制スタンバイ回路５、ヒステリシス回路６、制御線７〜９、ツェナーダイオードＤ１２を備える。
(
The first embodiment of the present invention will be described below. FIG. 1 is a diagram illustrating a circuit configuration of a mute control circuit according to the first embodiment. The
（定電圧回路２）
定電圧回路２は、電源Ｖ１に接続され、定電圧を生成する。定電圧回路２は、抵抗Ｒ３、ツェナーダイオードＤ３を有する。抵抗Ｒ３（第１２抵抗）は、一端が、電源Ｖ１に接続されている。また、抵抗Ｒ３は、他端が、ツェナーダイオードＤ３のカソードに接続されている。ツェナーダイオードＤ３（第３ツェナーダイオード）は、カソードが、抵抗Ｒ３の他端に接続されている。また、ツェナーダイオードＤ３は、アノードが、接地電位に接続されている。
(Constant voltage circuit 2)
The
（低電圧検出回路３）
低電圧検出回路３は、電源Ｖ１からの電圧が所定の第１閾値未満である場合に、低電圧検出信号を供給する。低電圧検出回路３は、抵抗Ｒ１、Ｒ２、ツェナーダイオードＤ２、バイポーラトランジスタＱ１を有する。抵抗Ｒ１（第１抵抗）は、一端が、電源Ｖ１に接続されている。また、抵抗Ｒ１は、他端が、ツェナーダイオードＤ２のカソードに接続されている。ツェナーダイオードＤ２（第１ツェナーダイオード）は、カソードが、抵抗Ｒ１の他端に接続されている。また、ツェナーダイオードＤ２は、アノードが、バイポーラトランジスタＱ１のベースに接続されている。
(Low voltage detection circuit 3)
The low
バイポーラトランジスタＱ１（第１バイポーラトランジスタ）は、ｎｐｎ型、すなわち、ベースの電圧が、エミッタの電圧に対して、所定電位以上（ハイレベル）でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ１は、ベースが、ツェナーダイオードＤ２のアノードに接続されている。また、バイポーラトランジスタＱ１は、コレクタが、抵抗Ｒ２（第２抵抗）を介して、電源Ｖ１に接続されている。また、バイポーラトランジスタＱ１は、エミッタが、接地電位に接続されている。 The bipolar transistor Q1 (first bipolar transistor) is an npn type, that is, a bipolar transistor that is turned on when the base voltage is higher than a predetermined potential (high level) with respect to the emitter voltage. The base of the bipolar transistor Q1 is connected to the anode of the Zener diode D2. The bipolar transistor Q1 has a collector connected to the power supply V1 via a resistor R2 (second resistor). The bipolar transistor Q1 has an emitter connected to the ground potential.
低電圧検出回路３が、低電圧検出信号を供給するか否かを決定する第１閾値Ｖｔｈ１は、ツェナーダイオードＤ２のツェナー電圧Ｖｚｄと、バイポーラトランジスタＱ１のベース−エミッタ間電圧Ｖｂｅ（＝０．６Ｖ）と、の和である（Ｖｔｈ１＝Ｖｚｄ＋Ｖｂｅ）。電源Ｖ１からの電圧が第１閾値Ｖｔｈ１以上である場合は、ツェナーダイオードＤ２がオンの状態となる。ツェナーダイオードＤ２がオンの状態で、バイポーラトランジスタＱ１は、ベースの電圧が、エミッタの電圧に対して、所定電位以上となり、オンの状態となる。低電圧検出回路３の出力は、抵抗Ｒ２とバイポーラトランジスタＱ１のコレクタとの間であるため、第１バイポーラトランジスタＱ１がオンの状態となると、低電圧検出回路３の出力電圧の電位は、ローレベルとなる。このように、低電圧検出回路３は、電源Ｖ１からの電圧が第１閾値Ｖｔｈ１以上である場合に、出力電圧の電位をローレベルとする。
The first threshold value Vth1 for determining whether or not the low
電源Ｖ１からの電圧が閾値Ｖｔｈ１未満である場合は、ツェナーダイオードＤ２がオフの状態となる。ツェナーダイオードＤ２がオフの状態では、バイポーラトランジスタＱ１は、ベースの電圧が、エミッタの電圧に対して、所定電位以上とならず、オフの状態となる。低電圧検出回路３の出力は、抵抗Ｒ２とバイポーラトランジスタＱ１のコレクタとの間であるため、バイポーラトランジスタＱ１がオフの状態となると、低電圧検出回路３の出力電圧の電位は、ハイレベルとなる。このように、低電圧検出回路３は、電源Ｖ１からの電圧が第１閾値Ｖｔｈ１未満である場合に、低電圧検出信号を供給するために、出力電圧の電位をハイレベルとする。
When the voltage from the power supply V1 is less than the threshold value Vth1, the Zener diode D2 is turned off. In the state where the Zener diode D2 is OFF, the bipolar transistor Q1 is in the OFF state because the voltage of the base does not exceed a predetermined potential with respect to the voltage of the emitter. Since the output of the low
（ミュート時間制御回路４）
ミュート時間制御回路４は、アンプ２０１のミュート時間を制御する。ミュート時間制御回路４は、コンデンサＣ１、抵抗Ｒ６を有する。コンデンサＣ１（充電素子）は、一端が、抵抗Ｒ６を介して、定電圧回路２に接続されている。また、コンデンサＣ１は、他端が、接地電位に接続されている。従って、コンデンサＣ１は、定電圧回路２からの電圧によって充電される。また、コンデンサＣ１は、一端が、強制スタンバイ回路５とヒステリシス回路６とに接続されている。抵抗Ｒ６（第１１抵抗）は、定電圧回路２とコンデンサＣ１との間に接続されている。ミュート時間制御回路４は、抵抗Ｒ６とコンデンサＣ１とによって決まる時定数により、アンプ２０１のミュート時間を制御する。
(Mute time control circuit 4)
The mute time control circuit 4 controls the mute time of the
（強制スタンバイ回路５）
強制スタンバイ回路５は、低電圧検出回路３により低電圧検出信号が供給された場合、又は、外部から異常検出信号が供給された場合に、コンデンサＣ１を放電させる。後述するが、コンデンサＣ１が放電し、コンデンサＣ１の電位が、ヒステリシス回路６がオフの状態となる電位（第２電位）以下となると、アンプ２０１は、ミュート状態となる。従って、強制スタンバイ回路５は、コンデンサＣ１を放電させることにより、アンプ２０１を強制的にミュート状態とする。外部からの異常検出信号は、温度プロテクト信号、電流プロテクト信号である。低電圧検出信号、温度プロテクト信号、電流プロテクト信号のいずれかが強制スタンバイ回路５に供給された場合に、強制スタンバイ回路５を動作させるため、ダイオードＤ４、Ｄ５、Ｄ１１がそれぞれ設けられている。
(Forced standby circuit 5)
The forced standby circuit 5 discharges the capacitor C1 when a low voltage detection signal is supplied from the low
強制スタンバイ回路５は、バイポーラトランジスタＱ２、バイポーラトランジスタＱ３、抵抗Ｒ５を有する。バイポーラトランジスタＱ２（第２バイポーラトランジスタ）は、ｎｐｎ型のバイポーラトランジスタである。バイポーラトランジスタＱ２は、ベースに、低電圧検出信号、温度プロテクト信号、電流プロテクト信号が供給される。また、バイポーラトランジスタＱ２は、コレクタが、抵抗Ｒ５（第３抵抗）を介して、定電圧回路２に接続されている。また、バイポーラトランジスタＱ２は、エミッタが、接地電位に接続されている。
The forced standby circuit 5 includes a bipolar transistor Q2, a bipolar transistor Q3, and a resistor R5. The bipolar transistor Q2 (second bipolar transistor) is an npn-type bipolar transistor. The bipolar transistor Q2 is supplied with a low voltage detection signal, a temperature protection signal, and a current protection signal at its base. The bipolar transistor Q2 has a collector connected to the
バイポーラトランジスタＱ３（第３バイポーラトランジスタ）は、ｐｎｐ型、すなわち、ベースの電圧が、エミッタの電圧に対して、所定電位以下（ローレベル）でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ３は、ベースが、抵抗Ｒ５とバイポーラトランジスタＱ２のコレクタとの間に接続されている。また、バイポーラトランジスタＱ３は、コレクタが、コンデンサＣ１の一端に接続されている、また、バイポーラトランジスタＱ３は、エミッタが、接地電位に接続されている。 The bipolar transistor Q3 (third bipolar transistor) is a pnp type, that is, a bipolar transistor that is turned on when the base voltage is equal to or lower than a predetermined potential (low level) with respect to the emitter voltage. The base of the bipolar transistor Q3 is connected between the resistor R5 and the collector of the bipolar transistor Q2. The bipolar transistor Q3 has a collector connected to one end of the capacitor C1, and the bipolar transistor Q3 has an emitter connected to the ground potential.
強制スタンバイ回路５において、低電圧検出信号、温度プロテクト信号、電流プロテクト信号として、電位がハイレベルの電圧が供給されていない場合、バイポーラトランジスタＱ２は、ベースの電圧が、エミッタの電圧に対して、所定電位以上とならず、オフの状態である。バイポーラトランジスタＱ２がオフの状態では、バイポーラトランジスタＱ３は、ベースの電圧が、エミッタの電圧に対して、所定電位以下とならず、オフの状態である。この場合、抵抗Ｒ６を介して、定電圧回路２からコンデンサＣ１に電圧が供給され、コンデンサＣ１が充電される。
In the forced standby circuit 5, when a high-level voltage is not supplied as a low voltage detection signal, a temperature protection signal, or a current protection signal, the bipolar transistor Q2 has a base voltage with respect to the emitter voltage. It does not become higher than the predetermined potential and is in an off state. When the bipolar transistor Q2 is in an off state, the base voltage of the bipolar transistor Q3 is not lower than a predetermined potential with respect to the emitter voltage, and is in an off state. In this case, a voltage is supplied from the
一方、強制スタンバイ回路５において、低電圧検出信号、温度プロテクト信号、電流プロテクト信号として、電位がハイレベルの電圧が供給されると、バイポーラトランジスタＱ２は、ベースの電圧が、エミッタの電圧に対して、所定電位以上となり、オンの状態となる。バイポーラトランジスタＱ２がオンの状態で、バイポーラトランジスタＱ３は、ベースの電圧が、エミッタの電圧に対して、所定電位以下となり、オンの状態となる。コンデンサＣ１の一端に接続されたバイポーラトランジスタＱ３がオンの状態となることにより、コンデンサＣ１は、放電する。このようにして、強制スタンバイ回路５は、低電圧検出回路３により低電圧検出信号が供給された場合、又は、外部から温度プロテクト信号、電流プロテクト信号が供給された場合に、コンデンサＣ１を放電させる。
On the other hand, in the forced standby circuit 5, when a high-level voltage is supplied as a low voltage detection signal, a temperature protection signal, or a current protection signal, the bipolar transistor Q2 has a base voltage that is lower than the emitter voltage. Then, the voltage becomes equal to or higher than a predetermined potential, and is turned on. In the state where the bipolar transistor Q2 is turned on, the base voltage of the bipolar transistor Q3 becomes lower than a predetermined potential with respect to the voltage of the emitter, and is turned on. When the bipolar transistor Q3 connected to one end of the capacitor C1 is turned on, the capacitor C1 is discharged. In this way, the forced standby circuit 5 discharges the capacitor C1 when a low voltage detection signal is supplied from the low
（ヒステリシス回路６）
ヒステリシス回路６は、ミュート制御信号を供給する。ヒステリシス回路６は、コンデンサＣ１の電位が所定の第１電位以上でオンの状態となり、ミュート制御信号を供給するために、出力電圧の電位をハイレベルとする。また、ヒステリシス回路６は、コンデンサＣ１の電位が第１電位よりも低い所定の第２電位以下でオフの状態となり、ミュート制御信号を供給するために、出力電圧の電位をローレベルとする。アンプ２０１は、ミュート制御信号の電位がローレベルである場合に、ミュート状態となる。アンプ２０１は、ミュート制御信号の電位がハイレベルである場合に、ミュート解除状態となる。
(Hysteresis circuit 6)
The hysteresis circuit 6 supplies a mute control signal. The hysteresis circuit 6 is turned on when the potential of the capacitor C1 is equal to or higher than a predetermined first potential, and sets the potential of the output voltage to a high level in order to supply a mute control signal. The hysteresis circuit 6 is turned off when the potential of the capacitor C1 is equal to or lower than a predetermined second potential lower than the first potential, and the output voltage potential is set to a low level in order to supply the mute control signal. The
ヒステリシス回路６は、コンデンサＣ１の一端に接続されている。ヒステリシス回路６は、バイポーラトランジスタＱ４、Ｑ５、抵抗Ｒ７〜Ｒ１３を有する。バイポーラトランジスタＱ４（第４バイポーラトランジスタ）は、ｎｐｎ型のバイポーラトランジスタである。バイポーラトランジスタＱ４は、ベースが、抵抗Ｒ７（第４抵抗）を介して、コンデンサＣ１の一端に接続されている。また、バイポーラトランジスタＱ４は、抵抗Ｒ１０（第５抵抗）を介して、電源Ｖ１に接続されている。また、バイポーラトランジスタＱ４は、エミッタが、接地電位に接続されている。 The hysteresis circuit 6 is connected to one end of the capacitor C1. The hysteresis circuit 6 includes bipolar transistors Q4 and Q5 and resistors R7 to R13. The bipolar transistor Q4 (fourth bipolar transistor) is an npn-type bipolar transistor. The base of the bipolar transistor Q4 is connected to one end of the capacitor C1 via a resistor R7 (fourth resistor). The bipolar transistor Q4 is connected to the power source V1 via a resistor R10 (fifth resistor). The bipolar transistor Q4 has an emitter connected to the ground potential.
バイポーラトランジスタＱ５（第５バイポーラトランジスタ）は、ｐｎｐ型のバイポーラトランジスタである。バイポーラトランジスタＱ５は、ベースが、抵抗Ｒ１１（第６抵抗）を介して、抵抗Ｒ１０とバイポーラトランジスタＱ４のコレクタとの間に接続されている。また、バイポーラトランジスタＱ５は、コレクタが、電源Ｖ１に接続されている。また、バイポーラトランジスタＱ５は、エミッタが、抵抗Ｒ１２（第７抵抗）、抵抗Ｒ１３（第８抵抗）を介して、接地電位に接続されている。抵抗Ｒ８（第９抵抗）は、一端が、抵抗Ｒ７とバイポーラトランジスタＱ４のベースとの間に接続されている。また、抵抗Ｒ８は、他端が、接地電位に接続されている。抵抗Ｒ９は、一端が、抵抗Ｒ７と抵抗Ｒ８との間に接続されている。また、抵抗Ｒ９は、他端が、抵抗Ｒ１２と抵抗Ｒ１３との間に接続されている。ヒステリシス回路６の出力は、抵抗Ｒ１２と抵抗Ｒ１３との間である。 The bipolar transistor Q5 (fifth bipolar transistor) is a pnp bipolar transistor. The base of the bipolar transistor Q5 is connected between the resistor R10 and the collector of the bipolar transistor Q4 via a resistor R11 (sixth resistor). The collector of the bipolar transistor Q5 is connected to the power supply V1. The bipolar transistor Q5 has an emitter connected to the ground potential via a resistor R12 (seventh resistor) and a resistor R13 (eighth resistor). One end of the resistor R8 (9th resistor) is connected between the resistor R7 and the base of the bipolar transistor Q4. The other end of the resistor R8 is connected to the ground potential. One end of the resistor R9 is connected between the resistor R7 and the resistor R8. The other end of the resistor R9 is connected between the resistor R12 and the resistor R13. The output of the hysteresis circuit 6 is between the resistor R12 and the resistor R13.
ヒステリシス回路６がオン（バイポーラトランジスタＱ４、Ｑ５がオン）の状態となる第１電位Ｖｏｎ、ヒステリシス回路６がオフ（バイポーラトランジスタＱ４、Ｑ５がオフ）の状態となる第２電位Ｖｏｆｆは、以下のとおりである。
Ｖｏｎ＝｛１＋Ｒ７（１／Ｒ８＋１／Ｒ９）｝Ｖｂｅ
Ｖｏｆｆ＝Ｖｏｎ−（Ｖｈ＊Ｒ７／Ｒ９）
ここで、Ｖｂｅは、バイポーラトランジスタＱ１のベース−エミッタ間電圧、Ｖｈは、ヒステリシス回路６がオンの状態のときの出力電圧（電位がハイレベルの電圧）である。
The first potential Von at which the hysteresis circuit 6 is turned on (bipolar transistors Q4 and Q5 are turned on), and the second potential Voff at which the hysteresis circuit 6 is turned off (bipolar transistors Q4 and Q5 are turned off) are as follows: It is.
Von = {1 + R7 (1 / R8 + 1 / R9)} Vbe
Voff = Von− (Vh * R7 / R9)
Here, Vbe is a base-emitter voltage of the bipolar transistor Q1, and Vh is an output voltage (voltage with a high potential) when the hysteresis circuit 6 is on.
コンデンサＣ１の電位が第２電位以下となると、ヒステリシス回路６において、バイポーラトランジスタＱ４は、ベースの電圧が、エミッタの電圧に対して、所定電位以上とならず、オフの状態である。バイポーラトランジスタＱ４がオフの状態では、バイポーラトランジスタＱ５は、ベースの電圧が、エミッタの電圧に対して、所定電位以下とならず、オフの状態となる。ヒステリシス回路６の出力は、抵抗Ｒ１２と抵抗Ｒ１３との間であるため、バイポーラトランジスタＱ５がオフの状態で、ヒステリシス回路６の出力電圧の電位は、ローレベルとなる。 When the potential of the capacitor C1 becomes equal to or lower than the second potential, in the hysteresis circuit 6, the bipolar transistor Q4 is in an off state because the voltage of the base does not exceed the predetermined potential with respect to the voltage of the emitter. When the bipolar transistor Q4 is in an off state, the base voltage of the bipolar transistor Q5 is not lower than a predetermined potential with respect to the emitter voltage, and is in an off state. Since the output of the hysteresis circuit 6 is between the resistor R12 and the resistor R13, the potential of the output voltage of the hysteresis circuit 6 is low level when the bipolar transistor Q5 is off.
また、コンデンサＣ１の電位が第１電位以上となると、ヒステリシス回路６において、バイポーラトランジスタＱ４は、ベースの電圧が、エミッタの電圧に対して、所定電位以上となり、オンの状態となる。バイポーラトランジスタＱ４がオンの状態で、バイポーラトランジスタＱ５は、ベースの電圧が、エミッタの電圧に対して、所定電位以下となり、オンの状態となる。ヒステリシス回路６の出力は、抵抗Ｒ１２と抵抗Ｒ１３との間であるため、バイポーラトランジスタＱ５がオンの状態で、ヒステリシス回路６の出力電圧の電位は、ハイレベルとなる。 When the potential of the capacitor C1 becomes equal to or higher than the first potential, in the hysteresis circuit 6, the bipolar transistor Q4 is turned on because the base voltage becomes equal to or higher than the predetermined potential with respect to the emitter voltage. In the state where the bipolar transistor Q4 is turned on, the base voltage of the bipolar transistor Q5 becomes lower than a predetermined potential with respect to the voltage of the emitter, and the transistor is turned on. Since the output of the hysteresis circuit 6 is between the resistor R12 and the resistor R13, the potential of the output voltage of the hysteresis circuit 6 becomes high level when the bipolar transistor Q5 is on.
このようにして、ヒステリシス回路６は、ミュート制御信号を供給するために、出力電圧の電位をハイレベルとし、また、出力電圧の電位をローレベルとする。 In this way, the hysteresis circuit 6 sets the potential of the output voltage to high level and supplies the potential of the output voltage to low level in order to supply the mute control signal.
（制御線７〜９）
制御線７（第１制御線）は、ヒステリシス回路６とアンプ２０１を接続する。制御線８（第２制御線）は、マイクロコンピュータ２０２と低電圧検出回路３とを接続する。制御線９（第３制御線）は、制御線７と制御線８とを接続する。
(Control lines 7-9)
The control line 7 (first control line) connects the hysteresis circuit 6 and the
（ツェナーダイオードＤ１２）
ツェナーダイオードＤ１２（第２ツェナーダイオード）は、制御線８に設けられている。ツェナーダイオードＤ１２は、カソードが、ツェナーダイオードＤ２のカソードに接続されている。また、ツェナーダイオードＤ１２は、アノードが、マイクロコンピュータ２０２に接続されている。
(Zener diode D12)
The Zener diode D12 (second Zener diode) is provided on the
（ミュート制御回路１全体の動作）
電源Ｖ１の電圧が所定の第１閾値以上である場合、
低電圧検出回路３ 出力電圧の電位：ローレベル
強制スタンバイ回路５ 非動作
コンデンサＣ１ 充電
ヒステリシス回路６ 出力電圧の電位（ミュート制御信号）：ハイレベル
アンプ２０１ ミュート解除
となる。
(Operation of the entire mute control circuit 1)
When the voltage of the power source V1 is equal to or higher than a predetermined first threshold value,
Low
電源Ｖ１の電圧が所定の第１閾値未満となった場合、
低電圧検出回路３ 出力電圧の電位：ハイレベル（低電圧検出信号）
強制スタンバイ回路５ 動作
コンデンサＣ１ 放電
ヒステリシス回路６ 出力電圧の電位（ミュート制御信号）：ローレベル
アンプ２０１ ミュート
となる。
When the voltage of the power supply V1 becomes less than a predetermined first threshold value,
Low
Forced standby circuit 5 Operating capacitor C1 Discharge hysteresis circuit 6 Output voltage potential (mute control signal):
温度プロテクト信号、電流プロテクト信号が供給されていない場合、
強制スタンバイ回路５ 非動作
コンデンサＣ１ 充電
ヒステリシス回路６ 出力電圧の電位（ミュート制御信号）：ハイレベル
アンプ２０１ ミュート解除
となる。
If the temperature protection signal and current protection signal are not supplied,
Forced standby circuit 5 Non-operating capacitor C1 Charging hysteresis circuit 6 Output voltage potential (mute control signal):
温度プロテクト信号、電流プロテクト信号が供給された場合、
強制スタンバイ回路５ 動作
コンデンサＣ１ 放電
ヒステリシス回路６ 出力電圧の電位（ミュート制御信号）：ローレベル
アンプ２０１ ミュート
となる。
When temperature protection signal and current protection signal are supplied,
Forced standby circuit 5 Operating capacitor C1 Discharge hysteresis circuit 6 Output voltage potential (mute control signal):
マイクロコンピュータ２０２は、アンプ２０１を監視するため、制御線８が接続された制御ポートをハイインピーダンスとしている。ミュート制御信号の電位がハイレベルであると、制御線７、９、８を介して、マイクロコンピュータ２０２の制御ポートは、電位がハイレベルとなる。この場合、マイクロコンピュータ２０２は、アンプ２０１が正常状態（ミュート解除状態）であると判断する。また、ミュート制御信号の電位がローレベルであると、制御線７、９、８を介して、マイクロコンピュータ２０２の制御ポートは、電位がローレベルとなる。この場合、マイクロコンピュータ２０２は、アンプ２０１が異常状態（ミュート状態）であると判断する。
The
マイクロコンピュータ２０２は、アンプ２０１をミュート状態とする場合、制御線８が接続された制御ポートの電位をローレベルとする。この場合、ツェナーダイオードＤ１２の電圧は、ツェナーダイオードＤ１２のツェナー電圧に固定される。ここで、ツェナーダイオードＤ１２のツェナー電圧は、ツェナーダイオードＤ２のツェナー電圧と同じである。上述したように、低電圧検出回路３が低電圧検出信号を出力するか否かを決定する第１閾値Ｖｔｈ１は、ツェナーダイオードＤ２のツェナー電圧ＶｚｄとバイポーラトランジスタＱ１のベース−エミッタ間電圧Ｖｂｅとの和である（Ｖｔｈ１＝Ｖｚｄ＋Ｖｂｅ（＝０．６Ｖ））。ツェナーダイオードＤ１２の電圧は、ツェナーダイオードＤ２と同じツェナー電圧に固定されているため、低電圧検出回路３には、第１閾値Ｖｔｈ１未満の電圧が供給される。従って、低電圧検出回路３は、低電圧検出信号を供給するために、出力電圧の電位をハイレベルとする。
The
そして、
低電圧検出回路３ 出力電圧の電位：ハイレベル（低電圧検出信号）
強制スタンバイ回路５ 動作
コンデンサＣ１ 放電
ヒステリシス回路６ 出力電圧の電位（ミュート制御信号）：ローレベル
アンプ２０１ ミュート
となる。
And
Low
Forced standby circuit 5 Operating capacitor C1 Discharge hysteresis circuit 6 Output voltage potential (mute control signal):
図２は、電源Ｖ１、ミュート制御信号、コンデンサＣ１の電位の変化を示すグラフである。Ｖ１は、電源Ｖ１、Ｖｍｕｔｅは、ミュート制御信号、Ｖｃは、コンデンサＣ１の電位を示している。縦軸は、電位［Ｖ］、横軸は、時間［ｓｅｃ］を示している。２０秒経過時点で、電源Ｖ１を瞬断させている。電源Ｖ１が瞬断し、電源Ｖ１の電圧が、低電圧検出回路３の閾値未満となると、コンデンサＣ１が放電し、コンデンサＣ１の電位が下降している。また、ミュート制御信号Ｖｍｕｔｅの電位は、ローレベルとなっている。電源Ｖ１の瞬断後、コンデンサＣ１が充電され、一定時間経過後、ミュート制御信号Ｖｍｕｔｅの電位は、ハイレベルとなっている。
FIG. 2 is a graph showing changes in the potential of the power source V1, the mute control signal, and the capacitor C1. V1 is the power source V1, Vmute is the mute control signal, and Vc is the potential of the capacitor C1. The vertical axis represents potential [V], and the horizontal axis represents time [sec]. At the time when 20 seconds have elapsed, the power supply V1 is momentarily cut off. When the power supply V1 is momentarily interrupted and the voltage of the power supply V1 becomes less than the threshold voltage of the low
４０秒経過時点で、マイクロコンピュータ２０２の制御線８が接続された制御ポートの電位をローレベルとしている。マイクロコンピュータ２０２の制御線８が接続された制御ポートの電位がローレベルとなると、コンデンサＣ１が放電し、コンデンサＣ１の電位が下降している。コンデンサＣ１が充電され、一定時間経過後、ミュート制御信号Ｖｍｕｔｅの電位は、ハイレベルとなっている。
When 40 seconds have elapsed, the potential of the control port to which the
以上説明したように、本実施形態では、マイクロコンピュータ２０２は、制御線８に接続された制御ポートの電位をローレベルとすることにより、アンプ２０１をミュート状態とすることができる。また、マイクロコンピュータ２０２は、制御線８に接続された制御ポートに供給されるミュート制御信号により、アンプ２０１の正常状態（ミュート解除状態）、異常状態（ミュート状態）を判断することができる。従って、従来、アンプ２０１のミュート制御、アンプ２０１の監視のために２ポート必要であった制御ポート数が、１ポートに削減されている。
As described above, in this embodiment, the
アンプ２０１においても、マイクロコンピュータ２０２が直接ミュートを制御するための制御ポートは不要となり、ミュート制御回路１がミュートを制御するための制御ポートのみあればよいため、従来、２ポート必要であった制御ポート数が、１ポートに削減されている。
Also in the
このように、本実施形態によれば、アンプ２０１を制御するマイクロコンピュータ２０２と、アンプ２０１と、に必要な制御ポート数を削減することができる。
Thus, according to this embodiment, the number of control ports required for the
また、本実施形態では、電源Ｖ１の電圧が、電源Ｖ１の瞬断等により、所定の第１閾値未満となった場合に、ヒステリシス回路６を動作させて、コンデンサＣ１の電位が所定の第２電位以上となるまで、ミュート制御信号の電位をローレベルとしている。従って、アンプ２０１は、ミュート後、すぐに、ミュート解除状態とならないため、ポップノイズの発生が防止される。
Further, in the present embodiment, when the voltage of the power supply V1 becomes less than a predetermined first threshold due to an instantaneous interruption of the power supply V1, etc., the hysteresis circuit 6 is operated so that the potential of the capacitor C1 is a predetermined second. The potential of the mute control signal is kept at a low level until it becomes equal to or higher than the potential. Therefore, since the
また、本実施形態では、抵抗Ｒ６とコンデンサＣ１とによって決まる時定数により、コンデンサＣ１が放電してから、コンデンサＣ１が第１電位以上となるまでの時間、すなわち、ミュート制御信号の電位がローレベルとなってから、ハイレベルとなるまでの時間（アンプのミュート時間）を制御することができる。 In the present embodiment, the time from when the capacitor C1 is discharged until the capacitor C1 becomes equal to or higher than the first potential, that is, the potential of the mute control signal is at a low level according to the time constant determined by the resistor R6 and the capacitor C1. It is possible to control the time (amplifier mute time) until the high level is reached.
（第２実施形態に係るミュート制御回路３０１）
以下、本発明の第２実施形態について説明する。図３は、第１実施形態に係るミュート制御回路の回路構成を示す図である。第２実施形態に係るミュート制御回路３０１は、第１実施形態に係るミュート制御回路１と比べて、電圧源１０、バイポーラトランジスタＱ６、ダイオードＤ６が追加されている。
(
Hereinafter, a second embodiment of the present invention will be described. FIG. 3 is a diagram illustrating a circuit configuration of the mute control circuit according to the first embodiment. Compared to the
第２実施形態においては、ヘッドホンアンプとスピーカー用のアンプ２０１とが同一の装置に搭載されている。ヘッドホンのヘッドホン端子が接続された場合にも、ミュート制御回路３０１は、スピーカー用のアンプ２０１をミュート状態とする。
In the second embodiment, a headphone amplifier and a
電圧源１０は、制御線８、９に接続されている。電圧源１０は、直列に接続された２つのダイオードＤ９、Ｄ１０で構成される。ダイオードＤ９は、カソードが、ダイオードＤ１０のアノードに接続されている。また、ダイオードＤ９は、アノードが、制御線８、９に接続されている。ダイオードＤ１０は、カソードが、バイポーラトランジスタＱ６のベースに接続されている。ここで、アンプ２０１は、ミュート制御回路１０１の出力電圧、すなわち、ミュート制御信号が閾値Ｖｔｈ２未満でミュート状態、閾値Ｖｔｈ２以上でミュート解除状態となる。電圧源１０の電位Ｖａは、アンプがミュート状態となる所定の第２閾値Ｖｔｈ２よりも電位が低い（Ｖａ＜Ｖｔｈ２）。また、電圧源１０の電位Ｖａは、第１閾値Ｖｔｈ１からツェナーダイオードＤ２のツェナー電圧Ｖｚｄを引いた値、すなわち、バイポーラトランジスタＱ１のベース−エミッタ間電圧Ｖｂｅ（＝０．６Ｖ）よりも高い（Ｖｂｅ＜Ｖａ）。電圧源１０の電位Ｖａは、２つのツェナーダイオードＤ９、Ｄ１０の順方向電圧の和である（０．６Ｖ＋０．６Ｖ＝１．２Ｖ）。
The
バイポーラトランジスタＱ６（スイッチ素子、第６バイポーラトランジスタ）は、ｎｐｎ型のバイポーラトランジスタである。バイポーラトランジスタＱ６は、ベース（入力端子）が、マイクロコンピュータ２０２の制御ポートに接続されている。また、バイポーラトランジスタＱ６は、コレクタ（一方の端子）が、ダイオードＤ１０のカソード（電圧源１０）に接続されている。また、バイポーラトランジスタＱ６は、エミッタ（他方の端子）が、接地電位に接続されている。ダイオードＤ６は、カソードが、制御線７に接続されている。また、ダイオードＤ６は、アノードが、接地電位に接続されている。
The bipolar transistor Q6 (switch element, sixth bipolar transistor) is an npn-type bipolar transistor. The base (input terminal) of the bipolar transistor Q6 is connected to the control port of the
マイクロコンピュータ２０２は、アンプ２０１をミュート状態とする場合、バイポーラトランジスタＱ６のベースが接続されている制御ポートの電位をハイレベルとする。バイポーラトランジスタＱ６は、ベースの電圧が、エミッタの電圧に対して所定電位以上となり、オンの状態となる。制御線８を介して、ツェナーダイオードＤ１２に接続されている電圧源１０の電位Ｖａは、バイポーラトランジスタＱ１のベース−エミッタ間電圧Ｖｂｅ（＝０．６Ｖ）よりも高い。従って、ツェナーダイオードＤ１２は、オンの状態とならず、バイポーラトランジスタＱ１は、オンの状態である。
The
電圧源１０は、制御線９を介して、制御線７に接続されているため、ミュート制御回路３０１の出力電圧は、電圧源１０の電位Ｖａとなる。電圧源１０の電位Ｖａは、閾値Ｖｔｈ２よりも低い。従って、ミュート制御回路３０１の出力電圧、すなわち、ミュート制御信号は、第２閾値Ｖｔｈ２よりも低いため、アンプ２０１は、ミュート状態となる。
Since the
マイクロコンピュータ２０２は、アンプ２０１をミュート解除状態とする場合、バイポーラトランジスタＱ６のベースが接続されている制御ポートの電位をローレベルとする。バイポーラトランジスタＱ６は、ベースの電圧が、エミッタの電圧に対して所定電位以上とならず、オフの状態となる。このときのミュート制御回路３０１の出力電圧Ｖｂは、電源Ｖ１の電圧を抵抗Ｒ１２とＲ１３とで分圧した値となる。すなわち、Ｖｂ＝Ｖ１＊Ｒ１３／（Ｒ１２＋Ｒ１３）である。ミュート制御回路３０１の出力電圧Ｖｂ、すなわち、ミュート制御信号は、第２閾値Ｖｔｈ２よりも高いため、アンプ２０１は、ミュート解除状態となる。このように、バイポーラトランジスタＱ６がオフの状態となると、一定時間経過させることなく（ミュート時間なしに）、アンプ２０１は、すぐにミュート解除状態となる。
The
ここで、アンプ２０１が５Ｖ動作であるとすると、第２閾値Ｖｔｈ２は、２．５Ｖである。また、アンプが３．３Ｖ動作であるとすると、第２閾値Ｖｔｈ２は、１．６５Ｖである。いずれにしても、電圧源１０の電位Ｖａは、１．２Ｖであるため、バイポーラトランジスタＱ１のベース−エミッタ間電圧Ｖｂｅ（＝０．６Ｖ）＜Ｖａ＜Ｖｔｈ２を実現することができる。
Here, if the
以上説明したように、本実施形態では、マイクロコンピュータ２０２には、制御線８とバイポーラトランジスタＱ６のベースとが接続されている。従って、従来、スピーカー用のアンプ２０１とヘッドホンアンプとが同一の装置に搭載され、且つ、ミュート制御回路をアンプ内部に搭載する場合、３ポート必要であった制御ポート数が、２ポートに削減されている。また、アンプ２０１には、制御線７が接続されている。従って、従来、３ポート必要であった制御ポート数が、１ポートに削減されている。
As described above, in the present embodiment, the
以上、本発明の実施形態について説明したが、本発明を適用可能な形態は、上述の実施形態には限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることが可能である。 As mentioned above, although embodiment of this invention was described, the form which can apply this invention is not restricted to the above-mentioned embodiment, It is possible to add a change suitably in the range which does not deviate from the meaning of this invention. is there.
本発明は、アンプのミュートを制御するミュート制御回路に好適に採用され得る。 The present invention can be suitably employed in a mute control circuit that controls mute of an amplifier.
１、３０１ ミュート制御回路
２ 定電圧回路
３ 低電圧検出回路
４ ミュート時間制御回路
５ 強制スタンバイ回路
６ ヒステリシス回路
７ 制御線（第１制御線）
８ 制御線（第２制御線）
９ 制御線（第３制御線）
１０ 電圧源
２０１ アンプ
２０２ マイクロコンピュータ
Ｃ１ コンデンサ（充電素子）
Ｄ２ ツェナーダイオード（第１ツェナーダイオード）
Ｄ３ ツェナーダイオード（第３ツェナーダイオード）
Ｄ９、Ｄ１０ ダイオード
Ｄ１２ ツェナーダイオード（第２ツェナーダイオード）
Ｑ１ バイポーラトランジスタ（第１バイポーラトランジスタ）
Ｑ２ バイポーラトランジスタ（第２バイポーラトランジスタ）
Ｑ３ バイポーラトランジスタ（第３バイポーラトランジスタ）
Ｑ４ バイポーラトランジスタ（第４バイポーラトランジスタ）
Ｑ５ バイポーラトランジスタ（第５バイポーラトランジスタ）
Ｑ６ バイポーラトランジスタ（スイッチ素子、第６バイポーラトランジスタ）
Ｒ１ 抵抗（第１抵抗）
Ｒ２ 抵抗（第２抵抗）
Ｒ３ 抵抗（第１２抵抗）
Ｒ５ 抵抗（第３抵抗）
Ｒ６ 抵抗（第１１抵抗）
Ｒ７ 抵抗（第４抵抗）
Ｒ８ 抵抗（第９抵抗）
Ｒ９ 抵抗（第１０抵抗）
Ｒ１０ 抵抗（第５抵抗）
Ｒ１１ 抵抗（第６抵抗）
Ｒ１２ 抵抗（第７抵抗）
1, 301
8 Control line (second control line)
9 Control line (3rd control line)
10
D2 Zener diode (first Zener diode)
D3 Zener diode (third Zener diode)
D9, D10 Diode D12 Zener diode (second Zener diode)
Q1 Bipolar transistor (first bipolar transistor)
Q2 Bipolar transistor (second bipolar transistor)
Q3 Bipolar transistor (third bipolar transistor)
Q4 Bipolar transistor (4th bipolar transistor)
Q5 Bipolar transistor (5th bipolar transistor)
Q6 Bipolar transistor (switch element, sixth bipolar transistor)
R1 resistance (first resistance)
R2 resistance (second resistance)
R3 resistance (12th resistance)
R5 resistance (third resistance)
R6 resistor (11th resistor)
R7 resistance (4th resistance)
R8 resistor (9th resistor)
R9 resistor (10th resistor)
R10 resistor (5th resistor)
R11 resistor (6th resistor)
R12 resistance (seventh resistance)
Claims (8)
前記定電圧回路からの電圧によって充電される充電素子を有し、アンプのミュート時間を制御するミュート時間制御回路と、
前記充電素子の一端に接続され、前記充電素子の電位が所定の第１電位以上でオンの状態となり、ミュート制御信号を供給するために、出力電圧の電位をハイレベルとし、且つ、前記充電素子の電位が前記第１電位よりも低い所定の第２電位以下でオフの状態となり、前記ミュート制御信号を供給するために、出力電圧の電位をローレベルとするヒステリシス回路と、
カソードが前記電源に接続された第１ツェナーダイオードを有し、前記電源からの電圧が所定の第１閾値未満である場合に、低電圧検出信号を供給する低電圧検出回路と、
前記低電圧検出回路により前記低電圧検出信号が供給された場合、又は、外部から異常検出信号が供給された場合に、前記充電素子を放電させる強制スタンバイ回路と、
前記ヒステリシス回路と前記アンプとを接続する第１制御線と、
マイクロコンピュータと前記低電圧検出回路とを接続する第２制御線と、
前記第１制御線と前記第２制御線とを接続する第３制御線と、
前記第２制御線に設けられ、カソードが前記第１ツェナーダイオードのカソードに接続され、アノードが前記マイクロコンピュータに接続された第２ツェナーダイオードと、
を備えることを特徴とするミュート制御回路。 A constant voltage circuit connected to a power source and generating a constant voltage;
A mute time control circuit that has a charging element charged by a voltage from the constant voltage circuit and controls the mute time of the amplifier;
Connected to one end of the charging element, the charging element is turned on when the potential of the charging element is equal to or higher than a predetermined first potential, the potential of the output voltage is set to a high level to supply a mute control signal, and the charging element A hysteresis circuit in which the potential of the output voltage is set to a low level in order to supply the mute control signal in an off state when the potential is less than a predetermined second potential lower than the first potential,
A low voltage detection circuit for supplying a low voltage detection signal when a cathode has a first Zener diode connected to the power supply and a voltage from the power supply is less than a predetermined first threshold;
A forced standby circuit that discharges the charging element when the low voltage detection signal is supplied by the low voltage detection circuit or when an abnormality detection signal is supplied from the outside;
A first control line connecting the hysteresis circuit and the amplifier;
A second control line connecting the microcomputer and the low voltage detection circuit;
A third control line connecting the first control line and the second control line;
A second Zener diode provided on the second control line, having a cathode connected to the cathode of the first Zener diode and an anode connected to the microcomputer;
A mute control circuit comprising:
一方の端子が前記電圧源に接続され、他方の端子が接地電位に接続され、入力端子が前記マイクロコンピュータに接続されたスイッチ素子と、
をさらに備えることを特徴とする請求項１に記載のミュート制御回路。 The potential is lower than a predetermined second threshold value connected to the second control line and the third control line, and the amplifier is muted, and the Zener voltage of the first Zener diode is increased from the first threshold value. A voltage source having a higher potential than the subtracted value;
A switching element having one terminal connected to the voltage source, the other terminal connected to a ground potential, and an input terminal connected to the microcomputer;
The mute control circuit according to claim 1, further comprising:
一端が、前記電源に接続され、他端が、前記第１ツェナーダイオードのカソードに接続された第１抵抗と、
ベースが、前記第１ツェナーダイオードのアノードに接続され、コレクタが、第２抵抗を介して、前記電源に接続され、エミッタが接地電位に接続されたｎｐｎ型の第１バイポーラトランジスタと、
前記第２抵抗と、を有し、
出力が、前記第２抵抗と前記第１バイポーラトランジスタのコレクタとの間であり、
前記第２ツェナーダイオードは、カソードが、前記第１抵抗を介して、前記電源に接続されていることを特徴とする請求項１又は２に記載のミュート制御回路。 The low voltage detection circuit includes:
A first resistor having one end connected to the power source and the other end connected to the cathode of the first Zener diode;
An npn-type first bipolar transistor having a base connected to the anode of the first Zener diode, a collector connected to the power supply via a second resistor, and an emitter connected to a ground potential;
The second resistor;
The output is between the second resistor and the collector of the first bipolar transistor;
3. The mute control circuit according to claim 1, wherein a cathode of the second Zener diode is connected to the power supply via the first resistor. 4.
ベースに、前記低電圧検出信号及び前記異常検出信号が供給され、コレクタが、第３抵抗を介して、前記定電圧回路に接続され、エミッタが、接地電位に接続された、ｎｐｎ型の第２バイポーラトランジスタと、
ベースが、前記第３抵抗と前記第２バイポーラトランジスタのコレクタとの間に接続され、コレクタが、前記充電素子の一端に接続され、エミッタが、接地電位に接続された、ｐｎｐ型の第３バイポーラトランジスタと、
前記第３抵抗と、
を有することを特徴とする請求項１〜３のいずれか１項に記載のミュート制御回路。 The forced standby circuit is
The low voltage detection signal and the abnormality detection signal are supplied to a base, a collector is connected to the constant voltage circuit via a third resistor, and an emitter is connected to the ground potential. A bipolar transistor;
A pnp third bipolar having a base connected between the third resistor and the collector of the second bipolar transistor, a collector connected to one end of the charging element, and an emitter connected to the ground potential. A transistor,
The third resistor;
The mute control circuit according to claim 1, further comprising:
ベースが、第４抵抗を介して、前記充電素子の一端に接続され、コレクタが、第５抵抗を介して、前記電源に接続され、エミッタが、接地電位に接続された、ｎｐｎ型の第４バイポーラトランジスタと、
ベースが、第６抵抗を介して、前記第５抵抗と前記第４バイポーラトランジスタのコレクタとの間に接続され、コレクタが、前記電源に接続され、エミッタが、第７抵抗及び第８抵抗を介して、接地電位に接続された、ｐｎｐ型の第５バイポーラトランジスタと、
一端が、前記第４抵抗と前記第４バイポーラトランジスタのベースとの間に接続され、他端が、接地電位に接続された第９抵抗と、
一端が、前記第４抵抗と前記第９抵抗との間に接続され、他端が、前記第７抵抗と前記第８抵抗との間に接続された第１０抵抗と、
前記第４抵抗と、前記第５抵抗と、前記第６抵抗と、前記第７抵抗と、前記第８抵抗と、
を有し、
出力が、前記第７抵抗と前記第８抵抗との間であることを特徴とする請求項１〜４のいずれか１項に記載のミュート制御回路。 The hysteresis circuit is:
An npn-type fourth transistor having a base connected to one end of the charging element via a fourth resistor, a collector connected to the power supply via a fifth resistor, and an emitter connected to the ground potential. A bipolar transistor;
A base is connected between the fifth resistor and the collector of the fourth bipolar transistor via a sixth resistor, a collector is connected to the power supply, and an emitter is connected via a seventh resistor and an eighth resistor. A pnp-type fifth bipolar transistor connected to the ground potential;
A ninth resistor having one end connected between the fourth resistor and the base of the fourth bipolar transistor and the other end connected to a ground potential;
A tenth resistor having one end connected between the fourth resistor and the ninth resistor and the other end connected between the seventh resistor and the eighth resistor;
The fourth resistor, the fifth resistor, the sixth resistor, the seventh resistor, and the eighth resistor;
Have
The mute control circuit according to claim 1, wherein an output is between the seventh resistor and the eighth resistor.
前記充電素子は、一端が、前記第１１抵抗と前記強制スタンバイ回路と前記ヒステリシス回路とに接続され、他端が、接地電位に接続されたコンデンサであることを特徴とする請求項１〜５のいずれか１項に記載のミュート制御回路。 The mute time control circuit further includes an eleventh resistor connected between the constant voltage circuit and the charging element,
6. The charging element according to claim 1, wherein one end of the charging element is a capacitor connected to the eleventh resistor, the forced standby circuit, and the hysteresis circuit, and the other end is connected to a ground potential. The mute control circuit according to any one of the above.
一端が、前記電源に接続され、他端が、第３ツェナーダイオードのカソードに接続された、第１２抵抗と、
カソードが、前記第１２抵抗の他端に接続され、アノードが、接地電位に接続された、前記第３ツェナーダイオードと、
を有すること特徴とする請求項１〜６のいずれか１項に記載のミュート制御回路。 The constant voltage circuit is:
A twelfth resistor having one end connected to the power source and the other end connected to the cathode of a third Zener diode;
The third Zener diode having a cathode connected to the other end of the twelfth resistor and an anode connected to a ground potential;
The mute control circuit according to claim 1, comprising:
前記スイッチ素子は、ｎｐｎ型の第１バイポーラトランジスタであり、前記一方の端子がコレクタであり、前記他方の端子がエミッタであり、前記入力端子がベースであることを特徴とする請求項２に記載のミュート制御回路。 The voltage source is composed of two diodes connected in series,
The switch element is an npn-type first bipolar transistor, wherein the one terminal is a collector, the other terminal is an emitter, and the input terminal is a base. Mute control circuit.
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