JP2011041393A - Output block circuit and electronic apparatus - Google Patents
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Abstract
Description
本発明は、過電流に対して電源回路を保護する出力遮断回路および電子機器に関する。 The present invention relates to an output cutoff circuit and an electronic device that protect a power supply circuit against an overcurrent.
図１は、従来の技術による出力遮断回路９を備える電源回路９０の回路構成を示す図である。電源回路９０は、直流電源１１と出力部１３との間に、出力遮断回路９の電流検出用抵抗素子（以下「抵抗素子」を単に「抵抗」という）Ｒｓと、ＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：以下単に「トランジスタ」という）Ｑ１からなるスイッチ回路とがこの順序で設けられている。
FIG. 1 is a diagram showing a circuit configuration of a
トランジスタＱ１は、ソースが電流検出用抵抗Ｒｓに接続され、ドレインが出力部１３、および一端が接地されているコンデンサＣｏｕｔの他端に接続され、ゲートがゲート抵抗を介して接地されている。出力部１３には、図示しない負荷が接続されている。トランジスタＱ１に過電流が流れていない状態、つまり出力遮断回路９が働いていない状態では、トランジスタＱ１のゲート電圧ＶＧは、ほぼグランドレベルになっており、トランジスタＱ１を導通状態にしているが、ゲート電流は、ほぼゼロである。
In the transistor Q1, the source is connected to the current detection resistor Rs, the drain is connected to the
出力遮断回路９は、電流検出用抵抗Ｒｓの他に、ＰＮＰ型のバイポーラトランジスタ（以下単に「トランジスタ」という）Ｑ２と、抵抗Ｒ１とを含んで構成されている。トランジスタＱ２は、エミッタが直流電源１１と電流検出用抵抗Ｒｓとの接続点に接続され、コレクタがトランジスタＱ１のゲートとゲート抵抗との接続点に接続され、ベースが抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は、電流検出用抵抗ＲｓとトランジスタＱ１のソースとの接続点に接続されている。
The
出力遮断回路９は、トランジスタＱ１を流れる電流が増加し、電流検出用抵抗Ｒｓでの電圧降下が規定値以上になったとき、トランジスタＱ２を導通状態とすることによって、トランジスタＱ１のゲートソース間の電圧差を小さくして、トランジスタＱ１を流れる電流を制限する。負荷が地絡したとき、つまり出力部１３から出力される出力電流が異常に増大したとき、トランジスタＱ２に電流が流れるときのエミッタとベースと間の電圧降下（以下「ベースエミッタ間電圧」という）をＶＢＥとすると、トランジスタＱ１を流れる制限された電流の電流値をＩｌｉｍとすると、制限電流値Ｉｌｉｍは、ＶＢＥ／Ｒｓで求められる。すなわち、出力遮断回路９は、制限電流値Ｉｌｉｍ＝ＶＢＥ／Ｒｓで電流制限をかける。
When the current flowing through the transistor Q1 increases and the voltage drop at the current detection resistor Rs exceeds a specified value, the output cut-off
特許文献１に記載されるＤＣ（直流）−ＤＣコンバータの入力回路は、入力回路に流れる電流を制御するためのＮチャネルＭＯＳＦＥＴと、ＮチャネルＭＯＳＦＥＴに直列に接続されている入力電流検出用抵抗と、入力電流検出用抵抗の両端間の電圧に応じてＮチャネルＭＯＳＦＥＴのゲート電圧を制御するＮＰＮトランジスタと、ＮチャネルＭＯＳＦＥＴのソースゲート間に設けられるコンデンサとを含んで構成されている。ＮＰＮトランジスタは、入力電流検出用抵抗の両端間の電圧に応じたコレクタ電流によって、ＮチャネルＭＯＳＦＥＴのゲート電圧を下げて、ＮチャネルＭＯＳＦＥＴのオン抵抗を制御し、突入電流の防止と入力電流の遮断とを行っている。さらに、入力電流検出用抵抗の電圧を平均化し、平均化した電圧が基準電圧を超えたとき、ＮＰＮトランジスタのコレクタ電流を増加させて、ＮチャネルＭＯＳＦＥＴをオフにする回路を有する。
An input circuit of a DC (direct current) -DC converter described in
しかしながら、入力電圧が高い場合、あるいは制限電流値Ｌｌｉｍが大きく設定されている場合、負荷が地絡すると、トランジスタＱ１および電流検出用抵抗Ｒｓでの電力損失が増大して許容損失を超えると、トランジスタＱ１および電流検出用抵抗Ｒｓが破壊される可能性がある。これを避けるためには、トランジスタＱ１および電流検出用抵抗Ｒｓの許容電流および許容電力を大きくする必要がある。許容電流および許容電力が大きい部品は、その大きさが大きくなり、またコストも増大するという問題がある。 However, when the input voltage is high or the limit current value Llim is set large, if the load is grounded, the power loss at the transistor Q1 and the current detection resistor Rs increases and exceeds the allowable loss. Q1 and the current detection resistor Rs may be destroyed. In order to avoid this, it is necessary to increase the allowable current and allowable power of the transistor Q1 and the current detection resistor Rs. A component having a large allowable current and allowable power has a problem that its size increases and the cost also increases.
特許文献１に記載されるＤＣ−ＤＣコンバータの入力回路は、負荷が短絡し、入力電流検出用抵抗の電圧を平均化した電圧が基準電圧を超えたとき、ＮチャネルＭＯＳＦＥＴをオフにすることができるが、平均化した電圧が基準電圧を超えたことを、コンパレータを用いて検出しており、回路規模が大きくなるという問題がある。
The input circuit of the DC-DC converter described in
本発明の目的は、簡単な回路構成で、素子の大きさを小さくすることができ、かつ負荷が短絡したとき、その素子の破壊を防止することができる出力遮断回路および電子機器を提供することである。 An object of the present invention is to provide an output cut-off circuit and an electronic device that can reduce the size of an element with a simple circuit configuration and can prevent destruction of the element when a load is short-circuited. It is.
本発明（１）は、入力端子、負荷に接続されている出力端子、および第１の抵抗素子を介して接地されている制御端子を備える第１のトランジスタの入力端子に一端が接続され、他端が直流電源に接続されている電流検出用抵抗素子と、
エミッタが直流電源に接続され、ベースが電流検出用抵抗素子と第１のトランジスタの入力端子との接続点に接続され、コレクタが第１のトランジスタの制御端子と第１の抵抗素子との接続点に接続され、電流検出用抵抗素子の電圧降下が予め定める電圧になると、制御端子の電圧が、第１のトランジスタが予め定める電流値の電流を出力する電圧になる電流を第１の抵抗素子へ供給するＰＮＰ型の第２のトランジスタと、
制御端子の電圧が、第１のトランジスタが予め定める電流値の電流を出力する電圧になった時点から予め定める時間を計時する計時手段と、
エミッタが接地され、コレクタが第２のトランジスタのベースに接続され、ベースが計時手段に接続され、計時手段によって予め定める時間が計時されたとき導通状態となり、制御端子の電圧が第１のトランジスタが遮断状態となる電圧になる電流を、第１の抵抗素子へ第２のトランジスタに供給させるＮＰＮ型の第３のトランジスタとを含むことを特徴とする出力遮断回路である。
In the present invention (1), one end is connected to an input terminal of a first transistor including an input terminal, an output terminal connected to a load, and a control terminal grounded via a first resistance element, A resistance element for current detection whose end is connected to a DC power supply;
The emitter is connected to the DC power source, the base is connected to the connection point between the current detection resistor element and the input terminal of the first transistor, and the collector is the connection point between the control terminal of the first transistor and the first resistor element. And when the voltage drop of the current detection resistor element becomes a predetermined voltage, the voltage at the control terminal causes the current to be a voltage at which the first transistor outputs a current having a predetermined current value to the first resistor element. A PNP-type second transistor to be supplied;
Clocking means for timing a predetermined time from when the voltage at the control terminal becomes a voltage at which the first transistor outputs a current having a predetermined current value;
The emitter is grounded, the collector is connected to the base of the second transistor, the base is connected to the time measuring means, and when the predetermined time is timed by the time measuring means, the conductive state is established, and the voltage at the control terminal is An output cutoff circuit including an NPN-type third transistor that supplies a current that becomes a cutoff voltage to the second resistor to the first resistor.
また本発明（５）は、入力端子、負荷に接続されている出力端子、および第１の抵抗素子を介して接地されている制御端子を備える第１のトランジスタの入力端子に一端が接続され、他端が直流電源に接続されている電流検出用抵抗素子と、
エミッタが直流電源に接続され、ベースが第１のトランジスタの入力端子と電流検出用抵抗素子との接続点に接続され、コレクタが第１のトランジスタの制御端子と第１の抵抗素子との接続点に接続され、電流検出用抵抗素子の電圧降下が予め定める電圧になると、制御端子の電圧が、第１のトランジスタが予め定める電流値の電流を出力する電圧になる電流を第１の抵抗素子へ供給するＰＮＰ型の第２のトランジスタと、
制御端子の電圧が、第１のトランジスタが予め定める電流値の電流を出力する電圧になり、出力端子の電圧が予め定める第３の電圧まで低下した時点から予め定める時間を計時する計時手段と、
エミッタが第１のトランジスタの入力端子と電流検出用抵抗素子との接続点に接続され、コレクタが第１のトランジスタの制御端子と第１の抵抗素子との接続点に接続され、ベースが計時手段に接続され、計時手段によって予め定める時間が計時されたとき、導通状態となるＰＮＰ型の第３のトランジスタと、
制御端子の電圧を分圧した電圧を監視し、監視する制御端子の電圧を分圧した電圧が、第１のトランジスタを遮断状態とする電圧になった時点から経過した時間を計時し、計時した時間が予め定める第２の時間になったとき、第３のトランジスタを遮断状態にするための遮断信号を第３のトランジスタのベースに出力する制御手段をさらに含むことを特徴とする出力遮断回路である。
また本発明（８）は、前記出力遮断回路を備える電子機器である。
In the present invention (5), one end is connected to the input terminal of the first transistor including the input terminal, the output terminal connected to the load, and the control terminal grounded via the first resistance element, A resistance element for current detection, the other end of which is connected to a DC power source;
The emitter is connected to the DC power source, the base is connected to the connection point between the input terminal of the first transistor and the current detection resistor element, and the collector is the connection point between the control terminal of the first transistor and the first resistor element. And when the voltage drop of the current detection resistor element becomes a predetermined voltage, the voltage at the control terminal causes the current to be a voltage at which the first transistor outputs a current having a predetermined current value to the first resistor element. A PNP-type second transistor to be supplied;
A time measuring means for measuring a predetermined time from a time point when the voltage of the control terminal becomes a voltage at which the first transistor outputs a current having a predetermined current value and the voltage of the output terminal decreases to a predetermined third voltage;
The emitter is connected to the connection point between the input terminal of the first transistor and the resistance element for current detection, the collector is connected to the connection point between the control terminal of the first transistor and the first resistance element, and the base is time measuring means. A PNP-type third transistor that becomes conductive when a predetermined time is timed by the time measuring means, and
The voltage obtained by dividing the voltage of the control terminal is monitored, and the time elapsed from the time when the voltage obtained by dividing the voltage of the control terminal to be monitored becomes the voltage for shutting off the first transistor is counted. An output cutoff circuit further comprising control means for outputting a cutoff signal for putting the third transistor in a cutoff state to the base of the third transistor when the time reaches a predetermined second time. is there.
Moreover, this invention (8) is an electronic device provided with the said output cutoff circuit.
本発明（１）によれば、電流検出用抵抗素子は、入力端子、負荷に接続されている出力端子、および第１の抵抗素子を介して接地されている制御端子を備える第１のトランジスタの入力端子に一端が接続され、他端が直流電源に接続されている。ＰＮＰ型の第２のトランジスタは、エミッタが直流電源に接続され、ベースが電流検出用抵抗素子と第１のトランジスタの入力端子との接続点に接続され、コレクタが第１のトランジスタの制御端子と第１の抵抗素子との接続点に接続され、電流検出用抵抗素子の電圧降下が予め定める電圧になると、制御端子の電圧が、第１のトランジスタが予め定める電流値の電流を出力する電圧になる電流を第１の抵抗素子へ供給する。計時手段によって、制御端子の電圧が、第１のトランジスタが予め定める電流値の電流を出力する電圧になった時点から予め定める時間が計時される。そして、ＮＰＮ型の第３のトランジスタは、エミッタが接地され、コレクタが第２のトランジスタのベースに接続され、ベースが計時手段に接続され、計時手段によって予め定める時間が計時されたとき導通状態となり、制御端子の電圧が第１のトランジスタが遮断状態となる電圧になる電流を、第１の抵抗素子へ第２のトランジスタに供給させる。 According to the present invention (1), the resistance element for current detection includes an input terminal, an output terminal connected to the load, and a control terminal grounded via the first resistance element. One end is connected to the input terminal, and the other end is connected to a DC power source. The PNP-type second transistor has an emitter connected to a DC power supply, a base connected to a connection point between the current detection resistor element and the input terminal of the first transistor, and a collector connected to the control terminal of the first transistor. When the voltage drop of the current detection resistor element becomes a predetermined voltage connected to the connection point with the first resistor element, the voltage of the control terminal is changed to a voltage that outputs a current having a predetermined current value. Is supplied to the first resistance element. The time measuring means measures a predetermined time from when the voltage at the control terminal reaches a voltage at which the first transistor outputs a current having a predetermined current value. The NPN-type third transistor becomes conductive when the emitter is grounded, the collector is connected to the base of the second transistor, the base is connected to the time measuring means, and a predetermined time is counted by the time measuring means. Then, a current at which the voltage at the control terminal becomes a voltage at which the first transistor is cut off is supplied to the second transistor from the first resistance element.
したがって、負荷が地絡している間、電流制限の後、第１のトランジスタをオフとするので、電流制限を継続する場合よりも、電流検出用抵抗ＲｓおよびトランジスタＱ１での電力損失を低減することができるので、発熱を抑えることができる。すなわち、簡単な回路構成で、素子の大きさを小さくすることができ、かつ負荷が短絡したとき、その素子の破壊を防止することができる。 Therefore, since the first transistor is turned off after the current limit while the load is grounded, the power loss in the current detection resistor Rs and the transistor Q1 is reduced as compared with the case where the current limit is continued. Heat generation can be suppressed. That is, with a simple circuit configuration, the size of the element can be reduced, and when the load is short-circuited, destruction of the element can be prevented.
また本発明（５）によれば、電流検出用抵抗素子は、入力端子、負荷に接続されている出力端子、および第１の抵抗素子を介して接地されている制御端子を備える第１のトランジスタの入力端子に一端が接続され、他端が直流電源に接続されている。ＰＮＰ型の第２のトランジスタは、エミッタが直流電源に接続され、ベースが第１のトランジスタの入力端子と電流検出用抵抗素子との接続点に接続され、コレクタが第１のトランジスタの制御端子と第１の抵抗素子との接続点に接続され、電流検出用抵抗素子の電圧降下が予め定める電圧になると、制御端子の電圧を第１のトランジスタが予め定める電流値の電流を出力する電圧にするための電流を第１の抵抗素子へ供給する。計時手段によって、制御端子の電圧が、第１のトランジスタが予め定める電流値の電流を出力する電圧になり、出力端子の電圧が予め定める第３の電圧まで低下した時点から予め定める時間が計時される。ＰＮＰ型の第３のトランジスタは、エミッタが第１のトランジスタの入力端子と電流検出用抵抗素子との接続点に接続され、コレクタが第１のトランジスタの制御端子と第１の抵抗素子との接続点に接続され、ベースが計時手段に接続され、計時手段によって予め定める時間が計時されたとき、導通状態となる。そして、制御手段によって、制御端子の電圧を分圧した電圧を監視し、監視する制御端子の電圧を分圧した電圧が、第１のトランジスタを遮断状態とする電圧になった時点から経過した時間を計時し、計時した時間が予め定める第２の時間になったとき、第３のトランジスタを遮断状態にするための遮断信号を前記第３のトランジスタのベースに出力する。したがって、電流制限を継続する場合よりも、電流検出用抵抗ＲｓおよびトランジスタＱ１での電力損失を低減することができるので、発熱を抑えることができる。 According to the invention (5), the current detection resistor element includes a first transistor including an input terminal, an output terminal connected to the load, and a control terminal grounded via the first resistor element. One end is connected to the input terminal, and the other end is connected to a DC power source. The PNP type second transistor has an emitter connected to a DC power source, a base connected to a connection point between the input terminal of the first transistor and the current detection resistor element, and a collector connected to the control terminal of the first transistor. When the voltage drop of the current detection resistor element becomes a predetermined voltage connected to the connection point with the first resistor element, the voltage of the control terminal is set to a voltage that outputs a current having a predetermined current value. Is supplied to the first resistance element. By the time measuring means, the voltage at the control terminal becomes a voltage at which the first transistor outputs a current having a predetermined current value, and the predetermined time is measured from the time when the voltage at the output terminal decreases to the predetermined third voltage. The The PNP-type third transistor has an emitter connected to a connection point between the input terminal of the first transistor and the current detection resistor element, and a collector connected to the control terminal of the first transistor and the first resistor element. Connected to the point, the base is connected to the time measuring means, and when a predetermined time is timed by the time measuring means, the conductive state is established. And the voltage which divided the voltage of the control terminal by the control means is monitored, and the time elapsed from the time when the voltage obtained by dividing the voltage of the control terminal to be monitored becomes the voltage for turning off the first transistor When the measured time reaches a predetermined second time, a cutoff signal for turning off the third transistor is output to the base of the third transistor. Therefore, since the power loss in the current detection resistor Rs and the transistor Q1 can be reduced as compared with the case where the current limitation is continued, heat generation can be suppressed.
また本発明（８）によれば、前記出力遮断回路を備えるので、正常時は動作電流がゼロになり、暗電流を小さくすることができ、また、過電流時は出力を遮断して、消費電流を小さくすることができ、バッテリ切れの可能性を低減することができる。 According to the present invention (8), since the output cut-off circuit is provided, the operating current becomes zero when normal and the dark current can be reduced, and the output is cut off and consumed when overcurrent occurs. The current can be reduced, and the possibility of running out of the battery can be reduced.
図２は、本発明の第１実施形態である出力遮断回路１を備える電源回路１０の回路構成を示す図である。電源回路１０は、直流電源１１、スイッチ１２、トランジスタＱ１、ゲート抵抗Ｒｇ、コンデンサＣｏｕｔ、出力部１３および出力遮断回路１を含んで構成されている。
FIG. 2 is a diagram illustrating a circuit configuration of the
直流電源１１は、直流電圧、たとえば１２Ｖを出力するバッテリであり、スイッチ１２の一端に接続されている。スイッチ１２は、一端が直流電源１１に接続され、他端が後述する電流検出用抵抗素子Ｒｓの一端に接続され、直流電源１１を出力するか否かを切り換えるスイッチである。以下、抵抗素子のことを単に「抵抗」ともいう。
The
第１のトランジスタであるトランジスタＱ１は、たとえばＰチャネルのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）によって構成されており、入力端子であるソースが後述する電流検出用抵抗Ｒｓの他端に接続され、出力端子であるドレインが出力部１３、およびコンデンサＣｏｕｔの一端に接続され、制御端子であるゲートがゲート抵抗Ｒｇの一端に接続されている。コンデンサＣｏｕｔは、一端がトランジスタＱ１のドレイン、および出力部１３に接続され、他端が接地されている。出力部１３は、トランジスタＱ１のドレイン、およびコンデンサＣｏｕｔの一端に接続され、さらに図示しない負荷に接続されている。第１の抵抗素子であるゲート抵抗Ｒｇは、一端がトランジスタＱ１のゲートに接続され、他端が後述する抵抗Ｒ３を介して接地されている。
The transistor Q1, which is the first transistor, is composed of, for example, a P-channel MOSFET (Metal Oxide Semiconductor Field Effect Transistor), and the source, which is an input terminal, is connected to the other end of a later-described current detection resistor Rs for output. A drain as a terminal is connected to one end of the
出力遮断回路１は、電流検出用抵抗Ｒｓ、エミッタ抵抗Ｒｅ、抵抗Ｒ１〜Ｒ３、トランジスタＱ２，Ｑ３、およびタイマ用コンデンサＣ１を含んで構成されている。電流検出用抵抗素子である電流検出用抵抗Ｒｓは、電流検出用抵抗Ｒｓを流れる電流の電流値を検出するための抵抗であり、一端がスイッチ１２の他端に接続され、他端がトランジスタＱ１のソースに接続されている。
The
エミッタ抵抗Ｒｅは、一端がスイッチ１２と電流検出用抵抗Ｒｓとの接続点に接続され、他端がトランジスタＱ２のエミッタに接続されている。抵抗Ｒ１は、一端が電流検出用抵抗ＲｓとトランジスタＱ１のソースとの接続点に接続され、他端がトランジスタＱ２のベース、および抵抗Ｒ２の一端に接続されている。第２のトランジスタであるトランジスタＱ２は、たとえばＰＮＰ型のバイポーラトランジスタによって構成され、エミッタがエミッタ抵抗の他端に接続され、ベースが抵抗Ｒ１と抵抗Ｒ２との接続点に接続され、コレクタがトランジスタＱ１のゲートとゲート抵抗Ｒｇとの接続点に接続されている。
The emitter resistor Re has one end connected to a connection point between the
第２の抵抗素子である抵抗Ｒ２は、一端が抵抗Ｒ１の他端、およびトランジスタＱ２のベースに接続され、他端がトランジスタＱ３のコレクタに接続されている。第３のトランジスタであるトランジスタＱ３は、たとえばＮＰＮ型のバイポーラトランジスタによって構成され、コレクタが抵抗Ｒ２に接続され、エミッタが接地され、ベースがゲート抵抗Ｒｇと抵抗Ｒ３との接続点、およびタイマ用コンデンサＣ１の一端に接続されている。抵抗Ｒ３は、一端がゲート抵抗Ｒｇの他端、トランジスタＱ３のベース、およびタイマ用コンデンサＣ１の一端に接続され、他端が接地されている。タイマ用コンデンサＣ１は、一端がゲート抵抗Ｒｇと抵抗Ｒ３との接続点、およびトランジスタＱ３のベースに接続され、他端が接地されている。ゲート抵抗ＲｇおよびトランジスタＱ３は、計時手段を構成する。 The resistor R2, which is the second resistor element, has one end connected to the other end of the resistor R1 and the base of the transistor Q2, and the other end connected to the collector of the transistor Q3. The transistor Q3, which is the third transistor, is constituted by, for example, an NPN bipolar transistor, the collector is connected to the resistor R2, the emitter is grounded, the base is the connection point between the gate resistor Rg and the resistor R3, and the timer capacitor It is connected to one end of C1. The resistor R3 has one end connected to the other end of the gate resistor Rg, the base of the transistor Q3, and one end of the timer capacitor C1, and the other end grounded. One end of the timer capacitor C1 is connected to the connection point between the gate resistor Rg and the resistor R3 and the base of the transistor Q3, and the other end is grounded. The gate resistor Rg and the transistor Q3 constitute time measuring means.
直流電源１１の出力は、スイッチ１２を介して、入力電圧ＶＩＮとして、電流検出用抵抗Ｒｓの一端に印加される。トランジスタＱ１のソースには、入力電圧ＶＩＮよりも電流検出用抵抗Ｒｓでの電圧降下分の電圧だけ低い電圧が印加される。出力部１３から負荷に供給される出力電流Ｉｏｕｔが、負荷が必要とする電流値であるとき、電流検出用抵抗Ｒｓでの電圧降下によるトランジスタＱ２のエミッタとベースとの電位差が、トランジスタＱ２のベースエミッタ間電圧ＶＢＥ未満であり、トランジスタＱ２は遮断状態（以下「オフ」という）である。
The output of the
トランジスタＱ２がオフであるとき、トランジスタＱ１のゲート電流として流れる電流は、極めて少ないので、直列に接続されているゲート抵抗Ｒｇおよび抵抗Ｒ３での電圧降下も小さく、トランジスタＱ１のゲート電圧ＶＧは、ほぼ０Ｖである。トランジスタＱ３は、ベースの電圧がほぼ０Ｖであるのでオフである。トランジスタＱ１は、ゲート電圧ＶＧがソース電圧よりも低いので、導通状態（以下「オン」という）である。したがって、出力遮断回路１は、正常な期間、つまり出力電流Ｉｏｕｔとして負荷が必要とする電流値の電流を供給している期間では、負荷電流、つまり出力電流Ｉｏｕｔのみが電源回路１０に流れ、トランジスタＱ２，Ｑ３には、電流は流れない。
When the transistor Q2 is off, the current flowing as the gate current of the transistor Q1 is very small. Therefore, the voltage drop at the gate resistor Rg and the resistor R3 connected in series is small, and the gate voltage VG of the transistor Q1 is almost equal to 0V. Transistor Q3 is off because the base voltage is approximately 0V. The transistor Q1 is in a conductive state (hereinafter referred to as “on”) because the gate voltage VG is lower than the source voltage. Accordingly, in the
図３は、出力遮断回路１の動作を説明するためのタイムチャートである。正常な期間では、ゲート電圧ＶＧおよびトランジスタＱ３のベース電圧（図では「Ｑ３ベース」という）は、ほぼ０Ｖである。出力地絡の期間は、出力部１３が地絡している期間である。地絡は、たとえば基板間を接続するフレキシブル基板のコネクタのショート、あるいは基板上での半田くずによるショートなどによって発生する。
FIG. 3 is a time chart for explaining the operation of the
時刻ｔ１に負荷が地絡すると、出力電流Ｉｏｕｔが増大する。出力電流Ｉｏｕｔが増大すると、電流検出用抵抗Ｒｓでの電圧降下が増加する。電流検出用抵抗Ｒｓでの電圧降下が予め定める電圧になると、トランジスタＱ２は、直流電源１１から供給される電流をコレクタ電流Ｉｃとしてゲート抵抗Ｒｇに流す。予め定める電圧は、エミッタ抵抗での電圧降下と、トランジスタＱ２のベースエミッタ間電圧ＶＢＥと、抵抗Ｒ１での電圧降下とを加算した電圧である。コレクタ電流Ｉｃがゲート抵抗Ｒｇに流れると、ゲート電圧ＶＧが上昇し、トランジスタＱ１のゲートソース間の電圧差が少なくなるので、出力電流Ｉｏｕｔが制限電流値Ｉｌｉｍで制限される。電流制限の期間の時間（以下「電流制限時間」という）Ｔｄは、ゲート抵抗の抵抗値およびタイマ用コンデンサＣ１の静電容量で決まる。すなわち、電流制限時間Ｔｄは、タイマ用コンデンサＣ１をゲート抵抗Ｒｇから流れる電流で充電し、タイマ用コンデンサＣ１の両端電圧がトランジスタＱ３のベースエミッタ間電圧ＶＢＥになるまでの時間である。ベースエミッタ間電圧ＶＢＥは、約０．６Ｖである。
When the load is grounded at time t1, the output current Iout increases. When the output current Iout increases, the voltage drop at the current detection resistor Rs increases. When the voltage drop across the current detection resistor Rs reaches a predetermined voltage, the transistor Q2 causes the current supplied from the
ゲート抵抗Ｒｇを流れる電流の一部がタイマ用コンデンサＣ１を充電し、トランジスタＱ３のベース電圧が上昇する。トランジスタＱ３のベース電圧が上昇し、時刻ｔ２に、ベース電圧が、トランジスタＱ３のベースエミッタ間電圧ＶＢＥに達すると、トランジスタＱ３はオンになる。トランジスタＱ３がオンになると、トランジスタＱ２のベース電流が増加し、トランジスタＱ２はフルオン状態、つまり短絡状態となる。トランジスタＱ２がフルオン状態になると、トランジスタＱ１のゲートソース間の電圧がほぼ０Ｖとなり、トランジスタＱ１はオフし、シャットダウンの期間に入る。 Part of the current flowing through the gate resistor Rg charges the timer capacitor C1, and the base voltage of the transistor Q3 increases. When the base voltage of the transistor Q3 rises and the base voltage reaches the base-emitter voltage VBE of the transistor Q3 at time t2, the transistor Q3 is turned on. When the transistor Q3 is turned on, the base current of the transistor Q2 increases, and the transistor Q2 enters a full-on state, that is, a short circuit state. When the transistor Q2 is fully turned on, the voltage between the gate and the source of the transistor Q1 becomes almost 0 V, the transistor Q1 is turned off, and a shutdown period starts.
地絡した直後の出力電流Ｉｏｕｔの制限電流値Ｉｌｉｍは、トランジスタＱ１のゲートソース間の電圧をＶＧＳとし、トランジスタＱ２のコレクタ電流をＩｃとし、トランジスタＱ２のベースエミッタ間電圧ＶＢＥをＶＢＥ２とし、トランジスタＱ２の電流増幅率をβとすると、式（１），（２）が成立する。
ＶＩＮ＝Ｒｓ×Ｉｌｉｍ＋ＶＧＳ＋Ｒｇ×Ｉｃ …（１）
Ｒｓ×Ｉｌｉｍ＝Ｒｅ×Ｉｃ＋ＶＢＥ２＋Ｒ１×（Ｉｃ／β） …（２）
The limiting current value Ilim of the output current Iout immediately after the ground fault is VGS as the voltage between the gate and source of the transistor Q1, the collector current of the transistor Q2 as Ic, the base-emitter voltage VBE of the transistor Q2 as VBE2, and the transistor Q2 If the current amplification factor of β is β, equations (1) and (2) hold.
VIN = Rs × Ilim + VGS + Rg × Ic (1)
Rs × Ilim = Re × Ic + VBE2 + R1 × (Ic / β) (2)
トランジスタＱ２のベース電流Ｉｃ／β≒０とすると、式（１），（２）から式（３）が成立する。
Ｉｌｉｍ＝ＶＢＥ２／Ｒｓ＋Ｒｅ×（ＶＩＮ−ＶＧＳ−ＶＢＥ）
／（（Ｒｇ＋Ｒｅ）×Ｒｓ） …（３）
Assuming that the base current Ic / β≈0 of the transistor Q2, Equation (3) is established from Equations (1) and (2).
Ilim = VBE2 / Rs + Re × (VIN−VGS−VBE)
/ ((Rg + Re) × Rs) (3)
ここで、式（３）のエミッタ抵抗Ｒｅの抵抗値が０オームである場合、Ｉｌｉｍ＝ＶＢＥ２／Ｒｓとなる。トランジスタＱ２のベースエミッタ間電圧ＶＢＥ２は、−２ｍＶ／度Ｃの温度特性があるので、高温になると、制限電流値Ｉｌｉｍは低下する。また。式（３）からエミッタ抵抗Ｒｅが０オームでない場合、第２項の分だけ制限電流値Ｉｌｉｍが大きく、その分トランジスタＱ２の温度特性を小さくすることができる。制限電流値Ｉｌｉｍは、予め定める電流値である。 Here, when the resistance value of the emitter resistor Re in the equation (3) is 0 ohm, Ilim = VBE2 / Rs. Since the base-emitter voltage VBE2 of the transistor Q2 has a temperature characteristic of −2 mV / degree C, the limit current value Ilim decreases at a high temperature. Also. When the emitter resistance Re is not 0 ohm from the equation (3), the limited current value Ilim is increased by the amount corresponding to the second term, and the temperature characteristic of the transistor Q2 can be reduced accordingly. The limit current value Ilim is a predetermined current value.
抵抗Ｒ２，Ｒ３，Ｒｇ、トランジスタＱ３、およびタイマ用コンデンサＣ１は、タイマラッチ回路を構成し、ゲート電圧ＶＧが上昇し電流制限を開始した時点から電流制限時間Ｔｄを計時し、電流制限時間Ｔｄが計時された時点で、トランジスタＱ２をフルオン状態として、トランジスタＱ１をオフとし、トランジスタＱ１をシャットダウン状態とする。 The resistors R2, R3, Rg, the transistor Q3, and the timer capacitor C1 constitute a timer latch circuit. The current limit time Td is measured from the time when the gate voltage VG increases and the current limit is started. At that time, the transistor Q2 is fully turned on, the transistor Q1 is turned off, and the transistor Q1 is shut down.
このように、出力遮断回路１は、出力電流Ｉｏｕｔを制限電流値Ｉｌｉｍに制限する電流制限機能と、トランジスタＱ１を強制的にオフにするシャットダウン機能とを兼ね備えている。そして、ゲート抵抗Ｒｇは、トランジスタＱ１のゲート電圧ＶＧをバイアスするゲートバイアス機能と、タイマ用コンデンサＣ１を充電する機能とを兼ね備えており、出力遮断回路１は、より簡単な回路構成で実現することができる。
As described above, the
図４は、本発明の第２実施形態である出力遮断回路１ａを備える電源回路１０ａの回路構成を示す図である。電源回路１０ａは、図２に示した電源回路１０に、出力電圧ＶＯＵＴを検出するための抵抗Ｒａ，Ｒｂを追加した回路である。出力遮断回路１ａは、図２に示した出力遮断回路１と同じ回路構成である。出力遮断回路１ａを除く電源回路１０ａの構成要素のうち図２に示した電源回路１０の構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。
FIG. 4 is a diagram showing a circuit configuration of a
図２に示した電源回路１０は、負荷が地絡し、シャットダウンの期間に入ると、負荷での地絡が解除されても、トランジスタＱ２，Ｑ３ともオンの状態を維持するので、シャットダウンの状態（以下「シャットダウン状態」という）を解除するためには、一旦スイッチ１２を切断した後、再度接続する必要がある。これを可能とするために、電源回路１０ａは、出力電圧ＶＯＵＴを抵抗Ｒａ，Ｒｂで分圧した電圧を、たとえばマイクロコンピュータ（以下「マイコン」という）によって監視し、出力電圧ＶＯＵＴがグランドレベルまで下がったとき、負荷が地絡したと判断し、マイコンによってスイッチ１２を一旦切断した後、再度接続する。電源回路１０ａは、正常な期間でも、抵抗Ｒａ，Ｒｂに電流が流れるので、無駄な消費電流が発生する。
In the
図５は、本発明の第３実施形態である出力遮断回路１ｂを備える電源回路１０ｂの回路構成を示す図である。電源回路１０ｂは、直流電源１１、トランジスタＱ１、ゲート抵抗Ｒｇ、コンデンサＣｏｕｔ、出力部１３および出力遮断回路１ｂを含んで構成されている。電源回路１０ｂの構成要素のうち図２に示した電源回路１０の構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。
FIG. 5 is a diagram showing a circuit configuration of a
出力遮断回路１ｂは、電流検出用抵抗Ｒｓ、エミッタ抵抗Ｒｅ、抵抗Ｒ１〜Ｒ３、トランジスタＱ２，Ｑ３、タイマ用コンデンサＣ１、およびマイコン１４を含んで構成されている。出力遮断回路１ｂの構成要素のうち図２に示した出力遮断回路１の構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。
The output cutoff circuit 1b includes a current detection resistor Rs, an emitter resistor Re, resistors R1 to R3, transistors Q2 and Q3, a timer capacitor C1, and a
マイコン１４は、ゲート電圧ＶＧがＦａｉｌ信号として入力ポートＩＮまたはアナログデジタル変換ポートＡＤに入力され、出力ポートＯＵＴからＲｅｓｔａｒｔ信号がトランジスタＱ３のベースに出力される。遮断信号であるＲｅｓｔａｒｔ信号は、トランジスタＱ１のシャットダウン状態を解除するための信号である。
In the
制御手段であるマイコン１４は、たとえば図示しない中央処理装置（以下「ＣＰＵ」という）および図示しない記憶装置を含んで構成され、ＣＰＵは、記憶装置に記憶されるプログラムを実行することによって、Ｆａｉｌ信号を監視し、Ｆａｉｌ信号に基づいて、Ｒｅｓｔａｒｔ信号の出力を制御する。マイコン１４は、Ｆａｉｌ信号、つまりゲート電圧ＶＧがトランジスタＱ１をオフとする電圧になったとき、シャットダウン状態になったことを検出する。マイコン１４は、ゲート電圧ＶＧがトランジスタＱ１をオフとする電圧になった時点から、たとえば予め定める第２の時間を計時し、予め定める第２の時間が計時されたときに、Ｒｅｓｔａｒｔ信号を出力する。シャットダウンするまでの時間、つまり電流制限時間Ｔｄは、数ｍｓ〜数十ｍｓであるが、予め定める第２の時間は、電流制限時間Ｔｄより長い時間であってもよい。
The
図６は、出力遮断回路１ｂの動作を説明するためのタイムチャートである。時刻ｔ１に、負荷に地絡が発生してから、時刻ｔ２に、トランジスタＱ１がオフになり、シャットダウンの期間に入るまでの動作は、図３に示したタイムチャートでの動作と同じであり、説明は省略する。 FIG. 6 is a time chart for explaining the operation of the output cutoff circuit 1b. The operation from when the ground fault occurs at time t1 to when the transistor Q1 is turned off and enters the shutdown period at time t2 is the same as the operation in the time chart shown in FIG. Description is omitted.
マイコン１４は、Ｆａｉｌ信号によって、ゲート電圧ＶＧがトランジスタＱ１をオフとする電圧になったことを検出し、Ｒｅｓｔａｒｔ信号をローレベル（図６では、Ｒｅｓｔａｒｔ信号をハイレベルで表わしている）とすることによって、トランジスタＱ３をオフとする。トランジスタＱ３がオフになると、トランジスタＱ２のベース電流が減少するので、トランジスタＱ２のコレクタ電流が減少する。トランジスタＱ２のコレクタ電流が減少すると、ゲート電圧ＶＧが下がり、トランジスタＱ１はオンとなる。
Based on the Fail signal, the
負荷の地絡が解除されていない場合、トランジスタＱ１がオンとなると、地絡がないときに負荷が必要とする電流よりも多い電流が流れるので、トランジスタＱ２はオンの状態を継続する。すなわち、トランジスタＱ２は、トランジスタＱ１を制限電流値Ｉｌｉｍで電流制限を行う。 When the ground fault of the load is not released, when the transistor Q1 is turned on, more current flows than the current required by the load when there is no ground fault, so that the transistor Q2 continues to be on. That is, the transistor Q2 limits the current of the transistor Q1 with the limit current value Ilim.
トランジスタＱ３のベース電圧は、Ｒｅｓｔａｒｔ信号によってグランドレベルまで下げられているが、時刻ｔ４にＲｅｓｔａｒｔ信号が解除されると、トランジスタＱ２のコレクタ電流Ｉｃが継続してゲート抵抗に供給されているので、コレクタ電流Ｉｃの一部がタイマ用コンデンサＣ１に充電される。Ｒｅｓｔａｒｔ信号が解除されてから電流制限時間Ｔｄが経過した時刻ｔ５に、トランジスタＱ３が再びオンとなり、トランジスタＱ１をオフとする。 The base voltage of the transistor Q3 is lowered to the ground level by the Restart signal. However, when the Restart signal is canceled at time t4, the collector current Ic of the transistor Q2 is continuously supplied to the gate resistance. A part of the current Ic is charged in the timer capacitor C1. At time t5 when the current limit time Td has elapsed since the release of the Restart signal, the transistor Q3 is turned on again and the transistor Q1 is turned off.
時刻ｔ６に負荷の地絡が解除されている場合、Ｒｅｓｔａｒｔ信号が出力されると、トランジスタＱ３がオフになり、トランジスタＱ１はオンとなる。トランジスタＱ１がオンとなったとき、負荷の地絡が解除されて出力電流Ｉｏｕｔが減少しているので、電流検出用抵抗Ｒｓを流れる電流は、地絡がないときに負荷が必要とする電流になっており、電流検出用抵抗Ｒｓでの電圧降下が下がり、トランジスタＱ２はオフとなり、電源回路１０ｂは、正常な状態に復帰する。
When the ground fault of the load is released at time t6, when the Restart signal is output, the transistor Q3 is turned off and the transistor Q1 is turned on. When the transistor Q1 is turned on, the ground fault of the load is released and the output current Iout is reduced. Therefore, the current flowing through the current detection resistor Rs becomes the current required by the load when there is no ground fault. Thus, the voltage drop at the current detection resistor Rs decreases, the transistor Q2 is turned off, and the
出力遮断回路１ｂは、電流制限のみを継続する場合よりも、電流検出用抵抗ＲｓおよびトランジスタＱ１での電力損失を低減することができ、発熱を抑えることができる。また、シャットダウン状態になってから予め定める第２の時間が経過したときに、Ｒｅｓｔａｒｔ信号によってトランジスタＱ３をオフにしているので、負荷での地絡が解除されていれば、電源回路１０ｂを正常な状態に復帰させることができる。
The output cut-off circuit 1b can reduce the power loss in the current detection resistor Rs and the transistor Q1 and suppress heat generation, compared to the case where only the current limitation is continued. Further, since the transistor Q3 is turned off by the Restart signal when a predetermined second time has elapsed since the shutdown state, the
また、電流制限を行うことなく、いきなりシャットダウンするのではなく、電流制限を行った後シャットダウンするので、負荷に静電容量の大きいコンデンサがあるときに生じるラッシュ電流を防止することができ、また瞬間的な過電流の場合に、シャットダウンすることを防止することができる。 In addition, it does not shut down suddenly without limiting current, but shuts down after limiting current, so it can prevent rush current that occurs when there is a capacitor with large capacitance in the load. It is possible to prevent shutdown in the case of a typical overcurrent.
図７は、本発明の第４実施形態である出力遮断回路１ｃを備える電源回路１０ｃの回路構成を示す図である。電源回路１０ｃは、図５に示した電源回路１０ｂの変形例である。図５に示した電源回路１０ｂは、入力電圧ＶＩＮがマイコン１４に供給される電圧よりも低い場合に適用されるが、入力電圧ＶＩＮがマイコン１４に供給される電圧よりも高い場合、トランジスタＱ２がオンになると、トランジスタＱ１のゲート電圧ＶＧがマイコン１４に供給される電圧よりも高くなるため、ゲート電圧ＶＧを直接マイコン１４に入力することができない。電源回路１０ｃは、ゲート電圧ＶＧを直接マイコン１４に入力することができる電圧に下げてマイコン１４に入力している。
FIG. 7 is a diagram showing a circuit configuration of a
電源回路１０ｃは、直流電源１１、トランジスタＱ１、ゲート抵抗Ｒｇ１，Ｒｇ２、コンデンサＣｏｕｔ、出力部１３および出力遮断回路１ｃを含んで構成されている。電源回路１０ｂの構成要素のうち図５に示した電源回路１０ｂの構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。
The
ゲート抵抗Ｒｇ１は、一端がトランジスタＱ１のゲート、およびトランジスタＱ２のコレクタに接続され、他端がゲート抵抗Ｒｇ２の一端、およびマイコン１４の入力ポートＩＮまたはアナログデジタル変換ポートＡＤに接続されている。ゲート抵抗Ｒｇ２は、一端がゲート抵抗Ｒｇ１の他端、およびマイコン１４の入力ポートＩＮまたはアナログデジタル変換ポートＡＤに接続され、他端が抵抗Ｒ３の一端、タイマ用コンデンサＣ１の一端、トランジスタＱ３のベース、および後述するトランジスタＱ４のコレクタに接続されている。
One end of the gate resistor Rg1 is connected to the gate of the transistor Q1 and the collector of the transistor Q2, and the other end is connected to one end of the gate resistor Rg2 and the input port IN or the analog-digital conversion port AD of the
第１の抵抗素子であるゲート抵抗Ｒｇ１，Ｒｇ２は、入力電圧ＶＩＮがマイコンに供給される電圧よりも高い場合、図２に示した電源回路１０で用いられるゲート抵抗Ｒｇの代わりに用いられるゲート抵抗であり、マイコン１４に入力するＦａｉｌ信号の電圧が、マイコンに供給される電圧よりも低い電圧になるように分圧する。
When the input voltage VIN is higher than the voltage supplied to the microcomputer, the gate resistors Rg1 and Rg2, which are first resistance elements, are used instead of the gate resistor Rg used in the
出力遮断回路１ｃは、電流検出用抵抗Ｒｓ、エミッタ抵抗Ｒｅ、抵抗Ｒ１〜Ｒ５、トランジスタＱ２〜Ｑ４、タイマ用コンデンサＣ１、およびマイコン１４を含んで構成されている。出力遮断回路１ｃの構成要素のうち図５に示した出力遮断回路１ｂの構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。
The output cut-off circuit 1c includes a current detection resistor Rs, an emitter resistor Re, resistors R1 to R5, transistors Q2 to Q4, a timer capacitor C1, and a
トランジスタＱ４は、たとえばＮＰＮ型のバイポーラトランジスタであり、コレクタが抵抗Ｒ３の一端、タイマ用コンデンサＣ１の一端、トランジスタＱ３のベース、およびゲート抵抗Ｒｇ２の他端に接続され、エミッタが接地され、ベースが抵抗Ｒ４の一端および抵抗Ｒ５の一端に接続されている。抵抗Ｒ４は、一端がトランジスタＱ４のベース、および抵抗Ｒ５の一端に接続され、他端がマイコン１４の出力ポートＯＵＴに接続されている。抵抗Ｒ５は、一端がトランジスタＱ４のベース、および抵抗Ｒ４の一端に接続され、他端が接地されている。マイコン１４、トランジスタＱ４、および抵抗Ｒ４，Ｒ５は、制御手段である。
The transistor Q4 is, for example, an NPN-type bipolar transistor. The collector is connected to one end of the resistor R3, one end of the timer capacitor C1, the base of the transistor Q3, and the other end of the gate resistor Rg2, the emitter is grounded, and the base is The resistor R4 is connected to one end of the resistor R4 and the resistor R5. The resistor R4 has one end connected to the base of the transistor Q4 and one end of the resistor R5, and the other end connected to the output port OUT of the
図５に示したマイコン１４は、Ｒｅｓｔａｒｔ信号をローレベルで出力したが、図７に示したマイコン１４は、Ｒｅｓｔａｒｔ信号をハイレベルで出力する。Ｒｅｓｔａｒｔ信号が出力されると、トランジスタＱ４がオンになり、トランジスタＱ３のベース電圧をグランドレベルまで下げて、トランジスタＱ３をオフにする。
The
図８は、本発明の第５実施形態である出力遮断回路１ｄを備える電源回路１０ｄの回路構成を示す図である。電源回路１０ｄは、図５に示した電源回路１０ｂの変形例であり、電源回路１０ｃと同様に、ゲート電圧ＶＧを直接マイコン１４に入力することができる電圧に下げてマイコン１４に入力している。
FIG. 8 is a diagram showing a circuit configuration of a
電源回路１０ｄは、直流電源１１、トランジスタＱ１、ゲート抵抗Ｒｇ、コンデンサＣｏｕｔ、出力部１３および出力遮断回路１ｄを含んで構成されている。電源回路１０ｄの構成要素のうち図５に示した電源回路１０ｂの構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。
The
出力遮断回路１ｄは、図７に示した出力遮断回路１ｃの変形例であり、電流検出用抵抗Ｒｓ、エミッタ抵抗Ｒｅ、抵抗Ｒ１〜Ｒ６、トランジスタＱ２〜Ｑ４、タイマ用コンデンサＣ１、マイコン１４、およびダイオードＤ１を含んで構成されている。出力遮断回路１ｄの構成要素のうち図７に示した出力遮断回路１ｃの構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。
The
抵抗Ｒ６は、一端がトランジスタＱ１のゲート、トランジスタＱ２のコレクタ、ゲート抵抗Ｒｇの一端に接続され、他端がマイコン１４の入力ポートＩＮまたはアナログデジタル変換ポートＡＤ、およびダイオードＤ１のカソードに接続されている。ダイオードＤ１は、たとえばツェナーダイオードによって構成され、アノードが接地され、カソードが抵抗Ｒ６の他端、およびマイコン１４の入力ポートＩＮまたはアナログデジタル変換ポートＡＤに接続されている。
The resistor R6 has one end connected to the gate of the transistor Q1, the collector of the transistor Q2, and one end of the gate resistor Rg, and the other end connected to the input port IN or the analog / digital conversion port AD of the
入力電圧ＶＩＮがマイコンに供給される電圧よりも高い場合、出力遮断回路１ｄは、抵抗Ｒ６とダイオードＤ１によって、マイコン１４に入力するＦａｉｌ信号の電圧を、マイコンに供給される電圧よりも低い電圧になるようにしている。マイコン１４、トランジスタＱ４、抵抗Ｒ４〜Ｒ６、およびダイオードＤ１は、制御手段である。
When the input voltage VIN is higher than the voltage supplied to the microcomputer, the
出力遮断回路１ｂは、正常な期間では、負荷電流、つまり出力電流Ｉｏｕｔのみが電源回路１０ｂに流れ、トランジスタＱ２，Ｑ３には、電流は流れない。また、出力遮断回路１ｃ，１ｄは、正常な期間では、負荷電流のみが電源回路１０ｃ，１０ｄに流れ、トランジスタＱ２〜Ｑ４には、電流は流れない。
In the output cutoff circuit 1b, during a normal period, only the load current, that is, the output current Iout flows through the
図９は、本発明の第６実施形態である出力遮断回路１ｅを備える電源回路１０ｅの回路構成を示す図である。上述した実施の形態では、マイコン１４は、ゲート電圧ＶＧを監視して、トランジスタＱ１がオフになり、シャットダウン状態になったことを検出したが、出力遮断回路１ｅは、トランジスタＱ３のコレクタの電圧を監視してシャットダウン状態になったことを検出する。
FIG. 9 is a diagram showing a circuit configuration of a
電源回路１０ｅは、直流電源１１、トランジスタＱ１、ゲート抵抗Ｒｇ、コンデンサＣｏｕｔ、出力部１３および出力遮断回路１ｅを含んで構成されている。電源回路１０ｅの構成要素のうち図８に示した電源回路１０ｄの構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。
The
出力遮断回路１ｅは、電流検出用抵抗Ｒｓ、エミッタ抵抗Ｒｅ、抵抗Ｒ１〜Ｒ５，Ｒ７、トランジスタＱ２〜Ｑ４、タイマ用コンデンサＣ１、マイコン１４、およびダイオードＤ２を含んで構成されている。出力遮断回路１ｅの構成要素のうち図８に示した出力遮断回路１ｄの構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。
The
ダイオードＤ２は、アノードがマイコン１４の入力ポートＩＮまたはアナログデジタル変換ポートＡＤ、および抵抗Ｒ７の一端に接続され、カソードが抵抗Ｒ２とトランジスタＱ３のコレクタとの接続点に接続されている。抵抗Ｒ７は、一端がマイコン１４の入力ポートＩＮまたはアナログデジタル変換ポートＡＤ、およびダイオードＤ２のアノードに接続され、他端に、マイコン１４に印加される直流電圧ＶＤＤが印加されている。
The diode D2 has an anode connected to the input port IN or the analog-digital conversion port AD of the
マイコン１４は、Ｆａｉｌ信号として、トランジスタＱ３のコレクタの電圧を監視している。Ｆａｉｌ信号がローレベルになると、シャットダウンが行われたこと、すなわちトランジスタＱ１がオフになったことを検出することができる。
The
ダイオードＤ２は、入力電圧ＶＩＮがマイコン１４に印加される直流電圧ＶＤＤよりも高い場合、トランジスタＱ３がオフのときに、入力電圧ＶＩＮが、直流電圧ＶＤＤ以上の電圧で、電流検出用抵抗Ｒｓおよび抵抗Ｒ１，Ｒ２を介してマイコン１４の入力ポートＩＮまたはアナログデジタル変換ポートＡＤに印加されることを防止するために設けられるダイオードである。マイコン１４、トランジスタＱ４、抵抗Ｒ４、Ｒ５，Ｒ７、およびダイオードＤ２は、制御手段である。
When the input voltage VIN is higher than the DC voltage VDD applied to the
図１０は、出力遮断回路１ｅの動作を説明するためのタイムチャートである。このタイムチャートは、図６に示したタイムチャートと、Ｆａｉｌ信号を除いて同じである。Ｆａｉｌ信号は、トランジスタＱ３のコレクタの電圧を表す信号であるので、トランジスタＱ３がオンの期間、つまりシャットダウンの期間だけ、ローレベルとなる。
FIG. 10 is a time chart for explaining the operation of the
図１１は、本発明の第７実施形態である出力遮断回路１ｆを備える電源回路１０ｆの回路構成を示す図である。上述した実施の形態では、電流制限時間Ｔｄを、タイマ用コンデンサＣ１を用いて計時したが、出力遮断回路１ｆは、マイコン１４が電流制限時間Ｔｄを計時する。
FIG. 11 is a diagram illustrating a circuit configuration of a
電源回路１０ｆは、直流電源１１、トランジスタＱ１、ゲート抵抗Ｒｇ１，Ｒｇ２、コンデンサＣｏｕｔ、出力部１３および出力遮断回路１ｆを含んで構成されている。電源回路１０ｆの構成要素のうち図５に示した電源回路１０ｂの構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。
The
ゲート抵抗Ｒｇ１は、一端がトランジスタＱ１のゲート、およびトランジスタＱ２のコレクタに接続され、他端がゲート抵抗Ｒｇ２の一端、およびマイコン１４の入力ポートＩＮまたはアナログデジタル変換ポートＡＤに接続されている。ゲート抵抗Ｒｇ２は、一端がゲート抵抗Ｒｇ１の他端、およびマイコン１４の入力ポートＩＮまたはアナログデジタル変換ポートＡＤに接続され、他端が接地されている。
One end of the gate resistor Rg1 is connected to the gate of the transistor Q1 and the collector of the transistor Q2, and the other end is connected to one end of the gate resistor Rg2 and the input port IN or the analog-digital conversion port AD of the
ゲート抵抗Ｒｇ１，Ｒｇ２は、入力電圧ＶＩＮがマイコン１４に供給される電圧よりも高い場合、図５に示した電源回路１０ｂで用いられるゲート抵抗Ｒｇの代わりに用いられるゲート抵抗であり、マイコン１４に入力するＦａｉｌ信号の電圧が、マイコン１４に供給される電圧よりも低い電圧になるように分圧する。
The gate resistors Rg1 and Rg2 are gate resistors used in place of the gate resistor Rg used in the
出力遮断回路１ｆは、電流検出用抵抗Ｒｓ、エミッタ抵抗Ｒｅ、抵抗Ｒ１，Ｒ２，Ｒ８，Ｒ９、トランジスタＱ２，Ｑ３、およびマイコン１４を含んで構成されている。出力遮断回路１ｆの構成要素のうち図５に示した出力遮断回路１ｂの構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。
The output cutoff circuit 1f includes a current detection resistor Rs, an emitter resistor Re, resistors R1, R2, R8, and R9, transistors Q2 and Q3, and a
抵抗Ｒ８は、一端がトランジスタＱ３のベース、および抵抗Ｒ９の一端に接続され、他端がマイコン１４の出力ポートＯＵＴに接続されている。抵抗Ｒ９は、一端がトランジスタＱ３のベース、および抵抗Ｒ８の一端に接続され、他端が接地されている。
The resistor R8 has one end connected to the base of the transistor Q3 and one end of the resistor R9, and the other end connected to the output port OUT of the
マイコン１４は、Ｆａｉｌ信号によってゲート電圧ＶＧを監視し、ゲート電圧ＶＧをゲート抵抗Ｒｇ１とゲート抵抗Ｒｇ２とで分圧した電圧が、ゲート電圧ＶＧが制限電圧になる電圧になったとき、電流制限が行われたこと、すなわちトランジスタＱ２がオンになったことを検出する。制限電圧は、ゲート電圧ＶＧがトランジスタＱ１を制限電流値Ｉｌｉｍの出力電流を出力させる電圧である。マイコン１４は、正常の期間、およびＲｅｓｔａｒｔ信号を出力するときに、ローレベルを出力し、トランジスタＱ３をオン、そしてトランジスタＱ１をオフにして、シャットダウン状態とするときに、ハイレベルを出力する。マイコン１４、および抵抗Ｒ８，Ｒ９は、制御手段である。
The
抵抗Ｒ２およびトランジスタＱ３は、ラッチ回路を構成し、電流制限時間Ｔｄが計時された時点で、トランジスタＱ２をフルオン状態として、トランジスタＱ１をオフとし、トランジスタＱ１をシャットダウン状態とする。 The resistor R2 and the transistor Q3 constitute a latch circuit, and when the current limit time Td is measured, the transistor Q2 is turned on, the transistor Q1 is turned off, and the transistor Q1 is turned off.
図１２は、出力遮断回路１ｆの動作を説明するためのタイムチャートである。時刻ｔ１１に負荷が地絡すると、トランジスタＱ２がオンとなり、コレクタ電流Ｉｃがゲート抵抗Ｒｇ１,Ｒｇ２に供給され、ゲート電圧ＶＧが上昇する。ゲート電圧ＶＧが上昇すると、トランジスタＱ１の出力電流ＩＯＵＴが制限電流値Ｉｌｉｍに制限される。このとき、ゲート電圧ＶＧをゲート抵抗Ｒｇ１とゲート抵抗Ｒｇ２とで分圧した電圧が上昇して、電流制限が行われる電圧になるので、マイコン１４は、電流制限が行われたことを検出することができる。
FIG. 12 is a time chart for explaining the operation of the output cutoff circuit 1f. When the load is grounded at time t11, the transistor Q2 is turned on, the collector current Ic is supplied to the gate resistances Rg1 and Rg2, and the gate voltage VG increases. When the gate voltage VG increases, the output current IOUT of the transistor Q1 is limited to the limit current value Ilim. At this time, the voltage obtained by dividing the gate voltage VG by the gate resistance Rg1 and the gate resistance Rg2 rises and becomes a voltage at which current limitation is performed. Therefore, the
マイコン１４は、電流制限が行われたことを検出してから、電流制限時間Ｔｄを計時し、電流制限時間Ｔｄが経過した時刻ｔ１２に、Ｒｅｓｔａｒｔ信号をローレベルからハイレベルに変化させて、トランジスタＱ３をオンとする。トランジスタＱ３がオンになると、トランジスタＱ２はフルオン状態となり、トランジスタＱ１をオフし、シャットダウン状態とする。トランジスタＱ１がオフになる。このとき、ゲート電圧ＶＧは、トランジスタＱ１をオフになる電圧まで上昇している。
The
マイコン１４は、トランジスタＱ１をシャットダウンしてから、予め定める第２の時間を計時し、予め定める第２の時間を計時した時刻ｔ１３に、Ｒｅｓｔａｒｔ信号をハイレベルからローレベルに変化させる。Ｒｅｓｔａｒｔ信号がローレベルになると、トランジスタＱ３はオフとなり、トランジスタＱ１はオンとなる。しかし、負荷の地絡が解除されていないと、トランジスタＱ２はオンのままで、電流制限がかかった状態になる。
The
マイコン１４は、ゲート電圧ＶＧがシャットダウンの状態の電圧から電流制限の状態の電圧に下がったことを時刻ｔ１４に検出すると、まだ負荷の地絡が解除されていないので、電流制限時間Ｔｄを計時し、電流制限時間Ｔｄが経過した時刻ｔ１５に、Ｒｅｓｔａｒｔ信号をローレベルからハイレベルに変化させ、トランジスタＱ１を再びオフとし、シャットダウン状態とする。
When the
マイコン１４は、トランジスタＱ１をオフしてから、予め定める第２の時間を計時し、予め定める第２の時間を計時した時刻ｔ１７に、Ｒｅｓｔａｒｔ信号をハイレベルからローレベルに変化させる。時刻ｔ１５と時刻ｔ１７との間の時刻ｔ１６に負荷の地絡が解除されていると、時刻ｔ１７にＲｅｓｔａｒｔ信号がローレベルになり、トランジスタＱ３がオフ、そしてトランジスタＱ１がオンになったとき、トランジスタＱ２はオフになり、電源回路１０ｆは、正常な動作を再開する。
The
出力遮断回路１ｆは、タイマ用コンデンサＣ１が不要であり、回路構成を簡単化することができる。 The output cutoff circuit 1f does not require the timer capacitor C1, and the circuit configuration can be simplified.
図１３は、本発明の第８実施形態である出力遮断回路１ｇを備える電源回路１０ｇの回路構成を示す図である。電源回路１０ｇは、図１１に示した電源回路１０ｆの変形例である。電源回路１０ｇは、直流電源１１、トランジスタＱ１、ゲート抵抗Ｒｇ１，Ｒｇ２、コンデンサＣｏｕｔ、出力部１３および出力遮断回路１ｇを含んで構成されている。電源回路１０ｇの構成要素のうち図１１に示した電源回路１０ｆの構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。
FIG. 13 is a diagram showing a circuit configuration of a
出力遮断回路１ｇは、電流検出用抵抗Ｒｓ、エミッタ抵抗Ｒｅ、抵抗Ｒ１，Ｒ２，Ｒ８〜Ｒ１０、トランジスタＱ２，Ｑ３，Ｑ５、およびマイコン１４を含んで構成されている。出力遮断回路１ｇの構成要素のうち図１１に示した出力遮断回路１ｆの構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。
The
トランジスタＱ５は、たとえばＮＰＮ型のバイポーラトランジスタであり、ベースがゲート抵抗Ｒｇ１とゲート抵抗Ｒｇ２との接続点に接続され、コレクタが抵抗Ｒ１０の一端、およびマイコン１４の入力ポートＩＮまたはアナログデジタル変換ポートＡＤに接続され、エミッタが接地されている。抵抗Ｒ１０は、一端がトランジスタＱ５のコレクタ、およびマイコン１４の入力ポートＩＮまたはアナログデジタル変換ポートＡＤに接続されて、他端に、マイコン１４に印加される直流電圧ＶＤＤが印加されている。
The transistor Q5 is, for example, an NPN-type bipolar transistor, the base is connected to the connection point between the gate resistance Rg1 and the gate resistance Rg2, the collector is one end of the resistance R10, and the input port IN of the
トランジスタＱ２がオフのとき、つまりゲート電圧ＶＧがほぼ０Ｖのとき、トランジスタＱ５はオフで、コレクタの電圧、つまりＦａｉｌ信号は、ハイレベルである。トランジスタＱ２がオンになり、電流制限が行われると、Ｆａｉｌ信号は、ゲート電圧ＶＧが制限電圧になる電圧である。トランジスタＱ３がオンになりシャットダウンの状態になると、グランドレベルになる。マイコン１４は、Ｆａｉｌ信号の電圧を監視することによって、正常の状態か、電流制限の状態か、シャットダウン状態かを検出することができる。マイコン１４、トランジスタＱ５、および抵抗Ｒ８〜Ｒ１０は、制御手段である。
When the transistor Q2 is off, that is, when the gate voltage VG is substantially 0 V, the transistor Q5 is off, and the collector voltage, that is, the Fail signal is at a high level. When the transistor Q2 is turned on and current limiting is performed, the Fail signal is a voltage at which the gate voltage VG becomes the limiting voltage. When the transistor Q3 is turned on and is in a shutdown state, it becomes the ground level. The
出力遮断回路１ｆは、正常な期間では、負荷電流のみが電源回路１０ｆに流れ、トランジスタＱ２，Ｑ３には、電流は流れない。また、出力遮断回路１ｇは、正常な期間では、負荷電流のみが電源回路１０ｇに流れ、トランジスタＱ２，Ｑ３，Ｑ５には、電流は流れない。
In the output cutoff circuit 1f, only a load current flows through the
図１４は、本発明の第９実施形態である出力遮断回路１ｈを備える電源回路１０ｈの回路構成を示す図である。図１４（ａ）は、電源回路１０ｈの回路構成を示す図である。電源回路１０ｈは、直流電源１１、トランジスタＱ１、ゲート抵抗Ｒｇ１，Ｒｇ２、コンデンサＣｏｕｔ、出力部１３および出力遮断回路１ｈを含んで構成されている。電源回路１０ｈの構成要素のうち図１１に示した電源回路１０ｆの構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。
FIG. 14 is a diagram showing a circuit configuration of a
出力遮断回路１ｈは、電流検出用抵抗Ｒｓ、エミッタ抵抗Ｒｅ、抵抗Ｒ１１，Ｒ１２、トランジスタＱ２，Ｑ６、タイマ用コンデンサＣ２、マイコン１４，およびトランジスタ部Ｔｒ１，Ｔｒ２を含んで構成されている。出力遮断回路１ｈは、図５に示した出力遮断回路１ｂのトランジスタＱ３およびタイマ用コンデンサＣ１の代わりに、トランジスタＱ６およびタイマ用コンデンサＣ２を用いる回路である。出力遮断回路１ｈの構成要素のうち図５に示した出力遮断回路１ｂの構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。
The
上述したタイマ用コンデンサＣ１は、ゲート電圧ＶＧの上昇を契機に電流制限時間Ｔｄを計時するコンデンサであるが、タイマ用コンデンサＣ２は、出力電圧ＶＯＵＴの低下を契機に電流制限時間Ｔｄを計時するコンデンサである。 The timer capacitor C1 described above is a capacitor that measures the current limit time Td when the gate voltage VG increases. The timer capacitor C2 is a capacitor that measures the current limit time Td when the output voltage VOUT decreases. It is.
図１４（ｂ）は、トランジスタ部Ｔｒ１の構成を示す図であり、図１４（ｃ）は、トランジスタ部Ｔｒ２の構成を示す図である。トランジスタ部Ｔｒ１は、トランジスタＱ７、および抵抗Ｒ１３，Ｒ１４によって構成されている。トランジスタＱ７は、たとえばＰＮＰ型のバイポーラトランジスタによって構成され、ベースが抵抗Ｒ１３の一端、および抵抗Ｒ１４の一端に接続され、エミッタが抵抗Ｒ１３の他端、および電流検出用抵抗ＲｓとトランジスタＱ１のソースとの接続点に接続され、コレクタがトランジスタＱ６のベースに接続されている。 FIG. 14B is a diagram illustrating the configuration of the transistor unit Tr1, and FIG. 14C is a diagram illustrating the configuration of the transistor unit Tr2. The transistor portion Tr1 is configured by a transistor Q7 and resistors R13 and R14. The transistor Q7 is formed of, for example, a PNP-type bipolar transistor, the base is connected to one end of the resistor R13 and one end of the resistor R14, the emitter is the other end of the resistor R13, the current detection resistor Rs, and the source of the transistor Q1. The collector is connected to the base of the transistor Q6.
トランジスタ部Ｔｒ２は、トランジスタＱ８、および抵抗Ｒ１５，Ｒ１６によって構成されている。トランジスタＱ８は、たとえばＮＰＮ型のバイポーラトランジスタによって構成され、ベースが抵抗Ｒ１５の一端、および抵抗Ｒ１６の一端に接続され、エミッタが抵抗Ｒ１５の他端に接続されているとともに、接地され、コレクタが抵抗Ｒ１４の他端に接続されている。抵抗Ｒ１６は、他端がマイコン１４の出力ポートＯＵＴに接続されている。
The transistor portion Tr2 is configured by a transistor Q8 and resistors R15 and R16. The transistor Q8 is formed of, for example, an NPN-type bipolar transistor, the base is connected to one end of the resistor R15 and one end of the resistor R16, the emitter is connected to the other end of the resistor R15, the ground is connected, and the collector is a resistor It is connected to the other end of R14. The other end of the resistor R16 is connected to the output port OUT of the
トランジスタＱ６は、たとえばＰＮＰ型のバイポーラトランジスタであり、エミッタが電流検出用抵抗ＲｓとトランジスタＱ１のソースとの接続点に接続され、ベースがトランジスタＱ７のコレクタに接続され、コレクタがトランジスタＱ２のコレクタ、トランジスタＱ１のゲート、およびゲート抵抗Ｒｇ１の一端に接続されている。タイマ用コンデンサＣ２は、一端が電流検出用抵抗ＲｓとトランジスタＱ１のソースとの接続点に接続され、他端がトランジスタＱ６のベースとトランジスタＱ７のコレクタとの接続点に接続されている。 The transistor Q6 is, for example, a PNP-type bipolar transistor, the emitter is connected to the connection point between the current detection resistor Rs and the source of the transistor Q1, the base is connected to the collector of the transistor Q7, the collector is the collector of the transistor Q2, The transistor Q1 is connected to the gate and one end of the gate resistor Rg1. One end of the timer capacitor C2 is connected to a connection point between the current detection resistor Rs and the source of the transistor Q1, and the other end is connected to a connection point between the base of the transistor Q6 and the collector of the transistor Q7.
抵抗Ｒ１１は、一端が電流検出用抵抗ＲｓとトランジスタＱ１のソースとの接続点に接続され、他端がトランジスタＱ６のベースとトランジスタＱ７のコレクタとの接続点に接続されている。抵抗Ｒ１２は、一端がトランジスタＱ６のベースとトランジスタＱ７のコレクタとの接続点に接続され、他端がトランジスタＱ１のドレインと出力部１３との接続点に接続されている。トランジスタ部Ｔｒ１，Ｔｒ２、およびマイコン１４は、制御手段である。抵抗Ｒ１２およびタイマ用コンデンサＣ２は、計時手段である。
The resistor R11 has one end connected to a connection point between the current detection resistor Rs and the source of the transistor Q1, and the other end connected to a connection point between the base of the transistor Q6 and the collector of the transistor Q7. The resistor R12 has one end connected to a connection point between the base of the transistor Q6 and the collector of the transistor Q7, and the other end connected to a connection point between the drain of the transistor Q1 and the
抵抗Ｒ１１，Ｒ１２、トランジスタＱ６、およびタイマ用コンデンサＣ２は、タイマラッチ回路を構成し、電流制限を開始したことによって出力電圧ＶＯＵＴが予め定める第３の電圧まで低下した時点から電流制限時間Ｔｄを計時し、電流制限時間Ｔｄが計時された時点で、トランジスタＱ１をオフとし、トランジスタＱ１をシャットダウン状態とする。 The resistors R11 and R12, the transistor Q6, and the timer capacitor C2 constitute a timer latch circuit, and count the current limit time Td from the time when the output voltage VOUT has decreased to a predetermined third voltage by starting the current limit. When the current limit time Td is measured, the transistor Q1 is turned off and the transistor Q1 is shut down.
図１５は、出力遮断回路１ｈの動作を説明するためのタイムチャートである。トランジスタＱ１がオンの状態で、負荷が短絡していないとき、トランジスタＱ６のベース電圧はほぼトランジスタＱ６のエミッタと同じ電圧であり、トランジスタＱ６はオフの状態である。
FIG. 15 is a time chart for explaining the operation of the
時刻ｔ２１に負荷が地絡すると、出力電流Ｉｏｕｔが増大する。出力電流Ｉｏｕｔが増大すると、電流検出用抵抗Ｒｓでの電圧降下が増加する。電流検出用抵抗Ｒｓでの電圧降下が、予め定める電圧になると、トランジスタＱ２にベース電流が流れ、トランジスタＱ２は、直流電源１１から供給される電流をコレクタ電流Ｉｃとしてゲート抵抗Ｒｇ１，Ｒｇ２に流し、ゲート電圧ＶＧは上昇する。ゲート電圧ＶＧが上昇し、制限電圧になると、トランジスタＱ１のゲートソース間の電圧差が少なくなるので、出力電流Ｉｏｕｔが制限電流値Ｉｌｉｍで制限される。予め定める電圧は、エミッタ抵抗での電圧降下とトランジスタＱ２のベースエミッタ間電圧ＶＢＥとを加算した電圧である。
When the load is grounded at time t21, the output current Iout increases. When the output current Iout increases, the voltage drop at the current detection resistor Rs increases. When the voltage drop at the current detection resistor Rs reaches a predetermined voltage, a base current flows through the transistor Q2, and the transistor Q2 causes the current supplied from the
また、時刻ｔ２１に負荷が地絡すると、出力電流Ｉｏｕｔが制限電流値Ｉｌｉｍで制限され、出力電圧ＶＯＵＴが低下するので、トランジスタＱ６のベース電圧（図では「Ｑ６ベース」という）は、低下を開始する。電流制限時間Ｔｄが経過した時刻ｔ２２に、トランジスタＱ６のベースとエミッタとの間の電圧がベースエミッタ間電圧ＶＢＥになると、ベース電流が流れ、トランジスタＱ６がオンになる。トランジスタＱ６がオンになると、トランジスタＱ１のゲート電圧ＶＧとソース電圧との差がなくなり、トランジスタＱ１はオフになり、シャットダウン状態となる。電流制限時間Ｔｄは、抵抗Ｒ１２の抵抗値およびタイマ用コンデンサＣ２の静電容量で決まる。 Further, when the load is grounded at time t21, the output current Iout is limited by the limit current value Ilim and the output voltage VOUT decreases, so the base voltage of the transistor Q6 (referred to as “Q6 base” in the figure) starts to decrease. To do. When the voltage between the base and emitter of the transistor Q6 becomes the base-emitter voltage VBE at time t22 when the current limit time Td has elapsed, the base current flows and the transistor Q6 is turned on. When the transistor Q6 is turned on, there is no difference between the gate voltage VG and the source voltage of the transistor Q1, the transistor Q1 is turned off, and a shutdown state is entered. The current limit time Td is determined by the resistance value of the resistor R12 and the capacitance of the timer capacitor C2.
マイコン１４が、Ｒｅｓｔａｒｔ信号をハイレベルとすると、トランジスタＱ８がオン、そしてトランジスタＱ７がオンとなる。トランジスタＱ７がオンになると、トランジスタＱ６のベース電圧とエミッタ電圧とがほぼ同じ電圧になるので、トランジスタＱ６がオフとなる。トランジスタＱ６がオフになると、ゲート電圧ＶＧが制限電圧まで下がり、トランジスタＱ１がオンとなり、シャットダウン状態が解除される。
When the
負荷の地絡が解除されていない場合、電流検出用抵抗Ｒｓでの電圧降下は、エミッタ抵抗での電圧降下とトランジスタＱ２のベースエミッタ間電圧ＶＢＥとを加算した電圧であり、トランジスタＱ２はオンの状態を継続する。すなわち、トランジスタＱ２は、トランジスタＱ１がオンになっているので、電流制限を行う。トランジスタＱ６のベース電圧とエミッタ電圧とは、Ｒｅｓｔａｒｔ信号によってほぼ同じ電圧にされているが、時刻ｔ２４にＲｅｓｔａｒｔ信号が解除されても、電流制限が行われており、抵抗Ｒ１２の負荷側、つまり出力電圧ＶＯＵＴが低下しているので、タイマ用コンデンサＣ２が接続されているトランジスタＱ６のベース電圧が低下し始める。Ｒｅｓｔａｒｔ信号が解除されてから電流制限時間Ｔｄが経過した時刻ｔ２５に、トランジスタＱ６が再びオンとなり、トランジスタＱ１をオフとする。 When the ground fault of the load is not canceled, the voltage drop at the current detection resistor Rs is a voltage obtained by adding the voltage drop at the emitter resistor and the base-emitter voltage VBE of the transistor Q2, and the transistor Q2 is turned on. Continue state. That is, the transistor Q2 performs current limitation because the transistor Q1 is on. The base voltage and the emitter voltage of the transistor Q6 are set to substantially the same voltage by the Restart signal. However, even when the Restart signal is canceled at time t24, the current is limited and the load side of the resistor R12, that is, the output Since the voltage VOUT is decreasing, the base voltage of the transistor Q6 connected to the timer capacitor C2 starts to decrease. The transistor Q6 is turned on again and the transistor Q1 is turned off at time t25 when the current limit time Td has elapsed since the release of the Restart signal.
時刻ｔ２６で負荷の地絡が解除された場合、Ｒｅｓｔａｒｔ信号が出力されると、トランジスタＱ６がオフになり、トランジスタＱ１はオンとなる。トランジスタＱ１がオンとなったとき、負荷の地絡が解除されて出力電流Ｉｏｕｔが減少しているので、電流検出用抵抗Ｒｓでの電圧降下はエミッタ抵抗での電圧降下とトランジスタＱ２のベースエミッタ間電圧ＶＢＥとを加算した電圧未満になっており、トランジスタＱ２はオフとなる。電源回路１０ｈは、正常な状態に復帰する。
When the ground fault of the load is released at time t26, when the Restart signal is output, the transistor Q6 is turned off and the transistor Q1 is turned on. When the transistor Q1 is turned on, the ground fault of the load is released and the output current Iout decreases, so that the voltage drop at the current detection resistor Rs is between the voltage drop at the emitter resistance and the base-emitter of the transistor Q2. The voltage is less than the sum of the voltage VBE and the transistor Q2 is turned off. The
図１６は、本発明の第１０実施形態である出力遮断回路１ｊを備える電源回路１０ｊの回路構成を示す図である。電源回路１０ｊは、図１４に示した電源回路１０ｈの変形例である。電源回路１０ｊは、直流電源１１、トランジスタＱ１、ゲート抵抗Ｒｇ１，Ｒｇ２、コンデンサＣｏｕｔ、出力部１３および出力遮断回路１ｊを含んで構成されている。電源回路１０ｊの構成要素のうち図１４に示した電源回路１０ｈの構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。
FIG. 16 is a diagram showing a circuit configuration of a power supply circuit 10j including an output cutoff circuit 1j according to the tenth embodiment of the present invention. The power supply circuit 10j is a modification of the
出力遮断回路１ｈは、電流検出用抵抗Ｒｓ、エミッタ抵抗Ｒｅ、抵抗Ｒ１０〜Ｒ１２、トランジスタＱ２，Ｑ５，Ｑ６、タイマ用コンデンサＣ２、マイコン１４，およびトランジスタ部Ｔｒ１，Ｔｒ２を含んで構成されている。出力遮断回路１ｊの構成要素のうち図１４に示した出力遮断回路１ｈの構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。トランジスタＱ５および抵抗Ｒ１０は、図１３に示したトランジスタＱ５および抵抗Ｒ１０と同じである。トランジスタ部Ｔｒ１，Ｔｒ２、マイコン１４、抵抗Ｒ１０、およびトランジスタＱ５は、制御手段である。
The
出力遮断回路１ｈは、正常な期間では、負荷電流のみが電源回路１０ｈに流れ、トランジスタＱ２，Ｑ６〜Ｑ８には、電流は流れない。また、出力遮断回路１ｊは、正常な期間では、負荷電流のみが電源回路１０ｊに流れ、トランジスタＱ２，Ｑ５〜Ｑ８には、電流は流れない。
In the
図１７は、本発明の第１１実施形態である出力遮断回路１ｋを備える電源回路１０ｋの回路構成を示す図である。上述したタイマ用コンデンサＣ１による電流制限時間Ｔｄの計時は、ゲート電圧ＶＧの上昇を契機に行ったが、出力遮断回路１ｋでは、出力電圧ＶＯＵＴの低下を契機に行う。
FIG. 17 is a diagram showing a circuit configuration of a
電源回路１０ｋは、直流電源１１、トランジスタＱ１、ゲート抵抗Ｒｇ、コンデンサＣｏｕｔ、出力部１３および出力遮断回路１ｋを含んで構成されている。電源回路１０ｋの構成要素のうち図９に示した電源回路１０ｅの構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。
The
出力遮断回路１ｋは、図９に示した出力遮断回路１ｅの変形例である。出力遮断回路１ｋは、電流検出用抵抗Ｒｓ、エミッタ抵抗Ｒｅ、抵抗Ｒ１，Ｒ２，Ｒ４，Ｒ５，Ｒ７，Ｒ１１，Ｒ１２，Ｒ１７，Ｒ１８、トランジスタＱ２〜Ｑ４，Ｑ９、タイマ用コンデンサＣ１、マイコン１４、およびダイオードＤ２を含んで構成されている。出力遮断回路１ｋの構成要素のうち図９に示した出力遮断回路１ｅの構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。
The
第４のトランジスタであるトランジスタＱ９は、たとえばＰＮＰ型のバイポーラトランジスタによって構成され、エミッタが電流検出用抵抗ＲｓとトランジスタＱ１のソースとの接続点に接続され、ベースが抵抗Ｒ１１の一端、および抵抗Ｒ１２の一端に接続され、コレクタが抵抗１７の一端に接続されている。抵抗Ｒ１１は、一端がトランジスタＱ９のベース、および抵抗Ｒ１２の一端に接続され、他端が電流検出用抵抗ＲｓとトランジスタＱ１のソースとの接続点に接続されている。第３の抵抗素子である抵抗Ｒ１２は、一端がトランジスタＱ９のベース、および抵抗Ｒ１２の一端に接続され、他端がトランジスタＱ１のドレインと出力部１３との接続点に接続されている。
The transistor Q9, which is the fourth transistor, is composed of, for example, a PNP-type bipolar transistor, the emitter is connected to the connection point between the current detection resistor Rs and the source of the transistor Q1, the base is one end of the resistor R11, and the resistor R12. The collector is connected to one end of the resistor 17. The resistor R11 has one end connected to the base of the transistor Q9 and one end of the resistor R12, and the other end connected to a connection point between the current detection resistor Rs and the source of the transistor Q1. The resistor R12, which is the third resistor element, has one end connected to the base of the transistor Q9 and one end of the resistor R12, and the other end connected to the connection point between the drain of the transistor Q1 and the
第４の抵抗素子である抵抗１７は、一端がトランジスタＱ９のコレクタに接続され、他端が抵抗１８の一端に接続されている。第５の抵抗素子である抵抗１８は、一端が抵抗１７の他端に接続され、他端が接地されている。トランジスタＱ３のベース、コンデンサであるタイマ用コンデンサＣ１の一端、およびトランジスタＱ４のコレクタは、図９に示した出力遮断回路１ｅでは、ゲート抵抗Ｒｇと抵抗Ｒ３との接続点に接続されているが、出力遮断回路１ｋでは、抵抗Ｒ１７と抵抗Ｒ１８との接続点に接続されている。
The resistor 17 as the fourth resistor element has one end connected to the collector of the
抵抗Ｒ１，Ｒ２，Ｒ１１，Ｒ１２，Ｒ１７，Ｒ１８、トランジスタＱ３，Ｑ９、およびタイマ用コンデンサＣ１は、タイマラッチ回路を構成し、電流制限を開始したことによって出力電圧ＶＯＵＴが低下した時点から電流制限時間Ｔｄを計時し、電流制限時間Ｔｄが計時された時点で、トランジスタＱ１をオフとし、トランジスタＱ１をシャットダウン状態とする。 Resistors R1, R2, R11, R12, R17, R18, transistors Q3, Q9, and timer capacitor C1 constitute a timer latch circuit, and current limit time Td from the time when output voltage VOUT decreases due to the start of current limit. When the current limit time Td is measured, the transistor Q1 is turned off and the transistor Q1 is shut down.
図１７に示した出力遮断回路１ｋは、ゲート電圧ＶＧが上昇しても、回路上、コンデンサＣ１へ電流が流れないため、出力電流Ｉｏｕｔの増加に応じて計時を開始する構成としている。
The output cut-
図１８は、出力遮断回路１ｋの動作を説明するためのタイムチャートである。タイムチャートそのものは、図６に示したタイムチャートと同じであり、タイマラッチ回路の動作の相違点のみを説明する。負荷が短絡していない状態では、トランジスタＱ１のドレインの電圧は、ほぼソースの電圧に等しいので、トランジスタＱ９は、オフである。
FIG. 18 is a time chart for explaining the operation of the
時刻ｔ１に負荷が地絡すると、トランジスタＱ２がオンとなり、出力電流Ｉｏｕｔが制限電流値Ｉｌｉｍで制限される。出力電流Ｉｏｕｔが制限電流値Ｉｌｉｍで制限されると、出力電圧ＶＯＵＴが低下するので、抵抗Ｒ１２によって、トランジスタＱ９のベースにベース電流が流れ、トランジスタＱ９がオンになる。 When the load is grounded at time t1, the transistor Q2 is turned on, and the output current Iout is limited by the limit current value Ilim. When the output current Iout is limited by the limit current value Ilim, the output voltage VOUT decreases, so that the base current flows to the base of the transistor Q9 by the resistor R12, and the transistor Q9 is turned on.
トランジスタＱ９がオンになると、タイマ用コンデンサＣ１の電圧が、抵抗Ｒ１７の抵抗値とタイマ用コンデンサＣ１の静電容量との積で決まる時定数で上昇し、時刻ｔ２にベースエミッタ間電圧ＶＢＥになると、トランジスタＱ３がオンとなる。トランジスタＱ３がオンになると、トランジスタＱ２のベース電流が増加し、トランジスタＱ２はフルオン状態となる。トランジスタＱ２がフルオン状態になると、トランジスタＱ１のゲートソース間の電圧がほぼ０Ｖとなり、トランジスタＱ１はオフし、シャットダウン状態となる。 When the transistor Q9 is turned on, the voltage of the timer capacitor C1 rises with a time constant determined by the product of the resistance value of the resistor R17 and the capacitance of the timer capacitor C1, and becomes the base-emitter voltage VBE at time t2. The transistor Q3 is turned on. When the transistor Q3 is turned on, the base current of the transistor Q2 increases, and the transistor Q2 is in a full-on state. When the transistor Q2 is fully turned on, the voltage between the gate and the source of the transistor Q1 becomes almost 0 V, the transistor Q1 is turned off, and the transistor Q1 is shut down.
マイコン１４が、Ｒｅｓｔａｒｔ信号をハイレベルとし、トランジスタＱ４をオンとすることによって、トランジスタＱ３をオフとする。トランジスタＱ３がオフになると、トランジスタＱ２のベース電流が減少するので、トランジスタＱ２のコレクタ電流が減少する。トランジスタＱ２のコレクタ電流が減少すると、ゲート電圧ＶＧが下がり、トランジスタＱ１はオンとなる。
The
負荷の地絡が解除されていない場合、トランジスタＱ２はオンの状態を継続し、出力電流Ｉｏｕｔは、制限電流値Ｉｌｉｍに制限されているので、トランジスタＱ９は、オンの状態を継続する。トランジスタＱ３のベース電圧は、Ｒｅｓｔａｒｔ信号によってグランドレベルまで下げられているが、時刻ｔ４にＲｅｓｔａｒｔ信号が解除されると、トランジスタＱ９の電流が抵抗１７に供給されるので、タイマ用コンデンサＣ１の電圧が上昇する。Ｒｅｓｔａｒｔ信号が解除されてから電流制限時間Ｔｄが経過した時刻ｔ５に、トランジスタＱ３が再びオンとなり、トランジスタＱ１をオフとする。 When the ground fault of the load is not released, the transistor Q2 continues to be on, and the output current Iout is limited to the limited current value Ilim. Therefore, the transistor Q9 continues to be on. The base voltage of the transistor Q3 is lowered to the ground level by the Restart signal, but when the Restart signal is canceled at time t4, the current of the transistor Q9 is supplied to the resistor 17, so that the voltage of the timer capacitor C1 is To rise. At time t5 when the current limit time Td has elapsed since the release of the Restart signal, the transistor Q3 is turned on again and the transistor Q1 is turned off.
時刻ｔ６に負荷の地絡が解除され、時刻ｔ５にトランジスタＱ１がオフとなった時点から予め定める第２の時間が経過した時刻ｔ７に、マイコン１４は、Ｒｅｓｔａｒｔ信号を出力する。Ｒｅｓｔａｒｔ信号が出力されると、トランジスタＱ３がオフになり、トランジスタＱ１もオンとなる。トランジスタＱ１がオンとなったとき、負荷の地絡が解除されて出力電流Ｉｏｕｔが減少しているので、電流検出用抵抗Ｒｓでの電圧降下は、エミッタ抵抗での電圧降下とトランジスタＱ２のベースエミッタ間電圧ＶＢＥとを加算した電圧未満になっており、トランジスタＱ２はオフとなり、電源回路１０ｋは、正常な状態に復帰する。
At time t6, the
図１９は、本発明の第１２実施形態である出力遮断回路１ｍを備える電源回路１０ｍの回路構成を示す図である。電源回路１０ｍは、図１７に示した電源回路１０ｋの変形例である。電源回路１０ｍは、直流電源１１、トランジスタＱ１、ゲート抵抗Ｒｇ、コンデンサＣｏｕｔ、出力部１３および出力遮断回路１ｍを含んで構成されている。電源回路１０ｍの構成要素のうち図１７に示した電源回路１０ｋの構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。
FIG. 19 is a diagram illustrating a circuit configuration of a
出力遮断回路１ｍは、電流検出用抵抗Ｒｓ、エミッタ抵抗Ｒｅ、抵抗Ｒ１，Ｒ２，Ｒ４，Ｒ５，Ｒ７，Ｒ１１，Ｒ１２，Ｒ１７〜Ｒ１９、トランジスタＱ２〜Ｑ４，Ｑ９、タイマ用コンデンサＣ１、マイコン１４、およびダイオードＤ２〜４を含んで構成されている。出力遮断回路１ｍの構成要素のうち図１７に示した出力遮断回路１ｋの構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。出力遮断回路１ｍは、図１７に示した抵抗１７の代わりに、直列に接続した抵抗Ｒ１９，Ｒ２０を用いており、ダイオードＤ３，Ｄ４が追加されている。
The
第６の抵抗素子である抵抗１９は、一端がトランジスタＱ９のコレクタに接続され、他端が抵抗１７の一端、およびダイオードＤ３のアノードに接続されている。ダイオードＤ３は、アノードが抵抗Ｒ１９と抵抗１７との接続点に接続され、カソードがダイオードＤ４のアノードに接続されている。ダイオードＤ４は、アノードがダイオードＤ３のカソードに接続され、カソードが接地されている。 The resistor 19 as the sixth resistor element has one end connected to the collector of the transistor Q9 and the other end connected to one end of the resistor 17 and the anode of the diode D3. The diode D3 has an anode connected to the connection point between the resistor R19 and the resistor 17, and a cathode connected to the anode of the diode D4. The diode D4 has an anode connected to the cathode of the diode D3 and a cathode grounded.
クランプ部であるダイオードＤ３，Ｄ４は、抵抗Ｒ１９と抵抗１７との接続点の電圧を、予め定める第３の電圧、たとえばダイオードの１個分の電圧降下ＶＦの２倍の電圧以下になるようにクランプしている。したがって、トランジスタＱ９がオンとなり、トランジスタＱ９から抵抗Ｒ１９に供給される電流の電流値が増加しても、抵抗Ｒ１９と抵抗１７との接続点の電圧を２ＶＦにすることができるので、タイマ用コンデンサＣ１を充電する電流は、トランジスタＱ９から抵抗Ｒ１９に供給される電流に依存せず、一定値にすることができる。したがって、電流制限時間を一定の時間にすることができる。 The diodes D3 and D4, which are clamp parts, have a voltage at a connection point between the resistor R19 and the resistor 17 so that the voltage is not more than twice a predetermined third voltage, for example, a voltage drop VF of one diode. Clamping. Therefore, even when the transistor Q9 is turned on and the current value of the current supplied from the transistor Q9 to the resistor R19 increases, the voltage at the connection point between the resistor R19 and the resistor 17 can be 2 VF. The current for charging C1 does not depend on the current supplied from the transistor Q9 to the resistor R19, and can be a constant value. Therefore, the current limit time can be set to a certain time.
たとえばタイマ用コンデンサＣ１の静電容量をＣ１、抵抗Ｒ１７の抵抗値をＲ１７とすると、電流制限時間Ｔｄは、Ｃ１×Ｒ１７である。タイマ用コンデンサＣ１および抵抗Ｒ１７に温度変動の小さいものを用いれば、温度変動による電流制限時間Ｔｄの変動を小さくすることができる。 For example, if the capacitance of the timer capacitor C1 is C1, and the resistance value of the resistor R17 is R17, the current limit time Td is C1 × R17. If the timer capacitor C1 and the resistor R17 have small temperature fluctuations, fluctuations in the current limit time Td due to temperature fluctuations can be reduced.
出力遮断回路１ｋ，１ｍは、正常な期間では、負荷電流のみが電源回路１０ｋ，１０ｍに流れ、トランジスタＱ２〜Ｑ４，Ｑ９には、電流は流れない。
In the
出力遮断回路１，１ａ〜１ｍを用いる電源回路１０，１０ａ〜１０ｍは、たとえば車載用のオーディオ機器、ビデオ機器、ナビゲーション装置、これらを組み合わせた装置、あるいは携帯電話機などバッテリを用いている電子機器に適用することができる。
The
図２に示した出力遮断回路１、図４に示した出力遮断回路１ａ、図５に示した出力遮断回路１ｂ、図７に示した出力遮断回路１ｃ、図８に示した出力遮断回路１ｄおよび図９に示した出力遮断回路１ｅは、負荷電流を徐々に単調増加させた場合、ゲート電圧ＶＧが上昇して、トランジスタＱ１に電流制限がかかるより先にトランジスタＱ３がオンして出力が遮断される。これに対して、図１４に示した出力遮断回路１ｈ、図１６に示した出力遮断回路１ｊおよび図１７に示した出力遮断回路１ｋは、トランジスタＱ３がないので、負荷電流を徐々に単調増加させた場合でも、ゲート電圧ＶＧが上昇して電流制限がかかった後で出力が遮断される。
The
すなわち、出力遮断回路１，１ａ〜１ｅは、出力が地絡したときの電流制限値Ｉｌｉｍと、負荷電流を徐々に増加させたときトランジスタＱ３がオンして出力電流を遮断する第２の出力電流値Ｉｌｉｍ２とは異なるが、出力遮断回路１ｈ，１ｊ，１ｋは、電流制限値Ｉｌｉｍと第２の出力電流値Ｉｌｉｍ２とは同じになる。
That is, the output cut-
電流制限値Ｉｌｉｍは、式（３）で求められ、抵抗Ｒｅによって、その温度変動を小さくすることができる。しかしながら、第２の出力電流値Ｉｌｉｍ２は、トランジスタＱ３のベースエミッタ間電圧ＶＢＥ３＝Ｒ３×Ｉｃ、およびＲｓ×Ｉｌｉｍ２＝Ｒｅ×Ｉｃ＋トランジスタＱ２のＶＢＥ２という関係から、式（４）で表わされ、抵抗Ｒｅがあっても温度特性は変わらない。ここに、Ｒｓ，Ｒｅ，Ｒ３は、それぞれ抵抗Ｒｓ，Ｒｅ，Ｒ３の抵抗値である。
Ｉｌｉｍ２＝ＶＢＥ２／Ｒｓ＋ＶＢＥ３×Ｒｅ／（Ｒ３×Ｒｓ） …（４）
The current limit value Ilim is obtained by Expression (3), and the temperature variation can be reduced by the resistor Re. However, the second output current value Ilim2 is expressed by Equation (4) from the relationship of the base-emitter voltage VBE3 = R3 × Ic of the transistor Q3 and Rs × Ilim2 = Re × Ic + VBE2 of the transistor Q2. Even if Re is present, the temperature characteristics do not change. Here, Rs, Re, and R3 are resistance values of the resistors Rs, Re, and R3, respectively.
Ilim2 = VBE2 / Rs + VBE3 × Re / (R3 × Rs) (4)
したがって、出力遮断回路１，１ａ〜１ｅは、負荷電流を徐々に増加させたときに、出力を遮断する電流値の温度変動が大きいという欠点があるが、出力遮断回路１ｈ，１ｊ，１ｋは、抵抗Ｒｅによってその温度変動を小さくすることができる。
Therefore, the
図２０は、車載用のＡＶＮ（Audio Video Navigation）装置１００の構成を示す図である。ＡＶＮ装置１００は、バッテリ１０１、オーディオ基板１０２および電子回路１０３を含んで構成されている。オーディオ基板１０２は、バッテリ１０１を除く、出力遮断回路１を備える電源回路１０を含んで構成されている。電子回路１０３は、たとえばＬＥＤ群、ＬＥＤドライバ、モータ、センサ、あるいはランプなどによって構成されている。
FIG. 20 is a diagram illustrating a configuration of an in-vehicle AVN (Audio Video Navigation)
バッテリ１０１および出力遮断回路１を含む電源回路１０の電圧は、負荷である制御回路１０５に印加されている。オーディオ基板１０２と電子回路１０３とはフレキシブル基板１０６によって接続されている。
The voltage of the
図２０に示した例は、出力遮断回路１を備える電源回路１０を用いたが、出力遮断回路１ａ〜１ｍを用いる電源回路１０ａ〜１０ｍのいずれを用いてもよい。出力遮断回路１，１ａ〜１ｍは、正常に動作しているとき、出力遮断回路１，１ａ〜１ｍで用いるトランジスタは、いずれもオフであり、暗電流が少なく、バッテリを用いる電子機器では有用である。また、出力遮断回路１，１ａ〜１ｍは、簡単な回路構成で実現されるので、電子機器を小型化し、かつコストダウンを図ることができる。
In the example shown in FIG. 20, the
このように、電流検出用抵抗Ｒｓは、ソース、負荷に接続されているドレイン、およびゲート抵抗Ｒｇを介して接地されているゲートを備えるトランジスタＱ１のソースに一端が接続され、他端が直流電源に接続されている。ＰＮＰ型のトランジスタＱ２は、エミッタが直流電源に接続され、ベースが電流検出用抵抗ＲｓとトランジスタＱ１のソースとの接続点に接続され、コレクタがトランジスタＱ１のゲートとゲート抵抗Ｒｇとの接続点に接続され、電流検出用抵抗Ｒｓの電圧降下が予め定める電圧になると、ゲートの電圧が、トランジスタＱ１が予め定める電流値の電流を出力する電圧になる電流をゲート抵抗Ｒｇへ供給する。計時手段、たとえばゲート抵抗ＲｇおよびトランジスタＱ３によって、ゲートの電圧が、トランジスタＱ１が予め定める電流値の電流を出力する電圧になった時点から予め定める時間が計時される。そして、ＮＰＮ型のトランジスタＱ３は、エミッタが接地され、コレクタが抵抗Ｒ２を介してトランジスタＱ２のベースに接続され、ベースがゲート抵抗ＲｇとトランジスタＱ３との接続点に接続され、ゲート抵抗ＲｇおよびトランジスタＱ３によって予め定める時間が計時されたとき導通状態となり、ゲートの電圧がトランジスタＱ１が遮断状態となる電圧になる電流を、ゲート抵抗ＲｇへトランジスタＱ２に供給させる。 In this way, the current detection resistor Rs has one end connected to the source of the transistor Q1 including the source, the drain connected to the load, and the gate grounded via the gate resistor Rg, and the other end connected to the DC power source. It is connected to the. The PNP transistor Q2 has an emitter connected to a DC power supply, a base connected to a connection point between the current detection resistor Rs and the source of the transistor Q1, and a collector connected to a connection point between the gate of the transistor Q1 and the gate resistor Rg. When the voltage drop of the current detecting resistor Rs is connected to a predetermined voltage, the gate voltage supplies the gate resistor Rg with a current at which the voltage of the gate outputs a current having a predetermined current value. By means of time measuring means, for example, the gate resistor Rg and the transistor Q3, a predetermined time is measured from the time when the voltage of the gate becomes a voltage at which the transistor Q1 outputs a current having a predetermined current value. In the NPN transistor Q3, the emitter is grounded, the collector is connected to the base of the transistor Q2 via the resistor R2, the base is connected to the connection point between the gate resistor Rg and the transistor Q3, the gate resistor Rg and the transistor When a predetermined time is counted by Q3, the transistor Q2 is turned on, and the gate resistor Rg is supplied to the transistor Q2 with a current at which the gate voltage becomes a voltage at which the transistor Q1 is cut off.
したがって、負荷が地絡している間、電流制限の後、トランジスタＱ１をオフとするので、電流制限を継続する場合よりも、電流検出用抵抗ＲｓおよびトランジスタＱ１での電力損失を低減することができ、発熱を抑えることができる。すなわち、簡単な回路構成で、素子の大きさを小さくすることができ、かつ負荷が短絡したとき、その素子の破壊を防止することができる。 Therefore, since the transistor Q1 is turned off after the current limit while the load is grounded, the power loss in the current detection resistor Rs and the transistor Q1 can be reduced as compared with the case where the current limit is continued. It is possible to suppress heat generation. That is, with a simple circuit configuration, the size of the element can be reduced, and when the load is short-circuited, destruction of the element can be prevented.
さらに、制御手段によって、ゲートの電圧が監視され、監視されるゲートの電圧が、トランジスタＱ１が遮断状態になる電圧になった時点から経過した時間が計時され、計時された時間が予め定める第２の時間になったとき、トランジスタＱ３を遮断状態にするためのＲｅｓｔａｒｔ信号がトランジスタＱ３のベースに出力される。制御手段は、たとえば出力遮断回路１ｂでは、マイコン１４であり、出力遮断回路１ｃでは、マイコン１４、トランジスタＱ４、および抵抗Ｒ４，Ｒ５であり、出力遮断回路１ｄでは、マイコン１４、トランジスタＱ４、抵抗Ｒ４〜Ｒ６、およびダイオードＤ１である。したがって、電流制限を継続する場合よりも、電流検出用抵抗ＲｓおよびトランジスタＱ１での電力損失を低減することができ、発熱を抑えることができる。すなわち、簡単な回路構成で、素子の大きさを小さくすることができ、かつ負荷が短絡したとき、その素子の破壊を防止することができる。
Further, the gate voltage is monitored by the control means, and the elapsed time from the time when the monitored gate voltage becomes a voltage at which the transistor Q1 is turned off is counted, and the measured time is predetermined second. At this time, a Restart signal for turning off the transistor Q3 is output to the base of the transistor Q3. The control means is, for example, the
さらに、マイコン１４、トランジスタＱ４、抵抗Ｒ４、Ｒ５，Ｒ７、およびダイオードＤ２によって、トランジスタＱ３のコレクタと抵抗Ｒ２との接続点の電圧が監視され、監視される前記接続点の電圧が、トランジスタＱ１が遮断状態になる電圧になった時点から経過した時間が計時され、計時された時間が予め定める第２の時間になったとき、トランジスタＱ３を遮断状態にするためのＲｅｓｔａｒｔ信号がトランジスタＱ３のベースに出力される。したがって、図２に示した出力遮断回路１、図４に示した出力遮断回路１ａ、図５に示した出力遮断回路１ｂ、図７に示した出力遮断回路１ｃ、および図８に示した出力遮断回路１ｄでは、電流制限時にもＦａｉｌ信号が出力されるが、図９に示した出力遮断回路１ｅは、タイマ時間後シャットダウンされた時点で、Ｆａｉｌ信号が出力される。また、入力電圧ＶＩＮがマイコン１４に供給される電圧より高い場合、トランジスタＱ３がオフの状態のとき、入力電圧ＶＩＮが、電流検出用抵抗Ｒｓ、および抵抗Ｒ１，Ｒ２を介して、マイコン１４の入力ポートＩＮの印加されることを防止することができる。
Further, the voltage at the connection point between the collector of the transistor Q3 and the resistor R2 is monitored by the
さらに、制御手段によって、計時手段が含まれ、ゲートの電圧が監視され、監視されるゲートの電圧が、トランジスタＱ１が遮断状態になる電圧になった時点から経過した時間が計時され、計時された時間が予め定める第２の時間になったとき、トランジスタＱ３を遮断状態にするためのＲｅｓｔａｒｔ信号がトランジスタＱ３のベースに出力される。制御手段は、たとえば出力遮断回路１ｆでは、マイコン１４、および抵抗Ｒ８，Ｒ９であり、出力遮断回路１ｇでは、マイコン１４、トランジスタＱ５、および抵抗Ｒ８〜Ｒ１０である。したがって、タイマ用コンデンサＣ１を用いることなく、電流制限時間Ｔｄの時間を計時することができるので、部品を減らし、回路を簡単化することができる。
Further, the control means includes a time measuring means, the gate voltage is monitored, and the time elapsed from the time when the monitored gate voltage becomes a voltage at which the transistor Q1 is turned off is timed and timed. When the time reaches a predetermined second time, a Restart signal for turning off the transistor Q3 is output to the base of the transistor Q3. The control means is, for example, the
さらに、電流検出用抵抗Ｒｓは、ソース、負荷に接続されているドレイン、およびゲート抵抗Ｒｇ１，Ｒｇ２を介して接地されているゲートを備えるトランジスタＱ１のソースに一端が接続され、他端が直流電源に接続されている。ＰＮＰ型のトランジスタＱ２は、エミッタが直流電源に接続され、ベースがトランジスタＱ１のソースと電流検出用抵抗Ｒｓとの接続点に接続され、コレクタがトランジスタＱ１のゲートとゲート抵抗Ｒｇ１，Ｒｇ２との接続点に接続され、電流検出用抵抗Ｒｓの電圧降下が予め定める電圧になると、ゲートの電圧が、トランジスタＱ１が予め定める電流値の電流を出力する電圧になる電流をゲート抵抗Ｒｇ１，Ｒｇ２へ供給する。抵抗Ｒ１２およびタイマ用コンデンサＣ２によって、ゲートの電圧が、トランジスタＱ１が予め定める電流値の電流を出力する電圧になり、出力端子１３の電圧が予め定める第３の電圧まで低下した時点から予め定める時間が計時される。ＰＮＰ型のトランジスタＱ３は、エミッタがトランジスタＱ１のソースと電流検出用抵抗Ｒｓとの接続点に接続され、コレクタがトランジスタＱ１のゲートとゲート抵抗Ｒｇ１との接続点に接続され、ベースが抵抗Ｒ１２およびタイマ用コンデンサＣ２に接続され、抵抗Ｒ１２およびタイマ用コンデンサＣ２によって予め定める時間が計時されたとき、導通状態となる。そして、制御手段によって、ゲートの電圧を分圧した電圧を監視し、監視するゲートの電圧を分圧した電圧が、トランジスタＱ１を遮断状態とする電圧になった時点から経過した時間を計時し、計時した時間が予め定める第２の時間になったとき、トランジスタＱ３を遮断状態にするためのＲｅｓｔａｒｔ信号をトランジスタＱ３のベースに出力する。制御手段は、たとえば出力遮断回路１ｈでは、トランジスタ部Ｔｒ１，Ｔｒ２、およびマイコン１４であり、出力遮断回路１ｊでは、トランジスタ部Ｔｒ１，Ｔｒ２、マイコン１４、抵抗Ｒ１０、およびトランジスタＱ５である。
Further, the current detection resistor Rs has one end connected to the source of the transistor Q1 having a source, a drain connected to a load, and a gate grounded via gate resistors Rg1 and Rg2, and the other end connected to a DC power source. It is connected to the. The PNP transistor Q2 has an emitter connected to a DC power supply, a base connected to a connection point between the source of the transistor Q1 and the current detection resistor Rs, and a collector connected to the gate of the transistor Q1 and the gate resistors Rg1 and Rg2. When the voltage drop of the current detection resistor Rs becomes a predetermined voltage, the gate voltage is supplied to the gate resistors Rg1 and Rg2 so that the transistor Q1 outputs a current having a predetermined current value. . Due to the resistor R12 and the timer capacitor C2, the gate voltage becomes a voltage at which the transistor Q1 outputs a current having a predetermined current value, and a predetermined time from when the voltage at the
したがって、電流制限を継続する場合よりも、電流検出用抵抗ＲｓおよびトランジスタＱ１での電力損失を低減することができるので、発熱を抑えることができる。 Therefore, since the power loss in the current detection resistor Rs and the transistor Q1 can be reduced as compared with the case where the current limitation is continued, heat generation can be suppressed.
さらに、前記計時手段は、ＰＮＰ型のトランジスタＱ９と、抵抗Ｒ１２と、抵抗Ｒ１７と、抵抗Ｒ１８と、タイマ用コンデンサＣ１とを含む。トランジスタＱ９は、エミッタが電流検出用抵抗ＲｓとトランジスタＱ１のソースとの接続点に接続されている。抵抗Ｒ１２は、一端がトランジスタＱ９のベースに接続され、他端がドレインに接続されている。抵抗Ｒ１７は、一端がトランジスタＱ９のコレクタに接続されている。抵抗Ｒ１８は、一端が抵抗Ｒ１７の他端に接続され、他端が接地されている。そして、タイマ用コンデンサＣ１は、一端がトランジスタＱ３のベース、および抵抗Ｒ１７と抵抗Ｒ１８との接続点に接続され、他端が接地されている。 Further, the timing means includes a PNP transistor Q9, a resistor R12, a resistor R17, a resistor R18, and a timer capacitor C1. The transistor Q9 has an emitter connected to a connection point between the current detection resistor Rs and the source of the transistor Q1. The resistor R12 has one end connected to the base of the transistor Q9 and the other end connected to the drain. One end of the resistor R17 is connected to the collector of the transistor Q9. The resistor R18 has one end connected to the other end of the resistor R17 and the other end grounded. The timer capacitor C1 has one end connected to the base of the transistor Q3 and a connection point between the resistor R17 and the resistor R18, and the other end grounded.
さらに、前記計時手段は、ダイオードＤ３，Ｄ４を含む。ダイオードＤ３，Ｄ４は、トランジスタＱ９のコレクタと抵抗Ｒ１７との間に設けられる抵抗Ｒ１９と、抵抗Ｒ１７と抵抗Ｒ１９との接続点の電圧を予め定める第２の電圧、たとえば２ＶＦ以下にする。したがって、入力電圧が変動しても、計時手段を構成するタイマ用コンデンサＣ１を充電する電流の電流値を一定値にすることができ、電流制限時間Ｔｄを一定の時間にすることができる。 Further, the time measuring means includes diodes D3 and D4. Diodes D3 and D4 set the voltage at the connection point between resistor R19 provided between the collector of transistor Q9 and resistor R17 and the junction between resistor R17 and resistor R19 to a predetermined second voltage, for example, 2VF or less. Therefore, even if the input voltage fluctuates, the current value of the current for charging the timer capacitor C1 that constitutes the time measuring means can be made constant, and the current limit time Td can be made constant.
さらに、出力遮断回路１，１ａ〜１ｍのうちのいずれか１つを備えるので、正常時は動作電流がゼロになり、暗電流を小さくすることができ、また、過電流時は出力を遮断して、消費電流を小さくすることができ、バッテリ切れの可能性を低減することができる。
Furthermore, since any one of the output cut-
１，１ａ〜１ｍ，９ 出力遮断回路
１０，１０ａ〜１０ｍ，９０ 電源回路
１１ 直流電源
１２ スイッチ
１３ 出力部
１４ マイコン
１００ ＡＶＮ装置１００
１０１ バッテリ
１０２ オーディオ基板
１０３ 電子回路
１０５ 制御回路
１０６ フレキシブル基板
Ｃ１，Ｃ２ タイマ用コンデンサ
Ｃｏｕｔ コンデンサ
Ｄ１〜Ｄ４ ダイオード
Ｒ１〜Ｒ１９，Ｒａ，Ｒｂ 抵抗
Ｒｅ エミッタ抵抗
Ｒｇ，Ｒｇ１，Ｒｇ２ ゲート抵抗
Ｒｓ 電流検出用抵抗
Ｑ１〜Ｑ９ トランジスタ
Ｔｒ１，Ｔｒ２ トランジスタ部
1, 1a to 1m, 9
DESCRIPTION OF
Claims (8)
エミッタが直流電源に接続され、ベースが電流検出用抵抗素子と第１のトランジスタの入力端子との接続点に接続され、コレクタが第１のトランジスタの制御端子と第１の抵抗素子との接続点に接続され、電流検出用抵抗素子の電圧降下が予め定める電圧になると、制御端子の電圧が、第１のトランジスタが予め定める電流値の電流を出力する電圧になる電流を第１の抵抗素子へ供給するＰＮＰ型の第２のトランジスタと、
制御端子の電圧が、第１のトランジスタが予め定める電流値の電流を出力する電圧になった時点から予め定める時間を計時する計時手段と、
エミッタが接地され、コレクタが第２のトランジスタのベースに接続され、ベースが計時手段に接続され、計時手段によって予め定める時間が計時されたとき導通状態となり、制御端子の電圧が第１のトランジスタが遮断状態となる電圧になる電流を、第１の抵抗素子へ第２のトランジスタに供給させるＮＰＮ型の第３のトランジスタとを含むことを特徴とする出力遮断回路。 One end is connected to the input terminal of the first transistor including the input terminal, the output terminal connected to the load, and the control terminal grounded via the first resistance element, and the other end is connected to the DC power source. A current detecting resistor element,
The emitter is connected to the DC power source, the base is connected to the connection point between the current detection resistor element and the input terminal of the first transistor, and the collector is the connection point between the control terminal of the first transistor and the first resistor element. And when the voltage drop of the current detection resistor element becomes a predetermined voltage, the voltage at the control terminal causes the current to be a voltage at which the first transistor outputs a current having a predetermined current value to the first resistor element. A PNP-type second transistor to be supplied;
Clocking means for timing a predetermined time from when the voltage at the control terminal becomes a voltage at which the first transistor outputs a current having a predetermined current value;
The emitter is grounded, the collector is connected to the base of the second transistor, the base is connected to the time measuring means, and when the predetermined time is timed by the time measuring means, the conductive state is established, and the voltage at the control terminal is An output cutoff circuit, comprising: an NPN-type third transistor that supplies a current that becomes a voltage to be in a cutoff state to the first transistor to the second transistor.
エミッタが直流電源に接続され、ベースが第１のトランジスタの入力端子と電流検出用抵抗素子との接続点に接続され、コレクタが第１のトランジスタの制御端子と第１の抵抗素子との接続点に接続され、電流検出用抵抗素子の電圧降下が予め定める電圧になると、制御端子の電圧が、第１のトランジスタが予め定める電流値の電流を出力する電圧になる電流を第１の抵抗素子へ供給するＰＮＰ型の第２のトランジスタと、
制御端子の電圧が、第１のトランジスタが予め定める電流値の電流を出力する電圧になり、出力端子の電圧が予め定める第３の電圧まで低下した時点から予め定める時間を計時する計時手段と、
エミッタが第１のトランジスタの入力端子と電流検出用抵抗素子との接続点に接続され、コレクタが第１のトランジスタの制御端子と第１の抵抗素子との接続点に接続され、ベースが計時手段に接続され、計時手段によって予め定める時間が計時されたとき、導通状態となるＰＮＰ型の第３のトランジスタと、
制御端子の電圧を分圧した電圧を監視し、監視する制御端子の電圧を分圧した電圧が、第１のトランジスタを遮断状態とする電圧になった時点から経過した時間を計時し、計時した時間が予め定める第２の時間になったとき、第３のトランジスタを遮断状態にするための遮断信号を第３のトランジスタのベースに出力する制御手段をさらに含むことを特徴とする出力遮断回路。 One end is connected to the input terminal of the first transistor including the input terminal, the output terminal connected to the load, and the control terminal grounded via the first resistance element, and the other end is connected to the DC power source. A current detecting resistor element,
The emitter is connected to the DC power source, the base is connected to the connection point between the input terminal of the first transistor and the current detection resistor element, and the collector is the connection point between the control terminal of the first transistor and the first resistor element. And when the voltage drop of the current detection resistor element becomes a predetermined voltage, the voltage at the control terminal causes the current to be a voltage at which the first transistor outputs a current having a predetermined current value to the first resistor element. A PNP-type second transistor to be supplied;
A time measuring means for measuring a predetermined time from a time point when the voltage of the control terminal becomes a voltage at which the first transistor outputs a current having a predetermined current value and the voltage of the output terminal decreases to a predetermined third voltage;
The emitter is connected to the connection point between the input terminal of the first transistor and the resistance element for current detection, the collector is connected to the connection point between the control terminal of the first transistor and the first resistance element, and the base is time measuring means. A PNP-type third transistor that becomes conductive when a predetermined time is timed by the time measuring means, and
The voltage obtained by dividing the voltage of the control terminal is monitored, and the time elapsed from the time when the voltage obtained by dividing the voltage of the control terminal to be monitored becomes the voltage for shutting off the first transistor is counted. An output cut-off circuit further comprising a control means for outputting a cut-off signal for putting the third transistor into a cut-off state to the base of the third transistor when the time reaches a predetermined second time.
エミッタが電流検出用抵抗素子と第１のトランジスタの入力端子との接続点に接続されているＰＮＰ型の第４のトランジスタと、
一端が第４のトランジスタのベースに接続され、他端が出力端子に接続されている第３の抵抗素子と、
一端が第４のトランジスタのコレクタに接続されている第４の抵抗素子と、
一端が第４の抵抗素子の他端に接続され、他端が接地されている第５の抵抗素子と、
一端が前記第３のトランジスタのベース、および第４の抵抗素子と第５の抵抗素子との接続点に接続され、他端が接地されているコンデンサとを含むことを特徴とする請求項１に記載の出力遮断回路。 The timing means is
A PNP-type fourth transistor having an emitter connected to a connection point between the current detection resistor element and the input terminal of the first transistor;
A third resistance element having one end connected to the base of the fourth transistor and the other end connected to the output terminal;
A fourth resistance element having one end connected to the collector of the fourth transistor;
A fifth resistance element having one end connected to the other end of the fourth resistance element and the other end grounded;
2. The capacitor according to claim 1, further comprising: a capacitor having one end connected to a base of the third transistor and a connection point between the fourth resistance element and the fifth resistance element, and the other end grounded. The output cutoff circuit described.
前記第４のトランジスタのコレクタと第４の抵抗素子との間に設けられる第６の抵抗素子と、
第４の抵抗素子と第６の抵抗素子との接続点の電圧を予め定める第３の電圧以下にするクランプ部とをさらに含むことを特徴とする請求項６に記載の出力遮断回路。 The timing means is
A sixth resistance element provided between a collector of the fourth transistor and a fourth resistance element;
The output cutoff circuit according to claim 6, further comprising a clamp unit that sets a voltage at a connection point between the fourth resistance element and the sixth resistance element to be equal to or lower than a predetermined third voltage.
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