JP6080883B2 - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device Download PDF

Info

Publication number
JP6080883B2
JP6080883B2 JP2015048122A JP2015048122A JP6080883B2 JP 6080883 B2 JP6080883 B2 JP 6080883B2 JP 2015048122 A JP2015048122 A JP 2015048122A JP 2015048122 A JP2015048122 A JP 2015048122A JP 6080883 B2 JP6080883 B2 JP 6080883B2
Authority
JP
Japan
Prior art keywords
insulating film
film
forming
semiconductor device
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015048122A
Other languages
Japanese (ja)
Other versions
JP2015135982A (en
Inventor
岡治　成治
成治 岡治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2015048122A priority Critical patent/JP6080883B2/en
Publication of JP2015135982A publication Critical patent/JP2015135982A/en
Application granted granted Critical
Publication of JP6080883B2 publication Critical patent/JP6080883B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Description

本発明は、縦型トランジスタを有する半導体装置、半導体装置の製造方法、及び電子装置に関する。   The present invention relates to a semiconductor device having a vertical transistor, a method for manufacturing the semiconductor device, and an electronic device.

半導体装置の一つに、縦型のトランジスタを有するものがある。縦型のトランジスタは、例えば大電流を制御する素子に用いられている。特許文献１には、縦型のＭＯＳトランジスタのゲート電極を、ＮＳＧ膜及びＢＰＳＧ膜の積層膜、またはＰＳＧ膜及びＢＰＳＧ膜の積層膜で覆うことが記載されている。特許文献２には、縦型のＭＯＳトランジスタのゲート電極を、ＢＰＳＧ膜などの絶縁膜で覆うことが記載されている。   One semiconductor device includes a vertical transistor. The vertical transistor is used for an element for controlling a large current, for example. Patent Document 1 describes that a gate electrode of a vertical MOS transistor is covered with a laminated film of an NSG film and a BPSG film, or a laminated film of a PSG film and a BPSG film. Patent Document 2 describes that a gate electrode of a vertical MOS transistor is covered with an insulating film such as a BPSG film.

なお、プレーナ型のトランジスタに関する技術であるが、特許文献３には、ＣＭＯＳデバイスを、酸化膜、窒化シリコン膜、及びＢＰＳＧ膜の積層膜で覆うことが記載されている。この技術において、窒化シリコン膜は、水分の拡散防止のために用いられている。   Note that as a technology related to a planar transistor, Patent Document 3 describes that a CMOS device is covered with a stacked film of an oxide film, a silicon nitride film, and a BPSG film. In this technique, the silicon nitride film is used for preventing diffusion of moisture.

特開２００５−８６１４０号公報JP 2005-86140 A 特開２００２−２８０５５３号公報JP 2002-280553 A 特開２０００−１８３１８２号公報JP 2000-183182 A

縦型トランジスタに求められる特性の一つに、ゲート絶縁膜の経時絶縁破壊（ＴＤＤＢ：Time Dependence on Dielectric Breakdown）がある。一方、縦型トランジスタには、閾値電圧のばらつきが少ないことも求められる。   One of the characteristics required for the vertical transistor is a time dependent on dielectric breakdown (TDDB) of the gate insulating film. On the other hand, the vertical transistor is also required to have less variation in threshold voltage.

本発明によれば、半導体基板と、
前記半導体基板に形成され、前記半導体基板の裏面側に位置するドレイン層と、
前記半導体基板の表面に形成された凹部の内壁に形成されたゲート絶縁膜と、
前記凹部に埋め込まれ、上端が前記半導体基板の表面よりも低いゲート電極と、
前記半導体基板の表面側に形成されたソース層と、
前記ゲート電極上に形成され、上面が前記半導体基板の表面よりも高い第１絶縁膜と、
前記第１絶縁膜上に形成され、前記第１絶縁膜よりも酸素透過性が低い低酸素透過性絶縁膜と、
を備える半導体装置が提供される。 According to the present invention, a semiconductor substrate;
A drain layer formed on the semiconductor substrate and located on the back side of the semiconductor substrate;
A gate insulating film formed on the inner wall of the recess formed on the surface of the semiconductor substrate;
A gate electrode embedded in the recess and having an upper end lower than the surface of the semiconductor substrate;
A source layer formed on the surface side of the semiconductor substrate;
A first insulating film formed on the gate electrode and having an upper surface higher than the surface of the semiconductor substrate;
A low oxygen permeable insulating film formed on the first insulating film and having a lower oxygen permeability than the first insulating film;
A semiconductor device is provided.

本発明者が検討した結果、ゲート電極の上端が半導体基板の表面よりも低い場合、ゲート電極上に絶縁膜を形成した後、この絶縁膜上から酸化性の雰囲気で処理すると、ＴＤＤＢ耐性が向上することが判明した。これは、酸素が、ゲート絶縁膜上の絶縁膜を介してゲート絶縁膜のうちゲート電極で覆われていない領域に到達し、この領域のゲート絶縁膜を緻密化させるため、と考えられる。   As a result of the study by the present inventors, when the upper end of the gate electrode is lower than the surface of the semiconductor substrate, an TDDB resistance is improved by forming an insulating film on the gate electrode and then treating the insulating film in an oxidizing atmosphere. Turned out to be. This is considered because oxygen reaches a region of the gate insulating film that is not covered with the gate electrode through the insulating film on the gate insulating film, and densifies the gate insulating film in this region.

一方、絶縁膜が酸素を透過しすぎると、ゲート絶縁膜の膜厚にばらつきが生じることも判明した。ゲート絶縁膜の膜厚にばらつきが生じると、縦型トランジスタの閾値電圧にばらつきが生じてしまう。これに対して本発明では、第１絶縁膜上に、低酸素透過性絶縁膜を形成している。従って、絶縁膜が酸素を透過しすぎることを抑制できる。   On the other hand, it has also been found that if the insulating film permeates oxygen too much, the thickness of the gate insulating film varies. When the thickness of the gate insulating film varies, the threshold voltage of the vertical transistor varies. On the other hand, in the present invention, a low oxygen permeable insulating film is formed on the first insulating film. Therefore, it can suppress that an insulating film permeate | transmits oxygen too much.

本発明によれば、裏面側にドレイン層を有する半導体基板の表面に、凹部を形成する工程と、
前記凹部の内壁にゲート絶縁膜を形成する工程と、
前記凹部にゲート電極を、上端が前記半導体基板の表面よりも低くなるように埋め込む工程と、
前記半導体基板の表面側にソース層を形成する工程と、
前記ゲート電極上に、上面が前記半導体基板の表面よりも高い第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、前記第１絶縁膜よりも酸素透過性が低い低酸素透過性絶縁膜を形成する工程と、
前記低酸素透過性絶縁膜上及び前記半導体基板上から酸化性雰囲気で処理する工程と、
を備える半導体装置の製造方法が提供される。 According to the present invention, forming a recess on the surface of the semiconductor substrate having a drain layer on the back surface side;
Forming a gate insulating film on the inner wall of the recess;
Embedding the gate electrode in the recess so that the upper end is lower than the surface of the semiconductor substrate;
Forming a source layer on the surface side of the semiconductor substrate;
Forming a first insulating film on the gate electrode, the upper surface of which is higher than the surface of the semiconductor substrate;
Forming a low oxygen permeable insulating film having a lower oxygen permeability than the first insulating film on the first insulating film;
Processing in an oxidizing atmosphere from the low oxygen permeable insulating film and the semiconductor substrate;
A method for manufacturing a semiconductor device is provided.

本発明によれば、電源から供給される電力によって駆動する負荷への電源供給を制御する半導体装置を備えた電子装置であって
前記半導体装置は、
半導体基板と、
前記半導体基板に形成され、前記半導体基板の裏面側に位置するドレイン層と、
前記半導体基板に形成された凹部の内壁に形成されたゲート絶縁膜と、
前記凹部に埋め込まれ、上端が前記半導体基板の表面よりも低いゲート電極と、
前記半導体基板の表面側に形成されたソース層と、
前記ゲート電極上に形成され、上面が前記半導体基板の表面よりも高い第１絶縁膜と、
前記第１絶縁膜上に形成され、前記第１絶縁膜よりも酸素透過性が低い低酸素透過性絶縁膜と、
前記低酸素透過性絶縁膜上及び前記半導体基板上に形成された層間絶縁膜と、
を備える電子装置が提供される。 According to the present invention, an electronic device including a semiconductor device that controls power supply to a load driven by power supplied from a power source, wherein the semiconductor device is
A semiconductor substrate;
A drain layer formed on the semiconductor substrate and located on the back side of the semiconductor substrate;
A gate insulating film formed on the inner wall of the recess formed in the semiconductor substrate;
A gate electrode embedded in the recess and having an upper end lower than the surface of the semiconductor substrate;
A source layer formed on the surface side of the semiconductor substrate;
A first insulating film formed on the gate electrode and having an upper surface higher than the surface of the semiconductor substrate;
A low oxygen permeable insulating film formed on the first insulating film and having a lower oxygen permeability than the first insulating film;
An interlayer insulating film formed on the low oxygen permeable insulating film and the semiconductor substrate;
An electronic device is provided.

本発明によれば、縦型トランジスタのＴＤＤＢ耐性を向上させることができ、かつ、閾値電圧がばらつくことも抑制できる。   According to the present invention, it is possible to improve the TDDB resistance of a vertical transistor and to suppress variation in threshold voltage.

第１の実施形態に係る半導体装置の構成を示す断面図である。1 is a cross-sectional view illustrating a configuration of a semiconductor device according to a first embodiment. （ａ）は第１絶縁膜及び低酸素透過性絶縁膜の位置を示す拡大図であり、（ｂ）は比較例における第１絶縁膜及び低酸素透過性絶縁膜の位置を示す図である。(A) is an enlarged view which shows the position of a 1st insulating film and a low oxygen permeability insulating film, (b) is a figure which shows the position of the 1st insulating film and low oxygen permeability insulating film in a comparative example. 縦型ＭＯＳトランジスタの平面図である。It is a top view of a vertical MOS transistor. 縦型ＭＯＳトランジスタとセンス用縦型トランジスタの関係を示す回路図である。It is a circuit diagram which shows the relationship between a vertical MOS transistor and a sense vertical transistor. ゲート電極、ｐ型ソース層、及びｎ型層の配置を示す平面図である。It is a top view which shows arrangement | positioning of a gate electrode, a p-type source layer, and an n-type layer. 図１に示した半導体装置の製造方法を示す断面図である。FIG. 3 is a cross-sectional view showing a method for manufacturing the semiconductor device shown in FIG. 1. 図１に示した半導体装置の製造方法を示す断面図である。FIG. 3 is a cross-sectional view showing a method for manufacturing the semiconductor device shown in FIG. 1. 図１に示した半導体装置の製造方法を示す断面図である。FIG. 3 is a cross-sectional view showing a method for manufacturing the semiconductor device shown in FIG. 1. 図１に示した半導体装置の製造方法を示す断面図である。FIG. 3 is a cross-sectional view showing a method for manufacturing the semiconductor device shown in FIG. 1. ＴＤＤＢ耐性及び閾値電圧のばらつきの、低酸素透過性絶縁膜の膜厚依存を示すグラフである。It is a graph which shows the film thickness dependence of the low oxygen permeability insulating film of the dispersion | variation in TDDB tolerance and a threshold voltage. 第２の実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on 2nd Embodiment. 第３の実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on 3rd Embodiment. 実施形態に係る半導体装置を有する電子装置の回路構成を示す図である。It is a figure showing circuit composition of an electronic device which has a semiconductor device concerning an embodiment. 図１３に示した電子装置を含む車両の図である。It is a figure of the vehicle containing the electronic device shown in FIG. 半導体装置の実装構造を示す図である。It is a figure which shows the mounting structure of a semiconductor device. 第５の実施形態に係る半導体装置１０の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device 10 which concerns on 5th Embodiment. 図１６に示した半導体装置を使用した電子装置の回路図である。FIG. 17 is a circuit diagram of an electronic device using the semiconductor device shown in FIG. 16.

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１０の構成を示す断面図である。半導体装置１０は、縦型ＭＯＳトランジスタ２０を有している。縦型ＭＯＳトランジスタ２０は、半導体基板１００を用いて形成されており、ｐ型ドレイン層１３０、ｎ型ベース層１５０、ゲート絶縁膜１１０、ゲート電極１２０、ｐ型ソース層１４０、及び絶縁層３４０を有している。 (First embodiment)
FIG. 1 is a cross-sectional view showing the configuration of the semiconductor device 10 according to the first embodiment. The semiconductor device 10 has a vertical MOS transistor 20. The vertical MOS transistor 20 is formed using a semiconductor substrate 100, and includes a p-type drain layer 130, an n-type base layer 150, a gate insulating film 110, a gate electrode 120, a p-type source layer 140, and an insulating layer 340. Have.

ｐ型ドレイン層１３０は、半導体基板１００に形成されており、半導体基板１００の裏面側に位置している。ｎ型ベース層１５０は、半導体基板１００に形成されており、ｐ型ドレイン層１３０よりも上に位置している。   The p-type drain layer 130 is formed on the semiconductor substrate 100 and is located on the back side of the semiconductor substrate 100. The n-type base layer 150 is formed on the semiconductor substrate 100 and is located above the p-type drain layer 130.

半導体基板１００は、サブ基板１０２の上にエピタキシャル層１０４を形成したものである。サブ基板１０２は、例えばｐ＋型のシリコン基板であり、エピタキシャル層１０４は、例えばｐ−型のシリコン層である。サブ基板１０２はｐ型ドレイン層１３０として機能する。サブ基板１０２の裏面には、ドレイン電極２０２が形成されている。ｎ型ベース層１５０は、エピタキシャル層１０４にｎ型の不純物を注入することにより、形成されている。そしてエピタキシャル層１０４のうちｎ型ベース層１５０が形成されていない層は、ｐ−層１３２として、ｐ型ドレイン層１３０とｎ型ベース層１５０の間に位置している。 The semiconductor substrate 100 is obtained by forming an epitaxial layer 104 on a sub-substrate 102. The sub-substrate 102 is, for example, a p + type silicon substrate, and the epitaxial layer 104 is, for example, a p − type silicon layer. The sub-substrate 102 functions as a p-type drain layer 130. A drain electrode 202 is formed on the back surface of the sub-substrate 102. The n-type base layer 150 is formed by implanting n-type impurities into the epitaxial layer 104. The layer in which the n-type base layer 150 is not formed in the epitaxial layer 104 is located between the p-type drain layer 130 and the n-type base layer 150 as the p − layer 132.

また、ｎ型ベース層１５０の表層には、ｎ型層１５１が形成されている。ｎ型層１５１は、ｎ型ベース層１５０に基準電圧を与えるために設けられており、下端がｎ型ベース層１５０に繋がっている。具体的には、ｎ型層１５１は、ｎ型ベース層１５０の表層のうちｐ型ソース層１４０が形成されていない領域に形成されている。ｎ型層１５１は、ｐ型ソース層１４０よりも深い。ｎ型層１５１の不純物濃度は、ｎ型ベース層１５０の不純物濃度よりも高い。   An n-type layer 151 is formed on the surface layer of the n-type base layer 150. The n-type layer 151 is provided to apply a reference voltage to the n-type base layer 150, and the lower end is connected to the n-type base layer 150. Specifically, the n-type layer 151 is formed in a region of the surface layer of the n-type base layer 150 where the p-type source layer 140 is not formed. The n-type layer 151 is deeper than the p-type source layer 140. The impurity concentration of the n-type layer 151 is higher than the impurity concentration of the n-type base layer 150.

半導体基板１００には凹部１０８が形成されている。凹部１０８は、エピタキシャル層１０４に形成されており、下端がｎ型ベース層１５０よりも下に位置している。なお、凹部１０８の下端は、ｐ−層１３２に位置しており、ｐ型ドレイン層１３０には達していない。ゲート絶縁膜１１０は、凹部１０８の内壁及び底面に形成されている。ゲート電極１２０は、凹部１０８に埋め込まれている。ゲート電極１２０の上端は、半導体基板１００の表面よりも低くなっている。ｐ型ソース層１４０は、ｎ型ベース層１５０に、ｎ型ベース層１５０よりも浅く形成されている。ｐ型ソース層１４０は、平面視で凹部の隣に位置している。 A recess 108 is formed in the semiconductor substrate 100. The recess 108 is formed in the epitaxial layer 104, and its lower end is located below the n-type base layer 150. Note that the lower end of the recess 108 is located in the p − layer 132 and does not reach the p-type drain layer 130. The gate insulating film 110 is formed on the inner wall and the bottom surface of the recess 108. The gate electrode 120 is embedded in the recess 108. The upper end of the gate electrode 120 is lower than the surface of the semiconductor substrate 100. The p-type source layer 140 is formed in the n-type base layer 150 so as to be shallower than the n-type base layer 150. The p-type source layer 140 is located next to the recess in plan view.

エピタキシャル層１０４の表面には、素子分離膜（図示せず）が形成されている。この素子分離膜は、例えばＬＯＣＯＳ法により形成されている。平面視において、素子分離膜の内側には、ゲート電極１２０を埋め込むための凹部、及びｐ型ソース層１４０が形成されている。凹部１０８は溝状に形成されており、この溝の両脇に、ｐ型ソース層１４０が位置している。   An element isolation film (not shown) is formed on the surface of the epitaxial layer 104. This element isolation film is formed by, for example, the LOCOS method. In plan view, a recess for embedding the gate electrode 120 and a p-type source layer 140 are formed inside the element isolation film. The recess 108 is formed in a groove shape, and the p-type source layer 140 is located on both sides of the groove.

上記したように、ゲート電極１２０の上端は、半導体基板１００の表面よりも下に位置している。ゲート電極１２０の上端と半導体基板１００の表面との高低差は、例えば３０ｎｍ以上１７０ｎｍ以下である。そして絶縁層３４０は、ゲート電極１２０上及びその周囲に位置する半導体基板１００上に形成されている。   As described above, the upper end of the gate electrode 120 is located below the surface of the semiconductor substrate 100. The height difference between the upper end of the gate electrode 120 and the surface of the semiconductor substrate 100 is, for example, not less than 30 nm and not more than 170 nm. The insulating layer 340 is formed on the gate electrode 120 and the semiconductor substrate 100 located around the gate electrode 120.

絶縁層３４０は、第１絶縁膜３４２及び低酸素透過性絶縁膜３４４を有している。第１絶縁膜３４２は、例えばＮＳＧ（Non doped Silicate Glass）膜及びＳＯＧ（Spin on Glass）膜の少なくとも一つである。第１絶縁膜３４２は、ゲート電極１２０上に形成され、上面が半導体基板１００の表面よりも高い。第１絶縁膜３４２の膜厚は、例えば１８０ｎｍ以上２５０ｎｍ以下である。上記したように、ゲート電極１２０の上端は、半導体基板１００の表面よりも下に位置している。このため、第１絶縁膜３４２の上面のうち凹部１０８と重なる領域は窪んでいる。このくぼみの深さは、ゲート電極１２０の上端と半導体基板１００の表面との高低差よりも浅く、例えば１０ｎｍ以上１００ｎｍ以下である。第１絶縁膜３４２は、図２を用いて後述するように低酸素透過性絶縁膜３４４に屈曲部が形成されることを抑制する機能を有している。   The insulating layer 340 includes a first insulating film 342 and a low oxygen permeable insulating film 344. The first insulating film 342 is, for example, at least one of an NSG (Non doped Silicate Glass) film and an SOG (Spin on Glass) film. The first insulating film 342 is formed on the gate electrode 120 and has an upper surface higher than the surface of the semiconductor substrate 100. The film thickness of the first insulating film 342 is, for example, not less than 180 nm and not more than 250 nm. As described above, the upper end of the gate electrode 120 is located below the surface of the semiconductor substrate 100. For this reason, the area | region which overlaps with the recessed part 108 among the upper surfaces of the 1st insulating film 342 is depressed. The depth of the dent is shallower than the height difference between the upper end of the gate electrode 120 and the surface of the semiconductor substrate 100, and is, for example, not less than 10 nm and not more than 100 nm. The first insulating film 342 has a function of suppressing the formation of a bent portion in the low oxygen permeable insulating film 344 as will be described later with reference to FIG.

低酸素透過性絶縁膜３４４は、第１絶縁膜３４２上に形成されており、第１絶縁膜３４２よりも酸素透過性が低い材料により形成されている。低酸素透過性絶縁膜３４４は、第１絶縁膜３４２よりも高融点の材料であるのが好ましく、例えばＳｉＮ膜、ＳｉＣ膜、及びＳｉＣＮ膜の少なくとも一つである。第１絶縁膜３４２がＮＳＧである場合、低酸素透過性絶縁膜３４４は、ＳｉＮ膜であるのが好ましい。この場合、低酸素透過性絶縁膜３４４の膜厚は、３ｎｍ以上７ｎｍ以下、好ましくは６ｎｍ以上７ｎｍ以下である。   The low oxygen permeable insulating film 344 is formed on the first insulating film 342 and is formed of a material having lower oxygen permeability than the first insulating film 342. The low oxygen permeable insulating film 344 is preferably a material having a melting point higher than that of the first insulating film 342, and is, for example, at least one of a SiN film, a SiC film, and a SiCN film. When the first insulating film 342 is NSG, the low oxygen permeable insulating film 344 is preferably a SiN film. In this case, the thickness of the low oxygen permeable insulating film 344 is 3 nm to 7 nm, preferably 6 nm to 7 nm.

さらに本実施形態では、低酸素透過性絶縁膜３４４上に第２絶縁膜３４６を有している。第２絶縁膜３４６は、低酸素透過性絶縁膜３４４よりも酸素透過性が高い材料により形成されている。第２絶縁膜３４６の厚さは、例えば５００ｎｍ以上９００ｎｍ以下である。第２絶縁膜３４６は、例えばＮＳＧ膜、ＢＰＳＧ膜、及びＳＯＧ膜の少なくとも一つである。第２絶縁膜３４６は、熱処理により流動して平坦化する膜であるのが好ましい。低酸素透過性絶縁膜３４４がＳｉＮである場合、第２絶縁膜３４６は、例えばＢＰＳＧ膜である。   Furthermore, in this embodiment, the second insulating film 346 is provided on the low oxygen permeable insulating film 344. The second insulating film 346 is formed of a material having higher oxygen permeability than the low oxygen permeable insulating film 344. The thickness of the second insulating film 346 is, for example, not less than 500 nm and not more than 900 nm. For example, the second insulating film 346 is at least one of an NSG film, a BPSG film, and an SOG film. The second insulating film 346 is preferably a film that flows and is planarized by heat treatment. When the low oxygen permeable insulating film 344 is SiN, the second insulating film 346 is, for example, a BPSG film.

半導体基板１００上及び絶縁層３４０上には、ソース配線２０４が形成されている。ソース配線２０４は、ｐ型ソース層１４０及びｎ型層１５１に接続している。なお、ゲート電極１２０上には絶縁層３４０が形成されているため、ソース配線２０４とゲート電極１２０との間は絶縁されている。なお、第２絶縁膜３４６は、ゲート電極１２０とソース配線２０４との絶縁性を確保するための必要な厚さを有している。   A source wiring 204 is formed on the semiconductor substrate 100 and the insulating layer 340. The source wiring 204 is connected to the p-type source layer 140 and the n-type layer 151. Note that since the insulating layer 340 is formed over the gate electrode 120, the source wiring 204 and the gate electrode 120 are insulated from each other. Note that the second insulating film 346 has a thickness necessary for ensuring insulation between the gate electrode 120 and the source wiring 204.

図２（ａ）は、第１絶縁膜３４２及び低酸素透過性絶縁膜３４４の位置を示す拡大図である。本実施形態では、図２（ａ）に示すように、ゲート電極１２０の上端は、半導体基板１００の表面よりも下に位置している。このため、第１絶縁膜３４２の底部は、凹部１０８の中に入り込んでいる。そして第１絶縁膜３４２の上面は、半導体基板１００の表面よりも上に位置している。第１絶縁膜３４２の表面には、半導体基板１００の表面とゲート電極１２０の上端との段差に起因した段差が形成されている。この段差の大きさｄ（すなわち、第１絶縁膜３４２にのうちゲート電極１２０の上に位置する部分と半導体基板１００上に位置する部分との高低差）は、第１絶縁膜３４２を十分厚くすることにより、例えば１００ｎｍ以下にすることができる。   FIG. 2A is an enlarged view showing the positions of the first insulating film 342 and the low oxygen permeable insulating film 344. In the present embodiment, as shown in FIG. 2A, the upper end of the gate electrode 120 is located below the surface of the semiconductor substrate 100. For this reason, the bottom of the first insulating film 342 enters the recess 108. The upper surface of the first insulating film 342 is located above the surface of the semiconductor substrate 100. A step due to the step between the surface of the semiconductor substrate 100 and the upper end of the gate electrode 120 is formed on the surface of the first insulating film 342. The size d of the step (that is, the difference in height between the portion of the first insulating film 342 located on the gate electrode 120 and the portion located on the semiconductor substrate 100) is sufficient to make the first insulating film 342 sufficiently thick. By doing so, for example, the thickness can be made 100 nm or less.

図２（ｂ）は、比較例における第１絶縁膜３４２及び低酸素透過性絶縁膜３４４の位置を示す図である。本図に示す例では、第１絶縁膜３４２は、図２（ａ）よりも薄く、上面が、半導体基板１００の表面よりも下に位置している。この場合、第１絶縁膜３４２の表面に形成された段差ｄは、図２（ａ）に示した例と比較して大きい。また、符号αで示すように、低酸素透過性絶縁膜３４４に、急激な屈曲部が形成されてしまう。このような屈曲部が形成されると、この屈曲部において低酸素透過性絶縁膜３４４が薄くなったり、屈曲部に応力が集中してしまう。第１絶縁膜３４２を形成せずに低酸素透過性絶縁膜３４４を形成した場合も、同様である。これに対して図２（ａ）に示す例では、図２（ｂ）の符号αで示したような屈曲部が形成されていないため、上記した問題は生じない。   FIG. 2B is a diagram showing the positions of the first insulating film 342 and the low oxygen permeable insulating film 344 in the comparative example. In the example shown in the drawing, the first insulating film 342 is thinner than that in FIG. 2A, and the upper surface is located below the surface of the semiconductor substrate 100. In this case, the level difference d formed on the surface of the first insulating film 342 is larger than that in the example shown in FIG. In addition, as indicated by the symbol α, a sharp bent portion is formed in the low oxygen permeable insulating film 344. When such a bent portion is formed, the low oxygen permeable insulating film 344 becomes thin in this bent portion, or stress is concentrated on the bent portion. The same applies when the low oxygen permeable insulating film 344 is formed without forming the first insulating film 342. On the other hand, in the example shown in FIG. 2A, the above-described problem does not occur because the bent portion as indicated by the symbol α in FIG. 2B is not formed.

図３は、縦型ＭＯＳトランジスタ２０の平面図である。縦型ＭＯＳトランジスタ２０の一部には、センス用縦型トランジスタ２１が形成されている。センス用縦型トランジスタ２１は、縦型ＭＯＳトランジスタ２０の出力を制御するために用いられる。センス用縦型トランジスタ２１の出力電流は、縦型ＭＯＳトランジスタ２０の制御回路に入力される。この制御回路は、センス用縦型トランジスタ２１の出力電流に基づいて、縦型ＭＯＳトランジスタ２０を制御する。センス用縦型トランジスタ２１は、縦型ＭＯＳトランジスタ２０と同様の構成を有しているが、平面形状は小さい。縦型ＭＯＳトランジスタ２０のセンス用縦型トランジスタ２１に対する面積比は、例えば５００以上５００００以下である。   FIG. 3 is a plan view of the vertical MOS transistor 20. A sense vertical transistor 21 is formed in a part of the vertical MOS transistor 20. The sense vertical transistor 21 is used to control the output of the vertical MOS transistor 20. The output current of the sense vertical transistor 21 is input to the control circuit of the vertical MOS transistor 20. This control circuit controls the vertical MOS transistor 20 based on the output current of the sense vertical transistor 21. The sense vertical transistor 21 has the same configuration as that of the vertical MOS transistor 20, but its planar shape is small. The area ratio of the vertical MOS transistor 20 to the sense vertical transistor 21 is, for example, 500 or more and 50000 or less.

図４は、縦型ＭＯＳトランジスタ２０とセンス用縦型トランジスタ２１の関係を示す回路図である。本図に示すように、センス用縦型トランジスタ２１は縦型ＭＯＳトランジスタ２０に対して並列に設けられている。センス用縦型トランジスタ２１のソース電圧Ｖｓ２は、縦型ＭＯＳトランジスタ２０のソース電圧Ｖｓ１と同じ（接地電圧）である。 FIG. 4 is a circuit diagram showing the relationship between the vertical MOS transistor 20 and the sense vertical transistor 21. As shown in the figure, the sense vertical transistor 21 is provided in parallel to the vertical MOS transistor 20. The source voltage V s2 of the sense vertical transistor 21 is the same (ground voltage) as the source voltage V s1 of the vertical MOS transistor 20.

図５は、ゲート電極１２０、ｐ型ソース層１４０、及びｎ型層１５１の配置を示す平面図である。本図に示す例では、平面視において、ｐ型ソース層１４０の外形は、矩形である。そして、ｐ型ソース層１４０の内側にｎ型層１５１が形成されており、ｐ型ソース層１４０の外周にゲート絶縁膜１１０が形成されている。ｐ型ソース層１４０は格子点状に規則正しく配置されている。ゲート電極１２０は、ｐ型ソース層１４０の間を引き回されている。すなわち、ゲート電極１２０は格子の枠に沿う形状に引き回されている。そしてゲート電極１２０の間隙に、ｐ型ソース層１４０及びｎ型層１５１が配置されている。   FIG. 5 is a plan view showing the arrangement of the gate electrode 120, the p-type source layer 140, and the n-type layer 151. In the example shown in this drawing, the outer shape of the p-type source layer 140 is rectangular in plan view. An n-type layer 151 is formed inside the p-type source layer 140, and a gate insulating film 110 is formed on the outer periphery of the p-type source layer 140. The p-type source layers 140 are regularly arranged in lattice points. The gate electrode 120 is routed between the p-type source layers 140. That is, the gate electrode 120 is routed in a shape along the grid frame. A p-type source layer 140 and an n-type layer 151 are disposed in the gap between the gate electrodes 120.

また、縦型ＭＯＳトランジスタ２０の外周部には、ゲート配線１２２が形成されている。ゲート配線１２２は、半導体基板１００上に形成されている。上記したように、ゲート電極１２０は、半導体基板１００に形成された凹部の中に埋め込まれているが、ゲート電極１２０の端部１２１は、ゲート配線１２２の下に位置している。すなわちゲート配線１２２は、ゲート電極１２０の端部１２１を介して、ゲート電極１２０に接続している。なお、ゲート配線１２２も、ゲート電極１２０と同一の材料、例えばポリシリコンにより形成されている。なお、縦型ＭＯＳトランジスタ２０の平面レイアウトは、図５に示す例に限定されない。   A gate wiring 122 is formed on the outer periphery of the vertical MOS transistor 20. The gate wiring 122 is formed on the semiconductor substrate 100. As described above, the gate electrode 120 is embedded in the recess formed in the semiconductor substrate 100, but the end 121 of the gate electrode 120 is located below the gate wiring 122. That is, the gate wiring 122 is connected to the gate electrode 120 through the end 121 of the gate electrode 120. Note that the gate wiring 122 is also formed of the same material as the gate electrode 120, for example, polysilicon. The planar layout of the vertical MOS transistor 20 is not limited to the example shown in FIG.

図６〜図９は、図１に示した半導体装置の製造方法を示す断面図である。まず図６に示すように、ｐ＋型のサブ基板１０２を準備する。次いで、サブ基板１０２上に、ｐ−型のエピタキシャル層１０４を形成する。次いで、エピタキシャル層１０４の表層に、素子分離膜（不図示）を形成する。次いで、半導体基板１００に、ゲート電極１２０を埋め込むための凹部１０８を形成する。 6 to 9 are cross-sectional views showing a method for manufacturing the semiconductor device shown in FIG. First, as shown in FIG. 6, a p + -type sub-substrate 102 is prepared. Next, a p − type epitaxial layer 104 is formed on the sub-substrate 102. Next, an element isolation film (not shown) is formed on the surface layer of the epitaxial layer 104. Next, a recess 108 for embedding the gate electrode 120 is formed in the semiconductor substrate 100.

次いで、半導体基板１００を熱酸化する。これにより、凹部１０８の内側壁及び底面に、ゲート絶縁膜１１０が形成される。なお、半導体基板１００の表面のうち素子分離膜（不図示）で覆われていない領域にも、熱酸化膜が形成される。次いで、凹部１０８の内部及び半導体基板１００上に、ポリシリコン膜を、例えばＣＶＤ法を用いて形成する。次いで、半導体基板１００上に位置するポリシリコン膜を、例えばエッチバックにより除去する。これにより、凹部１０８の内部にゲート電極１２０が埋め込まれる。この工程において、ゲート電極１２０の上端は、半導体基板１００の表面よりも低くなる。   Next, the semiconductor substrate 100 is thermally oxidized. As a result, the gate insulating film 110 is formed on the inner wall and the bottom surface of the recess 108. A thermal oxide film is also formed in a region of the surface of the semiconductor substrate 100 that is not covered with an element isolation film (not shown). Next, a polysilicon film is formed in the recess 108 and on the semiconductor substrate 100 by using, for example, a CVD method. Next, the polysilicon film located on the semiconductor substrate 100 is removed by, for example, etch back. As a result, the gate electrode 120 is embedded in the recess 108. In this step, the upper end of the gate electrode 120 is lower than the surface of the semiconductor substrate 100.

次いで、半導体基板１００のエピタキシャル層１０４に、ｎ型の不純物をイオン注入する。これにより、ｎ型ベース層１５０が、ゲート電極１２０よりも浅く形成される。その後、ｎ型ベース層１５０にｐ型の不純物をイオン注入する。これにより、ｐ型ソース層１４０が形成される。さらに、ｎ型ベース層１５０にｎ型の不純物をイオン注入する。これにより、ｎ型層１５１が形成される。   Next, n-type impurities are ion-implanted into the epitaxial layer 104 of the semiconductor substrate 100. Thereby, the n-type base layer 150 is formed shallower than the gate electrode 120. Thereafter, p-type impurities are ion-implanted into the n-type base layer 150. Thereby, the p-type source layer 140 is formed. Further, n-type impurities are ion-implanted into the n-type base layer 150. Thereby, the n-type layer 151 is formed.

次いで図７に示すように、ゲート電極１２０上及び半導体基板１００上（半導体基板１００上にゲート絶縁膜１１０が形成されている場合はその上）に、第１絶縁膜３４２，低酸素透過性絶縁膜３４４、及び第２絶縁膜３４６を、この順に形成する。これらの膜は、例えばプラズマＣＶＤ法又は熱ＣＶＤ法などのＣＶＤ法により形成される。例えば低酸素透過性絶縁膜３４４がＳｉＮ膜である場合、低酸素透過性絶縁膜３４４は、ＳｉＨ４及びＮＨ３を用いたプラズマＣＶＤ法、又はＳｉＨ２Ｃｌ２及びＮＨ３を用いた熱ＣＶＤ法により形成される。低酸素透過性絶縁膜３４４がＳｉＮ膜であるときなど、成膜時に水素が生じる場合、この水素が、半導体基板１００表面のダングリングボンドを終端させる。これにより、縦型ＭＯＳトランジスタ２０の閾値電圧がばらつくことを抑制できる。 Next, as shown in FIG. 7, the first insulating film 342 and the low oxygen permeable insulation are formed on the gate electrode 120 and the semiconductor substrate 100 (on the gate insulating film 110 when the gate insulating film 110 is formed on the semiconductor substrate 100). A film 344 and a second insulating film 346 are formed in this order. These films are formed by a CVD method such as a plasma CVD method or a thermal CVD method. For example, when the low oxygen permeable insulating film 344 is a SiN film, the low oxygen permeable insulating film 344 is formed by a plasma CVD method using SiH 4 and NH 3 or a thermal CVD method using SiH 2 Cl 2 and NH 3. It is formed by. When hydrogen is generated during film formation, such as when the low oxygen permeable insulating film 344 is a SiN film, the hydrogen terminates dangling bonds on the surface of the semiconductor substrate 100. Thereby, it is possible to suppress variation in the threshold voltage of the vertical MOS transistor 20.

この工程において、第１絶縁膜３４２がＮＳＧ膜であり、第２絶縁膜３４６がＢＰＳＧ膜である場合、第１絶縁膜３４２は、第２絶縁膜３４６に含まれる不純物が半導体基板１００に拡散することを抑制する。   In this step, when the first insulating film 342 is an NSG film and the second insulating film 346 is a BPSG film, the first insulating film 342 diffuses impurities contained in the second insulating film 346 into the semiconductor substrate 100. To suppress that.

またこの状態において、第２絶縁膜３４６の上面のうちゲート電極１２０の上に位置する部分は窪んでいる。   In this state, a portion of the upper surface of the second insulating film 346 located above the gate electrode 120 is depressed.

そこで、第２絶縁膜３４６がＢＰＳＧ膜で形成されている場合、第２絶縁膜３４６を水蒸気雰囲気中で熱処理する。これにより、第２絶縁膜３４６は流動し、上面が平坦化される。なお、低酸素透過性絶縁膜３４４が第２絶縁膜３４６よりも高融点である場合、この工程中に低酸素透過性絶縁膜３４４の膜厚の均一性は低下しない。   Therefore, when the second insulating film 346 is formed of a BPSG film, the second insulating film 346 is heat-treated in a water vapor atmosphere. Thereby, the second insulating film 346 flows and the upper surface is flattened. Note that in the case where the low oxygen-permeable insulating film 344 has a higher melting point than the second insulating film 346, the uniformity of the thickness of the low-oxygen-permeable insulating film 344 is not reduced during this process.

またこの工程において、図８に示すように、水蒸気中の酸素（図８中、破線矢印で示す）の一部は絶縁層３４０を介して半導体基板１００に到達する。これにより、ゲート絶縁膜１１０は緻密化される。従って、ＴＤＤＢ耐性は向上する。また、ゲート絶縁膜１１０のうち少なくとも凹部１０８の上端に位置する部分（すなわち開口部コーナーの近傍）はさらに厚くなり、丸められる。これにより、ゲート絶縁膜１１０のうち少なくとも凹部１０８の上端に位置する部分（すなわち開口部コーナーの近傍）に電界が集中することを抑制できる。   In this step, as shown in FIG. 8, part of oxygen in the water vapor (shown by broken line arrows in FIG. 8) reaches the semiconductor substrate 100 through the insulating layer 340. Thereby, the gate insulating film 110 is densified. Therefore, the TDDB resistance is improved. Further, at least a portion of the gate insulating film 110 located at the upper end of the recess 108 (that is, near the opening corner) is further thickened and rounded. Thereby, it is possible to suppress the electric field from being concentrated on at least a portion of the gate insulating film 110 located at the upper end of the recess 108 (ie, in the vicinity of the opening corner).

また、絶縁層３４０が酸素を透過しすぎると、ゲート絶縁膜１１０の膜厚にばらつきが生じる可能性が高くなる。ゲート絶縁膜１１０の膜厚にばらつきが生じると、縦型ＭＯＳトランジスタ２０の閾値電圧にばらつきが生じてしまう。これに対して本実施形態では、第１絶縁膜３４２上に低酸素透過性絶縁膜３４４を形成している。従って、絶縁層３４０が酸素を透過しすぎることを抑制できる。   In addition, when the insulating layer 340 transmits oxygen too much, the film thickness of the gate insulating film 110 is likely to vary. When the thickness of the gate insulating film 110 varies, the threshold voltage of the vertical MOS transistor 20 varies. In contrast, in this embodiment, the low oxygen permeable insulating film 344 is formed on the first insulating film 342. Therefore, it can suppress that the insulating layer 340 permeate | transmits oxygen too much.

次いで、図９に示すように、絶縁層３４０上にレジストパターン５０を形成する。ここで絶縁層３４０の第２絶縁膜３４６がＢＰＳＧ膜であり、第２絶縁膜３４６の上面が平坦化されている場合、レジストパターン５０を高い精度で形成できる。次いで、レジストパターン５０をマスクとして絶縁層３４０をエッチングする。これにより、絶縁層３４０は、ゲート電極１２０上及びその周囲に位置する部分を除いて、除去される。   Next, as shown in FIG. 9, a resist pattern 50 is formed on the insulating layer 340. Here, when the second insulating film 346 of the insulating layer 340 is a BPSG film and the upper surface of the second insulating film 346 is flattened, the resist pattern 50 can be formed with high accuracy. Next, the insulating layer 340 is etched using the resist pattern 50 as a mask. Thereby, the insulating layer 340 is removed except for portions located on and around the gate electrode 120.

その後、レジストパターン５０を除去する。次いで、半導体基板１００上及び絶縁層３４０上に、金属膜（例えばＡｌ膜）を、例えばスパッタリング法を用いて形成する。これにより、ソース配線２０４が形成される。なお、必要に応じて、ソース配線２０４上にレジストパターンを形成し、このレジストパターンをマスクとしてソース配線２０４をエッチングする。これにより、ソース配線２０４のうち不要な部分は除去される。また、半導体基板１００の裏面にドレイン電極２０２を形成する。   Thereafter, the resist pattern 50 is removed. Next, a metal film (for example, an Al film) is formed on the semiconductor substrate 100 and the insulating layer 340 by using, for example, a sputtering method. Thereby, the source wiring 204 is formed. If necessary, a resist pattern is formed on the source wiring 204, and the source wiring 204 is etched using the resist pattern as a mask. Thereby, unnecessary portions of the source wiring 204 are removed. In addition, the drain electrode 202 is formed on the back surface of the semiconductor substrate 100.

次に、本実施形態の作用及び効果について説明する。本実施形態において、絶縁層３４０を形成した後、半導体基板１００及び絶縁層３４０は、酸化性の雰囲気（例えば水蒸気雰囲気）で処理される。これにより、酸化性ガスに含まれる酸素の一部は、絶縁層３４０を介して半導体基板１００に到達する。これにより、ゲート絶縁膜１１０は緻密化される。従って、ＴＤＤＢ耐性は向上する。ここで、絶縁層３４０が酸素を透過しすぎると、ゲート絶縁膜１１０の膜厚にばらつきが生じる可能性が高くなる。これに対して本実施形態では、第１絶縁膜３４２上に低酸素透過性絶縁膜３４４を形成している。従って、絶縁層３４０が酸素を透過しすぎることを抑制できる。   Next, the operation and effect of this embodiment will be described. In this embodiment, after the insulating layer 340 is formed, the semiconductor substrate 100 and the insulating layer 340 are processed in an oxidizing atmosphere (for example, a water vapor atmosphere). As a result, part of oxygen contained in the oxidizing gas reaches the semiconductor substrate 100 through the insulating layer 340. Thereby, the gate insulating film 110 is densified. Therefore, the TDDB resistance is improved. Here, if the insulating layer 340 transmits oxygen too much, the film thickness of the gate insulating film 110 is likely to vary. In contrast, in this embodiment, the low oxygen permeable insulating film 344 is formed on the first insulating film 342. Therefore, it can suppress that the insulating layer 340 permeate | transmits oxygen too much.

図１０は、第１絶縁膜３４２としてＮＳＧ膜を使用し、低酸素透過性絶縁膜３４４としてＳｉＮを使用し、第２絶縁膜３４６としてＢＰＳＧ膜を使用した場合における、ＴＤＤＢ耐性及び閾値電圧のばらつきの、低酸素透過性絶縁膜３４４の膜厚依存を示している。本図に示すように、低酸素透過性絶縁膜３４４の膜厚が薄いほど、ＴＤＤＢ耐性は向上している。具体的には、低酸素透過性絶縁膜３４４が７ｎｍ以下の場合、ＴＤＤＢ耐性は高くなっている。特に低酸素透過性絶縁膜３４４が６ｎｍ以下の場合、低酸素透過性絶縁膜３４４がない場合と同程度のＴＤＤＢ耐性を実現できる。一方、縦型ＭＯＳトランジスタ２０の閾値電圧のばらつきは、低酸素透過性絶縁膜３４４の膜厚が薄くなるにつれて大きくなっている。具体的には、低酸素透過性絶縁膜３４４の膜厚が６ｎｍを下回ると、閾値電圧のばらつきは大きくなっている。   FIG. 10 shows variations in TDDB resistance and threshold voltage when an NSG film is used as the first insulating film 342, SiN is used as the low oxygen permeable insulating film 344, and a BPSG film is used as the second insulating film 346. The film thickness dependence of the low oxygen permeable insulating film 344 is shown. As shown in the figure, the TDDB resistance is improved as the thickness of the low oxygen permeable insulating film 344 is reduced. Specifically, when the low oxygen permeable insulating film 344 is 7 nm or less, the TDDB resistance is high. In particular, when the low oxygen permeable insulating film 344 is 6 nm or less, the same TDDB resistance as when the low oxygen permeable insulating film 344 is not provided can be realized. On the other hand, the variation in threshold voltage of the vertical MOS transistor 20 increases as the thickness of the low oxygen permeable insulating film 344 decreases. Specifically, when the thickness of the low oxygen permeable insulating film 344 is less than 6 nm, the variation in threshold voltage increases.

以上のことから、低酸素透過性絶縁膜３４４としてＳｉＮを使用した場合、低酸素透過性絶縁膜３４４の膜厚は、６ｎｍ以上７ｎｍ以下であるのが好ましい。   From the above, when SiN is used as the low oxygen permeable insulating film 344, the thickness of the low oxygen permeable insulating film 344 is preferably 6 nm or more and 7 nm or less.

（第２の実施形態）
図１１は、第２の実施形態に係る半導体装置１０の構成を示す断面図である。本実施形態に係る半導体装置１０は、縦型ＭＯＳトランジスタ２０がｎ型埋込層１５２を有している点を除いて、第１の実施形態に係る半導体装置１０と同様の構成である。 (Second Embodiment)
FIG. 11 is a cross-sectional view showing the configuration of the semiconductor device 10 according to the second embodiment. The semiconductor device 10 according to the present embodiment has the same configuration as that of the semiconductor device 10 according to the first embodiment, except that the vertical MOS transistor 20 has an n-type buried layer 152.

具体的には、半導体基板１００のうちｎ型層１５１の下方には、ｎ型埋込層１５２が形成されている。深さ方向で見た場合、ｎ型埋込層１５２は、ｎ型ベース層１５０の下に位置しており、ｎ型ベース層１５０に繋がっている。   Specifically, an n-type buried layer 152 is formed below the n-type layer 151 in the semiconductor substrate 100. When viewed in the depth direction, the n-type buried layer 152 is located below the n-type base layer 150 and is connected to the n-type base layer 150.

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、ｎ型埋込層１５２により、耐圧向上の効果を得ることが出来る。   Also according to this embodiment, the same effect as that of the first embodiment can be obtained. In addition, the n-type buried layer 152 can improve the breakdown voltage.

（第３の実施形態）
図１２は、第３の実施形態に係る半導体装置１０の構成を示す断面図である。本実施形態に係る半導体装置１０は、縦型ＭＯＳトランジスタ２０の代わりに ＩＧＢＴ（Insulated Gate Bipolar Transistor）２２を有している点を除いて、第１または第２の実施形態と同様である。ＩＧＢＴ２２は、縦型ＭＯＳトランジスタ２０におい て、ｐ型ドレイン層１３０とドレイン電極２０２の間に、ｎ型コレクタ層１３４を追加した構成を有している。 (Third embodiment)
FIG. 12 is a cross-sectional view showing the configuration of the semiconductor device 10 according to the third embodiment. The semiconductor device 10 according to the present embodiment is the same as that of the first or second embodiment except that an IGBT (Insulated Gate Bipolar Transistor) 22 is provided instead of the vertical MOS transistor 20. The IGBT 22 has a configuration in which an n-type collector layer 134 is added between the p-type drain layer 130 and the drain electrode 202 in the vertical MOS transistor 20.

本実施形態では、サブ基板１０２はｎ型のシリコン基板であり、ｎ型コレクタ層１３４として機能する。また、ｐ型ドレイン層１３０及びｐ−層１３２は、サブ基板１０２上に、エピタキシャル成長法により形成されている。 In the present embodiment, the sub-substrate 102 is an n-type silicon substrate and functions as the n-type collector layer 134. The p-type drain layer 130 and the p − layer 132 are formed on the sub-substrate 102 by an epitaxial growth method.

本実施形態に係る半導体装置１０の製造方法は、サブ基板１０２としてｎ型のシリコン基板を用いる点、及びサブ基板１０２の上に、ｐ型ドレイン層１３０及びｐ−層１３２をこの順にエピタキシャル成長させる点を除いて、第１の実施形態に係る半導体装置１０の製造方法と同様である。 In the method for manufacturing the semiconductor device 10 according to the present embodiment, an n-type silicon substrate is used as the sub-substrate 102, and the p-type drain layer 130 and the p − layer 132 are epitaxially grown in this order on the sub-substrate 102. Is the same as the method for manufacturing the semiconductor device 10 according to the first embodiment.

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。   Also according to this embodiment, the same effect as that of the first embodiment can be obtained.

（第４の実施形態）
図１３は、第４の実施形態に係る半導体装置１０を有する電子装置の回路構成を示す図である。この電子装置は、例えば図１４に示す車両に用いられており、電子装置２、電源４、及び負荷６を有している。電源４は例えば車両に搭載されているバッテリーである。負荷６は、例えば車両に搭載されている電子部品、例えば図１４に示すヘッドランプ４００である。そして電子装置２は、電源４から負荷６に供給する電力を制御している。 (Fourth embodiment)
FIG. 13 is a diagram illustrating a circuit configuration of an electronic device having the semiconductor device 10 according to the fourth embodiment. This electronic device is used in the vehicle shown in FIG. 14, for example, and has an electronic device 2, a power source 4, and a load 6. The power source 4 is, for example, a battery mounted on the vehicle. The load 6 is, for example, an electronic component mounted on the vehicle, for example, a headlamp 400 shown in FIG. The electronic device 2 controls the power supplied from the power source 4 to the load 6.

電子装置２は、回路基板（例えばプリント配線基板）上に半導体装置１０，１２，１４を搭載したものである。本図に示す例において、半導体装置１０は、縦型ＭＯＳトランジスタ２０を有している。半導体装置１２は、マイコンであり、回路基板の配線を介して半導体装置１４に接続している。半導体装置１４は、縦型ＭＯＳトランジスタ２０の制御回路を有している。半導体装置１２は、半導体装置１４を介して、半導体装置１０を制御している。詳細には、半導体装置１２は、半導体装置１４の制御回路に制御信号を入力する。そして半導体装置１４の制御回路は、半導体装置１２から入力された制御信号に従って、半導体装置１０が有する縦型ＭＯＳトランジスタ２０のゲート電極１２０に信号を入力する。縦型ＭＯＳトランジスタ２０が制御されることにより、電源４からの電力が、適宜負荷６に供給される。   The electronic device 2 includes semiconductor devices 10, 12, and 14 mounted on a circuit board (for example, a printed wiring board). In the example shown in this figure, the semiconductor device 10 has a vertical MOS transistor 20. The semiconductor device 12 is a microcomputer, and is connected to the semiconductor device 14 via wiring on a circuit board. The semiconductor device 14 has a control circuit for the vertical MOS transistor 20. The semiconductor device 12 controls the semiconductor device 10 via the semiconductor device 14. Specifically, the semiconductor device 12 inputs a control signal to the control circuit of the semiconductor device 14. The control circuit of the semiconductor device 14 inputs a signal to the gate electrode 120 of the vertical MOS transistor 20 included in the semiconductor device 10 in accordance with the control signal input from the semiconductor device 12. By controlling the vertical MOS transistor 20, power from the power supply 4 is supplied to the load 6 as appropriate.

なお、半導体装置１０及び半導体装置１４はＣｏＣ（Chip on Chip）構造を有していても良いし、ＳＩＰ（System In Package）構造を有していても良い。半導体装置１０及び１４がＣｏＣ構造を有する場合、図１５に示すように、半導体装置１０は、銀ペースト又はＤＡＦ（Die Attachment Film）を介して、配線基板４４０上に搭載されている。半導体装置１０と配線基板４４０は、ボンディングワイヤ４２６を介して互いに接続している。また半導体装置１０上には、半導体装置１４が銀ペースト又はＤＡＦを介して搭載されている。半導体装置１４は、ボンディングワイヤ４２２を介して配線基板４４０と接続し、かつボンディングワイヤ４２４を介して半導体装置１０に接続している。そして、半導体装置１０、半導体装置１４、及びボンディングワイヤ４２２，４２４，４２６は、封止樹脂４１０によって封止されている。なお、配線基板４４０の裏面には、複数のハンダボール４６０が取り付けられている。   The semiconductor device 10 and the semiconductor device 14 may have a CoC (Chip on Chip) structure or a SIP (System In Package) structure. When the semiconductor devices 10 and 14 have a CoC structure, the semiconductor device 10 is mounted on the wiring substrate 440 via silver paste or DAF (Die Attachment Film) as shown in FIG. The semiconductor device 10 and the wiring board 440 are connected to each other through bonding wires 426. A semiconductor device 14 is mounted on the semiconductor device 10 via silver paste or DAF. The semiconductor device 14 is connected to the wiring substrate 440 via the bonding wire 422 and connected to the semiconductor device 10 via the bonding wire 424. The semiconductor device 10, the semiconductor device 14, and the bonding wires 422, 424, 426 are sealed with a sealing resin 410. A plurality of solder balls 460 are attached to the back surface of the wiring board 440.

（第５の実施形態）
図１６は、第５の実施形態に係る半導体装置１０の構成を示す断面図である。本実施形態において、半導体基板１００は、縦型ＭＯＳトランジスタ２０が形成されているパワー制御領域と、制御回路３０が形成されているロジック領域とを有している点を除いて、第１の実施形態に係る半導体装置１０と同様の構成である。制御回路３０は、図１５に示した半導体装置１４と同様の回路を有している。 (Fifth embodiment)
FIG. 16 is a cross-sectional view showing the configuration of the semiconductor device 10 according to the fifth embodiment. In the present embodiment, the semiconductor substrate 100 includes the power control region in which the vertical MOS transistor 20 is formed and the logic region in which the control circuit 30 is formed. The configuration is the same as that of the semiconductor device 10 according to the embodiment. The control circuit 30 has a circuit similar to the semiconductor device 14 shown in FIG.

制御回路３０は、縦型ＭＯＳトランジスタ２０のゲート電極１２０に入力される制御信号を生成している。制御回路３０は、プレーナ型のＭＯＳトランジスタ３１を有している。ＭＯＳトランジスタ３１は、ロジック領域に位置する半導体基板１００に形成されている。ＭＯＳトランジスタ３１は、ｐ型である場合、エピタキシャル層１０４に形成されたｎ型のウェル３２に形成されており、ゲート絶縁膜３４、ゲート電極３６、並びにソース及びドレインとなる不純物領域３８を有している。なお、ＭＯＳトランジスタ３１がｎ型である場合、ｐ型のエピタキシャル層１０４をそのままウェルとして使用しても良い。また不純物領域３８は、エクステンション領域を有していても良い。この場合、ゲート電極３６の側壁には、サイドウォールが形成される。   The control circuit 30 generates a control signal input to the gate electrode 120 of the vertical MOS transistor 20. The control circuit 30 includes a planar type MOS transistor 31. The MOS transistor 31 is formed on the semiconductor substrate 100 located in the logic region. When the MOS transistor 31 is p-type, the MOS transistor 31 is formed in an n-type well 32 formed in the epitaxial layer 104, and has a gate insulating film 34, a gate electrode 36, and an impurity region 38 serving as a source and a drain. ing. When the MOS transistor 31 is n-type, the p-type epitaxial layer 104 may be used as a well as it is. The impurity region 38 may have an extension region. In this case, a sidewall is formed on the sidewall of the gate electrode 36.

半導体基板１００上のうち制御回路３０が形成されている領域には、層間絶縁膜３００が形成されている。なお、層間絶縁膜３００は絶縁層３４０と同一工程で形成されても良いし、絶縁層３４０とは別工程で形成されても良い。層間絶縁膜３００が絶縁層３４０と同一工程で形成される場合、層間絶縁膜３００は、第１絶縁膜３４２、低酸素透過性絶縁膜３４４、及び第２絶縁膜３４６の積層構造を有していても良いし、第１絶縁膜３４２及び第２絶縁膜３４６のみで形成されても良い。層間絶縁膜３００が低酸素透過性絶縁膜３４４を有していると、以下の効果が得られる。まず、第２絶縁膜３４６がＢＰＳＧ膜である場合、第２絶縁膜３４６に含まれる不純物が第１絶縁膜３４２及びその下の層に向けて拡散することを抑制できる。また、制御回路３０に過度に酸素が供給されることを抑制できる。さらに、低酸素透過性絶縁膜３４４がＳｉＮ膜であるときなど、成膜時に水素が生じる場合、この水素が、制御回路３０においても、半導体基板１００表面のダングリングボンドを終端させる。   An interlayer insulating film 300 is formed in a region on the semiconductor substrate 100 where the control circuit 30 is formed. Note that the interlayer insulating film 300 may be formed in the same step as the insulating layer 340, or may be formed in a step different from the insulating layer 340. When the interlayer insulating film 300 is formed in the same process as the insulating layer 340, the interlayer insulating film 300 has a stacked structure of the first insulating film 342, the low oxygen permeable insulating film 344, and the second insulating film 346. Alternatively, the first insulating film 342 and the second insulating film 346 may be formed alone. When the interlayer insulating film 300 includes the low oxygen permeable insulating film 344, the following effects can be obtained. First, when the second insulating film 346 is a BPSG film, impurities contained in the second insulating film 346 can be prevented from diffusing toward the first insulating film 342 and the layers below it. In addition, excessive supply of oxygen to the control circuit 30 can be suppressed. Further, when hydrogen is generated during film formation, such as when the low oxygen permeable insulating film 344 is a SiN film, this hydrogen also terminates dangling bonds on the surface of the semiconductor substrate 100 in the control circuit 30.

層間絶縁膜３００には、コンタクト３０４を埋め込むための接続孔が形成されている。コンタクト３０４は、配線３１４とＭＯＳトランジスタ３１とを接続しており、配線３１４と一体に形成されている。配線３１４及びコンタクト３０４は、ソース配線２０４と同一工程で形成されている。   A connection hole for embedding the contact 304 is formed in the interlayer insulating film 300. The contact 304 connects the wiring 314 and the MOS transistor 31 and is formed integrally with the wiring 314. The wiring 314 and the contact 304 are formed in the same process as the source wiring 204.

図１７は、図１６に示した半導体装置１０を用いた電子装置の回路構成を示す図であり、第４の実施形態における図１３に対応している。本図に示す回路は、半導体装置１４の代わりに制御回路３０が用いられている点を除いて、図１３に示した回路と同様の構成である。縦型ＭＯＳトランジスタ２０及び制御回路３０は、半導体装置１０内に設けられている。   FIG. 17 is a diagram showing a circuit configuration of an electronic device using the semiconductor device 10 shown in FIG. 16, and corresponds to FIG. 13 in the fourth embodiment. The circuit shown in this figure has the same configuration as the circuit shown in FIG. 13 except that a control circuit 30 is used instead of the semiconductor device 14. The vertical MOS transistor 20 and the control circuit 30 are provided in the semiconductor device 10.

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、縦型ＭＯＳトランジスタ２０を制御する制御回路３０を、縦型ＭＯＳトランジスタ２０と同一の半導体基板１００に形成することができる。   Also according to this embodiment, the same effect as that of the first embodiment can be obtained. Further, the control circuit 30 for controlling the vertical MOS transistor 20 can be formed on the same semiconductor substrate 100 as the vertical MOS transistor 20.

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。   As mentioned above, although embodiment of this invention was described with reference to drawings, these are the illustrations of this invention, Various structures other than the above are also employable.

２ 電子装置
４ 電源
６ 負荷
１０ 半導体装置
１２ 半導体装置
１４ 半導体装置
２０ 縦型ＭＯＳトランジスタ
２１ センス用縦型トランジスタ
２２ ＩＧＢＴ
３０ 制御回路
３１ ＭＯＳトランジスタ
３２ ウェル
３４ ゲート絶縁膜
３６ ゲート電極
３８ 不純物領域
５０ レジストパターン
１００ 半導体基板
１０２ サブ基板
１０４ エピタキシャル層
１０８ 凹部
１１０ ゲート絶縁膜
１２０ ゲート電極
１２１ 端部
１２２ ゲート配線
１３０ ｐ型ドレイン層
１３２ ｐ−層
１３４ ｎ型コレクタ層
１４０ ｐ型ソース層
１５０ ｎ型ベース層
１５１ ｎ型層
１５２ ｎ型埋込層
２０２ ドレイン電極
２０４ ソース配線
３００ 層間絶縁膜
３０４ コンタクト
３１４ 配線
３４０ 絶縁層
３４２ 第１絶縁膜
３４４ 低酸素透過性絶縁膜
３４６ 第２絶縁膜
４００ ヘッドランプ
４１０ 封止樹脂
４２２ ボンディングワイヤ
４２４ ボンディングワイヤ
４２６ ボンディングワイヤ
４４０ 配線基板
４６０ ハンダボール 2 Electronic device 4 Power supply 6 Load 10 Semiconductor device 12 Semiconductor device 14 Semiconductor device 20 Vertical MOS transistor 21 Sense vertical transistor 22 IGBT
30 control circuit 31 MOS transistor 32 well 34 gate insulating film 36 gate electrode 38 impurity region 50 resist pattern 100 semiconductor substrate 102 sub-substrate 104 epitaxial layer 108 recess 110 gate insulating film 120 gate electrode 121 end 122 gate wiring 130 p-type drain layer 132 p - layer 134 n-type collector layer 140 p-type source layer 150 n-type base layer 151 n-type layer 152 n-type buried layer 202 drain electrode 204 source wiring 300 interlayer insulating film 304 contact 314 wiring 340 insulating layer 342 first insulation Film 344 Low oxygen permeable insulating film 346 Second insulating film 400 Headlamp 410 Sealing resin 422 Bonding wire 424 Bonding wire 426 Bonding wire 440 Wiring board 460 Solder ball

Claims (15)

（ａ）基板に凹部を形成する工程と、
（ｂ）前記凹部にゲート絶縁膜を形成する工程と、
（ｃ）前記凹部にゲート電極を形成する工程と、
（ｄ）前記基板にソース層を形成する工程と、
（ｅ）前記ゲート電極上に第１絶縁膜を形成する工程と、
（ｆ）前記第１絶縁膜上に、前記第１絶縁膜よりも酸素透過性が高い第２絶縁膜を形成する工程と、
（ｇ）前記第２絶縁膜上及び前記基板上から酸化性雰囲気で処理する工程と、
（ｈ）前記（ｄ）工程後かつ前記（ｅ）工程前に、前記ゲート電極上に、前記第１絶縁膜よりも酸素透過性が高い第３絶縁膜を形成する工程と、
を備え、
前記ゲート電極は、上面が前記基板の表面よりも低く、
前記第３絶縁膜は、上面が前記基板の表面よりも高い半導体装置の製造方法。 (A) forming a recess in the substrate;
(B) forming a gate insulating film in the recess;
(C) forming a gate electrode in the recess;
(D) forming a source layer on the substrate;
(E) forming a first insulating film on the gate electrode;
(F) forming a second insulating film having higher oxygen permeability than the first insulating film on the first insulating film;
(G) treating in an oxidizing atmosphere from the second insulating film and the substrate;
(H) forming a third insulating film having higher oxygen permeability than the first insulating film on the gate electrode after the step (d) and before the step (e);
With
The gate electrode has an upper surface lower than the surface of the substrate,
The third insulating film is a method for manufacturing a semiconductor device, the upper surface of which is higher than the surface of the substrate. （ａ）基板に凹部を形成する工程と、
（ｂ）前記凹部にゲート絶縁膜を形成する工程と、
（ｃ）前記凹部にゲート電極を形成する工程と、
（ｄ）前記基板にソース層を形成する工程と、
（ｅ）前記ゲート電極上に第１絶縁膜を形成する工程と、
（ｆ）前記第１絶縁膜上に、前記第１絶縁膜よりも酸素透過性が高い第２絶縁膜を形成する工程と、
（ｇ）前記第２絶縁膜上及び前記基板上から酸化性雰囲気で処理する工程と、
（ｈ）前記（ｄ）工程後かつ前記（ｅ）工程前に、前記ゲート電極上に、前記第１絶縁膜よりも酸素透過性が高い第３絶縁膜を形成する工程と、
を備え、
前記第３絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも厚い半導体装置の製造方法。 (A) forming a recess in the substrate;
(B) forming a gate insulating film in the recess;
(C) forming a gate electrode in the recess;
(D) forming a source layer on the substrate;
(E) forming a first insulating film on the gate electrode;
(F) forming a second insulating film having higher oxygen permeability than the first insulating film on the first insulating film;
(G) treating in an oxidizing atmosphere from the second insulating film and the substrate;
(H) forming a third insulating film having higher oxygen permeability than the first insulating film on the gate electrode after the step (d) and before the step (e);
With
A method of manufacturing a semiconductor device, wherein the third insulating film is thicker than the first insulating film. 請求項１に記載の半導体装置の製造方法において、
前記第２絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも厚い半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein the second insulating film is thicker than the first insulating film. 請求項１に記載の半導体装置の製造方法において、
前記第１絶縁膜は、ＳｉＮ膜、ＳｉＣ膜、及びＳｉＣＮ膜の少なくとも一つである半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein the first insulating film is at least one of a SiN film, a SiC film, and a SiCN film. （ａ）基板に凹部を形成する工程と、
（ｂ）前記凹部にゲート絶縁膜を形成する工程と、
（ｃ）前記凹部にゲート電極を形成する工程と、
（ｄ）前記基板にソース層を形成する工程と、
（ｅ）前記ゲート電極上に第１絶縁膜を形成する工程と、
（ｆ）前記第１絶縁膜上に、前記第１絶縁膜よりも酸素透過性が高い第２絶縁膜を形成する工程と、
（ｇ）前記第２絶縁膜上及び前記基板上から酸化性雰囲気で処理する工程と、
を備え、
前記第１絶縁膜は、ＳｉＮ膜であり、その膜厚は、６ｎｍ以上７ｎｍ以下である半導体装置の製造方法。 (A) forming a recess in the substrate;
(B) forming a gate insulating film in the recess;
(C) forming a gate electrode in the recess;
(D) forming a source layer on the substrate;
(E) forming a first insulating film on the gate electrode;
(F) forming a second insulating film having higher oxygen permeability than the first insulating film on the first insulating film;
(G) treating in an oxidizing atmosphere from the second insulating film and the substrate;
With
The method for manufacturing a semiconductor device, wherein the first insulating film is a SiN film, and the film thickness is not less than 6 nm and not more than 7 nm. 請求項１に記載の半導体装置の製造方法において、
前記第２絶縁膜は、ＮＳＧ（Non doped Silicate Glass）膜、ＢＰＳＧ（Boron Phosphorus Silicate Glass）膜、及びＳＯＧ（Spin on Glass）膜の少なくとも一つである半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein the second insulating film is at least one of an NSG (Non doped Silicate Glass) film, a BPSG (Boron Phosphorus Silicate Glass) film, and an SOG (Spin on Glass) film. （ａ）基板に凹部を形成する工程と、
（ｂ）前記凹部にゲート絶縁膜を形成する工程と、
（ｃ）前記凹部にゲート電極を形成する工程と、
（ｄ）前記基板にソース層を形成する工程と、
（ｅ）前記ゲート電極上に第１絶縁膜を形成する工程と、
（ｆ）前記第１絶縁膜上に、前記第１絶縁膜よりも酸素透過性が高い第２絶縁膜を形成する工程と、
（ｇ）前記第２絶縁膜上及び前記基板上から酸化性雰囲気で処理する工程と、
（ｈ）前記（ｄ）工程後かつ前記（ｅ）工程前に、前記ゲート電極上に、前記第１絶縁膜よりも酸素透過性が高い第３絶縁膜を形成する工程と、
を備え、
前記第３絶縁膜は、ＮＳＧ（Non doped Silicate Glass）膜、及びＳＯＧ（Spin on Glass）膜の少なくとも一つである半導体装置の製造方法。 (A) forming a recess in the substrate;
(B) forming a gate insulating film in the recess;
(C) forming a gate electrode in the recess;
(D) forming a source layer on the substrate;
(E) forming a first insulating film on the gate electrode;
(F) forming a second insulating film having higher oxygen permeability than the first insulating film on the first insulating film;
(G) treating in an oxidizing atmosphere from the second insulating film and the substrate;
(H) forming a third insulating film having higher oxygen permeability than the first insulating film on the gate electrode after the step (d) and before the step (e);
With
The method of manufacturing a semiconductor device, wherein the third insulating film is at least one of an NSG (Non doped Silicate Glass) film and an SOG (Spin on Glass) film. 請求項１に記載の半導体装置の製造方法において、
（ｉ）前記（ｇ）工程後、前記基板上及び前記第２絶縁膜上にソース配線を形成する工程を備える半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
(I) A method of manufacturing a semiconductor device comprising a step of forming source wiring on the substrate and the second insulating film after the step (g). 請求項８に記載の半導体装置の製造方法において、
前記ソース配線は、Ａｌを用いて形成されている半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 8 ,
The method of manufacturing a semiconductor device, wherein the source wiring is formed using Al. （ａ）基板に凹部を形成する工程と、
（ｂ）前記凹部にゲート絶縁膜を形成する工程と、
（ｃ）前記凹部にゲート電極を形成する工程と、
（ｄ）前記基板にソース層を形成する工程と、
（ｅ）前記ゲート電極上に、ＳｉＮ膜、ＳｉＣ膜、及びＳｉＣＮ膜の少なくとも一つである第１絶縁膜を形成する工程と、
（ｆ）前記第１絶縁膜上に、ＮＳＧ（Non doped Silicate Glass）膜、ＢＰＳＧ（Boron Phosphorus Silicate Glass）膜、及びＳＯＧ（Spin on Glass）膜の少なくとも一つである第２絶縁膜を形成する工程と、
（ｇ）前記第２絶縁膜上及び前記基板上から酸化性雰囲気で処理する工程と、
（ｈ）前記（ｄ）工程後かつ前記（ｅ）工程前に、前記ゲート電極上に、前記第１絶縁膜よりも酸素透過性が高い第３絶縁膜を形成する工程と、
を備え、
前記ゲート電極は、上面が前記基板の表面よりも低く、
前記第３絶縁膜は、上面が前記基板の表面よりも高い半導体装置の製造方法。 (A) forming a recess in the substrate;
(B) forming a gate insulating film in the recess;
(C) forming a gate electrode in the recess;
(D) forming a source layer on the substrate;
(E) forming a first insulating film that is at least one of a SiN film, a SiC film, and a SiCN film on the gate electrode;
(F) A second insulating film which is at least one of an NSG (Non doped Silicate Glass) film, a BPSG (Boron Phosphorus Silicate Glass) film, and an SOG (Spin on Glass) film is formed on the first insulating film. Process,
(G) treating in an oxidizing atmosphere from the second insulating film and the substrate;
(H) forming a third insulating film having higher oxygen permeability than the first insulating film on the gate electrode after the step (d) and before the step (e);
With
The gate electrode has an upper surface lower than the surface of the substrate,
The third insulating film is a method for manufacturing a semiconductor device, the upper surface of which is higher than the surface of the substrate. （ａ）基板に凹部を形成する工程と、
（ｂ）前記凹部にゲート絶縁膜を形成する工程と、
（ｃ）前記凹部にゲート電極を形成する工程と、
（ｄ）前記基板にソース層を形成する工程と、
（ｅ）前記ゲート電極上に、ＳｉＮ膜、ＳｉＣ膜、及びＳｉＣＮ膜の少なくとも一つである第１絶縁膜を形成する工程と、
（ｆ）前記第１絶縁膜上に、ＮＳＧ（Non doped Silicate Glass）膜、ＢＰＳＧ（Boron Phosphorus Silicate Glass）膜、及びＳＯＧ（Spin on Glass）膜の少なくとも一つである第２絶縁膜を形成する工程と、
（ｇ）前記第２絶縁膜上及び前記基板上から酸化性雰囲気で処理する工程と、
（ｈ）前記（ｄ）工程後かつ前記（ｅ）工程前に、前記ゲート電極上に、前記第１絶縁膜よりも酸素透過性が高い第３絶縁膜を形成する工程と、
を備え、
前記第３絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも厚い半導体装置の製造方法。 (A) forming a recess in the substrate;
(B) forming a gate insulating film in the recess;
(C) forming a gate electrode in the recess;
(D) forming a source layer on the substrate;
(E) forming a first insulating film that is at least one of a SiN film, a SiC film, and a SiCN film on the gate electrode;
(F) A second insulating film which is at least one of an NSG (Non doped Silicate Glass) film, a BPSG (Boron Phosphorus Silicate Glass) film, and an SOG (Spin on Glass) film is formed on the first insulating film. Process,
(G) treating in an oxidizing atmosphere from the second insulating film and the substrate;
(H) forming a third insulating film having higher oxygen permeability than the first insulating film on the gate electrode after the step (d) and before the step (e);
With
A method of manufacturing a semiconductor device, wherein the third insulating film is thicker than the first insulating film. 請求項１０に記載の半導体装置の製造方法において、
前記第２絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも厚い半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 10 ,
The method of manufacturing a semiconductor device, wherein the second insulating film is thicker than the first insulating film. （ａ）基板に凹部を形成する工程と、
（ｂ）前記凹部にゲート絶縁膜を形成する工程と、
（ｃ）前記凹部にゲート電極を形成する工程と、
（ｄ）前記基板にソース層を形成する工程と、
（ｅ）前記ゲート電極上に、ＳｉＮ膜、ＳｉＣ膜、及びＳｉＣＮ膜の少なくとも一つである第１絶縁膜を形成する工程と、
（ｆ）前記第１絶縁膜上に、ＮＳＧ（Non doped Silicate Glass）膜、ＢＰＳＧ（Boron Phosphorus Silicate Glass）膜、及びＳＯＧ（Spin on Glass）膜の少なくとも一つである第２絶縁膜を形成する工程と、
（ｇ）前記第２絶縁膜上及び前記基板上から酸化性雰囲気で処理する工程と、
（ｈ）前記（ｄ）工程後かつ前記（ｅ）工程前に、前記ゲート電極上に、前記第１絶縁膜よりも酸素透過性が高い第３絶縁膜を形成する工程と、
を備え、
前記第３絶縁膜は、ＮＳＧ（Non doped Silicate Glass）膜、及びＳＯＧ（Spin on Glass）膜の少なくとも一つである半導体装置の製造方法。 (A) forming a recess in the substrate;
(B) forming a gate insulating film in the recess;
(C) forming a gate electrode in the recess;
(D) forming a source layer on the substrate;
(E) forming a first insulating film that is at least one of a SiN film, a SiC film, and a SiCN film on the gate electrode;
(F) A second insulating film which is at least one of an NSG (Non doped Silicate Glass) film, a BPSG (Boron Phosphorus Silicate Glass) film, and an SOG (Spin on Glass) film is formed on the first insulating film. Process,
(G) treating in an oxidizing atmosphere from the second insulating film and the substrate;
(H) forming a third insulating film having higher oxygen permeability than the first insulating film on the gate electrode after the step (d) and before the step (e);
With
The method of manufacturing a semiconductor device, wherein the third insulating film is at least one of an NSG (Non doped Silicate Glass) film and an SOG (Spin on Glass) film. 請求項１０に記載の半導体装置の製造方法において、
（ｉ）前記（ｇ）工程後、前記基板上及び前記第２絶縁膜上にソース配線を形成する工程を備える半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 10 ,
(I) A method of manufacturing a semiconductor device comprising a step of forming source wiring on the substrate and the second insulating film after the step (g). （ａ）基板に凹部を形成する工程と、
（ｂ）前記凹部にゲート絶縁膜を形成する工程と、
（ｃ）前記凹部にゲート電極を形成する工程と、
（ｄ）前記基板にソース層を形成する工程と、
（ｅ）前記ゲート電極上に、ＳｉＮ膜である第１絶縁膜を形成する工程と、
（ｆ）前記第１絶縁膜上に、ＮＳＧ（Non doped Silicate Glass）膜、ＢＰＳＧ（Boron Phosphorus Silicate Glass）膜、及びＳＯＧ（Spin on Glass）膜の少なくとも一つである第２絶縁膜を形成する工程と、
（ｇ）前記第２絶縁膜上及び前記基板上から酸化性雰囲気で処理する工程と、
を備え、
前記第１絶縁膜の膜厚は、６ｎｍ以上７ｎｍ以下である半導体装置の製造方法。 (A) forming a recess in the substrate;
(B) forming a gate insulating film in the recess;
(C) forming a gate electrode in the recess;
(D) forming a source layer on the substrate;
(E) forming a first insulating film that is a SiN film on the gate electrode;
(F) A second insulating film which is at least one of an NSG (Non doped Silicate Glass) film, a BPSG (Boron Phosphorus Silicate Glass) film, and an SOG (Spin on Glass) film is formed on the first insulating film. Process,
(G) treating in an oxidizing atmosphere from the second insulating film and the substrate;
Equipped with a,
A method of manufacturing a semiconductor device, wherein the first insulating film has a thickness of 6 nm to 7 nm .
JP2015048122A 2015-03-11 2015-03-11 Manufacturing method of semiconductor device Active JP6080883B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015048122A JP6080883B2 (en) 2015-03-11 2015-03-11 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015048122A JP6080883B2 (en) 2015-03-11 2015-03-11 Manufacturing method of semiconductor device

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2011143100A Division JP5774921B2 (en) 2011-06-28 2011-06-28 SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE MANUFACTURING METHOD, AND ELECTRONIC DEVICE

Publications (2)

Publication Number Publication Date
JP2015135982A JP2015135982A (en) 2015-07-27
JP6080883B2 true JP6080883B2 (en) 2017-02-15

Family

ID=53767596

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015048122A Active JP6080883B2 (en) 2015-03-11 2015-03-11 Manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP6080883B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7119449B2 (en) 2018-03-16 2022-08-17 富士電機株式会社 Semiconductor device and method for manufacturing semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62165365A (en) * 1986-01-17 1987-07-21 Nec Corp Semiconductor device
JP3878724B2 (en) * 1997-10-14 2007-02-07 株式会社ルネサステクノロジ Semiconductor integrated circuit device and manufacturing method thereof
JP2003338627A (en) * 2003-05-09 2003-11-28 Mitsubishi Electric Corp Semiconductor device and its manufacturing method
JP4892832B2 (en) * 2004-12-15 2012-03-07 富士電機株式会社 Manufacturing method of semiconductor device
JP5198760B2 (en) * 2006-12-08 2013-05-15 ルネサスエレクトロニクス株式会社 Semiconductor device and manufacturing method thereof
JP2010245334A (en) * 2009-04-07 2010-10-28 Renesas Electronics Corp Method of manufacturing semiconductor device

Also Published As

Publication number Publication date
JP2015135982A (en) 2015-07-27

Similar Documents

Publication Publication Date Title
JP5774921B2 (en) SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE MANUFACTURING METHOD, AND ELECTRONIC DEVICE
JP5959162B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP6478316B2 (en) Semiconductor device having trench gate structure and manufacturing method thereof
US9299829B2 (en) Vertical transistor component
JP5844656B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP6006918B2 (en) SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE MANUFACTURING METHOD, AND ELECTRONIC DEVICE
JP5432750B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP2014078689A (en) Power semiconductor device and method of manufacturing the same
JP6238234B2 (en) Semiconductor device
JP6080883B2 (en) Manufacturing method of semiconductor device
JP2012238741A (en) Semiconductor device and manufacturing method for the same
JP2013175596A (en) Semiconductor device and method of manufacturing the same
JP5994238B2 (en) Manufacturing method of semiconductor device
JP2009277851A (en) Semiconductor device, method of manufacturing the same, and power amplifier element
JP2007324361A (en) Semiconductor device and its method for manufacturing
JP5185061B2 (en) MIS field effect transistor and method of manufacturing semiconductor substrate
JP2007221078A (en) Semiconductor device
JP2010272672A (en) Dielectric-isolation-type semiconductor integrated device, and method of manufacturing semiconductor integrated device
KR100368608B1 (en) semiconductor device and method for manufacturing the same
JP6110900B2 (en) Manufacturing method of semiconductor device
JP2023083120A (en) Semiconductor device and method of manufacturing the same
JP2007158223A (en) Semiconductor device and its manufacturing method
JP2005136270A (en) Semiconductor device equipped with longitudinal mosfet
JP2008034449A (en) Semiconductor device and its manufacturing method
JP2009010008A (en) Semiconductor device and its manufacturing method

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160531

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160531

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160705

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161227

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170117

R150 Certificate of patent or registration of utility model

Ref document number: 6080883

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150