KR100368608B1 - semiconductor device and method for manufacturing the same - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000000034 method Methods 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000009792 diffusion process Methods 0.000 claims abstract description 101
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 230000008018 melting Effects 0.000 claims description 14
- 238000002844 melting Methods 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 229910021332 silicide Inorganic materials 0.000 claims description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 9
- 230000007480 spreading Effects 0.000 abstract description 5
- 238000003892 spreading Methods 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 3
- 230000008569 process Effects 0.000 description 12
- 238000000206 photolithography Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
Abstract
본 발명은 트렌치형 횡방향 이중확산 모스트랜지스터를 개시한다. 이에 의하면, 제 1 도전형 반도체기판 상에 제 1 도전형 에피층을 성장시키고 에피층의 일부분에 제 2 도전형 제 1 확산층을 선택적으로 형성하고, 제 1 확산층의 일부분에 제 1 도전형 제 2 확산층을 형성하고, 제 1, 2 확산층을 관통하고 에피층을 일부 깊이만큼 식각한 트렌치를 형성하고, 트렌치 아래의 에피층에 고농도의 제 1 도전형 제 3 확산층을 형성하고, 트렌치 내에만 드레인전극과 절연막을 형성하고, 트렌치의 측면에 게이트산화막을 형성하고, 트렌치 내에만 게이트전극을 채운다. 게이트전극과 그 외측 부분 상에 하지막을 적층하고 하지막의 일부분에 소스전극용 콘택홀을 형성한 후 하지막 상에 콘택홀을 거쳐 제 2 확산층에 전기적으로 연결된 소스전극을 형성한다.The present invention discloses a trench type transverse double diffusion morph transistor. In this way, the first conductive epitaxial layer is grown on the first conductive semiconductor substrate, and the second conductive first diffusion layer is selectively formed on a portion of the epitaxial layer, and the first conductive second layer is formed on a portion of the first diffusion layer. Forming a diffusion layer, forming a trench that penetrates the first and second diffusion layers and etches the epi layer to some depth, and forms a high concentration of the first conductivity type third diffusion layer in the epi layer under the trench, and drain electrode only in the trench. An insulating film is formed, a gate oxide film is formed on the side of the trench, and the gate electrode is filled only in the trench. A base film is laminated on the gate electrode and an outer portion thereof, and a contact hole for a source electrode is formed in a portion of the base film, and then a source electrode electrically connected to the second diffusion layer is formed through the contact hole on the base film.
따라서, 본 발명은 출력단자를 외부회로와 전기적 연결하기 위한 대면적의 확산층을 필요로 하지 않고 나아가 IC칩의 소요면적 증대를 가져오지 않는다. 결국 IC칩의 집적도 향상이 가능해진다. 또한 드리프트영역에서의 스프레딩저항성분을 줄일 수 있고 나아가 온 저항값을 줄일 수 있으며 그 결과 전류구동능력을 향상시킬 수 있다.Therefore, the present invention does not require a large area diffusion layer for electrically connecting the output terminal to an external circuit, and does not bring about an increase in the required area of the IC chip. As a result, the degree of integration of the IC chip can be improved. In addition, the spreading resistance component in the drift region can be reduced, and further, the on-resistance value can be reduced, and as a result, the current driving capability can be improved.
Description
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 트렌치형 횡방향 이중확산 모스트랜지스터(trench lateral double diffused MOS transistor)를 소요면적의 확대를 일으키지 않으면서도 IC칩에 내장하도록 한 반도체소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same. More particularly, a semiconductor device in which a trench type lateral double diffused MOS transistor is embedded in an IC chip without causing an increase in required area. And to a method for producing the same.
일반적으로, 파워 모스트랜지스터, 예를 들어 트렌치형 횡방향 이중확산 모스트랜지스터(trench lateral double diffused MOS transistor)(이하, LD 모스트랜지스터로 칭함)가 파워 바이폴라 정션 트랜지스터에 비하여 빠른 동작속도와 제어회로의 간편화와 같은 장점을 갖고 있기 때문에 개별소자(discrete device)의 형태로서 점차 그 사용분야를 넓혀나가고 있다. 더욱이 최근에는 LD 모스트랜지스터가 시스템레벨에서의 요구에 부응하기 위해 IC칩에 내장되고 있다.In general, power MOS transistors, such as trench lateral double diffused MOS transistors (hereinafter referred to as LD MOS transistors), provide faster operating speed and simplified control circuits than power bipolar junction transistors. Because of the advantages, such as the form of discrete devices (discrete device) is gradually expanding its field of use. More recently, LD morph transistors are embedded in IC chips to meet system-level demands.
그런데, LD 모스트랜지스터의 출력단자를 배치하는 것이 개별소자의 경우에서는 소요면적의 증대와 같은 문제를 전혀 일으키지 않지만, IC칩의 경우에서는 소요면적의 증대 때문에 IC칩에 LD 모스트랜지스터를 내장하기 어렵게 만드는 장애요소로 작용한다.However, disposing an output terminal of the LD MOS transistor does not cause any problem such as an increase in the required area in the case of individual devices, but in the case of an IC chip, it is difficult to embed an LD MOS transistor in the IC chip due to the increase in required area. It acts as a barrier.
즉, 도 1에 도시된 바와 같이, 종래의 LD 모스트랜지스터에서는 예를 들어 n형 반도체기판(10) 상에 n형 에피층(11)이 에피택셜 성장하고, 에피층(11)의 일부 영역에 p형 확산층(13)이 확산하고 p형 확산층(13)의 일부 영역에 n+형 확산층(15)이 P형 확산층(13)의 접합깊이보다 얕게 확산하고 아울러 n형 에피층(11)의 일부 영역에도 n+형 확산층(17)이 함께 확산한다. n+형 확산층(15)과 p형 확산층(13)의일부 영역을 p형 확산층(13)의 접합까지 관통한 트렌치의 내부면에 게이트산화막(19)이 균일 두께로 적층되고, 게이트산화막(19) 상에 게이트전극(21)이 적층되어서 트렌치를 채운다. 소스전극(25)이 절연막(23)의 콘택홀을 거쳐 n+형 확산층(15)과 p형 확산층(13)에 전기적으로 공통 연결되고, 또한 드레인전극(27)이 절연막(23)의 콘택홀을 거쳐 n+형 확산층(17)에 전기적으로 연결된다.That is, as shown in FIG. 1, in the conventional LD MOS transistor, for example, an n-type epitaxial layer 11 is epitaxially grown on an n-type semiconductor substrate 10, and a portion of the epitaxial layer 11 is formed. The p-type diffusion layer 13 diffuses, and the n + type diffusion layer 15 diffuses in a portion of the p-type diffusion layer 13 to be shallower than the junction depth of the P-type diffusion layer 13, and also in a portion of the n-type epilayer 11 In addition, the n + type diffusion layer 17 diffuses together. The gate oxide film 19 is laminated with a uniform thickness on the inner surface of the trench that penetrates a portion of the n + type diffusion layer 15 and the p type diffusion layer 13 to the junction of the p type diffusion layer 13, and the gate oxide film 19. The gate electrode 21 is stacked on the filling the trench. The source electrode 25 is electrically connected to the n + type diffusion layer 15 and the p type diffusion layer 13 via the contact hole of the insulating film 23, and the drain electrode 27 connects the contact hole of the insulating film 23. And is electrically connected to the n + type diffusion layer 17.
그러나, 종래의 LD 모스트랜지스터의 경우, 게이트전극(21)만이 트렌치내에 배치하고 드레인전극(27)은 트렌치로부터 횡방향으로 멀리 이격한, p형 확산층(13)의 외측에 배치하기 때문에 출력단자를 외부회로와의 전기적 연결을 위해서는 대면적의 확산층(17)이 필요하다. 이는 LD 모스트랜지스터의 면적 확대를 가져오고 나아가 LD 모스트랜지스터를 내장한 IC칩의 면적확대를 가져온다. 또한, 드리프트(drift) 영역에서의 스프레딩(spreading) 저항성분이 크고, 온(on) 저항값이 높으며, 전류구동능력이 낮다.However, in the conventional LD morph transistor, only the gate electrode 21 is disposed in the trench and the drain electrode 27 is disposed outside the p-type diffusion layer 13 spaced apart from the trench in the lateral direction. A large area diffusion layer 17 is required for electrical connection with an external circuit. This leads to an enlargement of the area of the LD MOS transistor, and also to the area of an IC chip incorporating the LD MOS transistor. In addition, the spreading resistance component in the drift region is large, the on resistance value is high, and the current driving capability is low.
따라서 본 발명의 목적은 LD 모스트랜지스터를 IC칩에 내장하면서도 IC칩의 면적확대를 방지하도록 한 반도체소자 및 그 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a semiconductor device and a method of manufacturing the same, in which an LD morph transistor is embedded in an IC chip while preventing the area of the IC chip from expanding.
또한 본 발명의 다른 목적은 온 저항을 줄이고 전류구동능력을 향상시키도록 한 반도체소자 및 그 제조방법을 제공하는데 있다.Another object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which reduce the on resistance and improve the current driving capability.
도 1은 종래 기술에 의한 반도체소자를 나타낸 단면도.1 is a cross-sectional view showing a semiconductor device according to the prior art.
도 2는 본 발명의 실시예에 의한 반도체소자를 나타낸 단면도.2 is a cross-sectional view showing a semiconductor device according to an embodiment of the present invention.
도 3 내지 도 7은 본 발명의 실시예에 의한 반도체소자의 제조방법을 나타낸 공정도.3 to 7 are process diagrams showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
**** 도면의 주요 부분에 대한 부호의 설명 ******** Explanation of symbols for the main parts of the drawing ****
10: 반도체기판 11: n형 에피층10: semiconductor substrate 11: n-type epi layer
13, 33: p형 확산층 15, 17, 35, 43: n+형 확산층13, 33: p-type diffusion layer 15, 17, 35, 43: n + type diffusion layer
19, 49: 게이트산화막 21, 45: 게이트전극19 and 49: gate oxide films 21 and 45: gate electrodes
23, 37, 39, 49: 절연막 25, 55: 소스전극23, 37, 39, 49: insulating film 25, 55: source electrode
27, 45: 드레인전극 53: 하지막27, 45: drain electrode 53: underlayer
46: 실리사이드층46: silicide layer
이와 같은 목적을 달성하기 위한 본 발명의 실시예에 의한 반도체소자는The semiconductor device according to the embodiment of the present invention for achieving the above object is
제 1 도전형 에피층을 갖는 제 1 도전형 반도체기판;A first conductive semiconductor substrate having a first conductive epitaxial layer;
상기 에피층의 일부분에 확산된 제 2 도전형 제 1 확산층;A second conductivity type first diffusion layer diffused in a portion of the epi layer;
상기 제 1 확산층의 일부분 내에 확산된 고농도의 제 1 도전형 제 2 확산층;A first conductive type second diffusion layer having a high concentration diffused in a portion of the first diffusion layer;
상기 제 2 확산층과 제 1 확산층을 관통하고 상기 에피층의 일부 깊이만큼 식각한 트렌치 아래의 에피층에 형성된 고농도의 제 1 도전형 제 3 확산층;A first conductivity type third diffusion layer having a high concentration in the epi layer under the trench that penetrates the second diffusion layer and the first diffusion layer and is etched to a depth of the epi layer;
상기 트렌치내에 일부 높이만큼 채워지고 상기 제 3 확산층에 전기적으로 접하는 드레인전극;A drain electrode filled in the trench by a portion of the height and electrically in contact with the third diffusion layer;
상기 드레인전극 상에 절연막을 개재하고 상기 트렌치 내에 채워진 게이트전극;A gate electrode filled in the trench with an insulating film on the drain electrode;
상기 게이트전극과 상기 트렌치의 내측면 사이에 형성된 게이트산화막;A gate oxide film formed between the gate electrode and the inner surface of the trench;
상기 게이트전극을 덮으며 상기 제 2 확산층의 콘택홀을 갖는 하지막; 그리고An underlayer covering the gate electrode and having a contact hole in the second diffusion layer; And
상기 하지막 상에 형성되며 상기 콘택홀을 거쳐 상기 제 2 확산층에 전기적으로 연결된 소스전극을 포함하는 것을 특징으로 한다.And a source electrode formed on the underlayer and electrically connected to the second diffusion layer through the contact hole.
바람직하게는 상기 드레인전극이 고융점금속층으로 이루어지는 질 수 있다. 또한 상기 드레인전극과 제 3 확산층 사이에 고융점금속층의 실리사이드층이 형성될 수 있다.Preferably, the drain electrode may be made of a high melting point metal layer. In addition, a silicide layer of a high melting point metal layer may be formed between the drain electrode and the third diffusion layer.
또한 본 발명의 실시예에 의한 반도체소자의 제조방법은In addition, the method of manufacturing a semiconductor device according to an embodiment of the present invention
제 1 도전형 반도체기판 상에 제 1 도전형 에피층을 성장시키고 상기 에피층의 일부분에 제 2 도전형 제 1 확산층을 형성하는 단계;Growing a first conductive epitaxial layer on a first conductive semiconductor substrate and forming a second conductive first diffusion layer in a portion of the epitaxial layer;
상기 제 1 확산층의 일부분 내에 고농도의 제 1 도전형 제 2 확산층을 형성하는 단계;Forming a high concentration of a first conductivity type second diffusion layer in a portion of the first diffusion layer;
상기 제 2 확산층과 제 1 확산층을 관통하고 상기 에피층의 일부 깊이만큼 식각한 트렌치를 형성한 후 상기 트렌치 아래의 에피층에 고농도의 제 1 도전형 제 3 확산층을 형성하는 단계;Forming a trench that penetrates the second diffusion layer and the first diffusion layer and is etched to a depth of the epi layer, and then forms a high concentration of the first conductivity type third diffusion layer in the epi layer below the trench;
상기 트렌치내에 일부 높이만큼 채워지고 상기 제 3 확산층에 전기적으로 접하는 드레인전극을 형성하는 단계;Forming a drain electrode filled in the trench by a height and electrically contacting the third diffusion layer;
상기 드레인전극 상에만 절연막을 형성한 후 상기 트렌치의 측면에 게이트산화막을 형성하는 단계;Forming an insulating film only on the drain electrode and forming a gate oxide film on a side surface of the trench;
상기 트렌치 내에 채워진 게이트전극을 형성하는 단계;Forming a gate electrode filled in the trench;
상기 게이트전극과 그 외측 부분 상에 함께 하지막을 적층한 후 상기 제 2 확산층의 콘택홀을 상기 하지막의 일부분에 형성하는 단계; 그리고Stacking a base film together on the gate electrode and an outer portion thereof, and forming a contact hole of the second diffusion layer in a portion of the base film; And
상기 하지막 상에 형성되며 상기 콘택홀을 거쳐 상기 제 2 확산층에 전기적으로 연결된 소스전극을 형성하는 단계를 포함하는 것을 특징으로 한다.And forming a source electrode formed on the underlayer and electrically connected to the second diffusion layer through the contact hole.
바람직하게는 상기 드레인전극이 고융점금속층으로 이루어지는 질 수 있다. 또한 상기 드레인전극과 제 3 확산층 사이에 고융점금속층의 실리사이드층을 형성할 수 있다.Preferably, the drain electrode may be made of a high melting point metal layer. In addition, a silicide layer of a high melting point metal layer may be formed between the drain electrode and the third diffusion layer.
따라서 본 발명에 의하면, 트렌치 내에 게이트전극과 함께 드레인전극을 형성함으로써 출력단자를 외부회로와 연결하는데 대면적의 확산층이 필요치 않으므로 LD 모스트랜지스터를 IC칩에 내장하는 것이 IC칩의 소요면적 증대를 가져오지 않는다. 또한 드리프트영역에서의 스프레딩 저항성분이 감소하고 나아가 온 저항값이 낮아지고 전류구동능력이 향상된다.Therefore, according to the present invention, since a large area diffusion layer is not required to connect the output terminal to an external circuit by forming a drain electrode together with the gate electrode in the trench, embedding an LD MOS transistor in the IC chip increases the required area of the IC chip. Not coming In addition, the spreading resistance component in the drift region is reduced, the on-resistance value is lowered, and the current driving capability is improved.
이하, 본 발명에 의한 반도체소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.Hereinafter, a semiconductor device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part of the same structure and the same action as the conventional part.
도 2는 본 발명의 실시예에 의한 반도체소자를 나타낸 단면도이고, 도 3 내지 도 7은 본 발명의 실시예에 의한 반도체소자의 제조방법을 나타낸 공정도이다.2 is a cross-sectional view illustrating a semiconductor device according to an embodiment of the present invention, and FIGS. 3 to 7 are process diagrams illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 2를 참조하면, 본 발명의 반도체소자에서는 제 1 도전형 반도체기판(10), 예를 들어 n형 실리콘기판 상에 n형 에피층(11)이 정해진 두께만큼 에피택셜 성장되고, 에피층(11)의 일부분에 에피층(11)보다 얕은 두께로 제 2 도전형인 p형 제 1 확산층(33)이 확산되고, 제 1 확산층(33)의 일부분에 제 1 확산층(33)보다 얕은 두께로 n+형 제 2 확산층(35)이 확산된다. 제 2 확산층(35)의 중앙부와 그 아래의 제 1 확산층(33)을 함께 관통하고 에피층(11)의 일부 깊이만큼 식각한 트렌치 아래의 에피층(11)에 고농도의 제 1 도전형 제 3 확산층(43)이 형성되고, 상기 트렌치내에 드레인전극(45)이 일부 높이만큼 채워지며 제 3 확산층(43)에 전기적으로 접하고, 드레인전극(45) 상에 절연막(47)이 배치되고 트렌치의 측면에 게이트산화막(49)이 형성되고, 절연막(47)과 게이트산화막(49)에 의해 한정된 트렌치에 게이트전극(51)이 채워지며 표면평탄화되고, 게이트전극(51)과 그 외측 부분을 하지막(53)이 덮고, 하지막(53)의 일부분에 제 2 확산층(35)의 콘택홀이 형성되고, 하지막(53) 상에 패턴화되며 상기 콘택홀을 거쳐 제 2 확산층(35)에 소스전극(55)이 전기적으로 연결된다. 여기서, 드레인전극(45)이 고융점금속층으로 이루어지고, 절연막(47)이 질화막이나 산화막으로 이루어질 수 있다. 드레인전극(45)과 제 3 확산층(43) 사이에 고융점금속층의 실리사이드층(46)이 형성될 수 있다. 물론, 설명의 편의상 도면에 도시하지 않았으나 드레인전극(45)과 제 3 확산층(43) 사이에 고융점금속층의 실리사이드층(46)이 생략될 수도 있다.Referring to FIG. 2, in the semiconductor device of the present invention, an n-type epitaxial layer 11 is epitaxially grown by a predetermined thickness on a first conductive semiconductor substrate 10, for example, an n-type silicon substrate. The p-type first diffusion layer 33 of the second conductivity type is diffused into a portion of the first diffusion layer 33 in a thickness smaller than that of the epi layer 11, and n + is formed in a portion of the first diffusion layer 33 in a thickness smaller than the first diffusion layer 33. The type second diffusion layer 35 is diffused. High concentration first conductive type 3 in the epi layer 11 under the trench that penetrates the central portion of the second diffusion layer 35 and the first diffusion layer 33 thereunder and is etched to some depth of the epi layer 11. A diffusion layer 43 is formed, a drain electrode 45 is filled in the trench by a portion of the height, and is in electrical contact with the third diffusion layer 43. An insulating film 47 is disposed on the drain electrode 45 and the side surface of the trench is formed. The gate oxide film 49 is formed in the trench, the trench defined by the insulating film 47 and the gate oxide film 49 is filled with the gate electrode 51, and the surface is flattened. 53, a contact hole of the second diffusion layer 35 is formed in a portion of the underlayer 53, is patterned on the underlayer 53, and a source electrode is formed in the second diffusion layer 35 via the contact hole. 55 is electrically connected. Here, the drain electrode 45 may be made of a high melting point metal layer, and the insulating film 47 may be made of a nitride film or an oxide film. A silicide layer 46 of a high melting point metal layer may be formed between the drain electrode 45 and the third diffusion layer 43. Of course, although not illustrated in the drawings for convenience of description, the silicide layer 46 of the high melting point metal layer may be omitted between the drain electrode 45 and the third diffusion layer 43.
이와 같이 구성된 반도체소자의 제조방법을 도 3 내지 도 7을 참조하여 설명하기로 한다. 도 3을 참조하면, 먼저 제 1 도전형 반도체기판(10), 예를 들어 n형 실리콘기판 상에 n형 에피층(11)을 정해진 두께만큼 에피택셜 성장시킨 다음 에피층(11)의 일부분에 제 2 도전형인 p형 제 1 확산층(33)을 에피층(11)보다 얕은 두께로 형성한다. 이어서 에피층(11) 상에 확산마스크층(37)으로서 산화막을 적층하고 사진식각공정에 의해 n+형 제 2 확산층(35)을 위한 에피층(11)의 일부분 상에 확산마스크층(37)의 개구부(38)를 형성한 후 예를 들어 인과 같은 불순물을 개구부(38)를 거쳐 개구부(38) 내의 제 1 확산층(33)에 이온주입함으로써 제 1 확산층(33)보다 얕은 두께의 제 2 확산층(35)을 형성한다.A method of manufacturing a semiconductor device configured as described above will be described with reference to FIGS. 3 to 7. Referring to FIG. 3, first, an n-type epitaxial layer 11 is epitaxially grown by a predetermined thickness on a first conductive semiconductor substrate 10, for example, an n-type silicon substrate, and then a portion of the epitaxial layer 11 is formed. The p-type first diffusion layer 33, which is the second conductivity type, is formed to a thickness smaller than that of the epi layer 11. Then, an oxide film is deposited as the diffusion mask layer 37 on the epitaxial layer 11, and a photolithography process is performed on the portion of the epitaxial layer 11 for the n + type second diffusion layer 35 by the photolithography process. After the opening 38 is formed, a second diffusion layer having a thickness smaller than that of the first diffusion layer 33 is formed by ion implanting impurities such as phosphorus into the first diffusion layer 33 in the opening 38 through the opening 38. 35).
도 4를 참조하면, 제 2 확산층(35)이 형성되고 나면, 트렌치(41)를 위한 식각마스크층으로서 절연막(39), 예를 들어 산화막을 제 2 확산층(35) 상에 적층한후 사진식각공정을 이용하여 트렌치(41)를 위한 부분의 절연막(39)을 그 아래의 제 2 확산층(35)이 노출될 때까지 식각한다.Referring to FIG. 4, after the second diffusion layer 35 is formed, an insulating layer 39, for example, an oxide layer is stacked on the second diffusion layer 35 as an etching mask layer for the trench 41. Using the process, the insulating film 39 in the portion for the trench 41 is etched until the second diffusion layer 35 beneath it is exposed.
이어서 남은 절연막(39)을 식각마스크로 이용하여 노출된 부분의 제 2 확산층(35)과 제 1 확산층(33)을 그 아래의 에피층(11)이 노출될 때까지 식각하고 나서 계속하여 에피층(11)을 일부 깊이만큼 식각하여 한 트렌치(41)를 형성한다. 이어서 절연막(39)을 마스크층으로 이용하여 트렌치(41) 아래의 에피층(11)에 n형 불순물, 예를 들어 인을 고농도로 이온주입하여 제 3 확산층(43)을 형성한다. 이는 도 5의 드레인전극(45)과 에피층(11)의 오믹접촉을 이루기 위함이다.Subsequently, the second diffusion layer 35 and the first diffusion layer 33 in the exposed portion are etched using the remaining insulating layer 39 as an etching mask until the epi layer 11 below is exposed, and then the epi layer is continued. (11) is etched to some depth to form one trench 41. Subsequently, a third diffusion layer 43 is formed by ion implanting n-type impurities, for example, phosphorus, at a high concentration into the epi layer 11 under the trench 41 using the insulating film 39 as a mask layer. This is for achieving ohmic contact between the drain electrode 45 and the epi layer 11 of FIG. 5.
도 5를 참조하면, 제 2 확산층(43)이 형성되고 나면, 트렌치(41)와 그 외측의 절연막(39) 상에 드레인전극(45)을 위한 도전층, 예를 들어 텅스텐이나 코발트와 같은 고융점금속층을 트렌치(41)를 채울 정도의 두께로 적층한 다음 상기 도전층을 에치백공정으로 처리하여 트렌치(41) 내에 일부 높이만큼 남은 드레인전극(45)을 형성한다. 이때, 드레인전극(45)과 제 3 확산층(43) 사이에 고융점금속층의 실리사이드층(46)을 형성하는 것이 바람직하다. 물론, 설명의 편의상 도면에 도시하지 않았으나 드레인전극(45)과 제 3 확산층(43) 사이에 고융점금속층의 실리사이드층(46)을 형성하지 않아도 무방하다.Referring to FIG. 5, after the second diffusion layer 43 is formed, the conductive layer for the drain electrode 45, for example, tungsten or cobalt, is formed on the trench 41 and the insulating layer 39 outside thereof. The melting point metal layer is stacked to a thickness sufficient to fill the trench 41, and then the conductive layer is subjected to an etch back process to form a drain electrode 45 remaining in the trench 41 by a certain height. At this time, it is preferable to form the silicide layer 46 of the high melting point metal layer between the drain electrode 45 and the third diffusion layer 43. Of course, although not illustrated in the drawings for convenience of description, the silicide layer 46 of the high melting point metal layer may not be formed between the drain electrode 45 and the third diffusion layer 43.
이어서 트렌치(41)와 그 외측의 절연막(39) 상에 드레인전극(45)과 도 6의 게이트전극(51)과의 전기적 절연을 위한 절연막(47), 예를 들어 질화막이나 산화막을 트렌치(41)를 채울 정도의 두께로 적층하고 이를 에치백공정으로 처리하여 트렌치(41) 내의 드레인전극(45) 상에 일부 두께만큼 남긴다.Subsequently, the trench 41 and the insulating film 39 on the outer side thereof are provided with an insulating film 47 for electrically insulating the drain electrode 45 and the gate electrode 51 of FIG. 6, for example, a nitride film or an oxide film. ) Is stacked to a thickness sufficient to fill, and is subjected to an etch back process to leave a part of the thickness on the drain electrode 45 in the trench 41.
도 6을 참조하면, 절연막(47)이 트렌치(41) 내에 남게 되면, 화학기상증착공정을 이용하여 트렌치(41)의 측면에 게이트산화막(49)을 형성한다. 물론, 게이트산화막(49)을 열산화공정에 의해 형성하는 것도 가능하다. 이어서 트렌치(41)와 그 외측의 게이트산화막(49) 상에 게이트전극(51)을 위한 도전층, 예를 들어 다결정실리콘층을 트렌치(41)를 채울 정도의 두께로 적층하고 이를 화학기계연마공정이나 에치백공정으로 처리하여 트렌치(41) 외측의 도전층을 모두 제거하고 트렌치(41) 내에만 남은 드레인전극(45)을 형성한다.Referring to FIG. 6, when the insulating film 47 remains in the trench 41, the gate oxide film 49 is formed on the side surface of the trench 41 using a chemical vapor deposition process. Of course, it is also possible to form the gate oxide film 49 by a thermal oxidation process. Subsequently, a conductive layer for the gate electrode 51, for example, a polysilicon layer, is laminated on the trench 41 and the gate oxide film 49 on the outer side thereof to a thickness sufficient to fill the trench 41, and the chemical mechanical polishing process is performed. Or the etch back process to remove all of the conductive layer outside the trench 41 to form the drain electrode 45 remaining only in the trench 41.
도 7을 참조하면, 게이트전극(51)이 형성되고 나면, 게이트전극(51)과 그 외측의 절연막 상에 소스전극(55)과의 절연을 위한 하지막(53)을 적층하고 사진식각공정을 이용하여 제 2 확산층(35)의 일부분을 노출시키는 콘택홀을 형성한 후 콘택홀과 그 외측의 하지막(53) 상에 소스전극(55)을 위한 도전층, 예를 들어 알루미늄층을 적층한다.Referring to FIG. 7, after the gate electrode 51 is formed, an underlayer 53 for insulating the source electrode 55 is stacked on the gate electrode 51 and an insulating layer outside the gate electrode 51, and a photolithography process is performed. A contact hole for exposing a part of the second diffusion layer 35 is formed, and then a conductive layer for the source electrode 55, for example, an aluminum layer, is stacked on the contact hole and the base layer 53 outside thereof. .
마지막으로 상기 알루미늄층을 사진식각공정에 의해 불필요한 부분을 식각하고 나머지 부분을 남긴 소스전극(55)의 패턴으로 형성하여 도 2에 도시된 바와 같은 반도체소자의 제조공정을 완료한다.Finally, the aluminum layer is formed in the pattern of the source electrode 55 leaving unnecessary portions by the photolithography process and completing the manufacturing process of the semiconductor device as shown in FIG. 2.
따라서, 본 발명은 출력단자를 외부회로와 전기적 연결하기 위한 대면적의 확산층을 트렌치의 외측에 필요로 하는 종래와는 달리 트렌치 내에 게이트전극과 드레인전극을 함께 형성하므로 출력단자를 외부회로와 전기적 연결하기 위한 대면적의 확산층을 필요로 하지 않고 나아가 IC칩의 소요면적 증대를 가져오지 않는다.결국 IC칩의 집적도 향상이 가능해진다.Accordingly, the present invention forms a gate electrode and a drain electrode in the trench together with the external electrode in order to electrically connect the output terminal to the external circuit, unlike a conventional method requiring a large area diffusion layer outside the trench to electrically connect the output terminal to the external circuit. It does not require a large area diffusion layer to achieve this, and furthermore, it does not lead to an increase in the required area of the IC chip. Consequently, the degree of integration of the IC chip can be improved.
또한 드리프트영역에서의 스프레딩저항성분을 줄일 수 있고 나아가 온 저항값을 줄일 수 있으며 그 결과 전류구동능력을 향상시킬 수 있다.In addition, the spreading resistance component in the drift region can be reduced, and further, the on-resistance value can be reduced, and as a result, the current driving capability can be improved.
한편, 본 발명에서는 제 1 도전형이 n형이고 제 2 도전형이 p형인 경우를 기준으로 설명하였으나 이와는 반대로 제 1 도전형이 p형이고 제 2 도전형이 n형인 경우에도 동일하게 적용 가능함은 자명한 사실이며 설명의 편의상 설명의 중복을 피하기 위해 이에 대한 설명을 생략하기로 한다.Meanwhile, the present invention has been described based on the case where the first conductivity type is n-type and the second conductivity type is p-type. On the other hand, the same applies to the case where the first conductivity type is p-type and the second conductivity type is n-type. For clarity, the description will be omitted for the convenience of explanation.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 제 1 도전형 반도체기판 상에 제 1 도전형 에피층을 성장시키고 에피층의 일부분에 제 2 도전형 제 1 확산층을 선택적으로 형성하고, 제 1 확산층의 일부분에 제 1 도전형 제 2 확산층을 형성하고, 제 1, 2 확산층을 관통하고 에피층을 일부 깊이만큼 식각한 트렌치를 형성하고, 트렌치 아래의 에피층에 고농도의 제 1 도전형 제 3 확산층을 형성하고, 트렌치 내에만 드레인전극과 절연막을 형성하고, 트렌치의 측면에 게이트산화막을 형성하고, 트렌치 내에만 게이트전극을 채운다. 게이트전극과 그 외측 부분 상에 하지막을 적층하고 하지막의 일부분에 소스전극용 콘택홀을 형성한 후 하지막 상에 콘택홀을 거쳐 제 2 확산층에 전기적으로 연결된 소스전극을 형성한다.As described above, according to the present invention, a first conductivity type epitaxial layer is grown on a first conductivity type semiconductor substrate, and a second conductivity type first diffusion layer is selectively formed on a portion of the epitaxial layer, and A first conductive type second diffusion layer is formed in a portion, a trench penetrating the first and second diffusion layers and the epi layer is etched to a certain depth, and a high concentration of the first conductive type third diffusion layer is formed in the epi layer under the trench. A drain electrode and an insulating film are formed only in the trench, a gate oxide film is formed on the side of the trench, and the gate electrode is filled only in the trench. A base film is laminated on the gate electrode and an outer portion thereof, and a contact hole for a source electrode is formed in a portion of the base film, and then a source electrode electrically connected to the second diffusion layer is formed through the contact hole on the base film.
따라서, 본 발명은 출력단자를 외부회로와 전기적 연결하기 위한 대면적의확산층을 필요로 하지 않고 나아가 IC칩의 소요면적 증대를 가져오지 않는다. 결국 IC칩의 집적도 향상이 가능해진다. 또한 드리프트영역에서의 스프레딩저항성분을 줄일 수 있고 나아가 온 저항값을 줄일 수 있으며 그 결과 전류구동능력을 향상시킬 수 있다.Therefore, the present invention does not require a large area diffusion layer for electrically connecting the output terminal to an external circuit and furthermore does not bring about an increase in the required area of the IC chip. As a result, the degree of integration of the IC chip can be improved. In addition, the spreading resistance component in the drift region can be reduced, and further, the on-resistance value can be reduced, and as a result, the current driving capability can be improved.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0032089A KR100368608B1 (en) | 2000-06-12 | 2000-06-12 | semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0032089A KR100368608B1 (en) | 2000-06-12 | 2000-06-12 | semiconductor device and method for manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010112708A KR20010112708A (en) | 2001-12-21 |
| KR100368608B1 true KR100368608B1 (en) | 2003-01-24 |
Family
ID=19671693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0032089A KR100368608B1 (en) | 2000-06-12 | 2000-06-12 | semiconductor device and method for manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100368608B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101037996B1 (en) * | 2002-11-08 | 2011-05-31 | 어드밴스드 폴리머릭 프로프라이어터리. 리미티드 | Process for the preparation of polyolefin nanocomposites |
-
2000
- 2000-06-12 KR KR10-2000-0032089A patent/KR100368608B1/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010112708A (en) | 2001-12-21 |
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