JP6077097B2 - 多重シリアルメディア独立インターフェース - Google Patents

Description

[0001]本実施形態は、一般に電子通信に関し、より詳細には、イーサネット（登録商標）通信システムに関する。

[0002]コンピュータおよび／または他のネットワークデバイスがローカルエリアネットワーク（ＬＡＮ）を形成することを可能にする技術のうち、イーサネットは、支配的なネットワーキング技術になっており、ＩＥＥＥ８０２．３規格ファミリーにおいて規格化されている。イーサネット規格は経時的に発展しており、より高い帯域幅、改善されたメディアアクセス制御、異なる物理メディアチャネル、および／または他の機能をサポートするために、イーサネットプロトコルの異なる変形態が現在存在する。たとえば、ＩＥＥＥ８０２．３は、現在、１０Ｍｂｉｔ／ｓ、１００Ｍｂｉｔ／ｓ、１Ｇｂｉｔ／ｓから１０Ｇｂｉｔ／ｓおよびより速いものに及ぶ速度（または送信レート）をカバーする変体（variant）を有し、同軸ケーブル、光ファイバー、および非シールド／シールドツイストペアケーブルなど、物理チャネルを管理する変体を有する。

[0003]イーサネットプロトコルを使用して通信するシステムおよびデバイスでは、メディアアクセス制御（ＭＡＣ）レイヤと物理レイヤとの間での情報の交換を可能にするために、２つのレイヤ間にインターフェースが存在する。このインターフェースはメディア独立インターフェース（ＭＩＩ：media independent interface）と呼ばれる。ＭＩＩという用語は、属全体を指すことに加えて、特定のタイプのメディア独立インターフェースをも指す。本明細書で使用する「メディアアクセスインターフェース」および「ＭＩＩ」という用語は、別段に記載されていない限り、そのようなインターフェースの属全体を指す。ＭＩＩの例としては、アタッチメントユニットインターフェース（ＡＵＩ）、ＭＩＩ、縮小ＭＩＩ、ギガビットＭＩＩ（ＧＭＩＩ）、縮小ＧＭＩＩ、シリアルＧＭＩＩ（ＳＧＭＩＩ）、クワッドＳＧＭＩＩ（ＱＳＧＭＩＩ）、１０ＧＭＩＩ、およびソース同期シリアルＭＩＩ（Ｓ３ＭＩＩ）がある。

[0004]メディア独立インターフェースを設計することは大きなエンジニアリング課題を提示する。これらの課題の例としては、電磁干渉（ＥＭＩ）、電力消費、ピンカウント、および回路板複雑さを低減することまたはそれらを最小限に抑えることがある。したがって、より効率的なＭＩＩ設計が必要である。

[0005]本実施形態は、例として示されており、添付の図面の図によって限定されるものではない。
本実施形態が実装され得る通信システムのブロック図。 図１のネットワークデバイスを表す開放型システム間相互接続（ＯＳＩ：open systems interconnection）モデルのブロック図。 いくつかの実施形態による、図１のネットワークデバイスのブロック図。 いくつかの実施形態による、８つのＰＨＹチャネルと８つのＭＡＣサブレイヤとの間の単一のシリアルデュアルデータレート（serial dual-data-rate）データパスを提供するメディア独立インターフェースのブロック図。 いくつかの実施形態による、図４のメディア独立インターフェースにおけるチャネルのための機能ブロックのブロック図。 いくつかの実施形態による、図４のメディア独立インターフェースにおけるデータを符号化するための実行ディスパリティ（running disparity）方式を示すブロック図。 いくつかの実施形態による、図４のメディア独立インターフェースにおけるデータを符号化するための別の実行ディスパリティ方式を示すブロック図。 いくつかの実施形態に従うメディア独立インターフェースについての動作を説明するフローチャート。 いくつかの実施形態に従うメディア独立インターフェースについての動作を説明するフローチャート。

[0014]図面および明細書の全体にわたって、同様の参照番号は対応する部分を指す。

[0015]対応するクロック信号を送信することなしに、単一のシリアルデータパス（たとえば、シリアルデュアルデータレートデータパス）を介して複数のチャネルのための信号を送信する、物理レイヤデバイス（ＰＨＹ）とメディアアクセスコントローラ（ＭＡＣ）との間で通信するための方法および装置を開示する。いくつかの実施形態では、複数のチャネルのための信号は、第１の差動ペアを介してＰＨＹからＭＡＣに送信され、第２の差動ペアを介してＭＡＣからＰＨＹに送信される。他の実施形態では、２つのＭＡＣ間の直接通信のために、同様の方法および装置が使用される。

[0016]以下の説明では、本開示の完全な理解を提供するために、特定の構成要素、回路、およびプロセスの例など、多数の具体的な詳細を記載する。また、以下の説明では、説明のために、本実施形態の完全な理解を提供するために具体的な名称を記載する。ただし、これらの具体的な詳細は、本実施形態を実行するために必要でないことがあることが当業者には明らかであろう。他の事例では、本開示を不明瞭にしないように、よく知られている回路およびデバイスをブロック図の形式で示す。本明細書で使用する「結合された」という用語は、直接接続されていること、または１つまたは複数の介在する構成要素もしくは回路を介して接続されていることを意味する。本明細書で説明する様々なバスを介して提供される信号のいずれも、他の信号で時間マルチプレクスされ、１つまたは複数の共通バスを介して提供され得る。さらに、回路要素またはソフトウェアブロック間の相互接続は、バスまたは単一の信号線として示され得る。バスの各々は代替的に単一の信号線であり得、単一の信号線の各々は代替的にバスであり得、単一の線またはバスは、構成要素間の通信のための無数の物理機構または論理機構のうちの任意の１つまたは複数を表し得る。本実施形態は、本明細書で説明する具体的な例に限定されるものと解釈されるべきではなく、むしろ添付の特許請求の範囲によって規定されたすべての実施形態をそれらの範囲内に含む。

[0017]図１は、本実施形態が実装され得る例示的な通信システム１００のブロック図である。通信システム１００は、それぞれのデータリンク１２０を介して複数のネットワークデバイス１１０（ｂ）および１１０（ｃ）に結合されたネットワークデバイス（たとえば、スイッチまたはルータ）１１０（ａ）を含むことが示されている。ネットワークデバイス１１０（ｂ）および１１０（ｃ）は、それぞれのデータリンク１２０を介してデータをスイッチ／ルータ１１０（ａ）と（したがって互いに）交換し得る。ネットワークデバイス１１０（ｂ）および１１０（ｃ）は、たとえば、コンピュータ、スイッチ、ルータ、ハブ、ゲートウェイ、アクセスポイントなどを含む任意の好適なネットワークを使用可能にするデバイスであり得る。また、本実施形態によれば、ネットワークデバイス１１０（ｂ）および１１０（ｃ）は、たとえば、モバイルフォン、携帯情報端末（ＰＤＡ）、セットトップボックス、またはゲーム機を含む、ワイヤードネットワークまたはワイヤレスネットワークのいずれかに接続することが可能な任意の電子デバイスを含み得る。もちろん、ネットワークは、たとえば、ローカルエリアネットワーク（ＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、ワイヤレスＬＡＮ（ＷＬＡＮ）を含むより大きいネットワークを形成するための任意の数の好適なデバイスをさらに含み得、および／またはインターネットに接続され得るので、ルータ／スイッチ１１０（ａ）、ネットワークデバイス１１０（ｂ）および１１０（ｃ）、ならびにデータリンク１２０は、ネットワークの例示的な構成要素に過ぎない。データリンク１２０は、たとえば、同軸ケーブル、光ファイバー、および／または非シールド／シールドツイストペアを含む任意の好適な物理メディアチャネルであり得る。

[0018]ネットワークデバイス１１０（ａ）〜１１０（ｃ）は、ＩＥＥＥ８０２．３規格ファミリーに記載されているように、イーサネット技術を使用して互いに通信し得る。より詳細には、本明細書で説明する例示的な実施形態では、ネットワークデバイス１１０（ａ）〜１１０（ｃ）はそれぞれ、たとえば、１００Ｍｂｉｔ／ｓおよび／または１０Ｍｂｉｔ／ｓの速度でデータパケットを送信および受信することが可能であるイーサネット対応トランシーバ（簡単のために図１に図示せず）を装備している。

[0019]図２は、ぞれぞれ、図１のネットワークデバイス１１０（ａ）および１１０（ｂ）または１１０（ｃ）を表す開放型システム間相互接続（ＯＳＩ）モデル２００（ａ）〜２００（ｂ）のブロック図である。図１と同様に、ネットワークデバイス１１０（ａ）と１１０（ｂ）または１１０（ｃ）とは、確立されたデータリンク（または物理チャネル）１２０によって互いに結合される。図２に示すように、ＯＳＩモデル２００は、（１）アプリケーションレイヤ２２１、（２）プレゼンテーションレイヤ２２２、（３）セッションレイヤ２２３、（４）トランスポートレイヤ２２４、（５）ネットワークレイヤ２２５、（６）データリンクレイヤ２２６、および（７）物理レイヤ２２７の７つの論理レイヤに分割される。ＯＳＩモデル２００は、本明細書で説明の目的でネットワークデバイス１１０（ａ）および１１０（ｂ）／１１０（ｃ）を表すために使用され得るが、本実施形態に従って構成されたイーサネットデバイスを表すために他の好適なモデルが使用され得ることに留意されたい。

[0020]ＯＳＩレイヤは、階層が高くなるほどエンドユーザに近くなり、ＯＳＩレイヤは、階層が低くなるほど物理チャネルに近くなる。たとえば、ＯＳＩモデル階層の最上位には、エンドユーザのソフトウェアアプリケーション（簡単のための図２に図示せず）と直接的にインタラクトするアプリケーションレイヤ２２１がある。反対に、ＯＳＩモデル階層の最下位には、ネットワークデバイスとイーサネットデータ送信のためのツイストペアなどの物理通信媒体との間の関係を定義する物理レイヤ２２７がある。

[0021]より詳細には、物理レイヤ２２７は、ネットワークデバイス１１０と物理チャネル１２０との間のインタラクションのための、ピンレイアウトおよび信号電圧のような詳細を含む、電気的および物理的仕様を提供する。データリンクレイヤ２２６は、ネットワークデバイス１１０（ａ）と１１０（ｂ）／１１０（ｃ）との間のデータ送信のための、アドレス指定およびチャネルアクセス制御機構など、機能および／または手続き詳細を提供する。データリンクレイヤ２２６は、（階層に関して）上位の論理リンク制御（ＬＬＣ）レイヤと下位のメディアアクセス制御（ＭＡＣ）レイヤとである２つのサブレイヤを有する。簡単のために、データリンクレイヤ２２６は、本明細書では、以下の説明ではＭＡＣレイヤと呼ばれることがある。簡単のために図２には示されていないが、ＭＡＣレイヤ２２６と物理レイヤ２２７との間での情報の交換を可能にするために、２つのレイヤ間にインターフェースが存在する。ＭＡＣレイヤは、送信のために使用される物理媒体に関してアグノスティック（agnostic）であるので、このインターフェースはメディア独立インターフェース（ＭＩＩ）と呼ばれる。（本明細書で使用する「メディアアクセスインターフェース」および「ＭＩＩ」という用語は、別段に記載されていない限り、そのようなインターフェースの属全体を指し、同じ名前の特定のインターフェースを指さない。）ＭＩＩは、ネットワークデバイス１１０（ａ）および／または１１０（ｂ）／１１０（ｃ）が、必ずしもそれらのＭＡＣデバイス２２６を交換することなしに、異なるタイプの物理チャネル１２０とインターフェースすることを可能にする。

[0022]図３は、図１および図２のネットワークデバイス１１０（ａ）および／または１１０（ｂ）／１１０（ｃ）の一実施形態であるネットワークデバイス３１０の機能ブロック図である。ネットワークデバイス３１０は、プロセッサ３２０と、メモリ３３０と、図２の１つまたは複数の物理チャネル１２０に結合されたイーサネットトランシーバ回路３４０とを含む。いくつかの実施形態では、トランシーバ回路３４０は、複数のチャネル（たとえば、８つのチャネル）のためのトランシーバ回路を含み、したがって、複数のポート（たとえば、８つのポート）を含む。イーサネットトランシーバ３４０はＰＨＹ３６０中に含まれるものとして図３に示されているが、他の実施形態では、トランシーバ３４０はスタンドアロンデバイスまたは集積回路であり得る。メモリ３３０は、たとえば、ＥＥＰＲＯＭ（登録商標）またはフラッシュメモリを含む、任意の好適なメモリ要素またはデバイスであり得る。プロセッサ３２０は、たとえば、メモリ３３０に記憶された１つまたは複数のソフトウェアプログラムのスクリプトまたは命令を実行することが可能な任意の好適なプロセッサであり得る。簡単のために図３には示されていないが、ネットワークデバイス３１０は、頻繁に使用される命令および／またはデータを記憶するよく知られているキャッシュメモリをも含み得る。

[0023]ネットワークデバイス３１０は物理レイヤデバイス（ＰＨＹ）３６０とＭＡＣレイヤデバイス（またはＭＡＣデバイス）３５０とを含む。ＰＨＹ３６０およびＭＡＣデバイス３５０はそれぞれ、信号パス３８０のセットを介して２つのデバイス間で信号を送信するための、それぞれメディア独立インターフェース３７０−１および３７０−２を含む。いくつかの実施形態では、信号パス３８０は、ＰＨＹ３６０からＭＡＣデバイス３５０に信号を送信するための信号線の第１のデュアルデータレート差動ペアと、ＭＡＣデバイス３５０からＰＨＹ３６０に信号を送信するための信号線の第２のデュアルデータレート差動ペアとを含む。各差動ペアは、ＰＨＹ３６０とＭＡＣデバイス３５０との間の１ビットデータパスを提供する。したがって、信号パスは、ＰＨＹ３６０からＭＡＣデバイス３５０への第１のシリアルパスとＭＡＣデバイス３５０からＰＨＹ３６０への第２のシリアルパスとを含む。いくつかの実施形態では、信号パス３８０は、ＰＨＹ３６０とＭＡＣデバイス３５０との間でクロック信号を送信するための信号線を含まない。たとえば、インターフェース３７０−１および３７０−２はソース同期でないことがある。

[0024]ＭＡＣデバイス３５０は、ＭＡＣレイヤ（たとえば、図２のレイヤ２２６）の機能を実装する任意のデバイスまたは集積回路であり得、スタンドアロンデバイスであり得るか、またはネットワークデバイス３１０中に組み込まれ得る。同様に、ＰＨＹ３６０は、物理レイヤ（たとえば、図２のレイヤ２２７）の機能を実装する任意のデバイスまたは集積回路であり得、スタンドアロンデバイスであり得るか、またはネットワークデバイス３１０中に組み込まれ得る。いくつかの実施形態では、ＰＨＹ３６０およびＭＡＣデバイス３５０はそれぞれ、回路板上に実装された集積回路中に実装され、信号パス３８０は回路板上のトレースとして実装される。

[0025]通常のデータ送信動作中に、ネットワークデバイス３１０上のエンドユーザソフトウェアアプリケーションがネットワークを介して（たとえば、インターネットに）データを送信したとき、プロセッサ３２０は、ＯＳＩモデルの上位レイヤに従ってデータを処理し、次いで、ＭＡＣデバイス３５０を介してＰＨＹ３６０にデータを送信する。次いで、ＰＨＹ３６０は、トランシーバ３４０を介して物理チャネル１２０上にデータを送信する。

[0026]図４に、メディア独立インターフェース３７０−１または３７０−２（図３）の一例であるメディア独立インターフェース４００を示す。インターフェース４００は８つのデータチャネル（Ｃｈ０〜Ｃｈ７）を含み、データチャネルの各々は、ＰＨＹ３６０のトランシーバ回路３４０におけるそれぞれのポートとＭＡＣデバイス３５０のそれぞれのポートとに対応する（図３）。したがって、インターフェース４００は８ポートＰＨＹを８ポートＭＡＣにリンクする。（より一般的に、インターフェース４００は複数のチャネルを含み、チャネルの数は、他の例では８つよりも多くなるかまたは８つよりも少なくなり得る。）いくつかの実施形態では、８つのチャネルの各々は、（８Ｂ／１０Ｂ符号化の前に）１０Ｍｂｐｓ速度と１００Ｍｂｐｓ速度の両方で半二重と全二重の両方で動作することができる。したがって、８つのチャネルの各々は、（この場合も、８Ｂ／１０Ｂ符号化の前に）１０Ｍｂｐｓ信号または１００Ｍｂｐｓ信号のために使用され得、したがって、ＰＨＹ３６０は１０／１００ＭｂｐｓイーサネットＰＨＹであり得る。

[0027]さらに、インターフェース４００は２つの追加のチャネル４１４（Ｃｈ８およびＣｈ９）を含む。シリアライズされた出力におけるチャネル番号の指示を提供するために、これらのチャネル４１４から特殊アイドルインジケータシンボル（たとえば、Ｃｈ８のためのＫ２８．３またはＫ２８．７およびＣｈ９のためのＤ２９．１）が送信される。（より一般的に、インターフェースは、アイドルシンボルを送信するための１つまたは複数の追加のチャネル４１４を含む。）たとえば、シリアライズされた出力は、チャネルＣｈ０〜Ｃｈ７のためのデータを含み、その後には、（たとえば、ラウンドロビンで）Ｃｈ８およびＣｈ９のアイドルシンボルが続く。受信インターフェースは、シリアライズされた入力におけるどのデータがどのチャネルに対応するかを判断するために、これらのアイドルシンボルを識別し、それらをチャネル整合のためのマーカーとして使用することができる。（代替として、Ｃｈ０またはＣｈ４上のＫ２８．１またはＫ２８．５など、他のチャネル上のあらかじめ定義されたシンボルがチャネル整合のために使用される。）いくつかの実施形態では、これらの２つのチャネル４１４も（８Ｂ／１０Ｂ符号化の前に）１００Ｍｂｐｓで動作する。いくつかの実施形態では、アイドルシンボルは、他の目的のために機器製造業者によって予約または使用されていない既知のシンボルから選択される。チャネルのために使用されるシンボル（たとえば、Ｃｈ８がＫ２８．３を送信するかＫ２８．７を送信するか）はレジスタビットによって指定され得る。

[0028]８つのチャネルＣｈ０〜Ｃｈ７の各々は送信パスと受信パスとを含む。Ｃｈ０〜Ｃｈ７の各々について、送信パスは、送信レートアダプタ４０４において、データ信号、データ有効信号、および誤差信号を含む、並列（たとえば、８ビット幅）信号を受信する。これらの信号は、ＰＣＳ送信ステートマシン４０８によって処理され、８０Ｂ／１００Ｂコーデック４１６によって（たとえば、１０ビット幅信号に）符号化される。８０Ｂ／１００Ｂコーデック４１６の動作の例について、図６Ａおよび図６Ｂに関して以下で説明する。各チャネルのための、また、Ｃｈ８〜Ｃｈ９のための符号化された信号は、１０：１マルチプレクサ４２０によって共にマルチプレクスされ、シリアライザ４２２によってシリアライズされ、シリアライザ４２２は、シリアライズされた出力を第１のシリアルデータパス（たとえば、図３、信号パス３８０の第１の差動ペア）上に駆動する。したがって、図４の例では、データの８つのチャネルおよびアイドルシンボルの２つのチャネルは、マルチプレクスされ、シリアライズされる。いくつかの実施形態では、それぞれのチャネルのためのデータおよびアイドルシンボルは、出力が制御信号としてｍｕｘ４２０に提供される４ビット０〜９カウンタ４１８によって判断されたラウンドロビン順序で１０：１ｍｕｘ４２０によって（したがってシリアライザ４２２によっても）出力される、すなわち、データは、Ｃｈ０、次いでＣｈ１、以下同様にＣｈ９までのために出力され、その後、データは再びＣｈ０のために出力され、プロセスは繰り返される。図４の例では、１０：１ｍｕｘ４２０は１２５ＭＨｚで１０ビットを出力し、シリアライザ４２２は、１．２５Ｇｂｐｓのシリアライズされた出力を提供する。いくつかの実施形態では、シリアライザ４２２は、シリアライズされた出力を信号パス３８０（図３）の第１の差動ペア上に駆動する。

[0029]受信パスは、シリアライズされた入力を受信し、シリアライズされた入力は、シンボル整合をも実行するデシリアライザ４２６によって（たとえば、１０ビット幅信号に）デシリアライズされる。いくつかの実施形態では、デシリアライザ４２６は、クロックおよびデータ復元を実行するためのＣＤＲ回路を含む。図４の例では、デシリアライザ４２６は、（たとえば、図３、信号パス３８０の第２の差動ペアから）１．２５ＧＨｚのシリアライズされた入力を受信し、１２５ＭＨｚで並列１０ビットワードを出力する。並列１０ビットワードは、１０ビットワードをそれぞれのチャネルに（たとえば、ラウンドロビン方式でチャネルＣｈ０〜Ｃｈ９に）デマルチプレクスする（demux）１：１０デマルチプレクサ（ｄｅｍｕｘ）４２４に提供される。１０ビットワードはまた、チャネル識別および整合のために使用される、Ｃｈ８およびＣｈ９上の特殊シンボルを検出する、データ検出器４２８に提供される。データ検出器４２８は、Ｃｈ８およびＣｈ９上のシンボルの検出に応答して４ビット０〜９カウンタ４３０に信号を提供する。カウンタ４３０は、それに応じて、１：１０ｄｅｍｕｘ４２４に制御信号としてそれの出力を提供する。制御信号は、ｄｅｍｕｘ４２４がそれぞれ１０ビットワードを提供するチャネルを制御し、したがって、データが適切なチャネルに提供されることを保証する。

[0030]Ｃｈ０〜Ｃｈ７の各々の送信パスは送信レートアダプタ４０４（たとえば、Ｃｈ０のためのアダプタ４０４−０およびＣｈ７のためのアダプタ４０４−７）を含む。ＭＩＩ入力フレームがチャネルのための最大可能レートよりも小さいレートでチャネルに提供された場合、送信レートアダプタ４０４は、フレームを複製することによってフレームを伸長する。図４の例では、各チャネルのための最大レートは１００Ｍｂｐｓである。１０Ｍｂｐｓフレームがチャネル（たとえば、１０Ｍｂｐｓポートに対応するチャネル）に提供された場合、レートアダプタ４０４は各フレームを１０回複製し、その結果、チャネルのレートが１００Ｍｂｐｓになる。同様に、Ｃｈ０〜Ｃｈ７の各々の受信パスは、プロセスを反転させる受信機レートアダプタ４０２（たとえば、Ｃｈ０のためのアダプタ４０２−０およびＣｈ７のためのアダプタ４０２−７）を含み、したがって、１００ＭｂｐｓチャネルがそれのＭＩＩ出力として１０Ｍｂｐｓ出力フレームを提供することが可能になる。いくつかの実施形態では、レートアダプタ４０２および４０４は、受信速度情報に従って作動する。

[0031]したがって、１０ＭｂｐｓモードでのＭＩＩデータは、レートアダプタを通過した後に１０回複製される。パケット開始（ＳＰＤ：Start of Packet）デリミタ（／Ｓ／）はフレームごとに１回現れるだけである。１０Ｍｂｐｓモードで１０個のデータセグメントごとに１回、指定されたデータセグメント（たとえば、第１のデータセグメント、または別のデータセグメント）において開始するデータのサンプリングを可能にするために、内部ＲＥＡＤ＿ＥＮ信号が使用される。

[0032]図４の例では、ＭＩＩ信号は、それぞれ、１０／１００Ｍｂｐｓで送信機側において受信され、２．５／２５ＭＨｚでクロック制御される。これらの信号は送信レートアダプタ４０４を通過し、送信レートアダプタ４０４は、１２．５ＭＨｚクロック領域において８ビットデータを出力する。データは、次いで、図５に示すように、後で符号化するための対応する制御ビットをもつ交換された８ビットデータを生成するためにＰＣＳ送信ステートマシン４０８に送られる。いくつかの実施形態では、ＰＣＳレイヤの適切な機能を保証するために、ＭＩＩフレームは少なくとも２つのプリアンブルシンボルから始まり、その後に、ＳＦＤシンボルが続く。受信パスでは、８ビットデータおよび対応するコードグループ情報は、１２．５ＭＨｚクロック領域における８０Ｂ／１００Ｂコーデック４１６から受信される。このデータおよび情報は、同期ブロック４１２とＰＣＳ受信ステートマシン４０６とによって処理される。同期ブロック４１２は、リンクパートナー間の同期ステータスを判断し、同期が失われたことを検出した場合に再整合するためにコードグループ情報を検査する。ＰＣＳ受信ステートマシン４０６は、ＭＩＩ信号を復元し、復元されたＭＩＩ信号を受信レートアダプタ４０２に提供し、受信レートアダプタ４０２は、（たとえば、対応するポート速度情報に従って）１０Ｍｂｐｓまたは１００Ｍｂｐｓで信号を出力する。

[0033]ＲＸ＿ＤＶのアサーションおよびデアサーションに従って、送信機は、各パケットの開始および終了をシグナリングするために、Ｓｔａｒｔ＿ｏｆ＿Ｐａｃｋｅｔデリミタ（ＳＰＤ／Ｓ／）とＥｎｄ＿ｏｆ＿Ｐａｃｋｅｔ（ＥＰＤ／Ｔ／）とを符号化する。受信機側は、これら２つのデリミタを検出することによってＲＸ＿ＤＶ信号を復元する。送信機は、データ送信エラーを示すためにＥｒｒｏｒ＿Ｐｒｏｐａｇａｔｉｏｎ（／Ｖ／）順序セットを符号化する。受信機側は、この順序セットを検出したときはいつでも、ＲＸ＿ＥＲ信号アサートする。ＣＲＳおよびＣＯＬは、直接符号化されないが、ＲＸ＿ＤＶおよびＴＸ＿ＥＮを使用して受信機側で生成される。

[0034]Ｃｈ０〜Ｃｈ７の各々の送信ＰＣＳ回路は、（たとえば、従来のＭＩＩデータ信号、データ有効信号、および誤差信号を含む）ＭＩＩパケットを、８Ｂ／１０Ｂ符号化に適合するデータ（たとえば、８ビットパケットデータおよび対応する制御ビットｋ）に変換する、ＰＣＳ回路（たとえば、ＰＣＳ送信ステートマシン４０８）を含む。このデータは、符号化のために８０Ｂ／１００Ｂコーデック４１６に提供される。同様に、Ｃｈ０〜Ｃｈ７の受信ＰＣＳ回路は、受信同期ブロック４１２によって同期された、８０Ｂ／１００Ｂコーデック４１６からの復号されたデータを、次いで受信レートアダプタ４０２に提供されるＭＩＩパケットに変換する、ＰＣＳ回路（たとえば、ＰＣＳ受信ステートマシン４０６）を含む。いくつかの実施形態では、送信および受信データパスは、ＩＥＥＥ８０２．３ｚ仕様（第３６節）において定義されている１０００ＢＡＳＥ−Ｘ ＰＣＳを活用する。

[0035]いくつかの実施形態では、ＱＳＧＭＩＩと整合するために、チャネル０およびチャネル４上のＫ２８．５を使用する代わりにＫ２８．１が使用される。これは、１０ビットではなく８ビット上で行われ得る。Ｋ２８．１が使用されるかＫ２８．５が使用されるかはレジスタによって制御され得る。受信パスは、Ｋ２８．１とＫ２８．５とを同等に扱うように構成され得る。いくつかの実施形態によれば、インターフェース４００がチャネル指示に依拠しないＫ２８．１スワッパ（swapper）を使用しないいくつかのオプションがある。たとえば、２つの専用制御ビットは、スワッピングが実行されるかどうかを制御することができる。

[0036]符号化に関して、ＩＥＥＥ８０２．３ｚは、／Ｉ１／および／Ｉ２／と呼ばれる２つのＩＤＬＥ順序セットのうちの１つを送出することによって実行ディスパリティを処理するためのルールを提供する。しかしながら、インターフェース４００では、８０Ｂ／１００Ｂ符号化器４１６はＰＣＳ送信ステートマシン４０８の機能から分離されるので、いくつかの実施形態では、／Ｉ１／順序セットのみが生成される。また、８０Ｂ／１００Ｂ符号化の性質により、リンク上にビットエラーがあると、実行ディスパリティエラーがポートにわたって伝搬することがある。したがって、いくつかの実施形態によれば、前のシンボルからの実行ディスパリティ値に依拠するディスパリティ検査が無効にされる。

[0037]フレーム伸長の後、Ｃｈ０〜Ｃｈ７の各々のデータレートは１００Ｍｂｐｓである。符号化の後、このデータレートは１つのＧｂｐｓの集計データレートにおいて帰着して、１２５Ｍｂｐｓまで増加する。符号化の後、このデータレートは１２５Ｍｂｐｓに増加し、その結果、総データレートが１Ｇｂｐｓになる。チャネル番号の指示として特殊アイドルシンボルを送信する２つのチャネル４１４（Ｃｈ８およびＣｈ９）は別の０．２５Ｇｂｐｓ（すなわち、２５％オーバーヘッド）を使用し、その結果、すべてのチャネルを組み合わせた総データレートが１．２５Ｇｂｐｓになる。したがって、いくつかの実施形態では、シリアライズされた出力は１．２５Ｇｂｐｓのデータレートを有する。より一般的に、シリアライズされた出力は、アイドルシンボルを送信するチャネルのデータレートを含む、符号化の後に組み合わされたすべてのチャネルのデータレートに等しいデータレートを有する。

[0038]インターフェース４００は、それがＰＨＹ３６０（図３）に位置するかＭＡＣデバイス３５０（図３）に位置するかに応じて、ＰＨＹモードまたはＭＡＣモードで構成され得る。モードを指定するために、（たとえば、Ｃｈ０のための回路４１０−０およびＣｈ７のための回路４１０−７を含む）自動ネゴシエーション回路４１０が使用される。（たとえば、以下の表１に指定される）制御情報が、（たとえば、制御情報の変化に応答して）ＰＨＹ３６０からＭＡＣデバイス３５０に転送される。いくつかの実施形態では、これは、８０２．３ｚ第３７節において定義されている自動ネゴシエーション機構を活用することによって達成される。いくつかの実施形態では、自動ネゴシエーション機構４１０内のリンクタイマーは、リンクステータスのプロンプト更新を保証するために１０ｍｓから１．６ｍｓに変更された。

[0039]したがって、ＭＡＣデバイス３５０におけるインターフェース４００は、ローカルＰＨＹ３６０（たとえば、ローカルコッパー（copper）ＰＨＹ）とリモートＰＨＹ（たとえば、リモートコッパーＰＨＹ）との間の自動ネゴシエーション結果に従う。リンクステータスが変化したとき、ローカルＰＨＹ３６０は制御情報を更新する。ローカルＰＨＹ３６０がリンク変化を検出した場合、それは、それの対応する自動ネゴシエーション機構４１０を起動させ、「データ」状態から「構成」状態への対応するチャネルを構成し、構成レジスタｔｘ＿ｃｏｎｆｉｇ＿ｒｅｇ[15:0]の値をＭＡＣデバイス３５０に送信することによって、更新された制御情報を送出する。ＭＡＣ３５０側の対応するチャネルの受信パスは、制御情報を受信し、復号し、ＭＡＣの自動ネゴシエーション機構４１０を起動させる。ＭＡＣ３５０側は、ｔｘ＿ｃｏｎｆｉｇ＿ｒｅｇのビット１４をアサートし、チャネルの送信パスを介してｔｘ＿ｃｏｎｆｉｇ＿ｒｅｇをローカルＰＨＹ３６０に送信することによってリンクステータスの更新を肯定応答する。ＭＡＣ３５０からの肯定応答を受信すると、ＰＨＹ３６０は、自動ネゴシエーションプロセスを完了し、「データ」状態に（たとえば、通常のデータ送信および受信に）戻る。いくつかの実施形態では、リンクステータスの更新の予想されるレイテンシは、２つのリンクタイマー時間と（たとえば、合計３．４ｍｓの）肯定応答プロセス時間とに対応する。

[0040]いくつかの実施形態では、能力広告を実行する代わりに、ＰＨＹ３６０における自動ネゴシエーション回路４１０は、制御情報が変化するときはいつでも、表１に示すように、それのｔｘ＿ｃｏｎｆｉｇ＿ｒｅｇ[15:0]において指定される（たとえば、コッパーＰＨＹ／ＭＡＣ構成から取得された）制御情報をＭＡＣデバイス３５０における自動ネゴシエーション回路４１０に送る。更新された情報を受信すると、ＭＡＣデバイス３５０における自動ネゴシエーション回路４１０は、表１において指定されているそれ自体のｔｘ＿ｃｏｎｆｉｇ＿ｒｅｇのビット１４をアサートし、応答してそれのｔｘ＿ｃｏｎｆｉｇ＿ｒｅｇをＰＨＹ３６０に送信することによって肯定応答を実行する。送信された情報は、リンクステータスと、二重モードと、速度とを含む。

[0041]いくつかの実施形態では、インターフェース４００は、ＰＨＹ３６０とＭＡＣデバイス３５０との間のＩＥＥＥ８０２．３ａｚ低電力アイドルフロー、したがってＰＨＹ３６０およびＭＡＣデバイス３５０のための省電力型イーサネット（ＥＥＥ：Energy Efficient Ethernet）低電力モードをサポートする。たとえば、送信ＰＣＳステートマシン４０８は、ＭＡＣデバイス３５０とＰＨＹ３６０との間のＬＰＩ信号の透過的なフローをサポートするためにＬＰＩアイドルのための特殊コードグループを適用する。

[0042]すべての８つのデータチャネルを、１．２５Ｇｂｐｓで動作する単一のＳｅｒＤｅｓ（たとえば、シリアライザ４２２とデシリアライザ４２６との組合せ）にマルチプレクスすることによって、（図５の機能ブロックを含む）インターフェース４００は、より少ない電力を使用し、他のオクタルチャネル（octal-channel）ＭＩＩソリューションよりも少ないＥＭＩを生成する。たとえば、オクタルＱＳＧＭＩＩは、４つのチャネルの各グループに対して１つのＳｅｒＤｅｓを含む、２つのＳｅｒＤｅｓを必要とし、各ＳｅｒＤｅｓが５Ｇｂｐｓで動作することになる。オクタルＳＧＭＩＩは、８つのＳｅｒＤｅｓを必要とし、各チャネルに対して１つを必要とすることになる。インターフェース４００はまた、他のソリューションよりも少ないピンを使用する：それは、オクタルＱＳＧＭＩＩのための８つのピンおよびオクタルＳ３ＭＩＩのための２０個のピンとは反対に、４つのピンのみ（各シリアルデータパスに対して２つ）を使用する。（本明細書で使用するピンという用語は、はんだボールと、ランドと、半導体パッケージを回路板に電気的に接続するために使用される任意の他の構造とを含む。）Ｓ３ＭＩＩとは異なり、インターフェース４００はソース同期でない；それはクロックおよびデータ復元のためのＣＤＲ技術を使用する。インターフェース４００はまた、妥当なトレース長（たとえば、いくつかの実施形態ではデータパスのための最高３ｎｓ／４５ｃｍトレース）と、簡単な／低コスト板設計（たとえば、いくつかの実施形態では２層板）とを可能にする。さらに、インターフェース４００は追加のチャネルのために容易に拡張され得る。

[0043]図５は、いくつかの実施形態による、メディア独立インターフェース４００における１つのチャネルのための機能ブロックのブロック図である。図５に示された回路は、１２．５ＭＨｚクロック領域に示された、図４の８０Ｂ／１００Ｂコーデックより前の回路に対応する。

[0044]図６Ａは、いくつかの実施形態による、メディア独立インターフェース４００におけるデータを符号化するための実行ディスパリティ方式６００を示すブロック図である。実行ディスパリティ方式６００は、８０Ｂ／１００Ｂコーデック４１６（図４）のいくつかの実施形態において使用される。１０個のチャネルＣｈ０〜Ｃｈ９の各々について、８ビットのデータ（たとえば、８ビット幅データワード）が８Ｂ／１０Ｂ符号化器６０２に提供される：Ｃｈ０のための８ビットのデータが第１の符号化器６０２−０に提供され、Ｃｈ１のための８ビットのデータが第２の符号化器６０２−１に提供され、以下同様である。図６Ａは、各チャネルのための別個の８Ｂ／１０Ｂ符号化器６０２を示しているが、いくつかの実施形態では、各チャネルのための状態情報の適切な記憶とともに、すべてのチャネルのために同じ８Ｂ／１０Ｂ符号化器６０２が使用される。それぞれのチャネルのためのディスパリティは、次のチャネルを符号化する際に使用するために次のチャネルに提供され、したがって実行ディスパリティを表す。たとえば、Ｃｈ０のためのディスパリティはＣｈ１符号化器６０２−１に提供され、Ｃｈ１のためのディスパリティはＣｈ２符号化器６０２−２に提供され、以下同様であり、Ｃｈ９のためのディスパリティは、（たとえば、フリップフロップ６０４を介して）Ｃｈ０符号化器６０２−０に提供される。したがって、最後のチャネル（たとえば、Ｃｈ９）のディスパリティは、第１のチャネル（たとえば、Ｃｈ０）のための符号化器に提供される。ディスパリティは、データが、（たとえば、「１」のディスパリティ値によって示されるように）０よりも１を多く有するか、（たとえば、「０」のディスパリティ値によって示されるように）１よりも０を多く有するかを示す。

[0045]図６Ｂは、いくつかの実施形態による、メディア独立インターフェース４００におけるデータを符号化するための別の実行ディスパリティ方式６１０を示すブロック図である。実行ディスパリティ方式６１０は、コーデック４１６（図４）のいくつかの実施形態において使用される。８つのデータチャネルＣｈ０〜Ｃｈ７の各々について、８ビットのデータ（たとえば、８ビット幅データワード）が８Ｂ／１０Ｂ符号化器６０２に提供される：Ｃｈ０のための８ビットのデータが第１の符号化器６０２−０に提供され、Ｃｈ１のための８ビットのデータが第２の符号化器６０２−１に提供され、以下同様である。符号化器６０２−０〜６０２−７は、８つのデータチャネルＣｈ０〜Ｃｈ７のための６４Ｂ／８０Ｂ符号化器を構成する。図６Ａは、各データチャネルのための別個の８Ｂ／１０Ｂ符号化器６０２を示しているが、いくつかの実施形態では、各チャネルのための状態情報の適切な記憶とともに、すべてのチャネルのために同じ８Ｂ／１０Ｂ符号化器６０２が使用される。それぞれのデータチャネルのためのディスパリティは、次のデータチャネルを符号化する際に使用するために次のデータチャネルに提供される。（データチャネルという用語は、この例ではＣｈ０〜７を指し、ＭＩＩデータを送信するのではなく、代わりにチャネル識別および整合のためのアイドルシンボルを送信するＣｈ８〜９を指さない。）たとえば、Ｃｈ０のためのディスパリティはＣｈ１符号化器６０２−１に提供され、Ｃｈ１のためのディスパリティはＣｈ２符号化器６０２−２に提供され、以下同様であり、Ｃｈ７のためのディスパリティは、（たとえば、フリップフロップ６０４を介して）Ｃｈ０符号化器６０２−０に提供される。したがって、最後のデータチャネル（たとえば、Ｃｈ７）のディスパリティは、第１のデータチャネル（たとえば、Ｃｈ０）のための符号化器に提供される。最後のデータチャネル（たとえば、Ｃｈ７）のディスパリティはまた、Ｃｈ８およびＣｈ９のためのマルチプレクサ６１２および６１４に提供される。したがって、Ｃｈ８およびＣｈ９のためのデータは、Ｃｈ７からの実行ディスパリティに従って、対応するシンボルを選択することによって生成される：マルチプレクサ６１２および６１４は、Ｃｈ７からの実行ディスパリティを一致させるためにＣｈ８およびＣｈ９のための出力シンボルを選択する。これは、チャネルＣｈ０〜Ｃｈ９のすべてのデータが共にマルチプレクスされたときにディスパリティが補正されることを保証しながら、図６Ａと比較して実行ディスパリティチェーンに沿って伝搬遅延を低減し、設計を簡略化する。いくつかの実施形態では、Ｃｈ８とＣｈ９の一方または両方に関連する利用可能なアイドルシンボルはレジスタ設定によって指定され得る。たとえば、Ｃｈ８は、Ｋ２８．３を送信するものとして図６Ｂに示されているが、別のシンボル（たとえば、Ｋ２８．７）を送信するように（たとえば、レジスタビットを設定することによって）構成され得る。アイドルシンボルは、シンボル境界の適切な整合を可能にするために選択される。

[0046]図７Ａは、いくつかの実施形態に従って、たとえば、インターフェース４００（図４）のような、メディア独立インターフェースを動作することについての方法７００を説明するフローチャートである。方法７００では、第１の複数のチャネル（例えば、Ｃｈ０−７）のうちの第１のチャネルは、第１のデータレートで入力を受信するように構成され、第１の複数のチャネルのうちの第２のチャネルは、第１のデータレートより大きい第２のデータレートで入力を受信するように構成される（７０２）。（いくつかの実施形態では、複数のチャネルのうちの各チャネル、またはそのサブセットは、第１のレートまたはデータレートのいずれかでデータを受信するように独立して構成される。）第１のチャネルの送信レートアダプタ（例えば、図５のレートアダプタ４０４）では、第１データレートのフレームは、伸長される（７０４）。（いくつかの実施形態では、第１のデータレートでデータを受信するように構成される各チャネルの送信レートアダプタ４０４は、第１のデータレートのフレームを伸長する。）例えば、第１のデータレートは、１０Ｍｂｐｓであり、第２のデータレートは、１００Ｍｂｐｓであり、送信レートアダプタ４０４は、１０Ｍｂｐｓフレームを伸長する。

[0047]第１の複数のチャネル（例えば、Ｃｈ０−７）の送信パスに対するデータおよび第２の複数のチャネル（例えば、Ｃｈ８−９）の送信パスに対するアイドルシンボルは、符号化される（７０６）。いくつかの実施形態では、８Ｂ／１０Ｂ符号化は、第１の複数のチャネルの逐次チャネル（successive channel）に対する実行ディスパリティに従って実行される（７０８）。例えば、コーデック４１６は、実行ディスパリティスキーム６００（図６Ａ）または６１０（図６Ｂ）に従ってそれぞれのチャネルのための８Ｂ／１０Ｂ符号化を実行する。いくつかの実施形態では、第２の複数のチャネルに対して、（図６Ｂの、マルチプレクサ６１２および６１４のための）マルチプレクサ出力は、第１の複数のチャネルの最後のチャネル（例えば、Ｃｈ７）からのディスパリティに従って選択される（７１０）。いくつかの実施形態では、最後のチャネル（例えば、Ｃｈ７）からのディスパリティは、第１の複数のチャネルの第１のチャネルのための符号化器に（例えば、Ｃｈ０のための符号化器６０２−０に）提供される（７１２）。

[0048]符号化されたデータおよびアイドルシンボルは、マルチプレクスされる（７１４）。制御信号は、マルチプレクスすることを制御するために生成される（７１６）。制御信号のそれぞれの値は、第１および第２の複数のチャネルのそれぞれのチャネルを指定する。例えば、カウンタ４１８（図４）は、多重化４２０するために制御信号を出力する。制御信号の値は、各値がＣｈ０−９のうちの対応する１つを指定する、０から９にインクリメントする、
[0049]マルチプレクスされ符号化されたデータおよびアイドルシンボルは、シリアライズされた出力を生成するために、（例えば、デシリアライザ４２６と共にＳｅｒＤｅｓを構成する図４のシリアライザ４２２によって）シリアライズされる。

[0050]図７Ｂは、いくつかの実施形態に従って、インターフェース４００（図４）のような、メディア独立インターフェースを動作する方法７３０を説明するフローチャートである。方法７３０は、方法７００（図７Ａ）と一緒に（例えば、同時に）実行され得る。方法７３０では、シリアライズされた入力が受信され、（例えば、デシリアライザ４２６によって）デシリアライズされる（７３２）。

[0051]デシリアライズされた入力は、第１および第２の複数のチャネルのそれぞれの受信パスのための信号にデマルチプレクスされる（７３６）。例えば、デマルチプレクサ４２４は、デマルチプレクスを実行する。いくつかの実施形態では、信号は、第１の複数のチャネル（例えば、Ｃｈ０−７）のそれぞれの受信パスのための符号化されたデータ、および第２の複数のチャネル（例えば、Ｃｈ８−９）のそれぞれの受信パスのためのアイドルシンボルを含む（７３８）。

[0052]アイドルシンボルは、（図４のデータ検出器４２８によって）デシリアライズされた入力において検出される（７３４）。検出されたアイドルシンボルに基づいて、制御信号は、デマルチプレクスすることを制御するために生成される（７４０）。制御信号のそれぞれの値は、第１および第２の複数のチャネルのそれぞれのチャネルを指定する。例えば、カウンタ４３０（図４）は、データ検出器４２８によって検出されたアイドルシンボルに基づいて、デマルチプレクサ４２４に制御信号を出力する。制御信号の値は、各値がＣｈ０−９のうちの対応する１つを指定する、０から９にインクリメントする。

[0053]符号化されたデータおよびシンボルは、復号され、それぞれの受信パスに提供される（７４２）。例えば、コーデック４１６（図４）は、復号を実行し、それぞれの受信同期ブロック４１２に復号されたデータを提供する。

[0054]方法７００（図７Ａ）および７３０（図７Ｂ）は、マルチチャネル（たとえば、オクタルチャネル）ＭＩＩ通信に低いピンカウントアプローチ、低いＥＭＩ、および省電力を提供する。方法７００および７３０が指定された順序において生じるように見える多くの動作を含むが、方法７００および７３０は、連続的にまたは並列に実行されることができるより多くの動作またはより少ない動作を含むことができるは明らかであるべきである。２つ以上の動作の順序は、変更され得る、および／または２つ以上の動作は、単一動作に組み込まれ得る。例えば、方法７００および／または７３０の動作のすべては、インターフェース４００（図４）の動作中、継続的な方式で実行され得る。

[0055]上記の明細書では、本実施形態について、それの特定の例示的な実施形態を参照しながら説明した。しかしながら、添付の特許請求の範囲に記載された本開示のより広い趣旨および範囲から逸脱することなく、様々な改変および変更がそれに行われ得ることは明らかであろう。したがって、本明細書および図面は、限定的な意味ではなく例示的な意味で考慮されるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
集積回路デバイスにおけるメディア独立インターフェースであって、
各々が送信データに対する送信パスを備える、第１の複数のチャネルと、
各々が送信データに対する送信パスを備える、第２の複数のチャネルと、
前記送信パス上で前記データおよびアイドルシンボルを符号化するために、前記第１および第２の複数のチャネルの前記送信パスに結合されるコーデックと、
前記符号化されたデータとアイドルシンボルをマルチプレクスするために、前記コーデックに結合されるマルチプレクサと、
前記マルチプレクスされたデータおよびアイドルシンボルをシリアライズするために、前記マルチプレクサに結合されるシリアライザと
を備えるメディア独立インターフェース。
［Ｃ２］
前記第１の複数のチャネルの各チャネルは、データを受信する受信パスをさらに備え、
前記第２の複数のチャネルの各チャネルは、前記それぞれのアイドルシンボルを受信する受信パスをさらに備える、
［Ｃ１］に記載のメディア独立インターフェース。
［Ｃ３］
シリアライズされた入力をデシリアライズするデシリアライザと、
前記第１および第２の複数のチャネルのそれぞれの受信パスに対する符号化されたデータおよびアイドルシンボルに前記デシリアライズされた入力をデマルチプレクスする、前記シリアライザに結合されるデマルチプレクサと
をさらに備え、前記コーデックは、前記デマルチプレクサと、前記第１のおよび第２の複数のチャネルの前記受信パスとの間に結合され、前記符号化されたデータおよびシンボルを復号し、それぞれの受信パスに前記復号されたデータおよびアイドルシンボルを提供するためのものである、
［Ｃ２］に記載のメディア独立インターフェース。
［Ｃ４］
前記アイドルシンボルを検出する、前記デシリアライザに結合されるデータ検出器と、
検出されたアイドルシンボルに基づいて前記デマルチプレクサに制御信号を提供する、前記データ検出器と前記デマルチプレクサとの間に結合されるカウンタと
をさらに備え、前記制御信号のそれぞれの値は、前記第１および第２の複数のチャネルのそれぞれのチャネルを指定する、
［Ｃ３］に記載のメディア独立インターフェース。
［Ｃ５］
前記マルチプレクサに制御信号を提供する、前記マルチプレクサに結合されるカウンタをさらに備え、前記制御信号のそれぞれの値は、前記第１および第２の複数のチャネルのそれぞれのチャネルを指定する、
［Ｃ１］に記載のメディア独立インターフェース。
［Ｃ６］
前記コーデックは、
前記第１の複数のチャネルの逐次チャネルに対する実行ディスパリティに従って、前記第１の複数のチャネルの前記送信パス上でデータを符号化する符号化回路と、
前記第１の複数のチャネルの最後のチャネルからのディスパリティを受信し、前記最後のチャネルからの前記ディスパリティに従って前記第２の複数のチャネルのためのシンボルを選択するマルチプレクサと
を備える、［Ｃ１］に記載のメディア独立インターフェース。
［Ｃ７］
前記符号化回路は、前記第１の複数のチャネルのそれぞれの送信パス上でデータを符号化するためにそれぞれの８Ｂ／１０Ｂ符号化器を備え、
前記第１の複数のチャネルのうちの前記最後のチャネルのための前記それぞれの８Ｂ／１０Ｂ符号器は、前記マルチプレクサに前記最後のチャネルからの前記ディスパリティを提供する出力と、前記第１の複数のチャネルのうちの第１のチャネルに対する前記それぞれの８Ｂ／１０Ｂ符号器とを備える、
［Ｃ７］に記載のメディア独立インターフェース。
［Ｃ８］
前記第１の複数のチャネルは、８チャネルを備え、
前記第２の複数のチャネルは、２チャネルを備え、
前記コーデックは、前記第１の複数の前記８チャネルのための６４Ｂ／８０Ｂコーデックと、前記第１の複数の前記８つのチャネルのうちの１つからのディスパリティに従って前記第２の複数のチャネルの前記２つのチャネルのためのアイドルシンボルを出力するマルチプレクサとを備える
［Ｃ１］に記載のメディア独立インターフェース。
［Ｃ９］
前記第２の複数のチャネルは、Ｋ２８．３またはＫ２８．７シンボルを送信する第１のチャネルと、Ｄ２９．１シンボルを送信する第２のチャネルとを備える、
［Ｃ１］に記載のメディア独立インターフェース。
［Ｃ１０］
前記第１の複数のチャネルのそれぞれのチャネルは、第１のデータレートおよび前記第１のデータレートより大きい第２のデータレートを含む、複数のデータレートで入力を受信するように構成可能であり、
前記それぞれのチャネルの前記送信パスは、前記第１データレートのフレームを伸長するレートアダプタを備える、
［Ｃ１］に記載のメディア独立インターフェース。
［Ｃ１１］
集積回路におけるメディア独立インターフェースを動作することについての方法であって、
第１の複数のチャネルの送信パスのためのデータを符号化することと、
第２の複数のチャネルの送信パスのためのアイドルシンボルを符号化することと、
前記符号化されたデータおよびアイドルシンボルをマルチプレクスすることと、
シリアライズされた出力を生成するために、前記マルチプレクスされ符号化されたデータおよびアイドルシンボルをシリアライズすることと
を備える、方法。
［Ｃ１２］
シリアライズされた入力を受信し、デシリアライズすることと、
前記第１および第２の複数のチャネルのそれぞれの受信パスのための信号に前記デシリアライズされた入力をデマルチプレクスすることと
をさらに備える［Ｃ１１］に記載の方法。
［Ｃ１３］
前記信号は、前記第１および第２の複数のチャネルの前記それぞれの受信パスのための符号化されたデータおよびアイドルシンボルを備え、前記方法は、前記符号化されたデータおよびアイドルシンボルを復号することと、前記それぞれの受信パスに前記復号されたデータおよびアイドルシンボルを提供することとをさらに備える、
［Ｃ１２］に記載の方法。
［Ｃ１４］
前記デシリアライズされた入力においてアイドルシンボルを検出することと、
前記検出することに基づいて、前記デマルチプレクスすることを制御するために、制御信号を生成することと
をさらに備え、前記制御信号のそれぞれの値は、前記第１および第２の複数のチャネルのそれぞれのチャネルを指定する、
［Ｃ１２］に記載の方法。
［Ｃ１５］
前記マルチプレクスすることを制御するために、制御信号を生成することをさらに備え、前記制御信号のそれぞれの値は、前記第１および第２の複数のチャネルのそれぞれのチャネルを指定する、
［Ｃ１１］に記載の方法。
［Ｃ１６］
前記第１の複数のチャネルの前記送信パスに対する前記データを符号化することは、前記第１の複数のチャネルの逐次チャネルに対する実行ディスパッチに従って、８Ｂ／１０Ｂ符号化を実行することを備え、
前記第２の複数のチャネルの前記送信パスに対する前記アイドルシンボルを符号化することは、前記第１の複数のチャネルのうちの最後のチャネルからのディスパリティに従うマルチプレクサ出力を選択することを備える、
［Ｃ１１］に記載の方法。
［Ｃ１７］
前記第１の複数のチャネルのうちの第１のチャネルのための符号化器に前記最後のチャネルからの前記ディスパリティを提供することをさらに備える、
［Ｃ１６］に記載の方法。
［Ｃ１８］
前記第１の複数のチャネルは、８チャネルを備え、
前記第２の複数のチャネルは、２チャネルを備え、
前記データおよびアイドルシンボルを符号化することは、８０Ｂ／１００Ｂ符号化を実行することを備える、
［Ｃ１１］に記載の方法。
［Ｃ１９］
前記第２の複数のチャネルは、Ｋ２８．３またはＫ２８．７シンボルを送信する第１のチャネルと、Ｄ２９．１シンボルを送信する第２のチャネルを備える、
［Ｃ１１］に記載の方法。
［Ｃ２０］
前記第１の複数のチャネルの前記送信パスは、それぞれの送信レートアダプタを備え、前記方法は、
第１のデータレートで入力を受信するために、前記第１の複数のチャネルのうちの第１のチャネルを構成することと、
第２のデータレートで入力を受信するために、前記第１の複数のチャネルのうちの第２のチャネルを構成することと、ここにおいて、前記第２のデータレートは、前記第１のデータレートより大きい、
前記第１のチャネルの前記送信データレートアダプタにおいて、前記第１のデータレートのフレームを伸長することと
をさらに備える、［Ｃ１１］に記載の方法。
［Ｃ２１］
集積回路デバイスにおけるメディア独立インターフェースであって、
第１の複数のチャネルの送信パスのためのデータを符号化するための手段と、第２の複数のチャネルの送信パスのためのアイドルシンボルを符号化するための手段と、
前記符号化されたデータおよびアイドルシンボルをマルチプレクスするための手段と、
シリアライズされた出力を生成するために、前記マルチプレクスされ符号化されたデータおよびアイドルシンボルをシリアライズするための手段と
を備えるメディア独立インターフェース。
［Ｃ２２］
シリアライズされた入力をデシリアライズするための手段と、
前記第１および第２の複数のチャネルのそれぞれの受信パスのための信号に前記デシリアライズされた入力をデマルチプレクスするための手段と
をさらに備える、［Ｃ２１］に記載のメディア独立インターフェース。

Claims (21)

1. 集積回路デバイスにおけるメディア独立インターフェースであって、
   各々が送信データに対する送信パスを備える、第１の複数のチャネルと、
   各々が送信データに対する送信パスを備える、第２の複数のチャネルと、
   前記送信パス上で前記データおよびアイドルシンボルを符号化するために、前記第１および第２の複数のチャネルの前記送信パスに結合されるコーデックと、
   前記符号化されたデータとアイドルシンボルをマルチプレクスするために、前記コーデックに結合されるマルチプレクサと、
   前記マルチプレクスされたデータおよびアイドルシンボルをシリアライズするために、前記マルチプレクサに結合されるシリアライザと
   を備え、前記コーデックは、
   前記第１の複数のチャネルの逐次チャネルに対する実行ディスパリティに従って、前記第１の複数のチャネルの前記送信パス上でデータを符号化する符号化回路と、
   前記第１の複数のチャネルの最後のチャネルからのディスパリティを受信し、前記最後のチャネルからの前記ディスパリティに従って前記第２の複数のチャネルのためのシンボルを選択するマルチプレクサと
   を備えるメディア独立インターフェース。
2. 前記第１の複数のチャネルの各チャネルは、データを受信する受信パスをさらに備え、
   前記第２の複数のチャネルの各チャネルは、前記それぞれのアイドルシンボルを受信する受信パスをさらに備える、
   請求項１に記載のメディア独立インターフェース。
3. シリアライズされた入力をデシリアライズするデシリアライザと、
   前記第１および第２の複数のチャネルのそれぞれの受信パスに対する符号化されたデータおよびアイドルシンボルに前記デシリアライズされた入力をデマルチプレクスする、前記シリアライザに結合されるデマルチプレクサと
   をさらに備え、前記コーデックは、前記デマルチプレクサと、前記第１のおよび第２の複数のチャネルの前記受信パスとの間に結合され、前記符号化されたデータおよびシンボルを復号し、それぞれの受信パスに前記復号されたデータおよびアイドルシンボルを提供するためのものである、
   請求項２に記載のメディア独立インターフェース。
4. 前記アイドルシンボルを検出する、前記デシリアライザに結合されるデータ検出器と、
   検出されたアイドルシンボルに基づいて前記デマルチプレクサに制御信号を提供する、前記データ検出器と前記デマルチプレクサとの間に結合されるカウンタと
   をさらに備え、前記制御信号のそれぞれの値は、前記第１および第２の複数のチャネルのそれぞれのチャネルを指定する、
   請求項３に記載のメディア独立インターフェース。
5. 前記マルチプレクサに制御信号を提供する、前記マルチプレクサに結合されるカウンタをさらに備え、前記制御信号のそれぞれの値は、前記第１および第２の複数のチャネルのそれぞれのチャネルを指定する、
   請求項１に記載のメディア独立インターフェース。
6. 前記符号化回路は、前記第１の複数のチャネルのそれぞれの送信パス上でデータを符号化するためにそれぞれの８Ｂ／１０Ｂ符号化器を備え、
   前記第１の複数のチャネルのうちの前記最後のチャネルのための前記それぞれの８Ｂ／１０Ｂ符号化器は、前記コーデックの前記マルチプレクサに前記最後のチャネルからの前記ディスパリティを提供する出力と、前記第１の複数のチャネルのうちの第１のチャネルに対する前記それぞれの８Ｂ／１０Ｂ符号化器とを備える、
   請求項１に記載のメディア独立インターフェース。
7. 前記第１の複数のチャネルは、８チャネルを備え、
   前記第２の複数のチャネルは、２チャネルを備え、
   前記コーデックの前記符号化回路は、前記第１の複数の前記８チャネルのための６４Ｂ／８０Ｂ符号化器を備え、前記コーデックの前記マルチプレクサは、前記第１の複数の前記８つのチャネルのうちの１つからのディスパリティに従って前記第２の複数のチャネルの前記２つのチャネルのための符号化されたアイドルシンボルを出力するように構成される、
   請求項１に記載のメディア独立インターフェース。
8. 前記第２の複数のチャネルは、Ｋ２８．３またはＫ２８．７シンボルを送信する第１のチャネルと、Ｄ２９．１シンボルを送信する第２のチャネルとを備える、
   請求項１に記載のメディア独立インターフェース。
9. 前記第１の複数のチャネルのそれぞれのチャネルは、第１のデータレートおよび前記第１のデータレートより大きい第２のデータレートを含む、複数のデータレートで入力を受信するように構成可能であり、
   前記それぞれのチャネルの前記送信パスは、前記第１のデータレートのフレームを伸長するレートアダプタを備える、
   請求項１に記載のメディア独立インターフェース。
10. 集積回路におけるメディア独立インターフェースを動作することについての方法であって、
    第１の複数のチャネルの送信パスのためのデータを符号化することと、
    第２の複数のチャネルの送信パスのためのアイドルシンボルを符号化することと、
    前記符号化されたデータおよびアイドルシンボルをマルチプレクスすることと、
    シリアライズされた出力を生成するために、前記マルチプレクスされ符号化されたデータおよびアイドルシンボルをシリアライズすることと
    を備え、前記データを符号化することは、
    前記第１の複数のチャネルの逐次チャネルに対する実行ディスパリティに従って、前記第１の複数のチャネルの前記送信パス上でデータを符号化することを備え、
    前記アイドルシンボルを符号化することは、前記第１の複数のチャネルの最後のチャネルからのディスパリティを受信し、前記最後のチャネルからの前記ディスパリティに従って前記第２の複数のチャネルのためのシンボルを選択することを備える、
    方法。
11. シリアライズされた入力を受信し、デシリアライズすることと、
    前記第１および第２の複数のチャネルのそれぞれの受信パスのための信号に前記デシリアライズされた入力をデマルチプレクスすることと
    をさらに備える請求項１０に記載の方法。
12. 前記信号は、前記第１および第２の複数のチャネルの前記それぞれの受信パスのための符号化されたデータおよびアイドルシンボルを備え、前記方法は、前記符号化されたデータおよびアイドルシンボルを復号することと、前記それぞれの受信パスに前記復号されたデータおよびアイドルシンボルを提供することとをさらに備える、
    請求項１１に記載の方法。
13. 前記デシリアライズされた入力においてアイドルシンボルを検出することと、
    前記検出することに基づいて、前記デマルチプレクスすることを制御するために、制御信号を生成することと
    をさらに備え、前記制御信号のそれぞれの値は、前記第１および第２の複数のチャネルのそれぞれのチャネルを指定する、
    請求項１１に記載の方法。
14. 前記マルチプレクスすることを制御するために、制御信号を生成することをさらに備え、前記制御信号のそれぞれの値は、前記第１および第２の複数のチャネルのそれぞれのチャネルを指定する、
    請求項１０に記載の方法。
15. 前記第１の複数のチャネルの前記送信パスに対する前記データを符号化することは、前記第１の複数のチャネルの逐次チャネルに対する実行ディスパリティに従って、８Ｂ／１０Ｂ符号化を実行することを備え、
    前記第２の複数のチャネルの前記送信パスに対する前記アイドルシンボルを符号化することは、前記第１の複数のチャネルのうちの最後のチャネルからのディスパリティに従うマルチプレクサ出力を選択することを備える、
    請求項１０に記載の方法。
16. 前記第１の複数のチャネルのうちの第１のチャネルのための符号化器に前記最後のチャネルからの前記ディスパリティを提供することをさらに備える、
    請求項１５に記載の方法。
17. 前記第１の複数のチャネルは、８チャネルを備え、
    前記第２の複数のチャネルは、２チャネルを備え、
    前記データおよびアイドルシンボルを符号化することは、８０Ｂ／１００Ｂ符号化を実行することを備える、
    請求項１０に記載の方法。
18. 前記第２の複数のチャネルは、Ｋ２８．３またはＫ２８．７シンボルを送信する第１のチャネルと、Ｄ２９．１シンボルを送信する第２のチャネルを備える、
    請求項１０に記載の方法。
19. 前記第１の複数のチャネルの前記送信パスは、それぞれの送信レートアダプタを備え、前記方法は、
    第１のデータレートで入力を受信するために、前記第１の複数のチャネルのうちの第１のチャネルを構成することと、
    第２のデータレートで入力を受信するために、前記第１の複数のチャネルのうちの第２のチャネルを構成することと、ここにおいて、前記第２のデータレートは、前記第１のデータレートより大きい、
    前記第１のチャネルの前記送信レートアダプタにおいて、前記第１のデータレートのフレームを伸長することと
    をさらに備える、請求項１０に記載の方法。
20. 集積回路デバイスにおけるメディア独立インターフェースであって、
    第１の複数のチャネルの送信パスのためのデータを符号化するための手段と、第２の複数のチャネルの送信パスのためのアイドルシンボルを符号化するための手段と、
    前記符号化されたデータおよびアイドルシンボルをマルチプレクスするための手段と、
    シリアライズされた出力を生成するために、前記マルチプレクスされ符号化されたデータおよびアイドルシンボルをシリアライズするための手段と
    を備え、前記データを符号化するための手段は、
    前記第１の複数のチャネルの逐次チャネルに対する実行ディスパリティに従って、前記第１の複数のチャネルの前記送信パス上でデータを符号化するための手段を備え、
    前記アイドルシンボルを符号化するための手段は、前記第１の複数のチャネルの最後のチャネルからのディスパリティを受信し、前記最後のチャネルからの前記ディスパリティに従って前記第２の複数のチャネルのためのシンボルを選択するための手段を備える、
    メディア独立インターフェース。
21. シリアライズされた入力をデシリアライズするための手段と、
    前記第１および第２の複数のチャネルのそれぞれの受信パスのための信号に前記デシリアライズされた入力をデマルチプレクスするための手段と
    をさらに備える、請求項２０に記載のメディア独立インターフェース。