JP6075448B2 - 部品内蔵配線基板および部品内蔵配線基板の製造方法 - Google Patents

部品内蔵配線基板および部品内蔵配線基板の製造方法 Download PDF

Info

Publication number
JP6075448B2
JP6075448B2 JP2015518217A JP2015518217A JP6075448B2 JP 6075448 B2 JP6075448 B2 JP 6075448B2 JP 2015518217 A JP2015518217 A JP 2015518217A JP 2015518217 A JP2015518217 A JP 2015518217A JP 6075448 B2 JP6075448 B2 JP 6075448B2
Authority
JP
Japan
Prior art keywords
wiring
electronic component
main surface
wiring board
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015518217A
Other languages
English (en)
Other versions
JPWO2014188964A1 (ja
Inventor
要一 守屋
要一 守屋
山本　祐樹
祐樹 山本
安隆 杉本
安隆 杉本
高田　隆裕
隆裕 高田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Application granted granted Critical
Publication of JP6075448B2 publication Critical patent/JP6075448B2/ja
Publication of JPWO2014188964A1 publication Critical patent/JPWO2014188964A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/188—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or attaching to a structure having a conductive layer, e.g. a metal foil, such that the terminals of the component are connected to or adjacent to the conductive layer before embedding, and by using the conductive layer, which is patterned after embedding, at least partially for connecting the component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10152—Auxiliary members for bump connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/10175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/1319—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H01L2224/1329—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H01L2224/13291—The principal constituent being an elastomer, e.g. silicones, isoprene, neoprene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0263—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board
    • H05K1/0265—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board characterized by the lay-out of or details of the printed conductors, e.g. reinforced conductors, redundant conductors, conductors having different cross-sections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09054—Raised area or protrusion of metal substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、大電流に対応可能な部品内蔵配線基板および部品内蔵基板の製造方法に関する。
近年のパワー機器の大容量化、大電流化に伴い、このようなパワー機器に用いられるパワーエレクトロニクス用の部品が実装される配線基板においては、パワー配線を厚くすることが要求されている。そのような要求に対し、たとえば、一つの金属部材から一体形成される厚配線形成技術が開示されている（たとえば、特許文献１参照）。図９は、特許文献１に記載の配線基板１の一例を示す断面模式図である。
図９に示される配線基板１は、絶縁層２と、一つの金属部材から一体に形成された配線部３とを備えている。また、配線部３は、絶縁層２の上下面それぞれから一部が露出するように設けられている。この配線基板１における配線部３は、たとえば、厚さ０．２０ｍｍ以上の金属配線を有しており、パワーエレクトロニクス用の配線基板として最適に用いることができる。また、特許文献１に記載の配線基板１の製造方法では、このような信頼性の高い配線部３を備えた配線基板１を容易に得ることができる。
国際公開第２０１２／１３３３８０号
しかしながら、上述したように、このような大電力容量基板である配線基板１は、たとえば、電源配線として用いられていることから、大断面積化が求められることとなり、その結果、配線部３の厚みが増加している。一方、配線基板１に形成される配線部３は信号配線と比較して回路が複雑ではない。したがって、配線基板１の層内には、配線部３の形成されていない空間がかなりの体積で生じる場合がある。
それゆえに、この発明の主たる目的は、大電流に対応可能であり、かつ、配線が形成されていない空間を有効に活用し得ることにより、小型化を実現した部品内蔵配線基板および部品内蔵配線基板の製造方法を提供することである。
この発明にかかる部品内蔵配線基板は、絶縁層と、導電性の一つの連続した金属部材から形成され、絶縁層内に設けられた第１の配線部と、を備え、絶縁層内における第１の配線部が設けられた層と同一の層に、第１の配線部の厚みより小さい第１の電子部品が配置され、絶縁層の一方主面から露出した第１の配線部の一部に、第２の電子部品が実装されており、第１の電子部品が温度検出用素子であり、第２の電子部品がパワー半導体素子であることを特徴とする、部品内蔵配線基板である。
また、この発明にかかる部品内蔵配線基板は、絶縁部の一方主面または他方主面の表面に金属箔を含む第２の配線部が設けられることが好ましい。
また、この発明にかかる部品内蔵配線基板は、部品内蔵配線基板を平面視したとき、第１の電子部品と第２の電子部品とは重なるように配置されることが好ましい。
この発明にかかる部品内蔵配線基板の製造方法は、導電性の一つの金属部材の一方主面をエッチングして第１の配線パターンを形成する工程と、一方主面における、エッチングにより金属部材が除去された部分に第１の電子部品を実装する工程と、一方主面における、エッチングにより金属部材が除去された部分に絶縁樹脂を充填する工程と、金属部材の他方主面をエッチングして第２の配線パターンおよび第１の電子部品に接続される導通部を形成する工程と、他方主面における、エッチングにより金属部材が除去された部分に絶縁樹脂を充填する工程と、一方主面において露出されている第１の配線パターンと接合部材を用いて第２の電子部品を実装する工程と、を含み、第１の電子部品が温度検出用素子であり、第２の電子部品がパワー半導体素子である、部品内蔵配線基板の製造方法である。
また、この発明にかかる部品内蔵配線基板の製造方法は、導電性の一つの金属部材の一方主面をエッチングして第１の配線パターンを形成する工程と、一方主面における、エッチングにより金属部材が除去された部分に絶縁樹脂を充填する工程と、金属部材の他方主面をエッチングして、第２の配線パターンを形成する工程と、他方主面における、エッチングにより金属部材が除去された部分に第１の電子部品を配置する工程と、他方主面における、エッチングにより金属部材が除去された部分に絶縁樹脂を充填する工程と、一方主面において露出されている第１の配線パターンと接合部材を用いて第２の電子部品を実装する工程と、を含み、第１の電子部品が温度検出用素子であり、第２の電子部品がパワー半導体素子である、部品内蔵配線基板の製造方法である。
さらに、この発明にかかる部品内蔵配線基板の製造方法は、他方主面における、エッチングにより金属部材が除去された部分に絶縁樹脂を充填する工程において、他方主面に充填された絶縁樹脂の表面に金属箔を配置して、絶縁樹脂と金属箔とを同時に圧着する工程と、圧着された金属箔をエッチングすることにより他の配線パターンを形成する工程と、をさらに含むことが好ましい。
この発明にかかる部品内蔵配線基板によれば、絶縁層内に設けられた第１の配線部が、導電性の一つの連続した金属部材から形成されており、異なる物質で形成された配線や導体により接合されていないので、配線部の抵抗値を小さくできることから、大電流に対応可能とすることができる。また、絶縁層内における第１の配線部が設けられた層と同一の層に、第１の配線部の厚みより小さい第１の電子部品が配置されているので、部品内蔵配線基板における配線が形成されていない空間を有効に活用し得ることにより、小型化を実現した部品内蔵配線基板を得ることができる。
また、この発明にかかる部品内蔵配線基板によれば、絶縁層の一方主面から露出した第１の配線部の一部に、第２の電子部品が実装されており、第１の電子部品が温度検出用素子であり、第２の電子部品がパワー半導体素子であるので、第１の電子部品により第２の電子部品の温度を検出することができることから、第２の電子部品の温度管理を行うことができる。
さらに、この発明にかかる部品内蔵配線基板によれば、絶縁部の一方主面または他方主面の表面に金属箔を含む第２の配線部が設けられると、部品内蔵配線基板の内部の空間だけでなく、部品内蔵配線基板の外部表面も有効に活用し得る部品内蔵配線基板を得ることができる。
また、この発明にかかる部品内蔵配線基板によれば、部品内蔵配線基板を平面視したとき、第１の電子部品と第２の電子部品とは重なるように配置されると、より正確に第２の電子部品の温度を検出することができる。
この発明にかかる部品内蔵配線基板の製造方法によれば、第１の配線パターンと第２の配線パターンとが一つの金属部材をエッチングすることで形成されており、異なる物質で形成された配線や導体により接合されていないので、配線部の抵抗を小さくできることから、大電流に対応可能とすることができ、エッチングにより除去された部分に第１の電子部品が実装されるので、部品内蔵配線基板における配線が形成されていない空間を有効に活用し得ることにより、小型化を実現した部品内蔵配線基板を得ることができる。
また、この発明にかかる部品内蔵配線基板の製造方法によれば、絶縁層の他方主面に充填された絶縁樹脂の表面に金属箔が配置され、絶縁樹脂と金属箔を同時に圧着した後、金属箔をエッチングすることにより他の配線パターンを形成するので、部品内蔵配線基板の内部の空間だけでなく、部品内蔵配線基板の外部表面も有効に活用し得る部品内蔵配線基板を得ることができる。
この発明によれば、大電流に対応可能であり、かつ、配線が形成されていない空間を有効に活用し得ることにより、小型化を実現した部品内蔵配線基板を得ることができる。
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
この発明にかかる部品内蔵配線基板の第１の実施の形態の一例を示す断面模式図である。 （ａ）〜（ｅ）は、図１に記載の部品内蔵配線基板の製造方法に含まれる工程の一例を順次図解的に示す断面模式図である。 （ａ）〜（ｄ）は、図１に記載の部品内蔵配線基板の製造方法に含まれる工程の一例を順次図解的に示す断面模式図である。 図３に記載の部品内蔵配線基板の製造方法において、ビアを形成する方法の一例を示す断面模式図である。 この発明にかかる部品内蔵配線基板の第１の実施の形態の他の例を示す断面模式図である。 この発明にかかる部品内蔵配線基板の第２の実施の形態の一例を示す断面模式図である。 （ａ）〜（ｅ）は、図６に記載の部品内蔵配線基板の製造方法に含まれる工程の一例を順次図解的に示す断面模式図である。 （ａ）〜（ｄ）は、図６に記載の部品内蔵配線基板の製造方法に含まれる工程の一例を順次図解的に示す断面模式図である。 従来の配線基板の一例を示す断面模式図である。
この発明にかかる部品内蔵配線基板の第１の実施の形態の一例について説明する。図１は、この発明にかかる部品内蔵配線基板の第１の実施の形態の一例を示す断面模式図である。
この実施の形態にかかる部品内蔵配線基板１００は、大電流に対応可能な配線基板を含む部品内蔵配線基板である。部品内蔵配線基板１００は、平面視で、矩形板状に形成される。部品内蔵配線基板１００は、絶縁層１０、第１の配線部２１，２２および第１の電子部品３０を含む。また、部品内蔵配線基板１００は、第２の配線部４１を含む。さらに、部品内蔵配線基板１００には、第２の電子部品３２が実装される。
絶縁層１０は、シート状の絶縁樹脂であり、平面視で、部品内蔵配線基板１００の上下面が正方形状の直方体に形成される。絶縁層１０は、第１の配線部２１，２２および第１の電子部品３０の周囲をコーティングしている。絶縁樹脂は、たとえば、エポキシ系樹脂、ポリイミド系樹脂、フェノール系樹脂、シリコーン系樹脂あるいはビスマレイミド樹脂等が挙げられる。絶縁層１０は、一層であってもよいし、多層であってもよい。また、以下では、絶縁層１０の上下面に隣接する四面を側面という。
第１の配線部２１，２２は、絶縁層１０の一方主面１０ａ側に搭載される第２の電子部品３２と、絶縁層１０の他方主面１０ｂに接続される電極とを電気的に接続する。
第１の配線部２１，２２は、それぞれ一つの金属部材たる、たとえば銅板から形成されている。なお、本実施の形態における第１の配線部２１，２２の材料は、銅が用いられているが、これに限られるものではなく、たとえば、銀、アルミ、ステンレス等の金属であれば、どのような材質であってもよい。また、第１の配線部２１，２２の材料は、比抵抗が小さいものを用いるのが好ましい。
第１の配線部２１は、第１の配線パターン２１１および第２の配線パターン２１２から構成されている。
第１の配線パターン２１１は、各面が長方形からなる直方体に形成されている。そして、第１の配線パターン２１１における上面（一方主面２０ａの反対側の面）の一部が、第２の配線パターン２１２の下面（他方主面２０ｂの反対側の面）の一部に接続する。また、第１の配線パターン２１１の一方主面２０ａの一部が絶縁層１０の一方主面１０ａから露出するように設けられている。絶縁層１０の一方主面１０ａから露出した第１の配線パターン２１１の一方主面２０ａの一部には、第２の電子部品３２の端子が接合部材３２ａを用いて接続される。接合部材３２ａは、たとえば、はんだが用いられる。
第２の配線パターン２１２は、各面が長方形からなる直方体に形成されている。この直方体の最大面積をなす対向する２面を上下面とする。第２の配線パターン２１２は、直方体の長手方向が絶縁層１０の一側面と平行し、かつ、第２の配線パターン２１２の他方主面２０ｂの一部が絶縁層１０の他方主面１０ｂから露出するように設けられている。絶縁層１０の他方主面１０ｂから露出した第２の配線パターン２１２の他方主面２０ｂには、図示しないが、ニッケルメッキ皮膜が形成される。ニッケルメッキ皮膜を形成することで、露出部分における強度を確保している。第２の配線パターン２１２は、基板等の電極に対し電気的に接続される。
このように、第１の配線部２１は、一つの銅板から第１の配線パターン２１１および第２の配線パターン２１２が一体形成されているため、途中に異なる物質の接合部がなく、抵抗値が大きくなることを防止している。また、第１の配線パターン２１１および第２の配線パターン２１２が上下方向（部品内蔵配線基板１００の厚み方向）において一部重なっているため、大電流に対応することが可能となっている。また、第１の配線パターン２１１および第２の配線パターン２１２が上下方向（部品内蔵配線基板１００の厚み方向）において完全に重なっていないため、第１の配線部２１が絶縁層１０から抜け落ちることが抑制される。
第１の配線部２２は、第１の配線パターン２２１および第２の配線パターン２２２から構成されている。また、第１の配線パターン２２１の一方主面２０ａの一部が絶縁層１０の一方主面１０ａから露出するように設けられている。絶縁層１０の一方主面１０ａから露出した第１の配線パターン２２１の一方主面２０ａの一部には、第２の電子部品３２の端子が接合部材３２ａを用いて接続される。一方、第２の配線パターン２２２は、基板等の電極に対し電気的に接続される。なお、配線部２２は、配線部２１と同様の構成を有しているため、説明は省略する。
また、第１の配線部２１の第１の配線パターン２１１と第１の配線部２２の第１の配線パターン２２１との間の空間（層）に、第１の電子部品３０が実装される。第１の電子部品３０の厚みは、第１の配線部２１，２２の厚みよりも小さい厚みである。第１の電子部品３０は、コンデンサ、インダクタ、サーミスタ、半導体素子（ＩＣ、ダイオード、ＦＥＴ）等で適宜変更可能である。なお、第２の電子部品３２の温度状態を監視するために、第１の電子部品３０は、温度検出用素子である、たとえば、サーミスタであるのが好適である。また、半導体素子としては、たとえば、シリコン半導体素子、ガリウム砒素半導体素子等の能動素子を用いることができる。第１の電子部品３０の上面には接合部材３０ａを介してそれぞれ導通部２３が形成され、互いに電気的に接続されている。接合部材３０ａは、たとえば、導電性接合材が用いられるが、導電性樹脂、はんだ等、導電性を有する接合材であれば、種類は問わない。導通部２３の上端側は、ビア４０ｃを介して、それぞれ第２の配線部４１と電気的に接続している。
第２の配線部４１は、絶縁層１０の他方主面１０ｂの表面に形成されており、金属箔４０ａおよびめっき層４０ｂにより構成される。第２の配線部４１は、絶縁層１０の他方主面１０ｂに形成される。第２の配線部４１は、所望の配線パターンとなるように形成されている。本実施の形態では、金属箔４０ａとして銅箔が用いられる。
また、上述したように、部品内蔵配線基板１００において、絶縁層１０の一方主面１０ａ側には、第２の電子部品３２が実装される。第２の電子部品３２は、絶縁層１０の一方主面１０ａにおいて露出されている第１の配線部２１，２２と接合部材３２ａを用いて実装される。第２の電子部品３２は、コンデンサ、インダクタ、サーミスタ、半導体素子（ＩＣ、ダイオード、ＦＥＴ：Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で適宜変更可能である。なお、第１の電子部品３０として温度検出用素子であるサーミスタが実装されている場合には、第２の電子部品３２は、たとえば、ＦＥＴ等の温度依存性を有するパワー半導体素子を実装するのが好適である。このとき、第２の電子部品３２は、第１の電子部品３０の直下に実装される。パワー半導体素子は、電力変換用半導体素子や電力制御用半導体素子のことをいい、電力用半導体素子ともいう。すなわち、部品内蔵配線基板１００を平面視したとき、第１の電子部品３０と第２の電子部品３２とは重なるように配置される。
次に、上述した第１の実施の形態にかかる部品内蔵配線基板１００の製造方法の一例について説明する。図２および図３は、図１に記載の部品内蔵配線基板１００の製造方法に含まれる工程の一例を順次図解的に示す断面模式図である。
まず、図２（ａ）に示すように、第１工程では、たとえば、厚みが０．０６ｍｍの金属部材２０が用意される。用意される金属部材２０は、たとえば、一方主面２０ａおよび他方主面２０ｂを有する矩形板状である。なお、用意される金属部材２０は、たとえば、銅、銀、アルミ、ステンレス等の金属であれば、どのような材質であってもよい。また、金属部材は、比抵抗が小さいものを用いるのが好ましい。本実施の形態では、金属部材２０として銅板が用いられる。
それから、図２（ｂ）に示すように、第２工程では、金属部材２０の一方主面２０ａ側を厚み方向に厚さ０．３０ｍｍの矩形状のパターンが残るように露光および現像し、エッチングが行われる。このエッチングにより残ったパターンが、第１の配線パターン２１１，２２１となる。このエッチングには、塩化第二鉄液を用いたスプレーエッチング法が一般的に用いられるが、エッチングできるものであれば、その方法は問わない。本実施の形態では、塩化第二鉄液を用いたスプレーエッチングが用いられる。
次に、図２（ｃ）に示すように、第３工程では、第２工程のエッチングにより形成された第１の配線パターン２１１と第１の配線パターン２２１との間の空間（層）に、第１の電子部品３０が設置される。第１の電子部品３０は、たとえば、接合部材３０ａを用いて設置される。接合部材３０ａは、たとえば、導電性接合材が用いられるが、導電性樹脂、はんだ等、導電性を有する接合材であれば、種類は問わない。また、第１の電子部品３０は、コンデンサ、インダクタ、サーミスタ、半導体素子（ＩＣ、ダイオード、ＦＥＴ）等で適宜変更可能である。なお、第２の電子部品３２の温度状態を監視するために、第１の電子部品３０は、サーミスタであるのが好適である。また、半導体素子としては、たとえば、シリコン半導体素子、ガリウム砒素半導体素子等の能動素子を用いることができる。本実施の形態では、第１の電子部品３０の厚みが０．１５ｍｍのサーミスタであり、接合部材３０ａは、導電性接着剤が用いられる。
それから、図２（ｄ）に示すように、第４工程では、第２工程のエッチングにより除去された空間が、たとえば、絶縁樹脂１１で充填される。絶縁樹脂１１は、たとえば、エポキシ系樹脂であり、充填後、絶縁樹脂１１がプレスされ、硬化される。なお、絶縁樹脂１１は、エポキシ系樹脂以外にも、たとえば、ポリイミド系樹脂、フェノール系樹脂、シリコーン系樹脂、ビスマレイミド系樹脂等を用いることができる。
次に、図２（ｅ）に示すように、第５工程では、第２の工程でエッチングしていない金属部材２０の他方主面２０ｂ側を厚み方向に厚さ０．３０ｍｍの所望の配線パターンが残るように露光および現像し、エッチングが行われる。このエッチングにより残ったパターンが、第２の配線パターン２１２，２２２と、第１の電子部品３０を設置する際に形成された接合部材３０ａから基板表面に向けて形成されている導通部２３となる。このエッチングには、塩化第二鉄液を用いたスプレーエッチング法が一般的に用いられるが、エッチングできるものであれば、その方法は問わない。本実施の形態では、塩化第二鉄液を用いたスプレーエッチングが用いられる。
それから、図３（ａ）に示すように、第６工程では、金属部材２０の他方主面２０ｂにおいて、第４工程のエッチングにより除去された空間が、たとえば、エポキシ系樹脂の絶縁樹脂１２により充填され、さらに、金属箔４０ａが絶縁樹脂１２の表面に置かれ、圧着される。この絶縁樹脂１１，１２が、図１に示す絶縁層１０となる。また、この金属箔４０ａは、金属であれば、どのような材質であってもよい。金属箔４０ａの厚みは、たとえば、０．０１８ｍｍである。本実施の形態では、金属箔４０ａとして、銅箔が用いられる。また、絶縁樹脂１２は、エポキシ系樹脂以外にも、たとえば、ポリイミド系樹脂、フェノール系樹脂、シリコーン系樹脂、ビスマレイミド系樹脂等を用いることができる。
次に、図３（ｂ）に示すように、第７工程では、金属箔４０ａと導通部２３とを電気的に接続するためにビア４０ｃが形成される。ここで、図４を用いて、ビア４０ｃが形成される工程について、詳細に説明する。ビア４０ｃの形成には、一般的な、コンフォーマルビアの形成方法が用いられる。すなわち、まず、図４（ａ）のように、絶縁層１０の他方主面１０ｂに金属箔４０ａである銅箔をコンフォーマルエッチングし、続いて、図４（ｂ）に示すように、レーザーで絶縁層１０に穴あけすることによりスルーホール１０ｃが形成される。続いて、デスミアして残渣を除去した後、無電解、電解銅めっきにより金属箔４０ａの表面にめっき層４０ｂが形成され、図４（ｃ）に示すように、ビア４０ｃが形成される。なお、金属箔４０ａと導通部２３とを電気的に接続できれば、どのようなビアの形成方法が用いられてもよい。
それから、図３（ｃ）に示すように、第８工程では、金属箔４０ａおよびめっき層４０ｂがエッチングされ、所望の配線パターンに形成された第２の配線部４１が形成される。このエッチングには、塩化第二鉄液を用いたスプレーエッチング法が一般的に用いられるが、エッチングできるものであれば、その方法は問わない。本実施の形態では、塩化第二鉄液を用いたスプレーエッチング法が用いられる。
次に、図３（ｄ）に示すように、第９工程では、部品内蔵配線基板１００に第２の電子部品３２が実装される。第２の電子部品３２は、絶縁層１０の一方主面１０ａにおいて露出されている第１の配線部２１，２２と接合部材３２ａを用いて実装される。接合部材３２ａは、たとえば、はんだが用いられる。また、第２の電子部品３２は、コンデンサ、インダクタ、サーミスタ、半導体素子（ＩＣ、ダイオード、ＦＥＴ：Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で適宜変更可能である。また、半導体素子は、パワー半導体素子でもよい。パワー半導体素子は、電力変換用半導体素子や電力制御用半導体素子のことをいい、電力用半導体素子ともいう。なお、本実施の形態では、第２の電子部品３２は、半導体素子としてＩＣが実装される。
図１に示す部品内蔵配線基板１００では、第１の配線部２１，２２において、第１の配線パターン２１１，２２１と第２の配線パターン２１２，２２２とがそれぞれ一体に形成されており、かつ絶縁層１０の一方主面１０ａにおいて第１の配線パターン２１１，２２１の一部が露出し、他方主面１０ｂにおいて第２の配線パターン２１２，２２２の一部が露出するように形成されており、異なる物質で形成された配線や導体により接合されていないので、配線部の抵抗値を小さくできることから、大電流に対応可能とすることができる。さらに、図１に示す部品内蔵配線基板１００では、第１の配線部２１，２２の間、すなわち第１の配線パターン２１１と第１の配線パターン２２１との間に、第１の電子部品３０が配置されているので、部品内蔵配線基板１００における配線が形成されていない空間を有効に活用し得ることにより、小型化を実現した部品内蔵配線基板１００を得ることができる。
また、図１に示す部品内蔵配線基板１００では、絶縁層１０の他方主面１０ｂの表面に第２の配線部４１が形成されているので、部品内蔵配線基板１００の内部の空間だけでなく、部品内蔵配線基板１００の外部表面も有効に活用し得る部品内蔵配線基板１００を得ることができる。
さらに、図１に示す部品内蔵配線基板１００では、第１の電子部品３０として温度検出用素子が設けられ、第２の電子部品３２が温度依存性を有するパワー半導体素子であると、第１の電子部品３０により第２の電子部品３２の温度を検出することができることから、第２の電子部品３２の温度管理を行うことができる。また、第２の電子部品３２が、第１の電子部品３０の直下に実装されていると、より正確に第２の電子部品３２の温度を検出することができる。
次に、この発明にかかる部品内蔵配線基板の第１の実施の形態についての他の例について説明する。図５は、この発明にかかる部品内蔵配線基板の第１の実施の形態についての他の例における断面模式図である。なお、図５において、図１に示した部品内蔵配線基板１００と同一の部分には、同一の符号を付し、その説明を省略する。
図５に記載の部品内蔵配線基板１００は、図１に示す部品内蔵配線基板１００と比べて、第１の配線部２１，２２における第１の配線パターン２１１，２２１の一方主面２０ａが完全に露出している点で異なる。また、図５に記載の部品内蔵配線基板１００は、図１に示す部品内蔵配線基板１００と同様に、第１の配線部２１，２２における第１の配線パターン２１１，２２１の一方主面２０ａには、第２の電子部品３２が接合部材３２ａを介して実装されているが、図１に示す部品内蔵配線基板１００と比べて、接合部材３２ａの周りにはレジスト部５０が形成されている点で異なる。
図５に示す部品内蔵配線基板１００でも、図１に示す部品内蔵配線基板１００によって奏する効果と同様の効果を奏する。
また、図５に示す部品内蔵配線基板１００では、第１の配線パターン２１１，２２１の一方主面２０ａには、レジスト部５０が形成されていることから、たとえば、リフロー処理時に、接合部材３２ａが溶融しても、他の配線等とショートすることを防ぐことができる。
次に、この発明にかかる部品内蔵配線基板の第２の実施の形態の一例について説明する。図６は、この発明にかかる部品内蔵配線基板の第２の実施の形態の一例を示す断面模式図である。
この実施の形態にかかる部品内蔵配線基板１００は、平面視で、矩形板状に形成される。部品内蔵配線基板１００は、絶縁層１０、第１の配線部６１および第１の電子部品３０を含む。また、部品内蔵配線基板１００は、第２の配線部４１を含む。さらに、部品内蔵配線基板１００には、第２の電子部品３２が実装される。
絶縁層１０は、シート状の絶縁樹脂であり、平面視で、部品内蔵配線基板１００の上下面が正方形状の直方体に形成される。絶縁層１０は、第１の配線部６１および第１の電子部品３０の周囲をコーティングしている。絶縁樹脂は、たとえば、エポキシ系樹脂、ポリイミド系樹脂、フェノール系樹脂、シリコーン系樹脂あるいはビスマレイミド樹脂等が挙げられる。絶縁層１０は、一層であってもよいし、多層であってもよい。また、以下では、絶縁層１０の上下面に隣接する四面を側面という。
第１の配線部６１は、絶縁層１０の一方主面１０ａ側に搭載される第２の電子部品３２と、絶縁層１０の他方主面１０ｂに接続される電極とを電気的に接続する。第１の配線部６１は、一つの銅板から形成されている。なお、本実施の形態における第１の配線部６１の材料は、銅が用いられているが、これに限られるものではなく、たとえば、銀、アルミ、ステンレス等の金属であれば、どのような材質であってもよい。また、第１の配線部６１の材料は、比抵抗が小さいものを用いるのが好ましい。第１の配線部６１は、第１の配線パターン６１１および第２の配線パターン６１２，６１３から構成されている。
第１の配線パターン６１１は、各面が長方形からなる直方体に形成される。第１の配線パターン６１１は、たとえば、グランド電極である。第１の配線パターン６１１の上面（一方主面６０ａの反対側の面）における両端側には、第２の配線パターン６１２，６１３の下面（他方主面６０ｂの反対側の面）の一部が接続する。第１の配線パターン６１１の一方主面６０ａの全面は、絶縁層１０の一方主面１０ａから露出するように設けられている。絶縁層１０の一方主面１０ａから露出した第１の配線パターン６１１の一方主面６０ａは、たとえば、第２の電子部品３２のグランド端子が接合部材３２ａを用いて接続される。接合部材３２ａは、たとえば、はんだが用いられる。
第２の配線パターン６１２，６１３は、各面が長方形からなる直方体に形成される。この直方体の最大面積をなす対向する２面を上下面とする。第２の配線パターン６１２，６１３は、直方体の長手方向が絶縁層１０の一側面と平行し、かつ、第２の配線パターン６１２，６１３の他方主面６０ｂの一部が絶縁層１０の他方主面１０ｂから露出するように設けられている。絶縁層１０の他方主面１０ｂから露出した第２の配線パターン６１２，６１３の他方主面６０ｂには、図示しないが、ニッケルメッキ皮膜が形成される。ニッケルメッキ皮膜を形成することで、露出部分における強度を確保している。第２の配線パターン６１２，６１３は、基板等の電極に対し電気的に接続される。
このように、第１の配線部６１は、一つの銅板から第１の配線パターン６１１および第２の配線パターン６１２，６１３が一体形成されているため、途中に異なる物質の接合部がなく、抵抗値が大きくなることを防止している。また、第１の配線パターン６１１および第２の配線パターン６１２，６１３が上下方向（部品内蔵配線基板１００の厚み方向）において一部重なっているため、大電流に対応することが可能となっている。また、第１の配線パターン６１１および第２の配線パターン６１２，６１３が上下方向（部品内蔵配線基板１００の厚み方向）において完全に重なっていないため、第１の配線部６１が絶縁層１０から抜け落ちることが抑制される。
また、第１の配線部６１の第１の配線パターン６１１の上面（一方主面６０ａの反対側の面）にスペーサ３０ｂを介して第１の電子部品３０が設置される。スペーサ３０ｂの材料は、絶縁樹脂を用いることができ、たとえば、エポキシ系樹脂、ポリイミド系樹脂、フェノール系樹脂、シリコーン系樹脂、ビスマレイミド系樹脂等を用いることができるが、絶縁層１０に用いられる材料と同じ材料を用いるのが好ましい。また、第１の電子部品３０は、第２の配線パターン６１２と第２の配線パターン６１３との間の空間（層）に設置される。第１の電子部品３０の厚みは、第１の配線部６１における第２の配線パターン６１２，６１３の厚みよりも小さい厚みである。第１の電子部品３０は、コンデンサ、インダクタ、サーミスタ、半導体素子（ＩＣ、ダイオード、ＦＥＴ）等で適宜変更可能である。なお、第２の電子部品３２の温度状態を監視するために、第１の電子部品３０は、温度検出用素子である、たとえば、サーミスタであるのが好適である。また、半導体素子としては、たとえば、シリコン半導体素子、ガリウム砒素半導体素子等の能動素子を用いることができる。第１の電子部品３０の上面には接合部材３０ａを介してビア４０ｃが形成されており、互いに電気的に接続されている。接合部材３０ａは、たとえば、導電性接合材が用いられるが、導電性樹脂、はんだ等、導電性を有する接合材であれば、種類は問わない。そして、ビア４０ｃは、それぞれ第２の配線部４１と電気的に接続している。
第２の配線部４１は、絶縁層１０の他方主面１０ｂの表面に形成されており、金属箔４０ａおよびめっき層４０ｂにより構成される。第２の配線部４１は、絶縁層１０の他方主面１０ｂに形成される。第２の配線部４１は、所望の配線パターンとなるように形成されている。本実施の形態では、金属箔４０ａとして銅箔が用いられる。
また、上述したように、部品内蔵配線基板１００において、絶縁層１０の一方主面１０ａ側には、第２の電子部品３２が実装される。第２の電子部品３２は、絶縁層１０の一方主面１０ａにおいて露出されている第１の配線部６１と接合部材３２ａを用いて実装される。第２の電子部品３２は、コンデンサ、インダクタ、サーミスタ、半導体素子（ＩＣ、ダイオード、ＦＥＴ：Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で適宜変更可能である。なお、第１の電子部品３０として温度検出素子であるサーミスタが実装されている場合には、第２の電子部品３２は、たとえば、ＦＥＴ等の温度依存性を有するパワー半導体素子を実装するのが好適である。このとき、第２の電子部品３２は、第１の電子部品３０の直下に実装される。パワー半導体素子は、電力変換用半導体素子や電力制御用半導体素子のことをいい、電力用半導体素子ともいう。すなわち、部品内蔵配線基板１００を平面視したとき、第１の電子部品３０と第２の電子部品３２とは重なるように配置される。
次に、上述した第２の実施の形態にかかる部品内蔵配線基板１００の製造方法の一例について説明する。図７および図８は、図６に記載の部品内蔵配線基板１００の製造方法に含まれる工程の一例を順次図解的に示す断面模式図である。
まず、図７（ａ）に示すように、第１工程では、たとえば、厚みが０．０６ｍｍの金属部材６０が用意される。用意される金属部材６０は、たとえば、一方主面６０ａおよび他方主面６０ｂを有する矩形板状である。なお、用意される金属部材６０は、たとえば、銅、銀、アルミ、ステンレス等の金属であれば、どのような材質であってもよい。また、金属部材は、比抵抗が小さいものが好ましい。なお、本実施の形態では、金属部材６０として銅板が用いられる。
それから、図７（ｂ）に示すように、第２工程では、金属部材６０の一方主面６０ａ側を厚み方向に厚さ０．０３ｍｍの矩形状のパターンが残るように露光および現像し、エッチングが行われる。このエッチングにより残ったパターンが、第１の配線パターン６１１となる。このエッチングには、塩化第二鉄液を用いたスプレーエッチング法が一般的に用いられるが、エッチングできるものであれば、その方法は問わない。本実施の形態では、塩化第二鉄液を用いたスプレーエッチングが用いられる。
次に、図７（ｃ）に示すように、第３工程では、第２工程のエッチングにより除去された空間が、たとえば、絶縁樹脂１１で充填される。絶縁樹脂１１は、たとえば、エポキシ系樹脂であり、充填後、絶縁樹脂１１がプレスされ、硬化される。なお、絶縁樹脂１１は、エポキシ系樹脂以外にも、たとえば、ポリイミド系樹脂、フェノール系樹脂、シリコーン系樹脂、ビスマレイミド系樹脂等を用いることができる。
それから、図７（ｄ）に示すように、第４工程では、第２工程でエッチングしていない金属部材６０の他方主面６０ｂ側を厚み方向に０．３０ｍｍの所望の配線パターンが残るように露光および現像し、エッチングが行われる。このエッチングにより残ったパターンが、第２の配線パターン６１２，６１３となる。このエッチングには、塩化第二鉄液を用いたスプレーエッチング法が一般的に用いられるが、エッチングできるものであれば、その方法は問わない。本実施の形態では、塩化第二鉄液を用いたスプレーエッチングが用いられる。
次に、図７（ｅ）に示すように、第５工程では、第４の工程のエッチングにより除去された空間であって、第２の配線パターン６１２と第２の配線パターン６１３との間の空間（層）に、第１の電子部品３０が設置される。第１の電子部品３０は、第１の配線パターン６１１の上面（金属部材６０の一方主面６０ａとは反対側の面）にスペーサ３０ｂを介して第１の電子部品３０が設置される。スペーサ３０ｂの材料は、絶縁樹脂を用いることができ、たとえば、エポキシ系樹脂、ポリイミド系樹脂、フェノール系樹脂、シリコーン系樹脂、ビスマレイミド系樹脂等を用いることができるが、絶縁層１０に用いられる材料と同じ材料を用いるのが好ましい。また、第１の電子部品３０の上面（スペーサ３０ｂと接する面とは反対側の面）に配置される端子電極（図示せず）に、接合部材３０ａが予め形成される。また、第１の電子部品３０は、コンデンサ、インダクタ、サーミスタ、半導体素子（ＩＣ、ダイオード、ＦＥＴ）等で適宜変更可能である。なお、第２の電子部品３２の温度状態を監視するために、第１の電子部品３０は、サーミスタであるのが好適である。また、半導体素子としては、たとえば、シリコン半導体素子、ガリウム砒素半導体素子等の能動素子を用いることができる。本実施の形態では、第１の電子部品３０の厚みが０．１５ｍｍのサーミスタであり、接合部材３０ａは、導電性接着剤が用いられる。
それから、図８（ａ）に示すように、第６工程では、金属部材６０の他方主面６０ｂにおいて、第４工程のエッチングにより除去された空間が、たとえば、エポキシ系樹脂の絶縁樹脂１２により充填され、さらに、金属箔４０ａとして、たとえば、銅箔が絶縁樹脂１２の表面に置かれ、圧着される。この絶縁樹脂１１，１２が、図６に示す絶縁層１０となる。また、この金属箔４０ａは、金属であれば、どのような材質であってもよい。金属箔４０ａの厚みは、たとえば、０．０１８ｍｍである。本実施の形態では、金属箔４０ａとして、銅箔が用いられる。また、絶縁樹脂１２は、エポキシ系樹脂以外にも、たとえば、ポリイミド系樹脂、フェノール系樹脂、シリコーン系樹脂、ビスマレイミド系樹脂等を用いることができる。
次に、図８（ｂ）に示すように、第７工程では、金属箔４０ａと第１の電子部品３０に形成された接合部材３０ａとを電気的に接続するためにビア４０ｃが形成される。なお、ビア４０ｃが形成される工程ついては、上述した図４に示す一般的なコンフォーマルビアの形成方法により行われるので、詳細な説明は省略する。なお、金属箔４０ａと第１の電子部品３０に形成された接合部材３０ａとを電気的に接続できれば、どのようなビアの形成方法が用いられてもよい。
それから、図８（ｃ）に示すように、第８工程では、金属箔４０ａおよびめっき層４０ｂがエッチングされ、所望の配線パターンに形成された第２の配線部４１が形成される。このエッチングには、塩化第二鉄液を用いたスプレーエッチング法が一般的に用いられるが、エッチングできるものであれば、その方法は問わない。本実施の形態では、塩化第二鉄液を用いたスプレーエッチング法が用いられる。
次に、図８（ｄ）に示すように、第９工程では、部品内蔵配線基板１００に第２の電子部品３２が実装される。第２の電子部品３２は、絶縁層１０の一方主面１０ａにおいて露出されている第１の配線部６１の第１の配線パターン６１１と接合部材３２ａを用いて実装される。接合部材３２ａは、たとえば、はんだが用いられる。また、第２の電子部品３２は、コンデンサ、インダクタ、サーミスタ、半導体素子（ＩＣ、ダイオード、ＦＥＴ：Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で適宜変更可能である。また、半導体素子は、パワー半導体素子でもよい。パワー半導体素子は、電力変換用半導体素子や電力制御用半導体素子のことをいい、電力用半導体素子ともいう。なお、本実施の形態では、第２の電子部品３２は、半導体素子としてＩＣが実装される。
図６に示す部品内蔵配線基板１００でも、図１に示す部品内蔵配線基板１００によって奏する効果と同様の効果を奏する。
さらに、図６に示す部品内蔵配線基板１００では、第１の配線部６１における第１の配線パターン６１１がグランド配線として形成されているので、外乱としての信号等を効果的に遮蔽することができる。
なお、上述の各部品内蔵配線基板１００では、第２の電子部品３２が実装されているが、これに限るものではなく、必ずしも実装されていなくてもよい。
また、上述の各部品内蔵配線基板１００では、絶縁層１０の他方主面１０ｂに第２の配線部４１が形成されているが、これに限るものではなく、絶縁層１０の一方主面１０ａに第２の配線部４１が形成されるようにしてもよい。なお、この場合は、絶縁層１０の一方主面１０ａには、第２の電子部品３２は実装されない。
さらに、上述の各部品内蔵配線基板１００では、第２の配線部４１は、絶縁層１０の他方主面１０ｂに形成されているが、これに限るものではなく、一方主面１０ａに形成されてもよい。また、上述の各内蔵配線基板１００では、第２の配線部４１は、１層のみ形成されているが、これに限るものではなく、多層に形成されていてもよい。
また、上述の各部品内蔵配線基板１００では、第１の電子部品３０が温度検出用素子であり、第２の電子部品３２が温度依存性を有するパワー半導体素子である場合、第２の電子部品３２は、第１の電子部品３０の直下に実装され、すなわち、部品内蔵配線基板１００を平面視したとき、第１の電子部品３０と第２の電子部に３２とは重なるように配置されるが、これに限るものではない。
さらに、上述の各部品内蔵配線基板１００では、この部品内蔵配線基板１００に実装される第２の電子部品３２は、なんら保護されていないが、これに限るものではなく、絶縁樹脂により封止されていてもよい。第２の電子部品３２が絶縁樹脂により封止されることで、第２の電子部品３２を熱や湿度などの環境から保護することができる。絶縁樹脂としては、エポキシ系樹脂以外にも、たとえば、ポリイミド系樹脂、フェノール系樹脂、シリコーン系樹脂、ビスマレイミド系樹脂等を用いることができる。
また、上述の各部品内蔵配線基板１００では、第１の配線パターン２１１，６１１および第２の配線パターン２１２，６１２，６１３の各面が長方形に形成されているが、これに限るものではなく、略長方形であってもよいし、その他の形状であってもよい。
この発明にかかる電子部品は、特にたとえば大電流に対応可能なパワーエレクトロニクス用基板として好適に用いられる。
１００ 部品内蔵配線基板
１０ 絶縁層
１０ａ 一方主面
１０ｂ 他方主面
１０ｃ スルーホール
１１、１２ 絶縁樹脂
２０、６０ 金属部材
２０ａ、６０ａ 一方主面
２０ｂ、６０ｂ 他方主面
２１、２２、６１ 第１の配線部
２１１、２２１、６１１ 第１の配線パターン
２１２、２２２、６１２、６１３ 第２の配線パターン
２３ 導通部
３０ 第１の電子部品
３０ａ 接合部材
３０ｂ スペーサ
３２ 第２の電子部品
３２ａ 接合部材
４０ａ 金属箔
４０ｂ めっき層
４０ｃ ビア
４１ 第２の配線部
５０ レジスト部

Claims (6)

  1. 絶縁層と、
    導電性の一つの連続した金属部材から形成され、前記絶縁層内に設けられた第１の配線部と、
    を備え、
    前記絶縁層内における前記第１の配線部が設けられた層と同一の層に、前記第１の配線部の厚みより小さい第１の電子部品が配置され、
    前記絶縁層の一方主面から露出した前記第１の配線部の一部に、第２の電子部品が実装されており、
    前記第１の電子部品が温度検出用素子であり、前記第２の電子部品がパワー半導体素子であることを特徴とする、部品内蔵配線基板。
  2. 前記絶縁部の一方主面または他方主面の表面に金属箔を含む第２の配線部が設けられることを特徴とする、請求項１に記載の部品内蔵配線基板。
  3. 前記部品内蔵配線基板を平面視したとき、前記第１の電子部品と前記第２の電子部品とは重なるように配置されることを特徴とする、請求項１または請求項２に記載の部品内蔵配線基板。
  4. 導電性の一つの金属部材の一方主面をエッチングして第１の配線パターンを形成する工程と、
    前記一方主面における、エッチングにより金属部材が除去された部分に第１の電子部品を実装する工程と、
    前記一方主面における、エッチングにより金属部材が除去された部分に絶縁樹脂を充填する工程と、
    前記金属部材の他方主面をエッチングして第２の配線パターンおよび前記第１の電子部品に接続される導通部を形成する工程と、
    前記他方主面における、エッチングにより金属部材が除去された部分に絶縁樹脂を充填する工程と、
    前記一方主面において露出されている前記第１の配線パターンと接合部材を用いて第２の電子部品を実装する工程と、
    を含み、
    前記第１の電子部品が温度検出用素子であり、前記第２の電子部品がパワー半導体素子である、部品内蔵配線基板の製造方法。
  5. 導電性の一つの金属部材の一方主面をエッチングして第１の配線パターンを形成する工程と、
    前記一方主面における、エッチングにより金属部材が除去された部分に絶縁樹脂を充填する工程と、
    前記金属部材の他方主面をエッチングして、第２の配線パターンを形成する工程と、
    前記他方主面における、エッチングにより金属部材が除去された部分に第１の電子部品を配置する工程と、
    前記他方主面における、エッチングにより金属部材が除去された部分に絶縁樹脂を充填する工程と、
    前記一方主面において露出されている前記第１の配線パターンと接合部材を用いて第２の電子部品を実装する工程と、
    を含み、
    前記第１の電子部品が温度検出用素子であり、前記第２の電子部品がパワー半導体素子である、部品内蔵配線基板の製造方法。
  6. 前記他方主面における、エッチングにより金属部材が除去された部分に絶縁樹脂を充填する工程において、
    前記他方主面に充填された絶縁樹脂の表面に金属箔を配置して、前記絶縁樹脂と前記金属箔とを同時に圧着する工程と、
    前記圧着された金属箔をエッチングすることにより他の配線パターンを形成する工程と、
    をさらに含む、請求項４または請求項５に記載の部品内蔵配線基板の製造方法。
JP2015518217A 2013-05-22 2014-05-16 部品内蔵配線基板および部品内蔵配線基板の製造方法 Active JP6075448B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013108278 2013-05-22
JP2013108278 2013-05-22
PCT/JP2014/063008 WO2014188964A1 (ja) 2013-05-22 2014-05-16 部品内蔵配線基板および部品内蔵配線基板の製造方法

Publications (2)

Publication Number Publication Date
JP6075448B2 true JP6075448B2 (ja) 2017-02-08
JPWO2014188964A1 JPWO2014188964A1 (ja) 2017-02-23

Family

ID=51933521

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015518217A Active JP6075448B2 (ja) 2013-05-22 2014-05-16 部品内蔵配線基板および部品内蔵配線基板の製造方法

Country Status (2)

Country Link
JP (1) JP6075448B2 (ja)
WO (1) WO2014188964A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3069405B1 (fr) * 2017-07-24 2021-08-27 Elvia Printed Circuit Boards Circuit imprime dual et procede de fabrication.
JP6568637B1 (ja) * 2018-12-04 2019-08-28 板橋精機株式会社 プリント基板及びその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010021423A (ja) * 2008-07-11 2010-01-28 Tdk Corp Ｉｃ内蔵基板及びその製造方法
WO2012128269A1 (ja) * 2011-03-24 2012-09-27 株式会社村田製作所 配線基板
WO2012133380A1 (ja) * 2011-03-28 2012-10-04 株式会社村田製作所 回路基板及び回路基板の製造方法
JP2014096886A (ja) * 2012-11-08 2014-05-22 Panasonic Corp 電源装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010021423A (ja) * 2008-07-11 2010-01-28 Tdk Corp Ｉｃ内蔵基板及びその製造方法
WO2012128269A1 (ja) * 2011-03-24 2012-09-27 株式会社村田製作所 配線基板
WO2012133380A1 (ja) * 2011-03-28 2012-10-04 株式会社村田製作所 回路基板及び回路基板の製造方法
JP2014096886A (ja) * 2012-11-08 2014-05-22 Panasonic Corp 電源装置

Also Published As

Publication number Publication date
JPWO2014188964A1 (ja) 2017-02-23
WO2014188964A1 (ja) 2014-11-27

Similar Documents

Publication Publication Date Title
JP6626697B2 (ja) 配線基板およびその製造方法
US9179549B2 (en) Packaging substrate having embedded passive component and fabrication method thereof
JP2005217225A (ja) 半導体装置及びその製造方法
JP2003197809A (ja) 半導体装置用パッケージ及びその製造方法並びに半導体装置
US20150171064A1 (en) Package assembly and method for manufacturing the same
US20130258623A1 (en) Package structure having embedded electronic element and fabrication method thereof
JP4839824B2 (ja) コンデンサ内蔵基板およびその製造方法
TWI466611B (zh) 晶片封裝結構、具有內埋元件的電路板及其製作方法
JP2014135502A (ja) 回路基板の製造方法及び回路基板
TWI498056B (zh) 具有內埋元件的電路板、其製作方法及封裝結構
KR101477818B1 (ko) 배선 회로 기판 및 그 제조 방법
JP6075448B2 (ja) 部品内蔵配線基板および部品内蔵配線基板の製造方法
JP5397012B2 (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
KR20170090772A (ko) 인쇄회로기판 및 이를 구비한 전자소자 패키지
JP2011061175A (ja) 半田ボール及び半導体パッケージ
US9433108B2 (en) Method of fabricating a circuit board structure having an embedded electronic element
JP5369875B2 (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
KR101092945B1 (ko) 패키지 기판, 이를 구비한 전자소자 패키지, 및 패키지 기판 제조 방법
US10219380B2 (en) Electronic device module and manufacturing method thereof
KR20170124769A (ko) 전자 소자 모듈 및 그 제조 방법
JP5601413B2 (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
KR20160009391A (ko) 칩 내장형 기판 및 이의 제조 방법
JP2019096754A (ja) 部品内蔵基板
JP2006041238A (ja) 配線基板及び配線基板の製造方法
JP2009094168A (ja) 回路基板

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161117

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161213

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161226

R150 Certificate of patent or registration of utility model

Ref document number: 6075448

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150