JP6072774B2 - 電圧振幅及びデューティサイクルの調整のための装置、システム及び方法 - Google Patents

電圧振幅及びデューティサイクルの調整のための装置、システム及び方法 Download PDF

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Description

本発明の実施例は、概してプロセッサの分野に関する。特に、本発明の実施例は、プロセッサの入出力パッド（I/O pad：input-output pad）における信号の電圧振幅（voltage swing）及びデューティサイクル（duty cycle）の調整のための装置、システム及び方法に関する。本発明の実施例はまた、電流、電圧及び時間を含む様々な信号属性を測定する装置に関する。
入出力（I/O）トランシーバは、高い周波数で動作するため、電圧及びタイミングのマージンは、所与の設計を満たすために小さくなり、困難になっている。更に、現在のプロセス技術における高度のランダムな変動（ダイ内変動（within-die variation）とも呼ばれる）は、伝送媒体でI/Oトランシーバにより送信される信号の電圧振幅及びデューティサイクルの過度な変動を生じている。理想的なI/Oトランシーバ（すなわち、理想的な設計及びトランジスタサイズを有するトランシーバ）は、各I/Oパッドの出力において及び内部ノード（internal node）内で異なる信号属性を示すことがある。例えば、プロセッサの第１のI/Oトランシーバにより生成された信号の電圧振幅及びデューティサイクルは、第２のI/Oトランシーバが第１のI/Oトランシーバの隣に物理的に配置された場合であっても、プロセッサの第２のI/Oトランシーバの電圧振幅及びデューティサイクルと異なることがある。
I/Oパッドにおける信号の電圧振幅及びデューティサイクルのこのような変動は、全体のI/O速度及びプロセッサのI/O仕様の満足度について測定されたプロセッサ性能の低減した性能を生じる。
更に、このような高速デバイス（例えば、高速I/Oのデバイス）の様々な属性を特徴付けることは、高コストのデバッグ試験器を必要とする。このような高速デバイスのコスト及びテスト時間を低減するために、ダイ上プロセッサ自己診断手段が適用される。従来のアナログ・デジタル（A2D：analog to digital）変換器は、デバイスを特徴付けるためのデバイスの単一のアナログ属性（例えば、I/O送信機の電源の電流レベル）を測定するために使用可能である。しかし、このようなA2D変換器は、デバイスの複数の内部アナログ及びデジタル属性（例えば、ノードを流れる複数の電流レベル、高速ノードのデューティサイクル、２つの異なる高速ノードの間の位相差、ノードにおける信号の電圧レベル）を測定するために使用することはできない。
本発明の一実施例による入出力（I/O）レーン毎の電圧振幅及びデューティサイクル調整ユニットを備えたプロセッサのハイレベルな図 本発明の一実施例による電圧振幅及びデューティサイクル調整ユニットを有するプロセッサのI/O送信機のブロック図 本発明の一実施例に従ってI/Oパッドにおける信号の電圧振幅及びデューティサイクルを調整する調整ユニットの構成要素のブロック図 本発明の一実施例による調整ユニットの低域通過フィルタの回路レベルの図 本発明の他の実施例による調整ユニットの低域通過フィルタの回路レベルの図 本発明の一実施例に従ってI/Oドライバにより送信される信号の電圧振幅を調整するI/Oドライバの構成要素 本発明の一実施例に従ってI/Oドライバにより送信される信号のデューティサイクルを調整するデューティサイクル修正器の構成要素 本発明の一実施例に従って信号の電圧振幅及びデューティサイクルを調整するための制御信号を生成する調整ユニットの有限状態機械（FSM：finite state machine）の状態図 本発明の一実施例に従ってI/Oドライバにより送信される信号の電圧振幅及びデューティサイクルを調整する方法のフローチャート 本発明の一実施例に従って電流、電圧及び時間を含む様々な信号属性を測定するアナログ・デジタル（A2D）変換器の論理図 本発明の一実施例に従って様々な信号属性を測定するA2D変換器の構成要素 本発明の一実施例に従って様々な信号属性を測定するA2D変換器の回路レベルの図 本発明の一実施例に従って様々なデジタル及びアナログ信号属性を測定するA2D変換器への入力を提供する構成要素 本発明の一実施例に従って様々な信号属性を測定するA2D変換器のコンデンサの波形 本発明の一実施例に従って信号の電圧振幅及びデューティサイクルを調整する調整ユニットとA2D変換器とを有するシステムレベルの図 本発明の他の実施例によるA2D変換器のトランジスタレベルの構成要素
本発明の実施例は、以下に与えられる詳細な説明及び本発明の様々な実施例の添付図面から十分に理解される。しかし、これらは、本発明を特定の実施例に限定するものとして受け取られるべきではなく、単に説明及び理解のためのものである。
本発明の実施例は、プロセッサの入出力パッド（I/O pad：input-output pad）における信号の電圧振幅及びデューティサイクルの調整のための装置、システム及び方法に関する。本発明の実施例はまた、アナログ・デジタル（A2D：analog-to-digital）変換器を用いてデバイスの様々な信号属性を測定する装置、システム及び方法に関する。
一実施例では、装置は、I/Oパッドにおいて信号を送信するドライバを含むI/Oトランシーバを有する。I/Oパッドにおける信号は、電圧振幅及びデューティサイクルを有する。装置はまた、ドライバに結合され、ドライバにより送信されたI/Oパッドからの信号を受信し、I/Oパッドにおいて信号の電圧振幅及びデューティサイクルを調整する電圧振幅及びデューティサイクル制御信号を生成する調整ユニットを有する。背景技術に記載したように、I/Oトランシーバのデバイスにおけるランダムな変動は、理想的な設計を有するI/Oパッドにおいて信号を生成する、I/Oパッドに結合されたドライバを通じてであっても、I/Oパッドにおける信号の電圧振幅及びデューティサイクルの変動を生じる。一実施例では、調整ユニットは、I/OレーンのI/Oパッドにおける信号に基づいて電圧振幅及びデューティサイクル制御信号を生成することにより、I/Oレーンについて信号の電圧振幅及びデューティサイクルの双方を調整することで、このようなランダムな変動を補償するように動作可能である。
I/Oパッドにおいて信号を動作させることにより、電圧振幅及びデューティサイクルの変動を生じる全ての変動及び歪みの源が調整ユニットにより補償される。
高速I/Oトランシーバの例は、Santa Clara, CaliforniaのIntel Corp.により開発されたQuickPath Interconnect(R) (QPI)である。プロセッサのQPIは、2.4GHz、2.93GHz又は3.2GHzのクロックレートで動作し、25.6GB/sのデータレートでプロセッサのQPI I/Oパッドに信号を生成してもよい。このような高データレートで動作するプロセッサの異なるI/OレーンのQPI信号の間の電圧振幅及びデューティサイクルにおけるいずれかランダムな変動は、プロセッサの全体の性能を低下させる。一実施例では、QPI I/Oトランシーバは、QPI I/OトランシーバのI/Oパッドで信号を受信し、I/Oパッドの信号における電圧振幅及びデューティサイクルの変動を生じる歪み及び変動の全ての源を補償するように動作可能な調整ユニットを有する。
“I/Oレーン（I/O lane）”という用語は、ここではデータのI/Oトランシーバ及びクロックI/Oトランシーバのグループを示す。例えば、レーンは、21個のI/Oトランシーバ（データ信号を送受信するための20個、クロック信号のための1個）を有してもよく、プロセッサは、20個のレーンを有してもよい。
“電圧振幅（voltage swing）”という用語は、ここではI/Oパッドにおける信号の論理低レベル（Vol）と論理高レベル（Voh）との間の電圧差を示す。“電圧振幅調整”という用語は、ここではI/Oパッドにおける信号の論理低レベル又は論理高レベルの電圧レベルを調整することを示す。“電圧レベルを調整する”という用語は、ここではI/Oパッドにおける信号の論理低電圧レベル又は論理高電圧レベルを上昇又は低下させることを示す。
“デューティサイクル（duty cycle）”という用語は、ここでは信号の期間における論理低パルスに対する論理高パルスのパルス幅を示す。例えば、50%のデューティサイクルを有する信号は、信号の期間内において等しい論理高パルス幅と論理低パルス幅とを有する信号を示す。すなわち、信号は、半分の期間に論理的に高く、信号の残りの半分の期間に論理的に低い。
以下の説明では、本発明の実施例の更に完全な説明を提供するため、複数の詳細について説明する。しかし、本発明の実施例がこれらの特定の詳細なしに実施されてもよいことは、当業者に明らかである。他の場合にも、本発明の実施例を曖昧にしないように、周知の構成及びデバイスは、詳細ではなく、ブロック図形式で示されている。
実施例の対応する図面において、信号は線で示されている点に留意すべきである。或る線は、構成要素の信号経路を示すために太くなることがあり、及び／又は主な情報の流れの方向を示すために１つ以上の端に矢印を有することがある。このような表示は、限定を意図するものではない。むしろ、線は、回路又は論理ユニットの容易な理解を促進するために、１つ以上の例示的な実施例に関して使用される。設計上のニーズ又は嗜好により示されたいずれか表示された線は、いずれかの方向に進み得る１つ以上の信号を実際に有してもよく、いずれか適切な種類の信号方式（例えば、差動ペア、シングルエンド等）で実装されてもよい。
図１は、本発明の一実施例によるI/Oレーン毎の電圧振幅及びデューティサイクル調整ユニット103を備えたプロセッサ101のハイレベルな図100である。一実施例では、プロセッサ101は、1081-Nとしてラベル付けされたN個のI/Oレーンを有する。一実施例では、N=20である。本発明の実施例を曖昧にしないように、I/Oレーン1081を参照して実施例について説明する。
一実施例では、I/Oレーン1081は、対応するI/Oピン1051-Nに結合されたI/Oパッド1041-Nを含む複数のI/Oトランシーバ1041-Nを有する。一実施例では、N=21である。すなわち、I/Oレーン毎に21個のI/Oトランシーバが存在する。一実施例では、I/Oレーン1081は、I/Oピン（例えば、1051）に送信するためにI/Oトランシーバ（例えば、1041）のI/Oパッドから信号を受信するように動作可能であり、送信用の信号の電圧振幅及びデューティサイクルを調整するように動作可能な調整ユニット103を有する。一実施例では、各I/Oピン（1051-N）は、対応する伝送媒体106に結合される。一実施例では、伝送媒体106は、ポイント・ツー・ポイント相互接続である。伝送媒体106からの信号107は、他のプロセッサ（図示せず）の受信機（図示せず）により受信される。
一実施例では、プロセッサ101は、I/Oトランシーバ（例えば、1041）のドライバの終端インピーダンス及びアナログバイアス信号を補償するグローバル補償ユニット102を有する。一実施例では、調整ユニット103は、グローバル補償ユニット102が全てのI/Oレーンにおいて全てのI/Oパッドの終端インピーダンス及びアナログバイアス信号の初期補償を完了した後に、各I/OレーンのI/Oパッドの信号の電圧振幅及びデューティサイクルを調整し始める。
図２は、本発明の一実施例による電圧振幅及びデューティサイクル調整ユニット103に結合されたプロセッサ101のI/Oトランシーバ（例えば、1041）のブロック図200である。一実施例では、I/Oトランシーバは、入力信号201から差動出力信号（differential output signal）203p及び203nを生成するドライバ207を有する。本発明の実施例を曖昧にしないように、プレドライバ（pre-driver）、シリアライザ、二連ポンプマルチプレクサ（double pump multiplexer）、バッファ、クロックツリー等のようなトランシーバ（例えば、1041）の他の構成要素は示されていない。
一実施例では、ドライバ207は、ドライバ207のドライブ強度（駆動強度）を設定するためのアナログバイアス信号202を受信する。一実施例では、アナログバイアス信号202は、グローバル補償ユニット102により設定される。一実施例では、信号203p及び203nの電圧振幅は、ドライバ207の最終のドライブ段（driving stage）への電流を提供するドライバ207の電流源（current source）のバイアス電圧レベルを生成するドライバ207におけるバイアス電流のデバイス（又は生成器）をオン／オフすることにより調整される。最終のドライブ段は、I/Oパッドにおいて信号203p及び203nを生成する。電流源のバイアス電圧レベルを調整する構成要素は、図５を参照して以下に説明する。
図２に戻り、調整ユニット103は、ドライバ207により送信された差動信号203p及び203nを受信し、電圧振幅制御信号204及びデューティサイクル制御信号205を生成する。一実施例では、調整ユニット103は、２つの信号203p及び203nの共通モード電圧信号を生成する。一実施例では、２つの差動信号203p及び203nは、グローバル補償ユニット102によるプロセス、温度及び電圧の変動を補償する終端レジスタ‘Rt’により終端される。
一実施例では、電圧振幅制御信号204は、ドライバ207により受信される。このような実施例では、電圧振幅制御信号204は、ドライバ207の最終のドライブ段に電流を提供する電流源のバイアス電圧レベルを制御するレジスタのゲートにより受信される。一実施例では、電圧振幅制御信号204は、複数の制御信号を有するバスである。各制御信号は、ドライバ207のトランジスタをオン／オフするためのビットコード（1又は0）を表す。制御信号204のビットコードを用いてドライバ207のバイアス生成回路の様々なトランジスタをオン／オフすることにより、信号203p及び203nの電圧振幅が調整される。一実施例では、バス204はサーモメータ符号化される（thermometer coded）。他の実施例では、バス204はバイナリ符号化される。
一実施例では、調整ユニット103は、信号203p及び203nの電圧振幅が閾値レベルに達するまで、電圧制御信号204を更新し続ける。一実施例では、閾値レベルはプログラム可能である。一実施例では、調整ユニット103は、電圧振幅制御信号204を生成した後、且つ、信号203p及び203nの電圧振幅が閾値レベルに達した後に、デューティサイクル制御信号205を生成する。信号203p及び203nのデューティサイクルを調整する前に信号203p及び203nの電圧振幅を調整する１つの理由は、信号203p及び203nの電圧振幅の調整が信号203p及び203nのデューティサイクルを変化させることにある。
一実施例では、I/Oトランシーバ（例えば、1041）は、デューティサイクル制御信号205を考慮して信号201のデューティサイクルを調整するデューティサイクル修正器206を有する。一実施例では、デューティサイクル制御信号205は、複数の信号を有するバスであり、各信号は、デューティサイクル修正器206においてトランジスタをオン／オフするためのビットコード（1又は0）を表す。一実施例では、バス205は、サーモメータ符号化される。他の実施例では、バス205は、バイナリ符号化される。信号203p及び203nのデューティサイクルの歪みの源は、クロックツリーバッファ（clock tree buffer）、二連ポンプマルチプレクサ、プレドライバ、ドライバ207、ドライバ終端レジスタ‘Rt’等を含む。ここで説明する実施例では、信号203p及び203nのデューティサイクルは、送信される信号（例えば、クロックツリーバッファ又はドライバ207の前の他の回路／入力からの信号）のデューティサイクルをサンプリングする代わりに、I/Oパッドにおいて信号203p及び203nのデューティサイクルをサンプリングすることにより調整される。
調整ユニット103によりI/Oパッドにおいてドライバ207の出力（すなわち、差動信号203p及び203n）を監視し、監視された信号203p及び203nからデューティサイクル制御信号を決定することにより、デューティサイクルの歪みの全ての源は、デューティサイクル制御信号205により考慮される。一実施例では、デューティサイクル修正器206は、I/Oパッドにおける信号203p及び203nのデューティサイクル歪みを補償するために、デューティサイクル制御信号205を考慮して、送信される信号201のデューティサイクルを修正する。
図３は、本発明の一実施例に従ってI/Oパッドにおける信号の電圧振幅及びデューティサイクルを調整する調整ユニット300／103の構成要素のブロック図である。一実施例では、調整ユニット300／103は、マルチプレクサ302を有する。一実施例では、マルチプレクサ302は、ドライバ207からの差動信号203p及び203nと、基準電圧信号303と、共通モード電圧信号304とを含む信号を多重する。一実施例では、共通モード電圧信号304は、等しい抵抗Rのレジスタ312を用いて信号203p及び203nを平均化することにより生成される。一実施例では、レジスタの値は、5kOhmである。
一実施例では、基準電圧信号303は、分圧器（図示せず）により生成される。一実施例では、分圧器は、はしご型レジスタ（resistor ladder）である。他の実施例では、基準電圧信号303は、バンドギャップ回路（図示せず）により生成される。一実施例では、基準電圧信号303は、250mVのDC電圧信号である。一実施例では、マルチプレクサ302は、選択信号314により制御される。一実施例では、選択信号314は、マルチプレクサ302に対して電圧振幅制御信号204を生成するための基準電圧信号303及び共通モード信号304を選択させる。一実施例では、選択信号314は、マルチプレクサ302に対して、デューティサイクル制御信号205を生成するための203n及び203pを選択させる。
一実施例では、マルチプレクサ302の出力は、基準電圧信号303と共通モード電圧信号304との双方、又は信号203n及び203pの一方に対応する信号305及び306を有する。一実施例では、マルチプレクサ302の出力305及び306は、低域通過フィルタ（LPF：low pass filter）313によりフィルタリングされる。一実施例では、LPF313は、選択信号314が電圧振幅制御信号204を生成するために基準電圧303及び共通モード電圧信号304を選択したときに、迂回ロジック（図示せず）により迂回される。このような実施例では、マルチプレクサ305及び306の出力は、比較器309に直接入力される。
図４Ａは、本発明の一実施例による調整ユニット103のLPF313の回路レベルの図400を示している。この実施例では、LPF313は、レジスタR1及びR2の間に接続されたコンデンサCを含む差動LPFである。一実施例では、レジスタR1及びR2の値はそれぞれ5kOhmであり、コンデンサCは1.6pFであり、差動LPFの3dBのカットオフ周波数は10MHzである。3dBのカットオフ周波数の高い値又は低い値は、差動LPFが一方で差動LPFからの低い残差雑音及び精度と、他方で設計領域との間を最適化するように設計されてもよい。
図４Ｂは、本発明の他の実施例による調整ユニット103のLPF313の回路レベルの図410を示している。この実施例では、LPF313は、マルチプレクサ302の各出力信号305及び306について独立したRCフィルタを有する。一実施例では、レジスタR3及びR4の値はそれぞれ5kOhmであり、コンデンサC1及びC2の値はそれぞれ3.2pFであり、LPF410／313の3dBのカットオフ周波数は10MHzである。3dBのカットオフ周波数の高い値又は低い値は、LPFが一方でLPFからの低い残差雑音及び精度と、他方で設計領域との間を最適化するように設計されてもよい。
図３に戻り、一実施例では、調整ユニット103は、フィルタリングされた出力307及び308を互いに比較する比較器309を更に有する。フィルタリングされた出力307及び308は、それぞれ信号305及び306に対応する。一実施例では、比較器309は、信号307及び308を比較することに応じて出力信号310を生成する。一実施例では、比較器309は、入力信号307及び308を相互に比較するときに誤差を低減するために、入力オフセットを取り消すオフセット補正比較器である。一実施例では、比較器309は、比較器309の出力310をサンプリングするために、クロック信号311を受信する。このような実施例では、サンプリング手段は、比較器309内に統合される。他の実施例では、サンプリング手段（図示せず）は、比較器309とは別である。一実施例では、サンプリング手段は、フリップフロップ又はラッチを有する。他の実施例では、他の種類のサンプリング手段が使用されてもよい。
ここに説明する実施例では、比較器309は、I/Oパッドにおいて信号203p及び203の電圧振幅及びデューティサイクルの双方を調整するためのフィードバックループ（ドライバ207→調整ユニット103→ドライバ207、ドライバ207→調整ユニット103→デューティサイクル修正器206→ドライバ207）における共通の比較器である。信号203p及び203nの電圧振幅及びデューティサイクルの双方を調整する共通の比較器309を有することは、シリコンの有効領域を低減する。この理由は、単一の共通の比較器309は、それぞれ信号203p及び203nの電圧振幅及びデューティサイクルを調整する２つの異なる比較器よりも少ないシリコンの領域を使用するためである。共通の比較器309はまた、電圧振幅及びデューティサイクルにおける残差のI/Oレーンに対するI/Oレーンの変動を低減する。この理由は、同じ比較器がI/Oパッドにおける信号の電圧振幅及びデューティサイクルの双方を調整するために使用されるからである。
一実施例では、調整ユニット103は、有限状態機械（FSM：finite state machine）301を更に有する。一実施例では、比較器309の出力310が（論理低レベルから論理高レベルに又はその逆に）切り替わるときに、FSM301は、現在の動作モードに基づいて、信号203p及び203nの電圧振幅が電圧振幅閾値に達したか否か、又は信号203p及び203nのデューティサイクルが目的の割合に調整されたか否かを判定する。一実施例では、デューティサイクルの目的の割合は50%である。
ここに説明する実施例では、FSM301は、電圧振幅及びデューティサイクルの双方の調整のための制御信号を生成する共通のFSMである。共通のFSM301を有することは、全体のシリコンの領域を低減し、プロセッサ101の消費電力を低減する。FSM301はまた、I/Oトランシーバ1081のクロック周波数未満の周波数で動作する。一実施例では、FSM301は、I/Oトランシーバ1041のクロック周波数の1/4であるクロック周波数で動作する。このような実施例では、I/Oトランシーバ1041のクロック周波数に対して遅いFSM301は、小さい電源を消費し、緩やかなタイミング上の制約を有する。“タイミング上の制約（timing constraint）”という用語は、設定及び保持のタイミング上の制約を示す。一実施例では、FSM301の出力は、電圧振幅制御信号204と、デューティサイクル制御信号205と、比較器サンプリングクロック信号311とを有する。一実施例では、マルチプレクサ302の選択信号314もまたFSM301により生成される。FSM301の状態図は、図７を参照して以下に説明する。
図５は、本発明の一実施例に従ってI/Oパッドにおいて信号203p及び203nの電圧振幅を調整するI/Oドライバ500／207のハイレベルなブロック図を示している。本発明の実施例を曖昧にしないように、ハイレベルなブロック図は、調整ユニット103からの電圧振幅制御信号204が信号503のバイアスレベルを調整するために使用され、次に信号503が信号203p及び203nの電圧振幅を調整することを示すように図示されている。
一実施例では、ドライバ207は、ドライブ段502にバイアス信号を提供するバイアス生成器501を有する。一実施例では、バイアス生成器501は、バイアス信号503を生成するための基準バイアス信号202を受信する。一実施例では、基準バイアス信号202は、グローバル補償ユニット102により生成されたグローバルバイアス信号である。
一実施例では、バイアス生成器501は、基準バイアス信号202からバイアス信号503を生成するトランジスタM1-M5を含む電流ミラー（current mirror）を有する。一実施例では、電圧制御信号204は、トランジスタM5[1:N]をオン／オフすることにより、バイアス信号503のレベルを調整する。トランジスタ504に示された‘N’という用語は、１つより多くの同一のトランジスタが互いに並列していることを意味する。前述のように、電圧制御信号204は、複数の信号を有するバスであり、各信号は、バイアス信号503のDCレベルを調整するためにN個のトランジスタ504のうち１つをオン／オフするビットコードを表す。
一実施例では、ドライバ500／207は、入力データ201を受信し、I/Oパッド（図示せず）に送信する差動データ203p及び203nを出力するドライブ段502を有する。一実施例では、ドライブ段502は、アース端子レジスタ（図２において‘Rt’として示す）を備えた差動増幅器である。差動増幅器は、バイアス信号503により制御（すなわち、バイアス）された電流源M6によりバイアスされ、トランジスタM7及びM8は、補完信号（complementary signal）として入力信号201を受信する。
一実施例では、複数のトランジスタ504電圧振幅制御信号204によりオンにされると、バイアス信号503のレベルが現在モードのドライブ段502におけるPMOSデバイスM7の供給レベルから離れて移動し、信号203p及び203nに対して高いドライブ電流を有するようにさせ、その結果、高い電圧振幅がレジスタRtで生成される。一実施例では、複数のトランジスタ504が電圧振幅制御信号204によりオフにされると、バイアス信号503のレベルが現在モードのドライブ段502におけるPMOSデバイスM7の供給電圧レベルの近くに移動し、信号203p及び203nに対して低いドライブ電流を有するようにさせ、その結果、低い電圧振幅がレジスタRtで生成される。当業者は、電圧振幅制御信号204を用いて信号503のバイアスレベルに影響を与える多数の方法が存在することを認識する。全てのこのような代案は、これらの実施例において考慮される。
図６は、本発明の一実施例に従ってI/Oドライバ207により送信される信号201のデューティサイクルを調整するデューティサイクル修正器206の構成要素600を示している。一実施例では、デューティサイクル修正器206は、電流スターブドインバータ（current starved inverter）600を有する。一実施例では、調整ユニット103からのデューティサイクル制御信号205は、電流スターブドインバータ600の強度を制御する。電流スターブドインバータ600のトランジスタ601及び602の強度を制御することにより、信号201のデューティサイクルが調整される。一実施例では、電流スターブドインバータ600は、信号201を生成するために反転及び遅延した信号201aを受信する。
図７は、本発明の一実施例に従って信号203p及び203nの電圧振幅及びデューティサイクルを調整するための制御信号204及び205を生成する調整ユニット103のFSM301の状態図又はフローチャート700を示している。状態図700は、図１〜６を参照して示されている。
一実施例では、FSM301は、システムリセット701の後に動作し始める。一実施例では、システムリセット701は、ハードリブート、ソフトリブート及びスリープモード後の起動のうちいずれか１つである。一実施例では、ブロック702において、FSM301は、信号204のコード（すなわち、全てのビット）をゼロに設定することにより、電圧振幅制御信号204を生成し始める。コードの長さは、信号203p及び203nの電圧振幅を調整するために必要な精度に依存する。マルチプレクサ302が基準電圧信号303及び共通モード信号304を選択し、比較器309がこれら（すなわち、信号305及び306のフィルタリングされたもの307及び308、又はフィルタリングされていない迂回されたもの）を比較した後に、ブロック703において、FSM301は、本発明の一実施例に従ってサンプリング信号311を用いて比較器309の出力をサンプリングする。一実施例では、比較器の出力310の各サンプリング動作の後に、カウンタ値は、FSM301によってインクリメントされる。FSM301を形成するカウンタを含む論理ゲートは、本発明の実施例を曖昧にしないように開示されない。
ブロック704において、FSM301は、本発明の一実施例に従ってカウンタ値と所定の電圧振幅閾値Mとを比較する。一実施例では、カウンタ値がMの値より下である場合、ブロック705において、FSM301は、電圧振幅制御信号204を調整し、ドライバ207に対して出力信号203p及び203nの電圧レベルを上昇させる。一実施例では、比較器309は、新たな共通モード電圧信号304と基準信号303とを比較する。一実施例では、ブロック703において、比較器309の出力が再びサンプリングされる。比較器309の出力310をサンプリングした後に、本発明の一実施例に従って、カウンタ値がインクリメントされ、ブロック704において所定の電圧振幅閾値Mと比較される。
一実施例では、電圧振幅制御信号204を受信したドライバ207を用いて出力信号203p及び203nの電圧レベルを上昇させる処理は、カウンタ値が所定の電圧振幅閾値Mを超過するまで実行される。この時点で、FSM301は、制御をブロック706に移動させ、本発明の一実施例に従って信号203p及び203nの電圧振幅調整動作の完了を伝達する。一実施例では、FSM301は、信号203p及び203nのデューティサイクルを調整する。一実施例では、電圧制御信号コード204はレジスタに格納される。
一実施例では、ブロック707において、FSM301は、信号205のコード（すなわち、全てのビット）をゼロに設定することにより、デューティサイクル制御信号205を生成する。コードの長さは、信号203p及び203nのデューティサイクルを調整するための精度に依存する。マルチプレクサ302がI/Oパッドから信号203p及び203nを選択し、比較器309が信号203p及び203nのフィルタリングされたもの307及び308を比較した後に、ブロック708において、FSM301は、本発明の一実施例に従ってサンプリング信号311を用いて比較器309の出力310をサンプリングする。一実施例では、比較器の出力310の各サンプリングの後に、カウンタ値は、FSM301によってインクリメントされる。一実施例では、ブロック709において、カウンタ値が所定の閾値Mより上であるか否かの判定が行われる。この実施例では、Mは、目的のデューティサイクルを生じる値に対応する。一実施例では、目的のデューティサイクルは50%である。
カウンタ値がMの値より下である場合、ブロック710において、FSMは、本発明の一実施例に従ってデューティサイクル制御信号205のコードを調整し、デューティサイクル修正器206に対して信号201（従って、出力信号203p及び203n）のデューティサイクルを増加させる。一実施例では、比較器309は、出力信号203p及び203nを互いに比較する。ブロック708において、比較器309の出力は再びサンプリングされる。図３を参照して説明した通り、比較器309が比較器ブロック309内で比較器309の出力をサンプリングしてもよく、信号310がFSM301に入力される前に、別のサンプリング手段（図示せず）が比較器309の出力310をサンプリングしてもよい。
図７に戻り、一実施例では、比較器309の出力310をサンプリングした後に、カウンタ値はインクリメントされ、ブロック709において所定の閾値Mと比較される。一実施例では、FSM301のカウンタは、ブロック703及び704で使用されたカウンタと同じである。
一実施例では、デューティサイクル制御信号205及びデューティサイクル修正器206を用いて出力信号203p及び203nのデューティサイクルを増加させる処理は、カウンタ値が所定の閾値Mを超過するまで実行される。この時点で、FSM301は、制御をブロック711に移動させ、本発明の一実施例に従って信号203p及び203nのデューティサイクル調整の完了を伝達する。一実施例では、デューティサイクル信号コード205はレジスタに格納される。一実施例では、FSMは、電圧振幅調整及びデューティサイクル調整の双方が完了したことを示すために、制御をブロック712に移動させる。
状態図700の実施例は、電圧振幅を初期設定から増加させることにより示されたが、信号203p及び203nの電圧振幅を目的の電圧振幅レベルにもたらすために、FSM301が電圧振幅を初期設定から減少させるため、及び／又は信号203p及び203nの電圧振幅を増加及び減少させるための全ての必要なロジックを含むことが考えられる。同様に、一実施例では、信号203p及び203nのデューティサイクルを目的のデューティサイクルレベルにもたらすために、FSM301がデューティサイクルを初期設定から減少させるため、及び／又は信号203p及び203nのデューティサイクルを増加及び減少させるための全ての必要なロジックを含むことが考えられる。
図８は、本発明の一実施例に従ってI/Oドライバ207による送信される信号の電圧振幅及びデューティサイクルを調整する方法のフローチャート800を示している。フローチャート800は、図１〜７を参照して示される。
ブロック801において、グローバル補償ロジック102は、プロセッサ101の全てのI/Oレーン1081-Nについて終端インピーダンス及びバイアス電圧／電流のプロセス、電圧及び温度の補償を開始する。補償処理は、終端インピーダンス及びバイアス電圧／電流の補償コードの生成を生じる。ブロック802において、補償処理の後に、グローバル補償ロジック102は、プロセッサ101の全てのI/Oレーン1081-Nについて終端インピーダンス及びバイアス電圧／電流の補償コードをフリーズ（freeze）する。
ブロック803において、プロセッサ101は、プロセッサ101の各I/Oレーン1081-NについてI/Oパッドにおける信号の電圧振幅及びデューティサイクルの調整を開始する。フローチャート800のブロック804〜808は、調整ユニット103のハイレベルな動作を要約している。どのように電圧振幅及びデューティサイクル制御信号が生成されるかの詳細は、図５を参照して前述した。
図８に戻り、ブロック804において、ドライバ207は、I/Oレーン（例えば、1081）のI/Oパッドで信号203p及び203nを送信する。信号203p及び203nは、電圧振幅及びデューティサイクルを有する。ブロック805において、調整ユニット103は、信号203p及び203nを受信し、それぞれ電圧振幅及びデューティサイクル制御信号204及び205を生成する。ブロック806において、調整ユニット103は、まず電圧振幅制御信号204を生成する。ドライバ207は、電圧振幅制御信号204を受信し、信号203p及び203nの電圧振幅を調整する。ブロック807において、調整ユニット103は、信号203p及び203nの電圧振幅調整が完了した後に、デューティサイクル制御信号205を生成する。デューティサイクル修正器206は、デューティサイクル制御信号205を受信し、信号203p及び203nのデューティサイクルを調整する。
電圧振幅及びデューティサイクルを調整する処理は、全ての残りのI/Oレーン1082-Nについて繰り返される。ブロック808において、全てのI/Oレーン1081-Nについて電圧振幅及びデューティサイクルが修正されたか否かの判定が行われる。いずれかのI/Oレーンが依然として電圧振幅及びデューティサイクル調整を必要とする場合、ブロック804〜808の処理が続く。全てのI/Oレーン1081-Nについて電圧振幅及びデューティサイクルの調整が完了すると、ブロック809において、補償コードがフリーズ解除される。“フリーズ解除される（unfrozen）”という用語は、補償コードが変更可能になることを意味する。ブロック810において、グローバル補償ユニット102は、プロセス、電圧及び温度についてプロセッサ101の全てのI/Oレーン1081-Nについて終端インピーダンス及びバイアス電圧／電流を補償し続ける。
図９Ａは、本発明の一実施例に従って、電流、電圧及び時間を含む様々な信号属性を測定するアナログ・デジタル（A2D）変換器900の論理図950を示している。一実施例では、A2D変換器900は、A2D変換器により測定される信号951を受信する。“測定（measure）”という用語は、ここではアナログから対応するデジタルのカウンタ値に変換することを示す。一実施例では、A2D変換器は、信号951を対応するカウンタ値913に変換する。一実施例では、信号951は、ノード（接続点）を通過する電流、ノードにおける電圧、又はパルス幅を有する時間領域の信号である。一実施例では、A2D変換器900は、A2D変換器900が３つの異なる測定機能（電流測定、電圧測定又は時間測定）のうち１つを実施するように構成する動作信号952を受信するように動作可能である。
ここで説明する実施例では、A2D変換器900は、A2D変換器900が遅延ロックループ（DLL：delay locked loop）の位相分離の測定、位相補間（PI：phase interpolator）の位相分離の測定、クロック信号のデューティサイクルの測定、基準電圧の較正及び測定、基準電流の較正及び測定等を行うことを可能にする３つの異なる測定機能を実行するように動作可能である。
図９Ｂは、本発明の一実施例に従って様々な信号属性を測定するA2D変換器900のハイレベルな構成要素を示している。一実施例では、A2D変換器900は、積分コンデンサ904と、比較器906と、カウンタ910とを有する。一実施例では、積分コンデンサ904は、２つの端子を有する。積分コンデンサ904の第１の端子は、比較器906への入力として電気接続されたノード905である。“ノード（node）905”という用語は、ここでは、そのノードにおける信号を示す“信号905”として同義的に使用される。積分コンデンサ904の第２のノードは、アース端子である。一実施例では、積分コンデンサ904は、キャパシタンスCを有するダイ上コンデンサである。一実施例では、Cの値は5pFである。
一実施例では、比較器906はまた、基準電圧信号909を受信する。一実施例では、基準電圧信号909は、分圧器から生成される。一実施例では、基準電圧信号909は、バンドギャップ（band-gap）回路により生成される。一実施例では、基準電圧信号909は、プログラム可能な信号であり、基準電圧信号909のレベルは、A2D変換器900により測定される信号に従って調整されてもよい。
一実施例では、比較器906は、比較器906の出力907における残差誤差を低減するために、信号905及び909のいずれかの入力オフセットを取り消すことができるオフセット補正比較器である。一実施例では、比較器906の出力907は、カウンタ910に入力され、出力907がトリップ（trip）したときにカウンタ910に対してカウントを停止させる。“トリップ（trip）”という用語は、ここでは信号が論理低レベルから論理高レベル又はその逆に遷移することを示す。
一実施例では、比較器906は、カウンタ910に入力される前に、比較器906の出力をサンプリングするクロック信号908を受信する。このような実施例では、比較器906の出力907は、サンプリングされた出力である（すなわち、クロック信号908によりサンプリングされる）。一実施例では、カウンタ910及び比較器906は、同じクロック信号908を受信する。
一実施例では、A2D変換器900は、クロック信号903のクロックサイクルの間に、積分コンデンサ904のノード905に可変量の電荷を注入するように動作可能である。A2D変換器900は、カウンタ910を用いて、コンデンサ904のノード905が既知の初期状態から目的の電圧レベル909（基準電圧信号とも呼ばれる）に到達するのに要するサイクルを（上又は下に）カウントする。
一実施例では、カウンタ910は、開始カウンタ（又はリセット）信号912に応じてゼロから上にカウントし始めるカウントアップカウンタである。一実施例では、カウンタ910は、開始カウンタ（又はリセット）信号912に応じて所定のカウント値からゼロにカウントダウンし始めるカウントダウンカウンタである。一実施例では、開始カウント信号912がアサート（assert）（又はデアサート（de-assert））された場合、ノード905は、積分コンデンサ904の初期状態に設定するために、デバイス（第２のスイッチとも呼ばれる）911を通じて放電される。
一実施例では、コンデンサのノード905が目的の電圧レベル909に到達すると、コンデンサ906の出力907はトリップし、カウンタ910のカウントを停止させる。カウンタ910のサイズは、信号を測定する精度の種類又はアナログ信号をそのデジタル版に変換する精度に依存する。
前述のように、A2D変換器900に関してここで説明した実施例では、３つの異なる測定機能が単一のA2D変換器900に実装される。第１の測定機能は、A2D変換器900がノードを通過する電流を測定することを可能にする積分電流機能である。一実施例では、A2D変換器900は、第１の測定機能を実施する電流源901を有する。図１０を参照して以下に説明するように、一実施例では、電流源901は、電流ミラーを用いて測定ノードに結合され、A2D変換器は、測定ノードを通過する電流を測定するように動作可能である。この実施例では、図９Ａの信号952は、測定される電流を電流源901からコンデンサのノード905に流れるようにさせ、また、クロック信号903が第１のスイッチ902を周期的にオン及びオフするようにさせる。この実施例では、カウンタ出力913は、電流源901からの電流に反比例する。
図９に戻り、第２の測定機能は、A2D変換器900が時間領域の信号903のデューティサイクル及び位相を測定することを可能にする積分の時間毎のサイクル関数である。一実施例では、第２の測定機能を実装するために第１の切替デバイス902が使用される。この実施例では、図９Ａの信号952は、固定電流が電流源901からノード905に流れるようにし、また、測定される信号を903に結合させる。この実施例では、カウンタ出力913は、第１の切替デバイス902により受信された信号903のパルス幅に反比例する。この実施例では、第１の切替デバイス902は、信号903のパルス幅の間に電流源901がノード905を充電することを可能にするように、オンに留まる。
第３の測定機能は、A2D変換器900がノード905における初期電圧レベルに対する積分コンデンサ904のノード905の電圧を測定することを可能にする電圧測定機能である。一実施例では、A2D変換器900は、デバイス902及び911をオフし、電圧が測定される信号をノード904に直接結合する切替機構を有する。この実施例では、図９Ａの信号952は、固定電流が電流源901からコンデンサのノード905に流れるようにし、また、信号903が第１のスイッチ902をオンに保持するようにさせる。この実施例では、測定される電圧はノード905に結合される。この実施例では、カウンタ出力913は、ノード905の電圧に正比例する。
図１０は、本発明の一実施例に従って様々な信号属性を測定するA2D変換器900の回路レベルの図1000を示している。一実施例では、電流源901は、そのゲートが電流ミラーを形成するPMOSトランジスタ1002に接続されたダイオードに連結されたPMOSトランジスタとして実装される。一実施例では、測定される電流1001は、PMOSトランジスタ1002に入力される。一実施例では、トランジスタ901及び1002のデバイスのサイズ（幅及び長さ）は同じであるため、電流源901から第１のスイッチ902に流れる電流は、入力電流1001と等しい。
一実施例では、スイッチ902は、信号903により表されるストローブ#（strobe#）及びストローブ（strobe）信号により制御されるPMOSパスゲートを有する。一実施例では、ストローブ#及びストローブ信号は、カウンタのクロック信号908の周波数と同じ周波数を有するクロック信号である。ここでの“#”という用語は、逆関数を示す。例えば、ストローブ#信号は、ストローブ信号の逆の信号である。一実施例では、A2D変換器900が時間差（例えば、信号のパルス幅又はデューティサイクル）を測定するように構成される場合、1003と同様の信号がストローブ信号として入力される。一実施例では、ダミーロード（dymmy load）（NMOSトランジスタに結合されたダイオード）が、第２のスイッチ911のロードを模倣するために、スイッチ902のPMOSトランジスタの１つに結合される。一実施例では、第２のスイッチ911は、リセット信号912に応じて積分コンデンサ904を放電するように動作可能なNMOSトランジスタとして実装される。
図１１は、本発明の一実施例に従って様々な信号属性を測定するA2D変換器900への入力を提供する構成要素1100を示している。一実施例では、マルチプレクサ1102は、ストローブ生成器1101を介して選択信号1109及び1110をA2D変換器900に提供する。図９Ｂでは、信号1109及び1110は、併せて信号903として示されている。
図１１に戻り、一実施例では、マルチプレクサは、測定用の信号1103とクロック信号とを受信する。一実施例では、マルチプレクサは、選択信号1104に応じて信号1105及び1106を出力する。一実施例では、ストローブ生成器1101は、信号1105及び1106の位相を比較し、それぞれストローブ及びストローブ#信号1109及び1110を生成する。このような実施例では、A2D変換器900は、信号1109と1110との間の位相差を表すカウント値913を出力する。
一実施例では、ストローブ生成器1101の位相検出器は、A2D変換器900がストローブ信号1109の位相又はストローブ信号1109のパルス幅を測定するために使用されている場合に迂回される。ストローブ信号1109は、測定用の信号1103の１つである。
図１２は、本発明の一実施例による基準電圧信号909に関するA2D変換器900の積分コンデンサのノード905の波形のグラフ1200を示している。Y軸は、ノード905における電圧を表しており、これは積分コンデンサ904の電圧である。X軸は、カウンタ910のカウンタ値913を表している。波形1201は、リセット信号912に応じてデバイス911を通じて放電された後に、カウンタがゼロからカウントし始める場合を示している。ノード905における電圧が基準電圧信号909を交差する場合、比較器906の出力907がトリップする。出力907のトリップに応じて、ノード909が放電される。波形1202は、波形1201が充電するのに要する時間に比べて、基準電圧信号909のレベルに到達するためにノード909が充電に長い時間を要する場合を示している。
図１３は、本発明の一実施例に従って信号の電圧振幅及びデューティサイクルを調整する調整ユニットと、A2D変換器とを有するシステムレベルの図を示している。図１３はまた、コンピュータ可読命令が様々な実施例の方法を実行することを可能にする機械可読記憶媒体も含む。実施例の要素は、コンピュータ実行可能命令（例えば、図７〜８のフローチャートを実施する命令）を格納する機械可読媒体（例えば、1362）として提供される。機械可読媒体は、フラッシュメモリ、光ディスク、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁気若しくは光学カード、又は電子命令若しくはコンピュータ実行可能命令を格納するのに適した他の種類の機械可読媒体を含んでもよいが、これらに限定されない。例えば、本発明の実施例は、通信リンク（例えば、モデム又はネットワーク接続）を介したデータ信号により、遠隔コンピュータ（例えば、サーバ）から要求側コンピュータ（例えば、クライアント）に伝送され得るコンピュータプログラム（例えば、BIOS）としてダウンロードされてもよい。
一実施例では、システム1300は、デスクトップコンピュータ、ラップトップコンピュータ、ネットブック、タブレット、ノートブックコンピュータ、パーソナルデジタルアシスタント（PDA：personal digital assistant）、サーバ、ワークステーション、携帯電話、モバイルコンピュータデバイス、スマートフォン、インターネット機器、又は他の種類のコンピュータデバイスを含むが、これらに限定されない。他の実施例では、システム1300は、ここに開示された方法を実施し、システム・オン・チップ（SOC：system on chip）システムでもよい。
一実施例では、プロセッサ1310は、１つ以上の処理コア1312及び1312Nを有する。1312Nは、プロセッサ1310内の第Nのプロセッサコアを表し、Nは正の整数である。一実施例では、システム1300は、1310及び1305を含む複数のプロセッサを含む。プロセッサ1305は、プロセッサ1310のロジックと同様又は同一のロジックを有する。一実施例では、処理コア1312は、命令を取り出すプリフェッチロジック、命令をデコードするデコードロジック、命令を実行する実行ロジック等を含むが、これらに限定されない。一実施例では、プロセッサ1310は、システム1300の命令及び／又はデータをキャッシュするキャッシュメモリ1316を有する。本発明の他の実施例では、キャッシュメモリ1316は、レベル1、レベル2及びレベル3のキャッシュメモリ、又はプロセッサ1310内のキャッシュメモリの他の構成を含む。
一実施例では、プロセッサ1310は、メモリ制御ハブ（MCH：memory control hub）1314を含む。メモリ制御ハブ（MCH）1314は、プロセッサ1310が揮発性メモリ1332及び／又は不揮発性メモリ1334を含むメモリ1330にアクセスして通信することを可能にする機能を実行するように動作可能である。一実施例では、MCH1314は、前述の実施例のメモリコントローラ101と同じである。
一実施例では、プロセッサ1310は、メモリ1330及びチップセット1320と通信するように動作可能である。一実施例では、プロセッサ1310はまた、無線信号を送信及び／又は受信するように構成されたいずれかのデバイスと通信するために、無線アンテナ1378に結合される。一実施例では、無線アンテナインタフェース1378は、IEEE802.11標準及びその関係するファミリ、HomePlub AV（HPAV）、Ultra Wide Band（UWB）、Bluetooth（登録商標）、WiMAX、又は他の形式の無線通信プロトコルに従って動作するが、これらに限定されない。
一実施例では、揮発性メモリ1332は、SDRAM（Synchronous Dynamic Random Access Memory）、DRAM（Dynamic Random Access Memory）、RDRAM（RAMBUS Dynamic Random Access Memory）及び／又は他の種類のランダムアクセスメモリデバイスを含むが、これらに限定されない。不揮発性メモリ1334は、フラッシュメモリ、PCM（phase change memory）、ROM（read-only memory）、EEPROM（electrically erasable programmable read-only memory）、又は他の種類の不揮発性メモリデバイスを含むが、これらに限定されない。
メモリ1330は、プロセッサ1310により実行される命令及び情報を格納する。一実施例では、メモリ1330はまた、プロセッサ1310が命令を実行している間に、一時変数又は他の中間情報を格納してもよい。一実施例では、チップセット1320は、ポイント・ツー・ポイント（PtP又はP-P）インタフェース1317及び1332を介してプロセッサ1310と接続する。一実施例では、チップセット1320は、プロセッサ1310がシステム1300の他のモジュールと接続することを可能にする。本発明の一実施例では、インタフェース1317及び1322は、Intel(R) QuickPath Interconnect（QPI）等のようなPtP通信プロトコルに従って動作する。
一実施例では、チップセット1320は、プロセッサ1310、1305、表示デバイス1340及び他のデバイス1372、1376、1374、1360、1362、1364、1366、1377等と通信するように動作可能である。一実施例では、チップセット1320はまた、無線信号を送信及び／又は受信するように構成されたいずれかのデバイスと通信するために、無線アンテナ1378に結合される。
一実施例では、チップセット1320は、インタフェース1326を介して表示デバイス1340に接続する。一実施例では、ディスプレイ1340は、LCD（liquid crystal display）、プラズマ、CRT（cathode ray tube）ディスプレイ、又は他の形式の視覚表示デバイスを含むが、これらに限定されない。本発明の一実施例では、プロセッサ1310及びチップセット1320は、単一のSOCに併合される。更に、チップセット1320は、様々なモジュール1374、1360、1362、1364及び1366を相互接続する１つ以上のバス1350及び1355に接続する。一実施例では、バス1350及び1355は、バス速度又は通信プロトコルに不一致が存在する場合、バスブリッジ1372を介して共に相互接続されてもよい。一実施例では、チップセット1320は、インタフェース1324を介して不揮発性メモリ1360、大容量記憶装置1362、キーボード／マウス1364、ネットワークインタフェース1366、インタフェース1324、スマートTV1376、家庭用電化製品1377等に結合するが、これらに限定されない。
一実施例では、大容量記憶装置1362は、ソリッドステートドライブ、ハードディスクドライブ、ユニバーサルシリアルバス・フラッシュメモリドライブ、又は他の形式のコンピュータデータ記憶媒体を含むが、これらに限定されない。一実施例では、ネットワークインタフェース1366は、Ethernet（登録商標）インタフェース、USB（universal serial bus）インタフェース、PCI（Peripheral Component Interconnect）Expressインタフェース、無線インタフェース及び／又は他の適切な種類のインタフェースを含むが、これらに限定されないいずれかの種類の周知のネットワークインタフェース標準により実装される。一実施例では、無線インタフェースは、IEEE802.l1標準及びその関係するファミリ、HPAV（HomePlug AV）、UWB（Ultra Wide Band）、Bluetooth（登録商標）、WiMAX、又は他の形式の無線通信プロトコルに従って動作するが、これらに限定されない。
図１３に示すモジュールは、システム1300内の別々のブロックとして示されているが、これらのブロックのいくつかにより実行される機能は、単一の半導体回路内に統合されてもよく、２つ以上の別の集積回路を使用して実装されてもよい。例えば、キャッシュメモリ1316は、プロセッサ1310内の別々のブロックとして示されているが、キャッシュメモリ1316は、それぞれプロセッサコア1312に統合されてもよい。一実施例では、システム1300は、本発明の他の実施例の１つより多くのプロセッサ／処理コアを含んでもよい。
明細書における“実施例”、“一実施例”、“或る実施例”又は“他の実施例”への言及は、実施例に関して記載した特定の機能、構成又は特徴が必ずしも全ての実施例ではなく、少なくともいくつかの実施例に含まれることを意味する。“実施例”、“一実施例”、又は“或る実施例”が様々な場所に現れることは、必ずしも同じ実施例を示しているとは限らない。構成要素、機能、構成又は特徴が含まれてもよいと明細書が言及する場合、その特定の構成要素、機能、構成又は特徴は含まれる必要はない。明細書又は請求項が１つの要素を示す場合、これは唯一の要素が存在することを意味するのではない。明細書又は請求項が更なる要素を示す場合、これは１つより多くの更なる要素が存在することを除外しない。
本発明について、その特定の実施例に関して説明したが、前述の説明を鑑みて、このような実施例の多くの代案、変更及び変形が当業者に明らかになる。A2D変換器の１つのこのような代案が図１４に示されている。
図１４は、本発明の他の実施例によるA2D変換器900のトランジスタレベルの構成要素1400を示している。前の図面を参照して説明した構成要素の説明を繰り返さない目的で、図１０と図１４との間の主な差についてのみ説明する。この代案の実施例では、A2D変換器900は、1101において入力される電流レベルを測定する２つの電流経路を提供する。一実施例では、1101を通じて測定される電流が負の電流である場合、スイッチ1401が閉じられ、スイッチ1402が開けられる（すなわち、電流がトランジスタM3及びM4を通過しない）。一実施例では、1101を通じて測定される電流が正の電流である場合、スイッチ1401が開けられ、スイッチ1402が閉じられる（すなわち、電流がトランジスタM3及びM4を通過する）。
一実施例では、A2D変換器900がノード905における電圧を測定するように動作可能である場合、スイッチ1405が閉じられ、固定バイアス電圧がアナログマルチプレクサ1407を介してトランジスタM2に供給される。一実施例では、固定バイアスはまた、トランジスタM5に提供される。このような実施例では、信号1110及び1109は、カウンタ910の周波数と同じ周波数で切り替わる。一実施例では、A2D変換器900が時間差（例えば、ストローブ信号1110のパルス幅）を測定するように動作可能である場合、スイッチ1405が開かれ、固定バイアス電圧がアナログマルチプレクサ1407を介しトランジスタM2に供給される。前述の実施例では、信号1406は、比較器906がトリップした後にノード905を放電するために使用される。一実施例では、信号1401、1402、1403、1404及び1405は、有限状態機械（図示せず）により生成される。
本発明の実施例は、特許請求の範囲の広い範囲内に入る全てのこのような代案、変更及び変形を含むことを意図する。

Claims (23)

  1. 入出力（I/O）パッドにおいて信号を送信するドライバであり、前記I/Oパッドにおける前記信号は、電圧振幅とデューティサイクルとを有するドライバと、
    前記ドライバに結合され、前記ドライバにより送信された前記I/Oパッドからの前記信号を受信し、それぞれ前記I/Oパッドにおける前記信号の電圧振幅及びデューティサイクルを調整する電圧振幅及びデューティサイクル制御信号を生成する調整ユニットと
    を有する装置。
  2. 前記ドライバ及び前記調整ユニットに結合され、前記ドライバにより送信される信号のデューティサイクルを調整する前記デューティサイクル制御信号を受信するデューティサイクル修正器を更に有する、請求項１に記載の装置。
  3. 前記ドライバにより前記I/Oパッドに送信された前記信号は、差動信号である、請求項１に記載の装置。
  4. 前記調整ユニットは、
    前記ドライバにより送信された前記I/Oパッドからの前記差動信号の共通モード電圧信号と、基準電圧信号と、前記I/Oパッドからの前記差動信号とを含む複数の信号を受信するマルチプレクサと、
    前記マルチプレクサの出力を受信し、前記共通モード電圧信号及び前記基準電圧信号から第１のフィルタリングされた信号を生成し、前記I/Oパッドからの前記差動信号から第２のフィルタリングされた信号を生成する低域通過フィルタと、
    前記第１及び第２のフィルタリングされた信号を受信し、前記第１のフィルタリングされた信号から第１の出力信号を生成し、前記第２のフィルタリングされた信号から第２の出力信号を生成する比較器と、
    前記比較器の第１及び第２の出力信号を受信し、それぞれ前記I/Oパッドにおける前記信号の電圧振幅及びデューティサイクルを調整する前記電圧振幅及びデューティサイクル制御信号を生成する有限状態機械と
    を有する、請求項３に記載の装置。
  5. 前記マルチプレクサは、前記電圧振幅制御信号を生成するために、前記共通モード電圧信号と前記基準電圧信号とを選択するように動作可能である、請求項４に記載の装置。
  6. 前記マルチプレクサは、前記デューティサイクル制御信号を生成するために、前記I/Oパッドからの前記差動信号を選択するように動作可能である、請求項４に記載の装置。
  7. 前記低域通過フィルタは、差動低域通過フィルタであり、
    前記フィルタリングされた信号は、前記比較器に入力される差動フィルタリング済信号である、請求項４に記載の装置。
  8. 前記比較器は、オフセットを取り消すように動作可能である、請求項４に記載の装置。
  9. 前記有限状態機械は、前記I/Oパッドにおける前記信号の周波数未満の周波数で動作する、請求項４に記載の装置。
  10. 前記ドライバは、前記ドライバのトランジスタのバイアスレベルを調整し、前記ドライバにより送信される前記信号の電圧振幅を調整するために、前記電圧振幅制御信号を受信する、請求項１に記載の装置。
  11. 前記調整ユニットが前記電圧振幅制御信号を生成するように構成された場合、前記低域通過フィルタを迂回する迂回論理ユニットを更に有する、請求項４に記載の装置。
  12. 前記調整ユニットは、前記I/Oパッドにおける前記信号のデューティサイクルを調整する前記デューティサイクル制御信号を生成する前に、前記I/Oパッドにおける前記信号の電圧振幅を調整する前記電圧振幅制御信号を生成するように動作可能である、請求項１に記載の装置。
  13. 全ての入出力（I/O）レーンの複数のI/Oパッドにおける信号のプロセス、電圧及び温度の変動についてプロセッサの全てのI/Oレーンの補償動作を開始するステップであり、前記補償動作は、補償コードを生成するステップと、
    前記補償コードをフリーズするステップと、
    を有し、
    I/OレーンのI/Oパッドにおいて信号を送信するステップであり、前記I/Oパッドにおける前記信号は、電圧振幅とデューティサイクルとを有するステップと、
    前記I/Oパッドから前記信号を受信するステップと、
    前記I/Oパッドにおける前記信号の電圧振幅及びデューティサイクルを調整する電圧振幅及びデューティサイクル制御信号を生成するステップと
    により、複数のI/Oパッドを有する前記プロセッサの各I/Oレーンの電圧振幅及びデューティサイクル調整動作を開始するステップを有する方法。
  14. 前記電圧振幅及びデューティサイクル調整動作の完了に応じて、
    前記補償コードをフリーズ解除するステップと、
    前記補償コードのフリーズ解除に応じて、全てのI/Oレーンについて前記補償動作を続けるステップと
    を更に有する、請求項１３に記載の方法。
  15. メモリと、前記メモリに結合されたプロセッサとを有するシステムであって、
    前記プロセッサは、
    入出力（I/O）パッドにおいて信号を送信するドライバであり、前記I/Oパッドにおける前記信号は、電圧振幅とデューティサイクルとを有するドライバと、
    前記ドライバに結合され、前記ドライバにより送信された前記I/Oパッドからの前記信号を受信し、それぞれ前記I/Oパッドにおける前記信号の電圧振幅及びデューティサイクルを調整する電圧振幅及びデューティサイクル制御信号を生成する調整ユニットと
    を有するシステム。
  16. 前記プロセッサは、前記ドライバ及び前記調整ユニットに結合され、前記ドライバにより送信される信号のデューティサイクルを調整する前記デューティサイクル制御信号を受信するデューティサイクル修正器を更に有する、請求項１５に記載のシステム。
  17. 前記ドライバにより前記I/Oパッドに送信された前記信号は、差動信号であり、
    前記調整ユニットは、
    前記ドライバにより送信された前記I/Oパッドからの前記差動信号の共通モード電圧信号と、基準電圧信号と、前記I/Oパッドからの前記差動信号とを含む複数の信号を受信するマルチプレクサと、
    前記マルチプレクサの出力を受信し、前記共通モード電圧信号及び前記基準電圧信号から第１のフィルタリングされた信号を生成し、前記I/Oパッドからの前記差動信号から第２のフィルタリングされた信号を生成する低域通過フィルタと、
    前記第１及び第２のフィルタリングされた信号を受信し、前記第１のフィルタリングされた信号から第１の出力信号を生成し、前記第２のフィルタリングされた信号から第２の出力信号を生成する比較器と、
    前記比較器の第１及び第２の出力信号を受信し、それぞれ前記I/Oパッドにおける前記信号の電圧振幅及びデューティサイクルを調整する前記電圧振幅及びデューティサイクル制御信号を生成する有限状態機械と
    を有する、請求項１５に記載のシステム。
  18. 前記マルチプレクサは、前記電圧振幅制御信号を生成するために、前記共通モード電圧信号と前記基準電圧信号とを選択するように動作可能であり、
    前記マルチプレクサは、前記デューティサイクル制御信号を生成するために、前記I/Oパッドからの前記差動信号を選択するように動作可能である、請求項１７に記載のシステム。
  19. 前記有限状態機械は、前記I/Oパッドにおける前記信号の周波数未満の周波数で動作する、請求項１７に記載のシステム。
  20. 前記ドライバは、前記ドライバのトランジスタのバイアスレベルを調整し、前記ドライバにより送信される前記信号の電圧振幅を調整するために、前記電圧振幅制御信号を受信する、請求項１７に記載のシステム。
  21. 前記調整ユニットが前記電圧振幅制御信号を生成するように構成された場合、前記低域通過フィルタを迂回する迂回論理ユニットを更に有する、請求項１７に記載のシステム。
  22. 前記調整ユニットは、前記I/Oパッドにおける前記信号のデューティサイクルを調整する前記デューティサイクル制御信号を生成する前に、前記I/Oパッドにおける前記信号の電圧振幅を調整する前記電圧振幅制御信号を生成するように動作可能である、請求項１５に記載のシステム。
  23. 請求項１３又は１４に記載の方法を実行する手段を有する装置。
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