JP6069700B2 - スイッチング電源回路、電子装置、および半導体集積回路装置 - Google Patents

Description

本発明は、スイッチング電源回路、電子装置、および半導体集積回路装置に関し、例えば二次電池への充電用電源を生成する電源回路などに適用可能な技術である。

ノート型パーソナルコンピュータ、携帯電話やデジタルカメラなどの電子機器には、リチウムイオン電池などの二次電池、および該二次電池に最適な充放電が行われるように制御する半導体集積回路装置を有するバッテリパックが広く用いられている。

また、電子機器には、バッテリパックに充電用電源を供給する電源回路が設けられている。電源回路としては、例えばスイッチングレギュレータなどのスイッチング電源回路が広く用いられている。スイッチング電源回路は、トランジスタのスイッチング動作により外部入力される電源電圧、すなわちスイッチング用電源電圧をパルス信号に変換して出力し、充電用電源電圧としてバッテリパックに供給する。

上記したスイッチング電源回路は、外部から入力される電源電圧をスイッチングトランジスタでスイッチングし所定電圧のバッテリパック充電用電源電圧を出力するスイッチング回路部と、スイッチングトランジスタを駆動するドライバを含む半導体集積回路部で構成される。スイッチング回路部は３．０Ｖ〜３０Ｖ程度の範囲の電源電圧の入力を想定して設計されている。他方このドライバが形成された半導体集積回路部は例えば３．０Ｖの低い電圧の電源電圧で動作するように設計されている。従って駆動ドライバから出力される駆動信号は３．０Ｖと０Ｖの間で振動するパルス信号となる。

このような動作環境において、外部入力されるスイッチング用電源電圧として半導体集積回路部の動作電圧より高い電圧の電源電圧が接続されたとき、外部電源の高い電圧（例えば５Ｖ）とドライバ駆動信号のハイレベル電圧（３．０Ｖ）との間に大きな電圧差が生じることになる。

この場合、スイッチングトランジスタのスイッチング出力電圧を、３．０Ｖと０Ｖの間で振動するゲート駆動信号で外部電源の高い電圧（例えば５Ｖ）と０Ｖの間でスイッチングさせる必要があるが、外部電源電圧が半導体集積回路部の動作電圧と同じレベルにある場合にくらべ、スイッチング時間が大きくなる。

このスイッチング時間の遅延によって、スイッチング損失が大きくなってしまうという問題がある。電源電圧がさらに高くなるとスイッチングトランジスタをオフさせることができなくなる問題も生じる。

スイッチング損失が大きくなると、バッテリパックに供給する充電用電源の生成効率が低下してしまい、充電時間が長くなるだけでなく、スイッチング電源回路の消費電流も大きくなってしまうという問題がある。

また、スイッチング時間が長くなり遅延が生じることによってスイッチング周波数を速くして電力効率向上させることも困難となる。

本発明の目的は、スイッチング用外部電源電圧の電圧レベルに対応したゲート制御用電圧をドライバから出力するすることにより、スイッチング時間の遅延を回避するとともに、スイッチング損失を大幅に低減することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

代表的なスイッチング電源回路は、第１の電源電圧をスイッチングしてスイッチング電圧を生成する第１および第２のスイッチング素子で構成されたスイッチング部を含むスイッチング回路部と、第１のスイッチング素子を駆動させる第１の駆動信号と第２のスイッチング素子を駆動させる第２の駆動信号を生成しスイッチング部に出力する、第２の電源電圧で駆動される制御部と、を有する。第１の電源電圧は第２の電源電圧と略同じかそれよりも大きい電圧として供給される。第１および第２のスイッチング素子は第１の電源電圧と基準電位との間に直列接続され第１の電源電圧をスイッチングしてスイッチング電圧を生成する。

制御部は、第２の電源電圧より大きい電圧値がしきい値電圧として設定され、しきい値電圧を基準として第１の電源電圧の電圧レベルを検出する電圧検出部と、第１の電源電圧がしきい値電圧以下の場合、第２の電源電圧に基づき生成される第１の信号を第１の駆動信号として出力し、第１の電源電圧がしきい値電圧よりも大きい場合、第１の電源電圧に基づき生成される第２の信号を第１の駆動信号として出力する。

この構成により第１の電源電圧の大きさに応じた電圧レベルの駆動信号で第１のスイッチング素子を駆動する。

スイッチング電源回路において、第１のスイッチング素子はＰチャネル絶縁ゲートＦＥＴで構成され、第２のスイッチング素子はＮチャネル絶縁ゲートＦＥＴで構成されており、第１の信号はハイレベルが第１の電源電圧に対応して設定され、ローレベルがハイレベルの電圧より数ボルト低いが前記スイッチング電源回路の基準電位よりも高い電圧レベルに設定される。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）安定した充電用電源電圧を生成することができる。

（２）充電用電源電圧の生成効率を向上させることができる。

本発明の実施の形態によるスイッチング電源回路の構成例を示すブロック図である。 図１のスイッチング電源回路に設けられたパルス発生部、およびスイッチング回路の構成の一例を示す説明図である。 図２の電源電圧検出部における構成の一例を示す説明図である。 図２のハイレベルドライバにおける構成の一例を示す説明図である。 図４のハイレベルドライバにおける信号タイミングの一例を示すタイミングチャートである。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

〈発明の概要〉
本発明によるスイッチング電源回路１は、第１および第２のスイッチング素子（トランジスタ１７、１８）を含むスイッチング回路３と、第１および第２のスイッチング素子を駆動する信号を供給するパルス発生部２と電源電圧検出部４を含む制御部を有する。

第１および第２のスイッチング素子は、外部電源から第１の電圧が供給される電源電圧供給端子（ＶＤＤ２）とスイッチング電源回路装置の基準電位配線路または中性点配線路（ＶＳＳ）との間に直列接続され、パルス発生部２から供給される第１および第２の駆動信号Ｓｄｖ１，Ｓｄｖ２に基づいて、第１の電圧ＶＤＤ２をスイッチングしてスイッチング電圧ＶＰを生成する。

パルス出力部７は、第１のパルス信号（パルス信号Ｐ１）を増幅して第１のスイッチング素子を駆動させる第１の駆動信号Ｓｄｖ１を出力する。また、第２のパルス信号Ｐ２を増幅して前記第２のスイッチング素子を駆動させる第２の駆動信号Ｓｄｖ２を出力する。

そして、パルス出力部７は、第１の電圧がしきい値電圧（基準電圧ＶＲＥＦ１）以下の場合、第１の信号を第１の駆動信号として出力する。また、第１の電圧がしきい値電圧よりも大きい場合、第２の信号を第１の駆動信号として出力する。ドライバ部が出力する第２の信号のローレベルは、第１の信号のローレベルよりも高い電圧レベルである。

以下、実施の形態をさらに詳細に説明する。

〈スイッチング電源回路の構成例〉
図１は、本実施の形態によるスイッチング電源回路における構成の一例を示すブロック図である。

本実施の形態において、スイッチング電源回路１は、電源電圧ＶＢＡＴを生成する。スイッチング電源回路１が生成した電源電圧ＶＢＡＴは、出力端子ＶＯＵＴおよびグランド端子ＧＮＤ（スイッチング電源回路１内部の基準電位配線路ＶＳＳに接続される。）を介してバッテリパックＢＰに供給される。バッテリパックＢＰは、たとえば、ノート型パーソナルコンピュータや携帯電話などの電子機器の電源として用いられる。

バッテリパックＢＰは、図示しないバッテリおよびバッテリ監視モジュールなどから構成されている。バッテリは、たとえば、４個のリチウムイオン二次電池セル（１つのセルの最高電圧は、たとえば、４．２Ｖ程度）が直列接続された電池組から構成されている。

バッテリ監視モジュールは、バッテリにおける過充電、過放電、および過電流などの各種監視やバッテリ保護などを行う電池電圧制御用ＩＣ（Integral Circuit）、およびスイッチなどを有する。スイッチは、スイッチング電源回路１から電源電圧ＶＢＡＴが出力される出力端子ＶＯＵＴとバッテリの正（＋）側電極と間に接続されている。電池電圧制御用ＩＣは、スイッチに制御信号を出力して動作制御を行い、バッテリを所定の電圧範囲内に制御する。

スイッチング電源回路１は、図１に示すように、パルス発生部２、スイッチング回路３、電源電圧検出部４、および図示しない過電流検出部を有する。パルス発生部２、電源電圧検出部４、および過電流検出部は、半導体基板上に集積形成した半導体集積回路装置として構成することができる。また、スイッチング回路３は高耐圧・大電流用途に適合した絶縁ゲート型パワーＦＥＴとして前記半導体集積回路装置を構成する半導体チップとは別の半導体チップとして用意され、半導体集積回路装置及び絶縁ゲート型パワーＦＥＴであるトランジスタ３２、３３は、コンデンサ、抵抗などのディスクリート部品とともにプリント配線基板上に実装され電子機器に組み込まれる構成となっている。

なお、ここでは、スイッチング回路３をプリント配線基板上にディスクリート部品などによって実装する構成としたが、スイッチング回路３を構成するパワーＦＥＴや抵抗、コンデンサも半導体基板上に形成した半導体集積回路装置として構成してもよい。

半導体集積回路装置には、後述する図２に示すように、動作電源電圧として電源電圧ＶＤＤ１が供給されている。第２の電圧である電源電圧ＶＤＤ１は、例えば３．０Ｖ程度である。また、スイッチング回路３には、スイッチング用電源電圧として外部から入力される電源電圧ＶＤＤ２が供給されている。第１の電圧である電源電圧ＶＤＤ２は、例えば３．０Ｖ程度〜３０Ｖ程度であり、この電源電圧ＶＤＤ２をスイッチング回路３によってスイッチングすることにより、電源電圧ＶＢＡＴを生成する。電源電圧ＶＤＤ１は電子機器に装着されたバッテリパックＢＰから供給される。なお、装着されたバッテリパックＢＰは出力端子ＶＯＵＴから供給される電源電圧ＶＢＡＴで充電することができる。電源電圧ＶＢＡＴとしては、例えば４．２Ｖ、５．０Ｖ、８．４Ｖ等必要に応じ設定することができる。

パルス発生部２は、スイッチング回路３に出力する駆動信号Ｓｄｖ１，Ｓｄｖ２をそれぞれ生成する。スイッチング回路３は、パルス発生部２が発生した駆動信号Ｓｄｖ１，Ｓｄｖ２に基づいて、スイッチング動作を行い、入力電圧である電源電圧ＶＤＤ２から、充電用電源である電源電圧ＶＢＡＴを生成してバッテリパックＢＰに供給する。

電源電圧検出部４には、電源電圧ＶＤＤ２が入力されており、該電源電圧ＶＤＤ２の電圧レベルを検出し、その結果を検出信号ＫＳ１，ＫＳ２としてパルス発生部２に出力する。過電流検出部は、例えば出力端子ＶＯＵＴに流れる電流路に接続された数十ｍΩ程度の図示しない電流検出用抵抗の電圧降下から電流値を検出し、該電流値が予め設定された電流値以上となったことを検出すると過電流検出信号を出力する。

〈パルス発生部、およびスイッチング回路の構成例〉
図２は、図１のスイッチング電源回路に設けられたパルス発生部、およびスイッチング回路の構成の一例を示す説明図である。

パルス発生部２は、パルス発生回路５、出力段制御論理部６、およびパルス出力部７から構成されている。パルス発生回路５は、オペアンプ８、コンパレータ９、コンデンサ１０、抵抗１１、オシレータ１２、およびコンデンサ１３を有する。

また、パルス出力部７は、ハイレベルドライバ１４、ローレベルドライバ１５、およびドライバ１６を有する。ハイレベルドライバ１４、およびローレベルドライバ１５によって第１のドライバが構成される。また、ドライバ１６は、第２のドライバとなる。

スイッチング回路３は、スイッチング部を構成するトランジスタ１７，１８、コイル１９、コンデンサ２０，２１、および抵抗２２〜２４を有する。

オペアンプ８の正（＋）側入力部には、基準電圧ＶＲＥＦが入力されており、該オペアンプ８の負（−）側入力部には、フィードバック電圧ＶＦＢが入力されるように接続されている。

オペアンプ８は、基準電圧ＶＲＥＦとフィードバック電圧ＶＦＢとを比較し、その比較差をアナログ電圧としてコンパレータ９に出力する。オペアンプ８の出力部には、コンパレータ９の一方の入力部、およびコンデンサ１０の一方の接続部がそれぞれ接続されている。コンデンサ１０の他方の接続部には、抵抗１１の一方の接続部が接続されており、該抵抗１１の他方の接続部には、フィードバック電圧ＶＦＢが供給されている。

コンパレータ９の他方の入力部には、オシレータ１２から出力される信号が入力されるように接続されており、該コンパレータ９の出力部には、出力段制御論理部６の入力部が接続されている。

オシレータ１２は、信号発生器であり、例えば三角波の信号を生成して出力する。コンパレータ９は、オペアンプ８から出力されるアナログ電圧とオシレータ１２から出力される三角波の信号とを比較し、その比較結果を出力する。オシレータ１２には、三角波の信号波形を調整するコンデンサ１３が接続されている。

出力段制御論理部６の一方の出力部には、ハイレベルドライバ１４、およびローレベルドライバ１５の入力部がそれぞれ接続されており、該出力段制御論理部６の他方の出力部には、ドライバ１６の入力部が接続されている。なお、図２の例において、ハイレベルドライバ１４、およびローレベルドライバ１５のバックゲート（半導体基板領域側領域）は図示されていないがそれぞれソースとして動作する電極側に接続されている。即ちハイレベルドライバ１４のバックゲートは電源電圧ＶＤＤ２に、ローレベルドライバ１５のバックゲートは基準電位ＶＳＳにそれぞれ接続されている。

出力段制御論理部６は、コンパレータ９の出力信号に基づいて、パルス信号Ｐ１，Ｐ２をそれぞれ生成する。

また、出力段制御論理部６の制御端子には、過電流検出部から出力される過電流検出信号が入力されるように接続されている。出力段制御論理部６は、過電流検出信号が入力されるとパルス信号Ｐ１，Ｐ２の出力を停止する。これにより、過電流が流れることによるコイル１９などの損傷を防止する。

出力段制御論理部６から出力されるパルス信号Ｐ１は、ハイレベルドライバ１４、およびローレベルドライバ１５の入力部にそれぞれ入力されるように接続されている。また、出力段制御論理部６から出力されるパルス信号Ｐ２は、ドライバ１６の入力部に入力されるように接続されている。

ハイレベルドライバ１４およびローレベルドライバ１５は、出力段制御論理部６から出力されるパルス信号Ｐ１を反転させて増幅し、駆動信号Ｓｄｖ１として出力する。ドライバ１６は、出力段制御論理部６から出力されるパルス信号Ｐ２を反転させて増幅し、駆動信号Ｓｄｖ２として出力する。

ハイレベルドライバ１４の制御端子には、電源電圧検出部４から出力される検出信号ＫＳ１が入力されるように接続されており、ローレベルドライバ１５の制御端子には、電源電圧検出部４から出力される検出信号ＫＳ２が入力されるように接続されている。

ハイレベルドライバ１４は、制御端子に入力される検出信号ＫＳ１に基づいて動作を行い、ローレベルドライバ１５は、制御端子に入力される検出信号ＫＳ２に基づいて動作を行う。電源電圧検出部４は、電源電圧ＶＤＤ２がある一定の電圧レベル以上、例えば５．０Ｖ程度以上の場合には、ハイレベルドライバ１４がアクティブとなるように検出信号ＫＳ１を出力し、電源電圧ＶＤＤ２がある一定の電圧レベルよりも低い場合には、ローレベルドライバ１５がアクティブとなるように検出信号ＫＳ２を出力する。

ハイレベルドライバ１４およびローレベルドライバ１５の出力部には、トランジスタ１７のゲートがそれぞれ接続されており、ドライバ１６の出力部には、トランジスタ１８のゲートが接続されている。

また、ハイレベルドライバ１４は、動作電源電圧として電源電圧ＶＤＤ２が供給されており、ローレベルドライバ１５およびドライバ１６には、動作電源電圧として電源電圧ＶＤＤ１がそれぞれ供給されている。

トランジスタ１７，１８は高耐圧に対応した特性を備えた絶縁ゲート型ＦＥＴで構成されており、トランジスタ１７は、ＰチャネルＭＯＳ（Metal Oxide Semiconductor）からなり、トランジスタ１８は、ＮチャネルＭＯＳからなる。トランジスタ１７は、ハイレベルドライバ１４、またはローレベルドライバ１５から出力される駆動信号Ｓｄｖ１に基づいてオン／オフ動作を行う。トランジスタ１８は、ドライバ１６から出力される駆動信号Ｓｄｖ２に基づいてオン／オフ動作を行う。

トランジスタ１７のソース／ドレインの一端には、電源電圧ＶＤＤ２が供給されるように接続されており、該トランジスタ１７のソース／ドレインの他端には、トランジスタ１８のソース／ドレインの一端が接続されている。トランジスタ１８のソース／ドレインの他端には、基準電位ＶＳＳが接続されている。

また、トランジスタ１７のソース／ドレインの他端とトランジスタ１８のソース／ドレインの一端との接続部には、インダクタであるコイル１９の一方の接続部が接続されている。

コイル１９の他方の接続部には、コンデンサ２０の一方の接続部、コンデンサ２１の一方の接続部、および抵抗２３の一方の接続部がそれぞれ接続されている。このコイル１９の他方の接続部は、スイッチング電源回路１の出力部となり、出力端子ＶＯＵＴを介して電源電圧ＶＢＡＴが出力される。

コンデンサ２０の他方の接続部には、基準電位ＶＳＳが接続されており、コンデンサ２１の他方の接続部には、抵抗２２の一方の接続部が接続されている。抵抗２３の他方の接続部には、抵抗２４の一方の接続部が接続されており、抵抗２４の他方の接続部には、基準電位ＶＳＳが接続されている。抵抗２３と抵抗２４との接続部には、抵抗２２の他方の接続部が接続されている。

抵抗２３，２４によって分圧された電圧は、前述したフィードバック電圧ＶＦＢとなる。このフィードバック電圧ＶＦＢは、先に述べたようにオペアンプ８の負（−）側入力部に入力される。

〈パルス発生部、およびスイッチング回路の動作例〉
ここで、パルス発生部２、およびスイッチング回路３における動作について説明する。

オペアンプ８は、基準電圧ＶＲＥＦと電源電圧ＶＢＡＴを抵抗２３，２４によって分圧したフィードバック電圧ＶＦＢとを比較し、その比較差をアナログ電圧としてコンパレータ９に出力する。

コンパレータ９は、オペアンプ８から出力されたアナログ電圧とオシレータ１２から出力される三角波とを比較し、ＰＷＭ（Pulse Width Modulation）信号を生成する。コンパレータ９から出力されたＰＷＭ信号は、出力段制御論理部６に入力される。

出力段制御論理部６では、入力されたＰＷＭ信号に基づいて、パルス信号Ｐ１，Ｐ２をそれぞれ生成する。出力段制御論理部６から出力されるパルス信号Ｐ１，Ｐ２は、同じ電圧レベルの信号が略同期して出力されるが、トランジスタ１７，１８が同時オンとならないように、タイミングがずらされて出力される。

出力段制御論理部６から出力されたパルス信号Ｐ１は、ハイレベルドライバ１４、およびローレベルドライバ１５によってそれぞれ入力される。ハイレベルドライバ１４、またはローレベルドライバ１５のいずれか一方は、電源電圧検出部４から出力された検出信号ＫＳ１，ＫＳ２によってアクティブとなっている。

パルス信号Ｐ１は、アクティブとなっているハイレベルドライバ１４、またはローレベルドライバ１５のいずれかによって増幅され、駆動信号Ｓｄｖ１として出力されてトランジスタ１７のゲートに入力される。この駆動信号Ｓｄｖ１に基づいて、トランジスタ１７が駆動される。

また、出力段制御論理部６から出力されたパルス信号Ｐ２は、ドライバ１６によって増幅され、駆動信号Ｓｄｖ２として出力されてトランジスタ１８のゲートに入力される。トランジスタ１８は、駆動信号Ｓｄｖ２に基づいて駆動される。

ここで、ローレベルドライバ１５、およびドライバ１６は、前述したように動作電源電圧として電源電圧ＶＤＤ１が供給されている。よって、ローレベルドライバ１５から出力される駆動信号Ｓｄｖ１、およびドライバ１６から出力される駆動信号Ｓｄｖ２の電圧振幅は、電源電圧ＶＤＤ１と基準電位ＶＳＳとの電位差となる。

トランジスタ１７，１８は、ゲートに入力された駆動信号Ｓｄｖ１，Ｓｄｖ２に基づいて、オン／オフ動作が制御され、スイッチング動作を行う。これによって、トランジスタ１７，１８の接続部から矩形状のスイッチング電圧ＶＰが出力される。

駆動信号Ｓｄｖ１，Ｓｄｖ２がローレベルとなってトランジスタ１７がオンし、トランジスタ１８がオフすると、コイル１９、コンデンサ２０、および負荷には、電流が流れる。このとき、コイル１９とコンデンサ２０には電気エネルギが蓄えられる。

続いて、駆動信号Ｓｄｖ１，Ｓｄｖ２がハイレベルとなってトランジスタ１７がオフし、トランジスタ１８がオンすると、コイル１９、およびコンデンサ２０に蓄えられた電気エネルギによって負荷に電流が流れる。

これにより、トランジスタ１７とトランジスタ１８との接続部から出力されるスイッチング電圧ＶＰは、コイル１９、およびコンデンサ２０によって平滑され、電源電圧ＶＢＡＴとして出力される。

スイッチング電源回路１において、電源電圧ＶＢＡＴの電圧を調整するのは、ＰＷＭ信号のデュティ比、すなわちトランジスタ１７のオン時間である。例えば、負荷が重く電流を多く必要とする場合には、ＰＷＭ信号のディティ比を大きくしてトランジスタ１７のオン時間を増加させることによって、供給能力を上げる。

逆に、負荷が軽い場合は、ＰＷＭ信号のディティ比を小さくしてトランジスタ１７のオン時間を減少させることによってスイッチング電圧ＶＰの出力期間を少なくすることによって供給能力を下げる。

〈電源電圧検出部の構成例〉
図３は、図２の電源電圧検出部における構成の一例を示す説明図である。

電源電圧検出部４は、図３に示すように、コンパレータ２５、およびインバータ２６からなる。コンパレータ２５の正（＋）側入力部には、電源電圧ＶＤＤ２が入力されるように接続されており、該コンパレータ２５の負（−）側入力部には、基準電圧ＶＲＥＦ１が入力されるように接続されている。

このコンパレータ２５の出力部には、ハイレベルドライバ１４の制御端子、およびインバータ２６の入力部にそれぞれ接続されている。コンパレータ２５の出力部から出力される信号は、検出信号ＫＳ１としてハイレベルドライバ１４の制御端子に入力される。インバータ２６の出力部は、ローレベルドライバ１５の制御端子に接続されており、該インバータ２６の出力部から出力される信号が検出信号ＫＳ２となる。

コンパレータ２５は、基準電圧ＶＲＥＦ１と電源電圧ＶＤＤ２とを比較し、電源電圧ＶＤＤ２が基準電圧ＶＲＥＦ１を基準として定まる電圧レベル以上となったことを検出すると、アクティブの検出信号ＫＳ１を出力する。ここでは、例えば電源電圧ＶＤＤ２が５．０Ｖ程度以上となった際に、アクティブの検出信号ＫＳ１が出力されるように基準電圧ＶＲＥＦ１の電位を設定する。

検出信号ＫＳ１がアクティブとなると、検出信号ＫＳ２は、インバータ２６によって反転された信号となるので、インアクティブとなる。これによって、ハイレベルドライバ１４がアクティブとなり、ローレベルドライバ１５がインアクティブとなる。

〈ハイレベルドライバの構成例〉
図４は、図２のハイレベルドライバにおける構成の一例を示す説明図である。

ハイレベルドライバ１４は、図４に示すように、抵抗２７〜２９、ダイオード３０、コンデンサ３１、トランジスタ３２，３３、定電流回路３４、論理積回路３５、およびスイッチ３６を有する。第１のトランジスタであるトランジスタ３２は、ＮチャネルＭＯＳからなり、第２のトランジスタであるトランジスタ３３は、ＰチャネルＭＯＳからなる。

また、抵抗２９、トランジスタ３２，３３によって駆動信号出力部が構成される。さらに、抵抗２７，２８、ダイオード３０、コンデンサ３１、定電流回路３４、論理積回路３５、およびスイッチ３６によって駆動制御部が構成される。

抵抗２７，２８，２９の一方の接続部、およびトランジスタ３２のソース／ドレインの一端には、電源電圧ＶＤＤ２が接続されている。抵抗２７の他方の接続部には、定電流回路３４の入力部が接続されており、該定電流回路３４の出力部には、スイッチ３６の一方の接続部が接続されている。定電流回路３４は、略一定の電流を供給する回路である。

スイッチ３６の他方の接続部には、基準電位ＶＳＳが接続されており、該スイッチ３６の制御端子には、論理積回路３５の出力部が接続されている。スイッチ３６は、論理積回路３５から出力された制御信号に基づいて、オン／オフ動作を行う。

論理積回路３５の一方の入力部には電源電圧検出部からハイレベルドライバ１４の入力部に入力される検出信号ＫＳ１が入力されるように接続されており、該論理積回路３５の他方の入力部には出力段制御論理部６からハイレベルドライバ１４における制御端子に出力されるパルス信号Ｐ１が入力されるように接続されている。即ち、論理積回路３５の他方の入力部とハイレベルドライバ１４における制御端子には同じパルス信号Ｐ１が入力され、該論理積回路３５の一方の入力部とハイレベルドライバ１４における検出信号入力部には同じ検出信号ＫＳ１が入力される接続構成となる。

抵抗２８の他方の接続部には、トランジスタ３２のゲート、ダイオード３０のアノード、およびコンデンサ３１の一方の接続部がそれぞれ接続されている。ダイオード３０のカソード、コンデンサ３１の他方の接続部、およびトランジスタ３３のゲートには、抵抗２７の他方の接続部と定電流回路３４の入力部との接続部がそれぞれ接続されている。ダイオード３０は、トランジスタ３２のゲート容量に蓄えられる電荷を放電する。設計段階において、コンデンサ３１の静電容量値を調整することによってトランジスタ３２のオン／オフ動作速度の設定値を調整することができる。

トランジスタ３２のソース／ドレインの他端には、トランジスタ３３のソース／ドレインの一端、および抵抗２９の他方の接続部がそれぞれ接続されている。この接続部はハイレベルドライバ１４の出力部となりトランジスタ１７のゲートに接続される。また、トランジスタ３３のソース／ドレインの他端には基準電位ＶＳＳが接続されている。

ハイレベルドライバ１４は、外部入力された電源電圧ＶＤＤ２の電圧レベルが電源電圧ＶＤＤ１よりも高い場合に、トランジスタ１７を駆動させる駆動信号Ｓｄｖ１を出力するドライバである。

電源電圧ＶＤＤ２の電圧レベルが高くなった際に、電源電圧ＶＤＤ１に対する電源電圧ＶＤＤ２の電圧レベルの変動幅が大きいままでトランジスタ１７を駆動させると、ハイレベルが電源電圧ＶＤＤ１に対応する電圧となるゲート電圧で（即ち、電圧レベルが高くなった電源電圧ＶＤＤ２より低い電圧レベルで）、スイッチング電圧ＶＰを電源電圧ＶＤＤ１より高い電圧である電源電圧ＶＤＤ２にある電圧レベルから０Ｖまで引き下げるのに要するスイッチング時間Ｔｒが、電源電圧ＶＤＤ２の電圧レベルが電源電圧ＶＤＤ１と同じ電圧レベルである場合にくらべ、大きくなってしまい、スイッチング時間Ｔｒ／スイッチング時間Ｔｆが大きくなってしまう。ここで、スイッチング時間Ｔｒはトランジスタ１７がオンからオフするまでに要する時間であり、スイッチング時間Ｔｆはトランジスタ１７がオフからオンするまでに要する時間である。

スイッチング時間Ｔｒ／スイッチング時間Ｔｆが大きいほど、スイッチング損失も大きくなってしまうとともに、トランジスタ１７に出力されるパルス信号の遅延も大きくなる。また電源電圧ＶＤＤ２がさらに大きくなる使用環境ではトランジスタ１７をオフすることができなくなる問題も生じる。

そこで、電源電圧ＶＤＤ２が基準電圧ＶＲＥＦ１を基準として定まるある一定の電圧レベル以上、例えば５．０Ｖ程度以上となると、電源電圧ＶＤＤ２を動作電源とするハイレベルドライバ１４によってトランジスタ１７を駆動する。

ハイレベルドライバ１４は、出力段制御論理部６から出力されるパルス信号Ｐ１に基づいて、ハイレベルが電源電圧ＶＤＤ２に対応する電圧レベルとなり、ローレベルが電源電圧ＶＤＤ２よりも数ボルト低い電圧レベル（例えば３Ｖ〜４Ｖ程度低い電圧レベルで、基準電圧ＶＳＳまで落ちない範囲で設定することができる。）となる電圧振幅を有する駆動信号Ｓｄｖ１を生成し、トランジスタ１７のゲートに出力する。

これによって、トランジスタ１７がハイレベルが電源電圧ＶＤＤ２に対応する電圧となるゲート電圧でオンからオフにスイッチングされるので、オンからオフするまでに要する時間を小さくすることができ、スイッチング損失を低減させることができる。また、駆動信号Ｓｄｖ１の電圧振幅を小さくすることができるので、トランジスタ１７の信頼性を向上させることができる。またトランジスタ１７をオフすることができなくなる問題も回避することができる。

〈ハイレベルドライバの動作例〉
図５は、図４のハイレベルドライバにおける信号タイミングの一例を示すタイミングチャートである。

図５において、上方から下方にかけて、ハイレベルドライバ１４に入力されるパルス信号Ｐ１、トランジスタ３２のゲートに入力されるゲート電圧、トランジスタ３３のゲートに入力されるゲート電圧、およびハイレベルドライバ１４から出力される駆動信号Ｓｄｖ１におけるタイミングをそれぞれ示している。

まず、電源電圧ＶＤＤ２がある一定の電圧レベル以上、例えば５．０Ｖ程度以上であると、電源電圧検出部４は、検出信号ＫＳ１をハイレベルドライバ１４の制御端子に出力する。これにより、ハイレベルドライバ１４は、動作を開始し、アクティブとなる。

このとき、出力段制御論理部６から出力されるパルス信号Ｐ１がハイレベルとなると、論理積回路３５からは、スイッチ３６をオンさせる制御信号が出力される。この制御信号によりスイッチ３６がオンとなり、定電流回路３４を通して電流が流れると、抵抗２７によって電圧降下が生じ、トランジスタ３３のゲートがローレベルとなって、該トランジスタ３３がオンとなる。

同様に、抵抗２８、およびダイオード３０による電圧降下によってトランジスタ３２のゲートがローレベルとなると、該トランジスタ３２はオフとなる。これによって、トランジスタ３３のソースフォロアによってハイレベルドライバ１４の出力、すなわち駆動信号Ｓｄｖ１は、ローレベルとなる。

このローレベルの電圧は、ソースフォロアであるので、トランジスタ３３のゲートに入力される電圧と略同じ程度の電圧となる。この場合、トランジスタ３３のゲートに入力される電圧は、抵抗２７の電圧降下、すなわち（定電流回路３４に流れる電流×抵抗２７の抵抗値）によって決定される。

続いて、出力段制御論理部６から出力されるパルス信号Ｐ１がローレベルとなると、論理積回路３５からは、スイッチ３６をオフさせる制御信号が出力される。スイッチ３６がオフすることによって、定電流回路３４には電流が流れなくなる。

定電流回路３４から電流が流れなくなると、トランジスタ３２，３３のゲートがハイレベルとなり、トランジスタ３２がオンとなり、トランジスタ３３のゲートがオフとなる。これによって、トランジスタ３２のソースフォロアによって、ハイレベルドライバ１４の出力、すなわち駆動信号Ｓｄｖ１は、ハイレベルとなる。

低インピーダンス出力のトランジスタ３２、およびトランジスタ３３のソースフォロアによって、トランジスタ１７を駆動するので、該トランジスタ１７のスイッチング速度をより速くすることができる。

以上の動作を繰り返すことによって、ハイレベルドライバ１４は、駆動信号Ｓｄｖ１を生成して出力する。このようにハイレベルドライバ１４から出力される駆動信号Ｓｄｖ１は、ハイレベルが電源電圧ＶＤＤ２に対応する電圧レベルに設定される。

また、ハイレベルドライバ１４から出力される駆動信号Ｓｄｖ１のローレベルは、トランジスタ３３のソースフォロアによって生成される（定電流回路３４に流れる電流×抵抗２７の抵抗値＝）電圧である。

このローレベルの電圧は、トランジスタ１７が十分にオンするゲート電圧であり、設計段階において抵抗２７の抵抗値を調整し設定することで、所望の値に設定することができる。

ローレベルの電圧として電源電圧ＶＤＤ２より数ボルト（例えば３Ｖ〜４Ｖ）程度低い電圧に設定する例を説明したが、ハイレベルドライバ１４から出力される信号の電圧振幅を、ローレベルドライバ１５から出力される電圧振幅と略同じ程度になるように設定してもよい。

このように、駆動信号Ｓｄｖ１として、ハイレベルを電源電圧ＶＤＤ２に対応する電圧とし、ローレベルを電源電圧ＶＤＤ２よりも３Ｖ〜４Ｖ程度低い電圧とする電圧振幅のパルス信号として生成してもよく、あるいはローレベルドライバ１５から出力される電圧振幅と略同じ程度の電位差を有する電圧振幅のパルス信号として生成することができる。なお、ローレベルドライバ１５から出力される駆動信号Ｓｄｖ１のハイレベルは半導体集積回路装置の動作電源電圧である電源電圧ＶＤＤ１（例えば３．０Ｖ）に対応する電圧でありローレベルは半導体集積回路装置の基準電位ＶＳＳに対応する電圧となる。

ハイレベルドライバ１４を設けることで、例えば、５Ｖ程度よりも大きい高い電圧レベルの電源電圧ＶＤＤ２が外部から入力された場合であっても、高い電圧レベルの電源電圧ＶＤＤ２に対応するゲート電圧でトランジスタ１７をオフにすることができるのでオンからオフするまでに要する時間を小さくすることが可能となり、スイッチング損失を低減させることができる。

また、電圧振幅を小さくすることができるので、電源電圧ＶＤＤ２の電圧レベルに関係なく、トランジスタ１７のスイッチング周波数を高速化することが可能となり、電源電圧ＶＢＡＴの生成効率を向上させることができる。

以上により、電源電圧ＶＤＤ２が電源電圧ＶＤＤ１よりも大幅に高い電圧レベルであっても、スイッチング電源回路１における電源電圧ＶＢＡＴの生成効率を向上させることができる。また、バッテリパックＢＰへの充電効率を向上させることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

なお、本発明は上記した実施の形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施の形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。

また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加、削除、置換をすることが可能である。

１ スイッチング電源回路
２ パルス発生部
３ スイッチング回路
４ 電源電圧検出部
５ パルス発生回路
６ 出力段制御論理部
７ パルス出力部
８ オペアンプ
９ コンパレータ
１０ コンデンサ
１１ 抵抗
１２ オシレータ
１３ コンデンサ
１４ ハイレベルドライバ
１５ ローレベルドライバ
１６ ドライバ
１７ トランジスタ
１８ トランジスタ
１９ コイル
２０ コンデンサ
２１ コンデンサ
２２ 抵抗
２３ 抵抗
２４ 抵抗
２５ コンパレータ
２６ インバータ
２７ 抵抗
２８ 抵抗
２９ 抵抗
３０ ダイオード
３１ コンデンサ
３２ トランジスタ
３３ トランジスタ
３４ 定電流回路
３５ 論理積回路
３６ スイッチ
ＢＰ バッテリパック

Claims (6)

1. 第１の電源電圧をスイッチングしてスイッチング電圧を生成する第１および第２のスイッチング素子で構成されたスイッチング部を含み、電源出力端子から電源電圧を出力するスイッチング回路部と、
   前記第１のスイッチング素子を駆動させる第１の駆動信号と、前記第２のスイッチング素子を駆動させる第２の駆動信号を生成し前記スイッチング部に出力する制御部と、
   を有し、
   前記制御部は第２の電源電圧を動作電圧とし、前記スイッチング部に供給される前記第１の電源電圧は前記第２の電源電圧と略同じかそれよりも大きい電圧として供給されるものであり、
   前記制御部は、
   前記第２の電源電圧より大きい電圧値がしきい値電圧として設定され、前記しきい値電圧を基準として前記第１の電源電圧の電圧レベルを検出する電圧検出部と、
   前記第１の電源電圧がしきい値電圧以下の場合は前記第２の電源電圧に基づき生成される第１の信号を前記第１の駆動信号として出力し、前記第１の電源電圧が前記しきい値電圧よりも大きい場合は前記第１の電源電圧に基づき生成される第２の信号を前記第１の駆動信号として出力する駆動信号出力部と、
   を含み、
   前記第１の電源電圧の大きさに応じた電圧レベルの駆動信号で前記第１のスイッチング素子を駆動する構成のスイッチング電源回路。
2. 請求項１記載のスイッチング電源回路において、
   前記第１のスイッチング素子はＰチャネル絶縁ゲートＦＥＴで構成され、前記第２のスイッチング素子はＮチャネル絶縁ゲートＦＥＴで構成されており、
   前記第１の信号はハイレベルが前記第１の電源電圧に対応して設定され、ローレベルが前記ハイレベルの電圧より数ボルト低いが前記スイッチング電源回路の基準電位配線路の電位よりも高い電圧レベルに設定された、スイッチング電源回路。
3. 第１の電源電圧が供給される第１電源端子と、第２の電源電圧が供給される第２電源端子と、電源出力端子と、基準電位配線路と、を含み、前記第１の電源電圧が前記第２の電源電圧と略同じかそれよりも大きい電圧として供給され、前記第１の電源電圧をスイッチングして生成された電源電圧を前記電源出力端子から出力する構成の電子装置であって、
   前記電子装置は、
   前記第１電源端子と前記基準電位配線路との間に接続されたＰチャネル絶縁ゲートＴＲＳで構成された第１のスイッチング素子とＮチャネル絶縁ゲートＴＲＳで構成された第２のスイッチング素子とを含み前記第１の電源電圧をスイッチングしてスイッチング電圧を生成するスイッチング部を含み、前記電源出力端子から電源電圧を出力するスイッチング回路部と、
   前記第１のスイッチング素子を駆動させる第１の駆動信号と、前記第２のスイッチング素子を駆動させる第２の駆動信号を生成し前記スイッチング部に出力するように構成された前記第２の電源電圧を動作電圧とする制御部と、
   を有し、
   前記制御部は、
   前記第２の電源電圧より大きい電圧値がしきい値電圧として設定され、前記しきい値電圧を基準として前記第１の電源電圧が前記しきい値電圧よりも大きいか否かを判定し、その判定結果を検出信号として出力する電圧検出部と、
   第１及び第２のパルス信号を出力する制御論理部と、
   前記第１のパルス信号に基づき前記第１の駆動信号を出力する第１のドライバと、
   前記第２のパルス信号に基づき前記第２の駆動信号を出力する第２のドライバと、
   を有し、
   前記第１のドライバは、
   前記電圧検出部から前記第１の電源電圧が前記しきい値電圧以下であると判定した検出信号が出力された際に、前記第２の電源電圧に基づき生成される電圧レベルをハイレベルとし、基準電位をローレベルとして振幅する第１の信号を前記第１の駆動信号として出力するローレベルドライバと、
   前記電圧検出部から前記第１の電源電圧が前記しきい値電圧よりも大きいと判定した検出信号が出力された際に、前記第１の電源電圧に基づき生成される電圧レベルをハイレベルとし、該ハイレベルよりも数ボルト低いが前記基準電位よりも高い電圧に生成される電圧レベルをローレベルとして振幅する第２の信号を前記第１の駆動信号として出力するハイレベルドライバと、
   を含み、
   前記第１の電源電圧が前記しきい値電圧より大きいときは前記ハイレベルドライバから出力される前記第２の信号で構成される前記第１の駆動信号で前記第１のスイッチング素子を駆動し、前記第１の電源電圧が前記しきい値電圧より小さいときは前記ローレベルドライバから出力される前記第１の信号で構成される前記第１の駆動信号で前記第１のスイッチング素子を駆動する構成のスイッチング電源回路を含む電子装置。
4. 請求項３記載のスイッチング電源回路を含む電子装置において、
   前記ハイレベルドライバが出力する前記第２の信号の電圧振幅は、前記ローレベルドライバが出力する前記第１の信号の電圧振幅と略同じである、スイッチング電源回路を含む電子装置。
5. 請求項３記載のスイッチング電源回路を含む電子装置において、
   前記ハイレベルドライバは、
   前記第１の駆動信号を出力する駆動信号出力部と、
   前記駆動信号出力部に出力する制御信号を生成する駆動制御部と、
   を有し、
   前記駆動信号出力部は、
   ソース／ドレインの一端が前記第１の電源電圧に接続されるＮチャネル絶縁ゲートＦＥＴで構成された第１のトランジスタと、
   ソース／ドレインの一端が前記第１のトランジスタのソース／ドレインの他端に接続され、ソース／ドレインの他端が前記基準電位に接続されるＰチャネル絶縁ゲートＦＥＴで構成された第２のトランジスタと、
   前記第１のトランジスタに並列接続された第１の抵抗と、
   を有し、前記第１と第２のトランジスタの接続ノードから前記第１の駆動信号を出力するように構成されており、
   前記駆動制御部は、
   前記電圧検出部から前記第１の電源電圧が前記しきい値電圧よりも大きいと判定した検出信号が出力された際に、前記第１のパルス信号に基づいて、前記第１および前記第２のトランジスタを動作させる前記制御信号を出力し、
   前記駆動信号出力部は、
   前記第１のトランジスタのソースフォロアによる出力電圧によって前記第２の信号におけるハイレベルを生成し、前記第２のトランジスタのソースフォロアによる出力電圧によって前記第２の信号におけるローレベルを生成する、スイッチング電源回路を含む電子装置。
6. 第１の電源電圧が供給される第１電源端子と、第２の電源電圧が供給される第２電源端子と、電源出力端子と、基準電位配線路と、を含み、前記第１の電源電圧が前記第２の電源電圧と略同じかそれよりも大きい電圧として供給され、前記第１の電源電圧をスイッチングして生成した電源電圧を前記電源出力端子から出力する構成を含む電子装置に組み込んで使用される半導体集積回路装置であって、
   前記電子装置は、前記第１電源端子と前記基準電位配線路との間に接続されたＰチャネル絶縁ゲートＴＲＳで構成された第１のスイッチング素子とＮチャネル絶縁ゲートＴＲＳで構成された第２のスイッチング素子とを含み前記第１の電源電圧をスイッチングしてスイッチング電圧を生成するスイッチング部を含み前記電源出力端子から電源電圧を出力するように構成されたスイッチング回路部を有し、
   前記半導体集積回路装置は、前記第２の電源電圧で駆動されるように構成されており、前記第１のスイッチング素子を駆動させる第１の駆動信号と、前記第２のスイッチング素子を駆動させる第２の駆動信号を生成し前記スイッチング部に出力する制御部を有し、
   前記制御部は、
   前記第２の電源電圧より大きい電圧値がしきい値電圧として設定され、前記しきい値電圧を基準として前記第１の電源電圧が前記しきい値電圧よりも大きいか否かを判定し、その判定結果を検出信号として出力する電圧検出部と、
   第１及び第２のパルス信号を出力する制御論理部と、
   前記第１のパルス信号に基づき前記第１の駆動信号を出力する第１のドライバと、
   前記第２のパルス信号に基づき前記第２の駆動信号を出力する第２のドライバと、
   を有し、
   前記第１のドライバは、
   前記電圧検出部から前記第１の電源電圧が前記しきい値電圧以下であると判定した検出信号が出力されたときは、前記第２の電源電圧に基づき生成される電圧レベルをハイレベルとし基準電位をローレベルとして振幅する第１の信号を前記第１の駆動信号として出力するローレベルドライバと、
   前記電圧検出部から前記第１の電源電圧が前記しきい値電圧よりも大きいと判定した検出信号が出力されたときは、前記第１の電源電圧に基づき生成される電圧レベルをハイレベルとし該ハイレベルよりも数ボルト低いが前記基準電位よりも高い電圧に生成される電圧レベルをローレベルとして振幅する第２の信号を前記第１の駆動信号として出力するハイレベルドライバと、
   を含み、
   前記第１の電源電圧が前記しきい値電圧より大きいときは前記ハイレベルドライバから出力される前記第２の信号で構成される前記第１の駆動信号で前記第１のスイッチング素子を駆動し、前記第１の電源電圧が前記しきい値電圧より小さいときは前記ローレベルドライバから出力される前記第１の信号で構成される前記第１の駆動信号で前記第１のスイッチング素子を駆動する構成の半導体集積回路装置。

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