JP6056174B2

JP6056174B2 - 故障診断方法、故障診断装置及びプログラム

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Publication number: JP6056174B2
Application number: JP2012082347A
Authority: JP
Inventors: 勉石田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2012-03-30
Filing date: 2012-03-30
Publication date: 2017-01-11
Anticipated expiration: 2032-03-30
Also published as: JP2013210353A

Description

本発明は、故障診断方法、故障診断装置及びプログラムに関する。

チップ、たとえば、ＬＳＩ（Large Scale Integrated circuit）などの半導体集積回路の故障診断の際に行われる技術として、スピードパス解析がある。
スピードパス解析は、フリップフロップ（以下ＦＦと略す）間の信号伝搬経路となるパスにおいて発生する遅延の、遅延試験での測定値と設計時における予測値との間のずれの要因を特定する技術である。スピードパス解析では、上記ずれと、ずれを生む要因の候補である特徴集合を入力として、スピードパス解析対象の各パスに対する線形の回帰式を用いて各特徴の重み値が算出され、ずれを生む要因が特定される。ずれを生む要因の候補である特徴の例としては、チップ内の低電力トランジスタ数、各層での配線長、ノイズなどがある。

特開２０１１−１２８０２３号公報

P. Bastani et al., "Statistical Diagnaosis of Unmodeled Systematic Timing Effects", DAC 2008

しかしながら、ＦＦに対して、そのＦＦに至る複数本の活性化パス（信号が伝搬するパス）が存在する場合、どれか１つを解析対象パスとして選択してスピードパス解析が行われる。ここで、解析対象パスの選択を誤ると、ずれの要因が正しく特定できず、故障診断結果の信頼性が悪化する問題があった。

発明の一観点によれば、以下に示すような故障診断方法が提供される。
その故障診断方法は、制御部が、記憶部に記憶された設計情報と実チップに対する遅延試験の結果を読み出し、各フリップフロップに至る１または複数の活性化パスから、それぞれ１つの解析対象パスを選択し、前記制御部が、前記解析対象パスによる遅延時間の設計時の予測値と前記遅延試験での測定値とのずれからずれ算出モデルを構築し、前記制御部が、前記ずれ算出モデルを用いて前記各フリップフロップが正しくデータを取り込める遅延時間の予測値の確率分布を算出し、前記制御部が、前記確率分布と、前記遅延試験における測定結果との一致度を算出し、前記制御部が、選択する前記解析対象パスの組み合わせを変更し、前記一致度が改善した解析対象パスの組み合わせを用いて、前記ずれの要因を特定する。

また、発明の一観点によれば、以下に示すような故障診断装置が提供される。
その故障診断装置は、制御部と、設計情報と実チップに対する遅延試験の結果を記憶する記憶部と、を有し、前記制御部は、記憶部に記憶された設計情報と実チップに対する遅延試験の結果を読み出し、各フリップフロップに至る１または複数の活性化パスから、それぞれ１つの解析対象パスを選択し、前記解析対象パスによる遅延時間の設計時の予測値と前記遅延試験での測定値とのずれからずれ算出モデルを構築し、前記ずれ算出モデルを用いて前記各フリップフロップが正しくデータを取り込める遅延時間の予測値の確率分布を算出し、前記確率分布と、前記遅延試験における測定結果との一致度を算出し、選択する前記解析対象パスの組み合わせを変更し、前記一致度が改善した解析対象パスの組み合わせを用いて、前記ずれの要因を特定する。

開示の故障診断方法、故障診断装置及びプログラムによれば、故障診断結果の信頼性の悪化を抑制できる。

第１の実施の形態の故障診断方法の一例を示す図である。第１の実施の形態の故障診断装置の一例を示す図である。半導体装置の製造工程の一例を示す図である。故障診断装置のハードウェアの一例を示す図である。第２の実施の形態の故障診断方法の一例の流れを示すフローチャートである。確率分布の算出法の一例を説明する図である。カイ二乗値の計算例を示す図である。算出された重み値ｗ１〜ｗｘの例を示す図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の故障診断方法の一例を示す図である。

また、図２は、第１の実施の形態の故障診断装置の一例を示す図である。
図２に示されている故障診断装置１７は、制御部１８と、半導体集積回路の設計情報と実チップに対する遅延試験の結果などを記憶する記憶部１９を有している。制御部１８は、図１に示すような故障診断方法を実行する。

まず、制御部１８は、記憶部１９に記憶された設計情報や遅延試験結果を読み出す。そして、制御部１８は、ＦＦ１０−１〜１０−ｎに至る１または複数の活性化パスから、それぞれ１つの解析対象パスを選択する（ステップＳ１）。図１の例では、ＦＦ１０−１〜１０−ｎは、たとえば、所定のクロック周波数でデータを取り込めなかったなど、遅延試験で仕様を満たさなかったｆａｉｌｅｄＦＦである。

図１では、ＦＦ１０−１へと至るパスの例が示されている。パスＰａは、ＦＦ１１から組み合わせ回路部１３、バッファ回路１４、ＡＮＤ回路１６を介してＦＦ１０−１へと至る活性化パスである。パスＰｂは、ＦＦ１２から組み合わせ回路部１３、ＮＡＮＤ回路１５、ＡＮＤ回路１６を介してＦＦ１０−１へと至る活性化パスである。他のＦＦへ至るパスについては図示を省略している。

ステップＳ１の処理では、たとえば、図１のようなパスＰａ，Ｐｂの何れかが解析対象パスとして選択される。
次に、制御部１８は、解析対象パスによる遅延時間の設計時の予測値と遅延試験での測定値とのずれ（差分値）を用いて、各ＦＦが正しくデータを取り込める遅延時間の予測値の確率分布を算出する（ステップＳ２）。

各ＦＦ１０−１〜１０−ｎが正しくデータを取り込める遅延時間とは、仕様で定められたクロックの周波数で、前段のＦＦからのデータを取り込めるぎりぎりの遅延時間である。たとえば、ＦＦ１０−１への活性化パスがＰａ，Ｐｂであるとき、ＦＦ１１，ＦＦ１２から出力されるデータがＦＦ１０−１で取り込めるぎりぎりの遅延時間である。以下、この遅延時間を、“ｆａｉｌｉｎｇｔｉｍｉｎｇ”と表記することにする。

ｆａｉｌｉｎｇｔｉｍｉｎｇの予測値の確率分布は、モンテカルロ法や統計的遅延解析技術などを用いて求めることができる。確率分布の算出法の例は後述する。
図１の例では、解析対象パスがパスＰａを含む場合と、解析対象パスがパスＰｂを含む場合とで、異なる確率分布が得られている。確率分布のグラフにおいて、横軸は、ｆａｉｌｉｎｇｔｉｍｉｎｇの予測値、縦軸は、確率を示している。

次に、制御部１８は、算出した確率分布と、遅延試験におけるｆａｉｌｉｎｇｔｉｍｉｎｇの測定結果との一致度を算出する（ステップＳ３）。一致度は、たとえば、対数尤度やカイ二乗値などを用いて求めることができる。一致度の算出法の例は後述する。

制御部１８は、選択する解析対象パスの組み合わせを変更し、一致度が改善した解析対象パスの組み合わせを用いて、上記ずれの要因を特定する（ステップＳ４）。
図１の例では、解析対象パスとしてパスＰａが選択されたときの一致度がＣ１であったとする。続いて、解析対象パスとしてパスＰｂが選択されたとき、ステップＳ２，Ｓ３の処理が行われ、一致度がＣ２であったとする。ここで、一致度Ｃ１＜Ｃ２、つまり、解析対象パスとしてパスＰｂが選択された場合のほうが、測定結果とよく一致する場合には、たとえば、パスＰｂを含む解析対象パスの組み合わせを用いて、ずれ要因が特定される。

ずれ要因の特定には、スピードパス解析が用いられる。選択された各解析対象パスに対して、線形の回帰式をたてられ、ずれを生む要因の候補である各特徴の重み値が求められ、重み値の大きさに応じて、ずれを生む要因が特定される。

上記のような、第１の実施の形態の故障診断方法によれば、算出した確率分布が、遅延試験でのｆａｉｌｉｎｇｔｉｍｉｎｇの測定結果とより一致するようになる解析対象パスの組み合わせを特定して、その組み合わせを用いて、ずれの要因を特定する。つまり、測定結果をよく反映したモデルが得られたときの解析対象パスの組み合わせを用いることが可能となる。そのため、故障診断結果の信頼性の悪化を抑制できる。

（第２の実施の形態）
以下、第２の実施の形態の故障診断方法を説明する。
故障診断方法は、たとえば、以下に示すような半導体装置の製造工程の一工程として行われる。

図３は、半導体装置の製造工程の一例を示す図である。
まず、設計装置により、ＥＤＡ（Electronic Design Automation）を用いた設計及び各種検証が行われ（ステップＳ１０）、その後、実チップの作成が行われる（ステップＳ１１）。実チップ作成後には、遅延試験が行われる（ステップＳ１２）。遅延試験では、ＦＦ間のｆａｉｌｉｎｇｔｉｍｉｎｇが測定される。そして、チップが規格を満たすか否かが判定される（ステップＳ１３）。規格を満たさなかった場合には、故障診断処理が行われ、故障の要因などが特定される（ステップＳ１４）。その後、設計の修正を行うために、たとえば、ステップＳ１０からの処理が繰り返される。

チップが規格を満たすと判定された場合には、他の試験か、生産工程に移る（ステップＳ１５）。
以下、ステップＳ１４の故障診断処理は、たとえば、以下のような故障診断装置で実行される。

図４は、故障診断装置のハードウェアの一例を示す図である。故障診断装置２０は、ＣＰＵ（Central Processing Unit）２１、ＲＡＭ（Random Access Memory）２２、ＨＤＤ（Hard Disk Drive）２３、画像信号処理部２４、入力信号処理部２５、ディスクドライブ２６および通信部２７を有する。上記ユニットは、故障診断装置２０内でバス２８に接続されている。

ＣＰＵ２１は、故障診断装置２０における情報処理を制御する演算装置である。ＣＰＵ２１は、ＨＤＤ２３に記憶されたプログラムやデータの少なくとも一部を読み出してＲＡＭ２２に展開し、プログラムを実行する。なお、故障診断装置２０は、複数の演算装置を備えて、情報処理を分散して実行してもよい。

ＲＡＭ２２は、ＣＰＵ２１が扱うプログラムやデータを一時的に記憶しておく揮発性メモリである。なお、故障診断装置２０は、ＲＡＭ以外の種類のメモリを備えていてもよく、複数個のメモリを備えてもよい。

ＨＤＤ２３は、ＯＳ(Operating System）プログラムやアプリケーションプログラムなどのプログラム、および、情報処理に用いられるデータを記憶する不揮発性の記憶装置である。ＨＤＤ２３は、ＣＰＵ２１の命令にしたがって、内蔵の磁気ディスクに対する読み書きを行う。なお、故障診断装置２０は、ＨＤＤ以外の不揮発性の記憶装置（たとえば、ＳＳＤ（Solid State Drive））を備えていてもよく、複数の記憶装置を備えてもよい。

画像信号処理部２４は、ＣＰＵ２１の命令にしたがって、故障診断装置２０に接続されたディスプレイ２４ａに画像を出力する。ディスプレイ２４ａとして、たとえば、ＣＲＴ（Cathode Ray Tube）ディスプレイや液晶ディスプレイなどを用いることができる。

入力信号処理部２５は、故障診断装置２０に接続された入力デバイス２５ａから入力信号を取得し、ＣＰＵ２１に出力する。入力デバイス２５ａとして、たとえば、マウスやタッチパネルなどのポインティングデバイスや、キーボードなどを用いることができる。

ディスクドライブ２６は、記録媒体２６ａに記録されたプログラムやデータを読み取る駆動装置である。記録媒体２６ａとして、たとえば、フレキシブルディスク（ＦＤ： Flexible Disk）やＨＤＤなどの磁気ディスク、ＣＤ（Compact Disc）やＤＶＤ（Digital Versatile Disc）などの光ディスク、光磁気ディスク（ＭＯ：Magneto-Optical disk）を使用できる。ディスクドライブ２６は、たとえば、ＣＰＵ２１の命令にしたがって、記録媒体２６ａから読み取ったプログラムやデータをＲＡＭ２２またはＨＤＤ２３に格納する。

通信部２７は、ネットワーク２７ａに接続して通信を行う通信インタフェースである。ネットワーク２７ａへの接続方法は、有線でも無線でもよい。すなわち、通信部２７は、有線通信インタフェースでも無線通信インタフェースでもよい。

なお、上記のようなハードウェアを有する複数の装置により、故障診断処理を行ってもよい。
図５は、第２の実施の形態の故障診断方法の一例の流れを示すフローチャートである。

故障診断方法は、たとえば、図３に示したような故障診断装置２０で行われる。たとえば、ＨＤＤ２３には、故障診断処理を実行するためのプログラム、故障診断対象の半導体装置の設計情報、遅延試験での各種測定結果などが格納されている。故障診断対象の半導体装置の設計情報、遅延試験での各種測定結果などは、たとえば、ユーザが、入力デバイス２５ａを用いて入力したものがＨＤＤ２３に格納される。ＣＰＵ２１は、プログラムを実行し、たとえば、適宜、ＨＤＤ２３に格納されたデータを読み出し、ＲＡＭ２２に展開することで、以下に示すような処理を実行する。

まず、ＣＰＵ２１は、実チップに対する遅延試験で仕様を満たさなかった各ＦＦに対して、各ＦＦに至る１または複数の活性化パスから、それぞれ１つの解析対象パスを選択する（ステップＳ２０）。ステップＳ２０の処理では、たとえば、前述した図１では、ＦＦ１０−１に対しては、パスＰａ，Ｐｂの何れかが解析対象パスとして選択される。

次に、ＣＰＵ２１は、上記各ＦＦに対して選択された解析対象パスを用いて、ずれ算出モデルを構築する（ステップＳ２１）。
スピードパス解析におけるずれ算出モデルは、たとえば、以下のような回帰式によって表される。

式（１）において、Δｄ（ａ）は、パスａについての遅延時間の測定値と予測値とのずれ、Δｄ（ｂ）は、パスｂについての遅延時間の測定値と予測値とのずれを示している。たとえば、パスａの遅延時間の測定値が４８４ｐｓ、予測値が４５０ｐｓであった場合、ずれは、＋３４ｐｓとなる。

また、ｆ１（ａ），ｆ２（ａ），…，ｆｘ（ａ）とｆ１（ｂ），ｆ２（ｂ），…，ｆｘ（ｂ）は、パスａとパスｂについての上記ずれを生む要因の候補である各特徴の値を示している。ずれを生む要因の候補である特徴の例としては、チップ内の低電力トランジスタ数、各層での配線長、ノイズなどがあり、これらの値は設計情報などから求められる。たとえば、ｆ１（ａ）＝２，ｆ２（ａ）＝０，…，ｆｘ（ａ）＝６などと指定される。ｗ１，ｗ２，…，ｗｘは、各特徴の重み値である。

次に、ＣＰＵ２１は、ずれ算出モデルを用いて、ｆａｉｌｉｎｇｔｉｍｉｎｇの予測値の確率分布を算出する（ステップＳ２２）。
ｆａｉｌｉｎｇｔｉｍｉｎｇの予測値の確率分布は、たとえば、モンテカルロ法を用いて以下のように算出される。

図６は、確率分布の算出法の一例を説明する図である。図６では、ＦＦ３０からＦＦ（ｆａｉｌｅｄＦＦ）３１へと至るパスａが活性化パスである例が示されている。パスａ上には、組み合せ回路部３２、バッファ回路３３、ＡＮＤ回路３４がある。また、図６には、算出される確率分布の例が合わせて示されている。横軸は、ｆａｉｌｉｎｇｔｉｍｉｎｇの予測値、縦軸は、確率を示している。

ＣＰＵ２１は、チップ内の回路素子の遅延時間を乱数で変化させる。たとえば、ＡＮＤ回路３４の遅延時間の設計時の予測値が、３０ｐｓであるとすると、ＣＰＵ２１は、遅延時間を２８，３５，３１ｐｓなどとばらつかせる。

ＣＰＵ２１は、値を変更するたびに、各活性化パスのパス遅延を求め、求めたパス遅延とずれ算出モデルから得られるそのパスのずれの加算値を算出する。そして、ＣＰＵ２１は、複数の活性化パスにおいて算出された加算値の最大値をｆａｉｌｉｎｇｔｉｍｉｎｇの予測値とし、たとえば、ｘ回遅延時間をばらつかせたときに得られたｘ個のｆａｉｌｉｎｇｔｉｍｉｎｇの予測値を用いて、図６のような確率分布を算出する。

ｆａｉｌｉｎｇｔｉｍｉｎｇの予測値の確率分布を算出する手法は、上記のような方法に限定されない。たとえば、統計的遅延解析技術を用いて確率分布を求め、そこに、活性化パス上における回路素子間のパス（部分パス）における、測定時の遅延時間と設計時の遅延時間とのずれを組み込むようにして、ｆａｉｌｉｎｇｔｉｍｉｎｇの予測値の確率分布を求めてもよい。部分パスにおける上記のずれは、ずれ算出モデルから得られる。

なお、統計的遅延解析技術については、たとえば、K. Homma et al., "Non-Gaussian Statistical Timing Models of Die-to-Die and Within-Die Parameter Variations for Full Chip Analysis", ASP-DAC 2008に記載されている。また、A. Devgan et al., "Block-Based Static Timing Analysis with Uncertainty", ICCAD 2003にも記載されている。

次に、ＣＰＵ２１は、算出した確率分布と、遅延試験におけるｆａｉｌｉｎｇｔｉｍｉｎｇの測定結果との一致度を算出する（ステップＳ２３）。一致度は、たとえば、対数尤度やカイ二乗値などを用いて求めることができる。以下では、一致度をＣｏｓｔと表記する。

対数尤度を用いた場合、遅延試験でのｆａｉｌｉｎｇｔｉｍｉｎｇの測定値がｆｔ₁，…，ｆｔ_nとｎ個あるとき、Ｃｏｓｔ（対数尤度）は以下の式で表せる。

式（２）において、ｐ（ｆｔ_i）は、ステップＳ２２の処理で算出した確率分布において、測定値ｆｔ_iをとる確率である。Ｃｏｓｔが大きいほど、一致度が高いことを意味しており、算出した確率分布が測定結果をよく反映していることになる。

なお、対数尤度については、たとえば、坂本慶行，石黒真木夫，北川源四郎「情報量統計学」共立出版株式会社，１９８３年、に記載されている。
一致度の他の算出方法であるカイ二乗値は、測定データと、算出された確率分布の偏りの一致度を算出するものである。

図７は、カイ二乗値の計算例を示す図である。
ｆｔはｆａｉｌｉｎｇｔｉｍｉｎｇを示しており、単位はｐｓである。図７の例では、ｆａｉｌｉｎｇｔｉｍｉｎｇの大きさが４つの範囲で区分されている。すなわち、ｆａｉｌｉｎｇｔｉｍｉｎｇが、４００ｐｓより小さい範囲、４００ｐｓ以上４２０ｐｓ未満の範囲、４２０ｐｓ以上４４０ｐｓ未満の範囲、４４０ｐｓ以上の範囲、の４つである。

各範囲では、算出した確率分布から得られるｆａｉｌｉｎｇｔｉｍｉｎｇの予測値がその範囲に存在する確率（ｐｒｏｂ［％］）、その範囲に存在する測定データの個数、上記確率と、測定データの総数から求まる期待値の個数が示されている。図７の例では、測定データ数は５０個であるため、たとえば、４００ｐｓ未満の範囲では、ｐｒｏｂ＝５％であるため、期待値は、５０×０．０５＝２．５［個］となっている。

図７の例の場合、Ｃｏｓｔ（カイ二乗値）は、Ｃｏｓｔ＝（８−２．５）²／２．５＋（１５−１５）²／１５＋（２１−２７．５）²／２７．５＋（６−５）²／５＝１３．８３６となる。カイ二乗値の場合は、Ｃｏｓｔは、０に近いほど一致度が高いことを示す。

以上のような一致度の算出処理が終わると、ＣＰＵ２１は、ずれの要因を特定するために用いる解析対象パスの入れ替えを行うか否かを判定する（ステップＳ２４）。たとえば、一致度が、前回選択された解析対象パスの組み合わせを適用して算出されたものよりも高い場合には、その解析対象パスの組み合わせがずれの要因を特定するために、よりふさわしいため、入れ替えが行われる。

解析対象パスの入れ替えには、たとえば、山登り法（Hill Climbing）が適用可能である。山登り法では、一致度が改善したときに解析対象パスの入れ替えが行われる。
たとえば、解析対象パスの集合Ｍ１が（ｐａ，ｐｂ，ｐｃ，…，ｐｎ）のとき、Ｃｏｓｔ（対数尤度）＝−３で、解析対象パスの集合Ｍ２が（ｐａ，ｐｂ，ｐｃ’，…，ｐｎ）のとき、Ｃｏｓｔ＝−２．５であった場合、Ｍ１からＭ２への入れ替えが行われる。

なお、解析対象パスの入れ替えには、焼きなまし法（Simulated Annealing）も適用可能である。焼きなまし法では、解析対象パスの入れ替え前後の一致度と温度からエネルギーが求められ、受理確率関数により、解析対象パスの入れ替えが決定される。

解析対象パスを入れ替えると判定した場合、たとえば、ＣＰＵ２１は、ＲＡＭ２２に保持されている、ずれ算出モデル、一致度、解析対象パスを更新する（ステップＳ２５）。
ステップＳ２４の処理で、解析対象パスを入れ替えないと判定した場合、またはステップＳ２５の処理の後、ＣＰＵ２１は、解析対象パスの入れ替えを終了するか否かを判定する（ステップＳ２６）。たとえば、全ての解析対象パスの組み合わせについて一致度の算出が終わった場合、または、計算時間などを考慮して、所定数回の入れ替えが行われた場合、解析対象パスの入れ替えを終了すると判定される。

解析対象パスの入れ替えを終了しないと判定した場合、ＣＰＵ２１は、解析対象パスの入れ替え候補を決定する（ステップＳ２７）。たとえば、ＣＰＵ２１は、ランダムにＦＦ（ｆａｉｌｅｄＦＦ）を選択し、そのＦＦに至る複数の活性化パスから、解析対象パスをランダムに選択することで、入れ替えを行う。ステップＳ２７の処理の後は、ステップＳ２１からの処理が繰り返される。

なお、一致度がもっともよい解析対象パスの組み合わせを求めるために、遺伝的アルゴリズム（Genetic Algorithm）を適用することも可能である。その場合、たとえば、ＣＰＵ２１が全ＦＦに対する解析対象パスの組み合わせをｘ通り作成し、交叉・突然変異、選択をｎ世代まで繰り返しながら、一致度がもっともよい組み合わせを求める。

解析対象パスの入れ替えを終了すると判定した場合、ＣＰＵ２１は、ＲＡＭ２２に保持されている解析対象パスの組み合わせを用いて、式（１）の回帰式を解き、重み値ｗ１〜ｗｘを得る。

回帰式を解く手法としては、たとえば、サポートベクター回帰、最小二乗法などを適用することが可能である。
図８は、算出された重み値の例を示す図である。横軸は特徴ｆ１，ｆ２，ｆ３，…，ｆｘを示し、縦軸は、重み値ｗ１，ｗ２，ｗ３，…，ｗｘの大きさを示している。

図８の例では、特徴ｆ１の重み値ｗ１が最大となっている。したがって、特徴ｆ１がずれの要因として最も大きいものである可能性が高いことがわかる。
以上のように、本実施の形態の故障診断方法では、算出したｆａｉｌｉｎｇｔｉｍｉｎｇの予測値の確率分布が、遅延試験での測定結果とよく一致する解析対象パスの組み合わせを特定して、その組み合わせを用いて、ずれの要因を特定できる。そのため、故障診断結果の信頼性の悪化を抑制できる。

なお、解析対象パスの組み合わせを選択する手法として、ｆａｉｌｉｎｇｔｉｍｉｎｇの予測値が、たとえば、チップｘ枚分の測定値の集合の平均値によく一致するような解析対象パスの組み合わせを、組み合わせ最適化問題で選択することも考えられる。しかし、測定値に特異的なものがあると、その値に引っ張られて平均値がずれる。その場合、ずれの要因を特定するための適切な解析対象パスが選択できない可能性がある。これに対し、本実施の形態の故障診断方法では、ｆａｉｌｉｎｇｔｉｍｉｎｇの予測値の確率分布を算出して、その確率分布と、ｆａｉｌｉｎｇｔｉｍｉｎｇの測定値の集合との一致度から、解析対象パスの組み合わせを特定する。そのため、測定値の特異的なものに引っ張られることが抑制され、より適切な解析対象パスが選択でき、故障診断結果の信頼性をより向上できる。

ところで、上記の故障診断方法は、たとえば、図４に示したようなハードウェア要素を有するコンピュータによって実現することができる。その場合、そのコンピュータが有すべき機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記憶装置、光ディスク、光磁気記録媒体、半導体メモリなどがある。磁気記憶装置には、ＨＤＤ、ＦＤ、磁気テープなどがある。光ディスクには、ＤＶＤ、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Read Only Memory）／ＲＷ（ReWritable）などがある。光磁気記録媒体には、ＭＯなどがある。

プログラムを流通させる場合には、たとえば、そのプログラムが記録されたＤＶＤ、ＣＤ−ＲＯＭなどの可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。

プログラムを実行するコンピュータは、たとえば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムにしたがった処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムにしたがった処理を実行することもできる。また、コンピュータは、ネットワークを介して接続されたサーバコンピュータからプログラムが転送されるごとに、逐次、受け取ったプログラムにしたがった処理を実行することもできる。

また、上記の処理機能の少なくとも一部を、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＰＬＤ（Programmable Logic Device）などの電子回路で実現することもできる。

以上、実施の形態に基づき、本発明の故障診断方法、故障診断装置及びプログラムの一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

１０−１〜１０−ｎ，１１，１２ＦＦ
１３組み合わせ回路部
１４バッファ回路
１５ＮＡＮＤ回路
１６ＡＮＤ回路

Claims

制御部が、記憶部に記憶された半導体集積回路の設計情報と実チップに対する遅延試験の結果を読み出し、複数のフリップフロップのうちの１つに至る１または複数の活性化パスから、１つの解析対象パスを選択する処理を、前記複数のフリップフロップのそれぞれに対して行い、
前記制御部が、前記設計情報と、前記複数のフリップフロップのそれぞれに対して選択した前記解析対象パスの組み合わせからなる解析対象パス集合と、前記解析対象パス集合に含まれる前記解析対象パスのそれぞれによる複数の遅延時間である、設計時の複数の第１の予測値及び前記遅延試験における複数の測定値と、に基づき、前記第１の予測値と前記測定値とのずれを生じさせる要因の候補である複数の特徴値と、前記複数の特徴値のそれぞれに対する重み値とからなる回帰式により表されるずれ算出モデルを構築し、
前記制御部が、前記ずれ算出モデルを用いて、前記複数のフリップフロップが正しくデータを取り込める、前記解析対象パスによる遅延時間である設計時の第２の予測値の確率分布を算出し、
前記制御部が、前記確率分布と、前記複数のフリップフロップが正しくデータを取り込める、前記遅延試験における前記実チップに含まれる活性化パスによる遅延時間である測定値の集合との一致度を算出し、
前記制御部が、前記１または複数の活性化パスから選択する前記解析対象パスを入れ替えることで前記組み合わせを変更し、前記ずれ算出モデル、前記一致度を更新し、前記一致度が改善した前記組み合わせを用いて、前記回帰式を解き、前記重み値を求めることで前記ずれの要因を特定する、
故障診断方法。
前記制御部が、前記ずれ算出モデルにより得られた前記複数のフリップフロップのそれぞれに対して選択した前記解析対象パスのそれぞれによる前記遅延時間の前記ずれに、チップ内の回路素子の遅延時間を乱数で変化させたときの前記複数のフリップフロップのそれぞれに対して選択した前記解析対象パスのそれぞれによる前記遅延時間を加算したもののうち、最大値を前記第２の予測値とし、前記乱数による前記回路素子の遅延時間の変化を繰り返したときに得られる前記第２の予測値の集合を用いて、前記確率分布を算出する、請求項１記載の故障診断手法。
制御部と、
半導体集積回路の設計情報と実チップに対する遅延試験の結果を記憶する記憶部と、を有し、
前記制御部は、
記憶部に記憶された前記設計情報と実チップに対する前記遅延試験の結果を読み出し、複数のフリップフロップのうちの１つに至る１または複数の活性化パスから、１つの解析対象パスを選択する処理を、前記複数のフリップフロップのそれぞれに対して行い、
前記設計情報と、前記複数のフリップフロップのそれぞれに対して選択した前記解析対象パスの組み合わせからなる解析対象パス集合と、前記解析対象パス集合に含まれる前記解析対象パスのそれぞれによる複数の遅延時間である、設計時の複数の第１の予測値及び前記遅延試験における複数の測定値と、に基づき、前記第１の予測値と前記測定値とのずれを生じさせる要因の候補である複数の特徴値と、前記複数の特徴値のそれぞれに対する重み値とからなる回帰式により表されるずれ算出モデルを構築し、
前記ずれ算出モデルを用いて、前記複数のフリップフロップが正しくデータを取り込める、前記解析対象パスによる遅延時間である設計時の第２の予測値の確率分布を算出し、
前記確率分布と、前記複数のフリップフロップが正しくデータを取り込める、前記遅延試験における前記実チップに含まれる活性化パスによる遅延時間である測定値の集合との一致度を算出し、
前記１または複数の活性化パスから選択する前記解析対象パスを入れ替えることで前記組み合わせを変更し、前記ずれ算出モデル、前記一致度を更新し、前記一致度が改善した前記組み合わせを用いて、前記回帰式を解き、前記重み値を求めることで前記ずれの要因を特定する、
故障診断装置。
制御部が、記憶部に記憶された半導体集積回路の設計情報と実チップに対する遅延試験の結果を読み出し、複数のフリップフロップのうちの１つに至る１または複数の活性化パスから、１つの解析対象パスを選択する処理を、前記複数のフリップフロップのそれぞれに対して行い、
前記制御部が、前記設計情報と、前記複数のフリップフロップのそれぞれに対して選択した前記解析対象パスの組み合わせからなる解析対象パス集合と、前記解析対象パス集合に含まれる前記解析対象パスのそれぞれによる複数の遅延時間である、設計時の複数の第１の予測値及び前記遅延試験における複数の測定値と、に基づき、前記第１の予測値と前記測定値とのずれを生じさせる要因の候補である複数の特徴値と、前記複数の特徴値のそれぞれに対する重み値とからなる回帰式により表されるずれ算出モデルを構築し、
前記制御部が、前記ずれ算出モデルを用いて、前記複数のフリップフロップが正しくデータを取り込める、前記解析対象パスによる遅延時間である設計時の第２の予測値の確率分布を算出し、
前記制御部が、前記確率分布と、前記複数のフリップフロップが正しくデータを取り込める、前記遅延試験における前記実チップに含まれる活性化パスによる遅延時間である測定値の集合との一致度を算出し、
前記制御部が、前記１または複数の活性化パスから選択する前記解析対象パスを入れ替えることで前記組み合わせを変更し、前記ずれ算出モデル、前記一致度を更新し、前記一致度が改善した前記組み合わせを用いて、前記回帰式を解き、前記重み値を求めることで前記ずれの要因を特定する、
処理をコンピュータに実行させるプログラム。