JP6052065B2 - Semiconductor device and method for manufacturing semiconductor device - Google Patents

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Description

本発明は、半導体装置および半導体装置の製造方法に関する。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

半導体装置（半導体デバイス、半導体素子）の構造として、トレンチにゲート電極を形成したトレンチゲート構造が知られている。特許文献１から特許文献５には、トレンチゲート構造におけるトレンチの底部に発生する電界集中を緩和するために、熱拡散およびイオン注入の少なくとも一方を用いて、トレンチ底部の近傍にＰ型半導体からなる領域（フローティング部）を形成することが記載されている。これによって、半導体装置の耐圧を向上させることができる。   As a structure of a semiconductor device (semiconductor device, semiconductor element), a trench gate structure in which a gate electrode is formed in a trench is known. In Patent Document 1 to Patent Document 5, in order to alleviate electric field concentration generated at the bottom of the trench in the trench gate structure, at least one of thermal diffusion and ion implantation is used, and a P-type semiconductor is formed in the vicinity of the bottom of the trench. The formation of a region (floating portion) is described. Thereby, the breakdown voltage of the semiconductor device can be improved.

特開２００９-２６７０２９号公報JP 2009-267029 A 特開平１−３１０５７６号公報JP-A-1-310576 特開平１０-９８１８８号公報Japanese Patent Laid-Open No. 10-98188 特開２００５-１１６８２２号公報JP-A-2005-116822 特開２００７−１５８２７５号公報JP 2007-158275 A

特許文献１の技術では、窒化ガリウム（ＧａＮ）系の半導体において、Ｐ型不純物を熱拡散することによってフローティング部を形成している。しかし、この技術では、９００度、６０分のような比較的高温、長時間の熱処理が行われるため、Ｎ型半導体層における電気的特性が劣化する（例えば、オン抵抗の増加）という課題があった。また、特許文献２から特許文献５の技術では、イオン注入によってフローティング部を形成することから、イオン注入によってＰ型半導体を形成することが困難である半導体（例えば、ＧａＮに代表されるIII族窒化物半導体）には適用することができないという課題があった。その他、特許文献１から特許文献５記載の技術では、フローティング部を形成しない半導体装置に比べて、フローティング部を形成するための製造工程が増加するという課題があった。これらの課題は、トレンチを用いて終端構造が形成された半導体装置においても、同様に生じ得る課題であった。   In the technique of Patent Document 1, a floating portion is formed by thermally diffusing P-type impurities in a gallium nitride (GaN) -based semiconductor. However, this technique has a problem that the electrical characteristics of the N-type semiconductor layer deteriorate (for example, an increase in on-resistance) because heat treatment is performed at a relatively high temperature such as 900 degrees for 60 minutes. It was. Further, in the techniques of Patent Document 2 to Patent Document 5, a floating portion is formed by ion implantation, so that it is difficult to form a P-type semiconductor by ion implantation (for example, a group III nitride represented by GaN). There has been a problem that it cannot be applied to a physical semiconductor). In addition, the techniques described in Patent Literature 1 to Patent Literature 5 have a problem that the number of manufacturing steps for forming the floating portion is increased as compared with a semiconductor device in which the floating portion is not formed. These problems are problems that may occur in a semiconductor device in which a termination structure is formed using a trench.

そのため、トレンチを有する半導体装置の電気的特性を向上させることが可能な技術や、製造を容易化する技術が望まれていた。そのほか、半導体装置においては、微細化や、低コスト化、耐久性の向上などが望まれていた。   Therefore, a technique capable of improving the electrical characteristics of a semiconductor device having a trench and a technique for facilitating manufacture have been desired. In addition, in semiconductor devices, miniaturization, cost reduction, and improvement in durability have been desired.

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
本発明の第１の形態は、半導体装置である。この半導体装置は、
基板と、
前記基板の下面に接する電極と、
前記基板の上面に接する第１導電型の半導体である第１半導体層と、
前記第１半導体層の上面に接する第２導電型の半導体である第２半導体層と、
を備える半導体装置であって、
前記第２半導体層には、トレンチが前記第１半導体層まで達するように形成され、前記トレンチ内には、絶縁膜を介して電極が形成されており、
前記トレンチの底部は、前記第１半導体層から前記第２半導体層に向かう方向に向けて凸状に形成され、前記トレンチの側壁は、前記トレンチの開口側ほど広がるように傾斜して形成されており、
前記底部と、前記第１半導体層と前記第２半導体層との境界を含む面と、の間に、前記第２導電型の半導体により構成された領域を有し、
前記トレンチの底部は、前記側壁とつながる部分において丸まり、かつ、前記領域の上面に向けて丸まった形状となるように凸状に形成されており、
前記半導体装置は、前記トレンチ内の電極と前記基板の下面に接する電極との間に電圧が印加されるものである、半導体装置である。
本発明の第２の形態は、半導体装置である。この半導体装置は、
基板と、
前記基板の下面に接する電極と、
前記基板の上面に接する第１導電型の半導体である第１半導体層と、
前記第１半導体層の上面に接する第２導電型の半導体である第２半導体層と、
前記基板の上面側に形成された電極であって、前記第２半導体層側に形成された電極と、
前記基板の上面側に形成された電極に隣接する終端構造と、
を備える半導体装置であって、
前記終端構造は、前記第２半導体層に前記第１半導体層にまで達するように形成されたトレンチと、前記トレンチ内に充填された絶縁膜又は前記トレンチ内に充填された電極と、を有し、
前記トレンチの底部は、前記第１半導体層から前記第２半導体層に向かう方向に向けて凸状に形成され、前記トレンチの側壁は、前記トレンチの開口側ほど広がるように傾斜して形成されており、
前記底部と、前記第１半導体層と前記第２半導体層との境界を含む面と、の間に、前記第２導電型の半導体により構成された領域を有し、
前記トレンチの底部は、前記側壁とつながる部分において丸まり、かつ、前記領域の上面に向けて丸まった形状となるように凸状に形成されており、
前記半導体装置は前記基板の上面側に形成された電極と前記基板の下面に接する電極との間に電圧が印加されるものである、半導体装置である。
本発明の第３の形態は、半導体装置の製造方法である。この方法は、
基板と、
前記基板の下面に接する電極と、
前記基板の上面に接する第１導電型の半導体である第１半導体層と、
前記第１半導体層の上面に接する第２導電型の半導体である第２半導体層と、
前記第２半導体層に前記第１半導体層にまで達するように形成されたトレンチと、前記トレンチ内に絶縁膜を介して形成された電極と、を備える半導体装置の製造方法であって、
前記半導体装置は、前記トレンチ内の電極と前記基板の下面に接する電極との間に電圧が印加されるものであり、
（Ａ）前記第２半導体層に、前記トレンチを前記第１半導体層まで達するように形成する工程を備え、
前記工程（Ａ）は、前記トレンチの側壁を、前記トレンチの開口側ほど広がるように傾斜させて形成し、前記トレンチの底部を、前記第１半導体層から前記第２半導体層に向かう方向に向けて凸状に形成することによって、前記底部と、前記第１半導体層と前記第２半導体層との境界を含む面と、の間に、前記第２導電型の半導体により構成された領域を前記トレンチと同時に形成する工程であり、前記トレンチの底部を、前記側壁とつながる部分において丸まり、かつ、前記領域の上面に向けて丸まった形状となるように凸状に形成する工程である、半導体装置の製造方法である。
本発明の第４の形態は、半導体装置の製造方法である。この方法は、
基板と、
前記基板の下面に接する電極と、
前記基板の上面に接する第１導電型の半導体である第１半導体層と、
前記第１半導体層の上面に接する第２導電型の半導体である第２半導体層と、
前記基板の上面側に形成された電極であって、前記第２半導体層側に形成された電極と、
前記基板の上面側に形成された電極に隣接する終端構造と、
を備える半導体装置の製造方法であって、
前記終端構造は、前記第２半導体層に前記第１半導体層にまで達するように形成されたトレンチと、前記トレンチ内に充填された絶縁膜又は前記トレンチ内に充填された電極と、を有し、
前記半導体装置は、前記基板の上面側に形成された電極と前記基板の下面に接する電極との間に電圧が印加されるものであり、
（Ａ）前記第２半導体層に、前記トレンチを前記第１半導体層まで達するように形成する工程を備え、
前記工程（Ａ）は、前記トレンチの側壁を、前記トレンチの開口側ほど広がるように傾斜させて形成し、前記トレンチの底部を、前記第１半導体層から前記第２半導体層に向かう方向に向けて凸状に形成することによって、前記底部と、前記第１半導体層と前記第２半導体層との境界を含む面と、の間に、前記第２導電型の半導体により構成された領域を前記トレンチと同時に形成する工程であり、前記トレンチの底部を、前記側壁とつながる部分において丸まり、かつ、前記領域の上面に向けて丸まった形状となるように凸状に形成する工程である、半導体装置の製造方法である。
また、本発明は以下の形態として実現することも可能である。 SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following forms.
A first aspect of the present invention is a semiconductor device. This semiconductor device
A substrate,
An electrode in contact with the lower surface of the substrate;
A first semiconductor layer that is a first conductivity type semiconductor in contact with the upper surface of the substrate;
A second semiconductor layer that is a second conductivity type semiconductor in contact with an upper surface of the first semiconductor layer;
A semiconductor device comprising:
In the second semiconductor layer, a trench is formed so as to reach the first semiconductor layer, and an electrode is formed in the trench through an insulating film,
The bottom of the trench is formed in a convex shape in a direction from the first semiconductor layer toward the second semiconductor layer, and the sidewall of the trench is formed to be inclined so as to expand toward the opening side of the trench. And
Between the bottom and the surface including the boundary between the first semiconductor layer and the second semiconductor layer, there is a region constituted by the semiconductor of the second conductivity type,
The bottom of the trench is formed in a convex shape so as to be rounded at a portion connected to the side wall and rounded toward the upper surface of the region,
The semiconductor device is a semiconductor device in which a voltage is applied between an electrode in the trench and an electrode in contact with the lower surface of the substrate.
The second aspect of the present invention is a semiconductor device. This semiconductor device
A substrate,
An electrode in contact with the lower surface of the substrate;
A first semiconductor layer that is a first conductivity type semiconductor in contact with the upper surface of the substrate;
A second semiconductor layer that is a second conductivity type semiconductor in contact with an upper surface of the first semiconductor layer;
An electrode formed on the upper surface side of the substrate, the electrode formed on the second semiconductor layer side;
A termination structure adjacent to an electrode formed on the upper surface side of the substrate;
A semiconductor device comprising:
The termination structure includes a trench formed in the second semiconductor layer so as to reach the first semiconductor layer, and an insulating film filled in the trench or an electrode filled in the trench. ,
The bottom of the trench is formed in a convex shape in a direction from the first semiconductor layer toward the second semiconductor layer, and the sidewall of the trench is formed to be inclined so as to expand toward the opening side of the trench. And
Between the bottom and the surface including the boundary between the first semiconductor layer and the second semiconductor layer, there is a region constituted by the semiconductor of the second conductivity type,
The bottom of the trench is formed in a convex shape so as to be rounded at a portion connected to the side wall and rounded toward the upper surface of the region,
The semiconductor device is a semiconductor device in which a voltage is applied between an electrode formed on the upper surface side of the substrate and an electrode in contact with the lower surface of the substrate.
The third aspect of the present invention is a method for manufacturing a semiconductor device. This method
A substrate,
An electrode in contact with the lower surface of the substrate;
A first semiconductor layer that is a first conductivity type semiconductor in contact with the upper surface of the substrate;
A second semiconductor layer that is a second conductivity type semiconductor in contact with an upper surface of the first semiconductor layer;
A method of manufacturing a semiconductor device comprising: a trench formed in the second semiconductor layer so as to reach the first semiconductor layer; and an electrode formed in the trench via an insulating film,
In the semiconductor device, a voltage is applied between an electrode in the trench and an electrode in contact with the lower surface of the substrate,
(A) forming a trench in the second semiconductor layer so as to reach the first semiconductor layer;
In the step (A), the side wall of the trench is formed to be inclined so as to expand toward the opening side of the trench, and the bottom of the trench is directed in the direction from the first semiconductor layer to the second semiconductor layer. And forming a region made of the second conductivity type semiconductor between the bottom and a surface including a boundary between the first semiconductor layer and the second semiconductor layer. A semiconductor device which is a step of forming simultaneously with a trench, and is a step of forming the bottom of the trench in a convex shape so as to be rounded at a portion connected to the side wall and rounded toward the upper surface of the region It is a manufacturing method.
The fourth aspect of the present invention is a method for manufacturing a semiconductor device. This method
A substrate,
An electrode in contact with the lower surface of the substrate;
A first semiconductor layer that is a first conductivity type semiconductor in contact with the upper surface of the substrate;
A second semiconductor layer that is a second conductivity type semiconductor in contact with an upper surface of the first semiconductor layer;
An electrode formed on the upper surface side of the substrate, the electrode formed on the second semiconductor layer side;
A termination structure adjacent to an electrode formed on the upper surface side of the substrate;
A method of manufacturing a semiconductor device comprising:
The termination structure includes a trench formed in the second semiconductor layer so as to reach the first semiconductor layer, and an insulating film filled in the trench or an electrode filled in the trench. ,
In the semiconductor device, a voltage is applied between an electrode formed on the upper surface side of the substrate and an electrode in contact with the lower surface of the substrate.
(A) forming a trench in the second semiconductor layer so as to reach the first semiconductor layer;
In the step (A), the side wall of the trench is formed to be inclined so as to expand toward the opening side of the trench, and the bottom of the trench is directed in the direction from the first semiconductor layer to the second semiconductor layer. And forming a region made of the second conductivity type semiconductor between the bottom and a surface including a boundary between the first semiconductor layer and the second semiconductor layer. A semiconductor device which is a step of forming simultaneously with a trench, and is a step of forming the bottom of the trench in a convex shape so as to be rounded at a portion connected to the side wall and rounded toward the upper surface of the region It is a manufacturing method.
The present invention can also be realized as the following forms.

（１）本発明の一形態によれば、半導体装置が提供される。この半導体装置は、第１導電型の半導体である第１半導体層と；前記第１半導体層に接する第２導電型の半導体である第２半導体層と；を備える半導体装置であって；前記第２半導体層には、トレンチが前記第１半導体層まで達するように形成されており；前記トレンチの底部は、前記第１半導体層から前記第２半導体層に向かう方向に向けて凸状に形成されており；前記底部と、前記第１半導体層と前記第２半導体層との境界を含む面と、の間に、前記第２導電型の半導体により構成された領域を有する。この形態の半導体装置によれば、第２導電型の半導体で構成された領域によって、トレンチの底部において発生する電界の集中を緩和することができる。よって、半導体装置の耐圧を高くすることができる。また、トレンチの底部と、第１半導体層と第２半導体層との境界を含む面との間が第２導電型の半導体で構成された領域となることから、その領域を形成するためにイオン注入や不純物の熱拡散処理を行わなくともよい。そのため、第２半導体層内の不純物が第１半導体層等へ拡散することを抑制することができるので、オン抵抗の増加が抑制される。その結果、半導体装置の電気的特性を向上させることができる。 (1) According to one aspect of the present invention, a semiconductor device is provided. The semiconductor device includes: a first semiconductor layer that is a first conductivity type semiconductor; and a second semiconductor layer that is a second conductivity type semiconductor in contact with the first semiconductor layer; The two semiconductor layers are formed so that the trench reaches the first semiconductor layer; the bottom of the trench is formed in a convex shape in the direction from the first semiconductor layer toward the second semiconductor layer. A region formed of the second conductivity type semiconductor between the bottom and a surface including a boundary between the first semiconductor layer and the second semiconductor layer. According to the semiconductor device of this embodiment, the concentration of the electric field generated at the bottom of the trench can be reduced by the region formed of the second conductivity type semiconductor. Therefore, the breakdown voltage of the semiconductor device can be increased. Further, since the region between the bottom of the trench and the surface including the boundary between the first semiconductor layer and the second semiconductor layer is a region composed of the second conductivity type semiconductor, ions are formed to form the region. There is no need to perform implantation or thermal diffusion treatment of impurities. Therefore, it is possible to suppress the impurities in the second semiconductor layer from diffusing into the first semiconductor layer and the like, thereby suppressing an increase in on-resistance. As a result, the electrical characteristics of the semiconductor device can be improved.

（２）上記形態の半導体装置において、前記面と前記領域の底面とは同一面上に存在してもよい。この形態の半導体装置によれば、トレンチが形成される前の第２導電型の半導体層を利用して前述の領域を形成することができる。よって、前述の領域を形成するための工程を別途設けなくともよいので、工程の簡易化と、製造コストの低減化を図ることができる。 (2) In the semiconductor device of the above aspect, the surface and the bottom surface of the region may be on the same surface. According to the semiconductor device of this aspect, the aforementioned region can be formed using the second conductivity type semiconductor layer before the trench is formed. Therefore, it is not necessary to separately provide a process for forming the above-described region, so that the process can be simplified and the manufacturing cost can be reduced.

（３）上記形態の半導体装置において、前記面から前記方向に向けた前記領域の最大高さＴ１と；前記面における前記領域を跨いだ前記トレンチの側壁間の幅Ｗ１とは、以下の式（１）を満たしてもよい。
０＜Ｔ１≦Ｗ１・・・（１）
この形態の半導体装置によれば、トレンチの底部の形状が第１半導体層から第２半導体層に向かう方向に向けて急峻になることを抑制することができる。そのため、前述の領域によって、トレンチの底部において発生する電界の集中を充分に緩和することができる。 (3) In the semiconductor device of the above aspect, the maximum height T1 of the region in the direction from the surface; and the width W1 between the sidewalls of the trench across the region in the surface are expressed by the following formula ( 1) may be satisfied.
0 <T1 ≦ W1 (1)
According to the semiconductor device of this aspect, it is possible to suppress the shape of the bottom of the trench from becoming steep in the direction from the first semiconductor layer toward the second semiconductor layer. Therefore, the concentration of the electric field generated at the bottom of the trench can be sufficiently mitigated by the aforementioned region.

（４）上記形態の半導体装置において、前記面における前記トレンチの側壁から前記面における前記トレンチの底部までの幅Ｗ２は、以下の式（２）を満たしてもよい。
０≦Ｗ２≦１．０（μｍ）・・・（２）
この形態の半導体装置によれば、順方向電流の流れを確保できるとともに、前述の領域がチャネル領域に近接しすぎることを防ぐことができるので、チャネル領域の空乏化によるオン抵抗の上昇を抑制することができる。また、トレンチの底部と前述の領域の底面との距離が大きくなりすぎることを抑制することができるので、その領域によって、トレンチの底部において発生する電界の集中を、より充分に緩和することができる。 (4) In the semiconductor device of the above aspect, the width W2 from the sidewall of the trench on the surface to the bottom of the trench on the surface may satisfy the following formula (2).
0 ≦ W2 ≦ 1.0 (μm) (2)
According to the semiconductor device of this embodiment, the forward current flow can be ensured and the above-described region can be prevented from being too close to the channel region, so that an increase in on-resistance due to depletion of the channel region is suppressed. be able to. Further, since the distance between the bottom of the trench and the bottom surface of the above-described region can be suppressed, the concentration of the electric field generated at the bottom of the trench can be more sufficiently mitigated by the region. .

（５）上記形態の半導体装置において、前記面から前記底部までの最大深さＴ２と；前記面における前記トレンチの側壁から前記面における前記トレンチの底部までの幅Ｗ２と、は、以下の式（３）を満たしてもよい。
０≦Ｔ２≦Ｗ２・・・（３）
この形態の半導体装置によれば、順方向電流の流れを確保しつつ、トレンチの底部と前述の領域の底面との距離が大きくなりすぎることを抑制することができる。そのため、前述の領域によって、トレンチの底部において発生する電界の集中を、より充分に緩和することができる。 (5) In the semiconductor device of the above aspect, the maximum depth T2 from the surface to the bottom and the width W2 from the sidewall of the trench to the bottom of the trench in the surface are expressed by the following formula ( 3) may be satisfied.
0 ≦ T2 ≦ W2 (3)
According to the semiconductor device of this aspect, it is possible to prevent the distance between the bottom of the trench and the bottom surface of the aforementioned region from becoming too large while ensuring the forward current flow. Therefore, the concentration of the electric field generated at the bottom of the trench can be more sufficiently mitigated by the aforementioned region.

（６）上記形態の半導体装置において、前記第１半導体層および前記第２半導体層は、主に窒化ガリウム（ＧａＮ）により構成されていてもよい。この形態の半導体装置によれば、イオン注入によって前述の領域を形成することが困難であるＧａＮ系の半導体装置において、トレンチの底部において発生する電界の集中を緩和することができる。 (6) In the semiconductor device of the above aspect, the first semiconductor layer and the second semiconductor layer may be mainly composed of gallium nitride (GaN). According to the semiconductor device of this embodiment, the concentration of the electric field generated at the bottom of the trench can be reduced in the GaN-based semiconductor device in which it is difficult to form the aforementioned region by ion implantation.

（７）本発明の他の形態によれば、半導体装置の製造方法が提供される。この形態の半導体装置の製造方法は、第１導電型の半導体である第１半導体層と；前記第１半導体層に接する第２導電型の半導体である第２半導体層と；を備える半導体装置の製造方法であって；（Ａ）前記第２半導体層に、トレンチを前記第１半導体層まで達するように形成する工程を備え；前記工程（Ａ）では、前記トレンチの底部を、前記第１半導体層から前記第２半導体層に向かう方向に向けて凸状に形成し、前記底部と、前記第１半導体層と前記第２半導体層との境界を含む面と、の間に、前記第２導電型の半導体により構成された領域を形成する。この形態の製造方法によれば、トレンチを形成することにより、同時に第２導電型の半導体で構成された領域を形成することができる。前述の領域は、イオン注入や熱拡散処理を行わなくとも形成されることから、第２半導体層内の不純物が第１半導体層等へ拡散することを抑制することができるので、オン抵抗の増加が抑制される。その結果、半導体装置の電気的特性を向上させることができる。また、前述の領域を形成するための工程を別途設けなくともよいため、工程の簡易化と、製造コストの低減化を図ることができる。 (7) According to another aspect of the present invention, a method for manufacturing a semiconductor device is provided. According to another aspect of the present invention, there is provided a semiconductor device manufacturing method comprising: a first semiconductor layer that is a first conductivity type semiconductor; and a second semiconductor layer that is a second conductivity type semiconductor in contact with the first semiconductor layer. And (A) a step of forming a trench in the second semiconductor layer so as to reach the first semiconductor layer; in the step (A), the bottom of the trench is formed on the first semiconductor layer. A second conductive layer formed between the bottom portion and a surface including a boundary between the first semiconductor layer and the second semiconductor layer. A region composed of a semiconductor of a mold is formed. According to the manufacturing method of this aspect, by forming the trench, it is possible to simultaneously form a region composed of the second conductivity type semiconductor. Since the above-described region is formed without performing ion implantation or thermal diffusion treatment, it is possible to suppress the diffusion of impurities in the second semiconductor layer to the first semiconductor layer and the like, thereby increasing the on-resistance. Is suppressed. As a result, the electrical characteristics of the semiconductor device can be improved. Further, since it is not necessary to provide a separate process for forming the above-described region, the process can be simplified and the manufacturing cost can be reduced.

（８）上記形態の半導体装置の製造方法において、前記工程（Ａ）では、ドライエッチングによって、前記トレンチの底部を、前記方向に向けて凸状に形成し、前記領域を形成してもよい。この形態の製造方法によれば、ドライエッチングによってトレンチを形成することにより、同時に前述の領域を形成することができる。 (8) In the method for manufacturing a semiconductor device according to the above aspect, in the step (A), the bottom of the trench may be formed in a convex shape in the direction by dry etching to form the region. According to the manufacturing method of this embodiment, the above-described region can be formed simultaneously by forming the trench by dry etching.

（９）上記形態の半導体装置の製造方法において、前記工程（Ａ）では、ドライエッチングおよびウェットエッチングを行うことにより、前記トレンチの底部を、前記方向に向けて凸状に形成し、前記領域を形成してもよい。この形態の製造方法によれば、ドライエッチングおよびウェットエッチングを行うことによってトレンチを形成しても、同時に前述の領域を形成することができる。 (9) In the method of manufacturing a semiconductor device according to the above aspect, in the step (A), by performing dry etching and wet etching, the bottom of the trench is formed in a convex shape in the direction, and the region is formed. It may be formed. According to the manufacturing method of this aspect, even if the trench is formed by performing dry etching and wet etching, the aforementioned region can be formed at the same time.

（１０）上記形態の半導体装置の製造方法において、前記工程（Ａ）では、前記面に対して略平行な底部を有するトレンチを形成する場合と比べて、プラズマ生成電力とバイアス電力のうち、少なくとも一方が大きい条件でドライエッチングを行ってもよい。この形態の製造方法によれば、プラズマ生成電力とバイアス電力のうち少なくとも一方を大きくすることで、トレンチを形成する際に同時に前述の領域を形成することができる。 (10) In the method for manufacturing a semiconductor device according to the above aspect, in the step (A), at least of the plasma generation power and the bias power, compared to the case of forming a trench having a bottom portion substantially parallel to the surface. You may perform dry etching on the conditions with one large. According to the manufacturing method of this aspect, by increasing at least one of the plasma generation power and the bias power, the above-described region can be formed at the same time when the trench is formed.

（１１）上記形態の半導体装置の製造方法において、前記第１半導体層および前記第２半導体層として、主に窒化ガリウム（ＧａＮ）により構成された層が用いられてもよい。この形態の製造方法によれば、イオン注入によって前述の領域を形成することが困難であるＧａＮ系の半導体装置において、トレンチの底部において発生する電界の集中を緩和することができる。 (11) In the method for manufacturing a semiconductor device according to the above aspect, a layer mainly composed of gallium nitride (GaN) may be used as the first semiconductor layer and the second semiconductor layer. According to the manufacturing method of this embodiment, the concentration of the electric field generated at the bottom of the trench can be reduced in the GaN-based semiconductor device in which it is difficult to form the aforementioned region by ion implantation.

上述した本発明の各形態の有する複数の構成要素はすべてが必須のものではなく、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、適宜、前記複数の構成要素の一部の構成要素について、その変更、削除、新たな他の構成要素との差し替え、限定内容の一部削除を行うことが可能である。また、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、上述した本発明の一形態に含まれる技術的特徴の一部又は全部を上述した本発明の他の形態に含まれる技術的特徴の一部又は全部と組み合わせて、本発明の独立した一形態とすることも可能である。   A plurality of constituent elements of each aspect of the present invention described above are not indispensable, and some or all of the effects described in the present specification are to be solved to solve part or all of the above-described problems. In order to achieve the above, it is possible to appropriately change, delete, replace with another new component, and partially delete the limited contents of some of the plurality of components. In order to solve part or all of the above-described problems or to achieve part or all of the effects described in this specification, technical features included in one embodiment of the present invention described above. A part or all of the technical features included in the other aspects of the present invention described above may be combined to form an independent form of the present invention.

本発明は、上述した半導体装置や、半導体装置の製造方法以外の種々の形態で実現することも可能である。例えば、半導体装置を備えるサーバの電源やエアコン、太陽光発電システムのパワーコンディショナ、電気自動車（EV）用急速充電器、鉄道の電力変換装置などの電力効率を高める用途に用いられるパワー半導体デバイスとして実現することができる。また、半導体装置を製造する製造装置などの形態で実現することができる。   The present invention can also be realized in various forms other than the semiconductor device described above and the method for manufacturing the semiconductor device. For example, power semiconductor devices used in applications that increase power efficiency, such as server power supplies and air conditioners equipped with semiconductor devices, power conditioners for solar power generation systems, quick chargers for electric vehicles (EVs), and power converters for railways Can be realized. Moreover, it is realizable with forms, such as a manufacturing apparatus which manufactures a semiconductor device.

本発明によれば、第２導電型の半導体で構成された領域によって、トレンチの底部において発生する電界の集中を緩和することができる。よって、半導体装置の耐圧を高くすることができる。また、トレンチの底部と、第１半導体層と第２半導体層との境界を含む面との間が第２導電型の半導体で構成された領域となることから、その領域を形成するためにイオン注入や不純物の熱拡散処理を行わなくともよい。そのため、第２半導体層内の不純物が第１半導体層等へ拡散することを抑制することができるので、オン抵抗の増加が抑制される。その結果、半導体装置の電気的特性を向上させることができる。   According to the present invention, the concentration of the electric field generated at the bottom of the trench can be mitigated by the region formed of the second conductivity type semiconductor. Therefore, the breakdown voltage of the semiconductor device can be increased. Further, since the region between the bottom of the trench and the surface including the boundary between the first semiconductor layer and the second semiconductor layer is a region composed of the second conductivity type semiconductor, ions are formed to form the region. There is no need to perform implantation or thermal diffusion treatment of impurities. Therefore, it is possible to suppress the impurities in the second semiconductor layer from diffusing into the first semiconductor layer and the like, thereby suppressing an increase in on-resistance. As a result, the electrical characteristics of the semiconductor device can be improved.

第１実施形態における半導体装置１０の構成を模式的に示す断面図である。1 is a cross-sectional view schematically showing a configuration of a semiconductor device 10 in a first embodiment. トレンチ２５０およびフローティング部３３０の形状についてより詳細に説明するための図である。It is a figure for demonstrating in detail about the shape of the trench 250 and the floating part 330. FIG. 半導体装置１０の製造方法を示すフローチャートである。4 is a flowchart showing a method for manufacturing the semiconductor device 10. 積層体１５を示す図である。It is a figure which shows the laminated body. トレンチ２５０およびフローティング部３３０が形成された、製造過程における半導体装置１７を示す模式図である。FIG. 6 is a schematic diagram showing a semiconductor device 17 in a manufacturing process in which a trench 250 and a floating part 330 are formed. ステップＳ１４０が行われた後の製造過程における半導体装置１９を示す模式図である。It is a schematic diagram which shows the semiconductor device 19 in the manufacturing process after step S140 was performed. フローティング部３３０を有さない半導体装置５０の構造を示す図である。2 is a diagram showing a structure of a semiconductor device 50 that does not have a floating portion 330. FIG. フローティング部３３０を有する半導体装置１０とフローティング部３３０を有さない半導体装置５０の耐圧を示す図である。FIG. 6 is a diagram showing the breakdown voltage of the semiconductor device 10 having the floating portion 330 and the semiconductor device 50 not having the floating portion 330. 第２実施形態における半導体装置２０の構成を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the semiconductor device 20 in 2nd Embodiment. 第３実施形態における半導体装置３０の構成を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the semiconductor device 30 in 3rd Embodiment. 半導体装置４０の構成を模式的に示す断面図である。2 is a cross-sectional view schematically showing a configuration of a semiconductor device 40. FIG.

Ａ．第１実施形態：
Ａ１．半導体装置の構成：
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。図１には、本実施形態における半導体装置１０の断面の一部を示している。なお、図１は、半導体装置１０の技術的特徴をわかりやすく示すための図であり、各部の寸法を正確に示すものではない。また、図１には、説明を容易にするために、相互に直交するＸＹＺ軸が図示されている。このことは、以降の図についても同様である。 A. First embodiment:
A1. Semiconductor device configuration:
FIG. 1 is a cross-sectional view schematically showing the configuration of the semiconductor device 10 in the first embodiment. FIG. 1 shows a part of a cross section of the semiconductor device 10 according to the present embodiment. FIG. 1 is a diagram for clearly showing the technical features of the semiconductor device 10 and does not accurately show the dimensions of each part. FIG. 1 also shows XYZ axes orthogonal to each other for ease of explanation. The same applies to the subsequent drawings.

本実施形態における半導体装置１０は、窒化ガリウム（ＧａＮ）系のトレンチゲート型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。半導体装置１０は、例えば、電力制御に用いられ、パワーデバイスとも呼ばれる。   The semiconductor device 10 in this embodiment is a gallium nitride (GaN) -based trench gate type MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor). The semiconductor device 10 is used for power control, for example, and is also called a power device.

半導体装置１０は、基板１１０と、第１半導体層１２０と、第２半導体層１３０と、第３半導体層１４０と、トレンチ２５０と、絶縁膜２５５と、ゲート電極２６０と、ドレイン電極２１０と、ソース電極２４０と、フローティング部３３０と、を備える。半導体装置１０は、ＮＰＮ型の半導体装置であり、Ｎ型半導体の第１半導体層１２０と、Ｐ型半導体の第２半導体層１３０と、Ｎ型半導体の第３半導体層１４０とが順に積層された構造を有する。本実施形態において、本願の「第１導電型の半導体」はＮ型半導体に相当し、本願の「第２導電型の半導体」はＰ型半導体に相当する。また、本実施形態において、本願の「領域」はフローティング部３３０に相当する。なお、第１半導体層１２０と第２半導体層１３０と第３半導体層１４０とが積層された構造を、「積層体１５」とも呼び、＋Ｚ方向（各層が積層される方向）を「上方」、−Ｚ方向を「下方」とも呼ぶ。基板１１０、第１半導体層１２０、第２半導体層１３０、第３半導体層１４０のそれぞれの表面のうち上方側の表面を「上面」、下方側の表面を「下面」とも呼ぶ。   The semiconductor device 10 includes a substrate 110, a first semiconductor layer 120, a second semiconductor layer 130, a third semiconductor layer 140, a trench 250, an insulating film 255, a gate electrode 260, a drain electrode 210, and a source. The electrode 240 and the floating part 330 are provided. The semiconductor device 10 is an NPN-type semiconductor device, in which a first semiconductor layer 120 of an N-type semiconductor, a second semiconductor layer 130 of a P-type semiconductor, and a third semiconductor layer 140 of an N-type semiconductor are sequentially stacked. It has a structure. In the present embodiment, the “first conductivity type semiconductor” of the present application corresponds to an N-type semiconductor, and the “second conductivity type semiconductor” of the present application corresponds to a P-type semiconductor. In the present embodiment, the “region” in the present application corresponds to the floating portion 330. The structure in which the first semiconductor layer 120, the second semiconductor layer 130, and the third semiconductor layer 140 are stacked is also referred to as “stacked body 15”, and the + Z direction (the direction in which each layer is stacked) is “upward”. The −Z direction is also referred to as “downward”. Of the surfaces of the substrate 110, the first semiconductor layer 120, the second semiconductor layer 130, and the third semiconductor layer 140, the upper surface is also referred to as “upper surface” and the lower surface is also referred to as “lower surface”.

半導体装置１０の基板１１０は、ＸＹ平面に沿って広がる板状をなす。基板１１０はＧａＮ系基板であり、ドーパント（ドナー）としてシリコン（Ｓｉ）を含有する。本実施形態では、基板１１０の全域におけるシリコンの平均濃度は、１．０×１０18ｃｍ-3である。 The substrate 110 of the semiconductor device 10 has a plate shape that extends along the XY plane. The substrate 110 is a GaN-based substrate and contains silicon (Si) as a dopant (donor). In the present embodiment, the average concentration of silicon in the entire region of the substrate 110 is 1.0 × 10 18 cm −3 .

第１半導体層１２０は、基板１１０の上面１１２に積層された状態で形成されている。第１半導体層１２０は、ＧａＮ系の半導体であり、基板１１０よりも低い濃度で、ドーパント（ドナー）としてシリコン（Ｓｉ）を含有する。本実施形態では、第１半導体層１２０の全域におけるシリコンの平均濃度は、１．０×１０16ｃｍ-3である。また、第１半導体層１２０の＋Ｚ方向への厚さは、１０μｍ（マイクロメートル）である。 The first semiconductor layer 120 is formed in a state of being stacked on the upper surface 112 of the substrate 110. The first semiconductor layer 120 is a GaN-based semiconductor and contains silicon (Si) as a dopant (donor) at a lower concentration than the substrate 110. In the present embodiment, the average concentration of silicon in the entire area of the first semiconductor layer 120 is 1.0 × 10 16 cm −3 . The thickness of the first semiconductor layer 120 in the + Z direction is 10 μm (micrometer).

第２半導体層１３０は、第１半導体層１２０の上面１２２に積層された状態で形成されている。第２半導体層１３０は、ＧａＮ系の半導体であり、ドーパント（アクセプタ）としてマグネシウム（Ｍｇ）を含有する。本実施形態では、第２半導体層１３０の全域におけるマグネシウムの平均濃度は、１．０×１０18ｃｍ-3である。また、第２半導体層１３０の＋Ｚ方向への厚さは、１．０μｍである。 The second semiconductor layer 130 is formed in a state of being stacked on the upper surface 122 of the first semiconductor layer 120. The second semiconductor layer 130 is a GaN-based semiconductor and contains magnesium (Mg) as a dopant (acceptor). In the present embodiment, the average concentration of magnesium in the entire area of the second semiconductor layer 130 is 1.0 × 10 18 cm −3 . The thickness of the second semiconductor layer 130 in the + Z direction is 1.0 μm.

第３半導体層１４０は、第２半導体層１３０の上面１３２に積層された状態で形成されている。第３半導体層１４０は、ＧａＮ系の半導体であり、第１半導体層１２０よりも高い濃度でドーパント（ドナー）としてシリコン（Ｓｉ）を含有する。本実施形態では、第３半導体層１４０の全域におけるシリコンの平均濃度は、３．０×１０18ｃｍ-3である。また、第３半導体層１４０の＋Ｚ方向への厚さは、０．３μｍである。 The third semiconductor layer 140 is formed in a state of being stacked on the upper surface 132 of the second semiconductor layer 130. The third semiconductor layer 140 is a GaN-based semiconductor and contains silicon (Si) as a dopant (donor) at a higher concentration than the first semiconductor layer 120. In the present embodiment, the average concentration of silicon in the entire third semiconductor layer 140 is 3.0 × 10 18 cm −3 . The thickness of the third semiconductor layer 140 in the + Z direction is 0.3 μm.

トレンチ２５０は、積層体１５をドライエッチングすることによって、第３半導体層１４０の上面１４２から第２半導体層１３０を貫通して第１半導体層１２０にまで到達するように形成されている。トレンチ２５０は、側壁２５１と底部２５２とを有する。底部２５２は、第１半導体層１２０から第２半導体層１３０へ向かう方向に向けて、凸状に形成されている。第１半導体層１２０から第２半導体層１３０へ向かう方向とは、半導体装置１０の上方に向けた方向でもある。以降、トレンチ２５０の底部２５２のうち、第１半導体層１２０内に存在する底部２５２を「底部２５２Ｄ」とも呼び、第２半導体層１３０内に存在する底部２５２を「底部２５２Ｂ」とも呼ぶ。本実施形態では、トレンチ２５０の形状は、底部２５２Ｂの中央を中心とするＸＺ平面に対して、略対称である。トレンチ２５０の底部２５２Ｄは、やや丸まった形状を有する。   The trench 250 is formed so as to reach the first semiconductor layer 120 from the upper surface 142 of the third semiconductor layer 140 through the second semiconductor layer 130 by dry etching the stacked body 15. The trench 250 has a side wall 251 and a bottom 252. The bottom 252 is formed in a convex shape toward the direction from the first semiconductor layer 120 toward the second semiconductor layer 130. The direction from the first semiconductor layer 120 toward the second semiconductor layer 130 is also a direction toward the upper side of the semiconductor device 10. Hereinafter, among the bottom portions 252 of the trench 250, the bottom portion 252 existing in the first semiconductor layer 120 is also referred to as “bottom portion 252D”, and the bottom portion 252 existing in the second semiconductor layer 130 is also referred to as “bottom portion 252B”. In the present embodiment, the shape of the trench 250 is substantially symmetrical with respect to the XZ plane centering on the center of the bottom portion 252B. The bottom portion 252D of the trench 250 has a slightly rounded shape.

フローティング部３３０は、図１に示すように、第２半導体層１３０に存在する底部２５２Ｂと、第１半導体層１２０と第２半導体層１３０との境界面（境界）１２５を含む面と、の間に囲まれた領域である。なお、フローティング部３３０は、底部２５２Ｂの下方かつ内側に形成されているといいかえることができる。フローティング部３３０は、トレンチ２５０の底部２５２において発生する電界の集中を緩和する。フローティング部３３０は、トレンチ２５０の底部２５２を、第１半導体層１２０から第２半導体層１３０に向かう方向（上方）に向けて凸状に形成する際に、トレンチ２５０の底部２５２の内側に残る第２半導体層１３０である。そのため、フローティング部３３０は、第２半導体層１３０と同じＧａＮ系のＰ型半導体であり、ドーパント（アクセプタ）としてマグネシウム（Ｍｇ）を第２半導体層１３０と同じ濃度（１．０×１０18ｃｍ-3）で含有する。また、フローティング部３３０の底面（下面）３３１と、境界面１２５とは同一面上に存在する。 As shown in FIG. 1, the floating portion 330 is formed between the bottom portion 252 </ b> B existing in the second semiconductor layer 130 and a surface including the boundary surface (boundary) 125 between the first semiconductor layer 120 and the second semiconductor layer 130. It is an area surrounded by. It can be said that the floating portion 330 is formed below and inside the bottom portion 252B. The floating part 330 reduces the concentration of the electric field generated at the bottom 252 of the trench 250. When the floating portion 330 is formed in a convex shape toward the direction (upward) from the first semiconductor layer 120 toward the second semiconductor layer 130, the bottom portion 252 of the trench 250 remains inside the bottom portion 252 of the trench 250. 2 semiconductor layer 130. Therefore, the floating part 330 is the same GaN-based P-type semiconductor as the second semiconductor layer 130, and magnesium (Mg) is used as a dopant (acceptor) at the same concentration (1.0 × 10 18 cm − as the second semiconductor layer 130). 3 ) Contains. Further, the bottom surface (lower surface) 331 of the floating portion 330 and the boundary surface 125 exist on the same plane.

絶縁膜２５５は、トレンチ２５０の底部２５２および側壁２５１と、トレンチ２５０周縁の第３半導体層１４０の上面１４２と、を連続的に覆うように形成された膜である。本実施形態では、絶縁膜２５５は、酸化シリコン（ＳｉＯ2）により形成されている。 The insulating film 255 is a film formed so as to continuously cover the bottom 252 and the side wall 251 of the trench 250 and the upper surface 142 of the third semiconductor layer 140 at the periphery of the trench 250. In the present embodiment, the insulating film 255 is formed of silicon oxide (SiO 2 ).

ゲート電極２６０は、絶縁膜２５５を介して、トレンチ２５０の底部２５２および側壁２５１と、トレンチ２５０周縁の第３半導体層１４０上面１４２と、を連続的に覆うように形成された電極である。本実施形態では、ゲート電極２６０は、アルミニウム（Ａｌ）により形成されている。   The gate electrode 260 is an electrode formed so as to continuously cover the bottom 252 and the side wall 251 of the trench 250 and the upper surface 142 of the third semiconductor layer 140 at the periphery of the trench 250 with the insulating film 255 interposed therebetween. In the present embodiment, the gate electrode 260 is formed of aluminum (Al).

ソース電極２４０は、第２半導体層１３０および第３半導体層１４０に接続するように形成された電極である。本実施形態では、ソース電極２４０は、アルミニウム（Ａｌ）からなる層とチタン（Ｔｉ）からなる層とパラジウム（Ｐｄ）からなる層を積層した後、熱処理することによって形成されており、アルミニウム（Ａｌ）からなる層が上方に位置する構造を有する。   The source electrode 240 is an electrode formed so as to be connected to the second semiconductor layer 130 and the third semiconductor layer 140. In the present embodiment, the source electrode 240 is formed by laminating a layer made of aluminum (Al), a layer made of titanium (Ti), and a layer made of palladium (Pd), and then heat-treating, and aluminum (Al ) Is located above.

ドレイン電極２１０は、基板１１０の下面１１１に形成された電極である。本実施形態では、ドレイン電極２１０は、チタン（Ｔｉ）からなる層とアルミニウム（Ａｌ）からなる層を積層した後熱処理することによって形成されており、チタンからなる層が上方（基板１１０の下面１１１側）に位置する構造を有する。   The drain electrode 210 is an electrode formed on the lower surface 111 of the substrate 110. In this embodiment, the drain electrode 210 is formed by laminating a layer made of titanium (Ti) and a layer made of aluminum (Al) and then heat-treating, and the layer made of titanium is located above (the lower surface 111 of the substrate 110). Side).

このように構成された半導体装置１０において、第２半導体層１３０における絶縁膜２５５との境界面付近がチャネル領域となる。そして、ゲート電極２６０に所定値以上の電圧が印加されると、ソース電極２４０とドレイン電極２１０との間が、第３半導体層１４０と、第２半導体層１３０のチャネル領域と、第１半導体層１２０と、基板１１０とを介して導通する。   In the semiconductor device 10 configured as described above, the vicinity of the boundary surface between the second semiconductor layer 130 and the insulating film 255 is a channel region. When a voltage equal to or higher than a predetermined value is applied to the gate electrode 260, the third semiconductor layer 140, the channel region of the second semiconductor layer 130, and the first semiconductor layer are between the source electrode 240 and the drain electrode 210. 120 and the substrate 110 are electrically connected.

ここで、トレンチ２５０およびフローティング部３３０の形状について、より詳細に説明する。
図２は、トレンチ２５０およびフローティング部３３０の形状についてより詳細に説明するための図である。図２には、フローティング部３３０の高さＴ１、トレンチ２５０の幅Ｗ１、トレンチ２５０の底部２５２Ｄの深さＴ２、底部２５２Ｄの幅Ｗ２が示されている。なお、図２においては、基板１１０や、絶縁膜２５５、ゲート電極２６０等は図示を省略している。 Here, the shapes of the trench 250 and the floating part 330 will be described in more detail.
FIG. 2 is a diagram for explaining the shapes of the trench 250 and the floating part 330 in more detail. FIG. 2 shows the height T1 of the floating portion 330, the width W1 of the trench 250, the depth T2 of the bottom portion 252D of the trench 250, and the width W2 of the bottom portion 252D. In FIG. 2, the substrate 110, the insulating film 255, the gate electrode 260, and the like are not shown.

Ｔ１は、境界面１２５を含む面から上方に向けた、フローティング部３３０の最大高さ（厚み）である。Ｔ２は、境界面１２５を含む面から底部２５２Ｄまでの最大深さである。Ｗ１は、フローティング部３３０を跨いだトレンチ２５０の側壁２５１間の境界面１２５を含む面における幅である。Ｗ２は、トレンチ２５０の側壁２５１からトレンチ２５０の凸状の底部２５２までの境界面１２５を含む面における幅である。Ｔ１と、Ｔ２と、Ｗ１と、Ｗ２とは、それぞれ以下の式（１）〜（３）を満たすように形成されている。   T1 is the maximum height (thickness) of the floating part 330 facing upward from the surface including the boundary surface 125. T2 is the maximum depth from the surface including the boundary surface 125 to the bottom 252D. W1 is the width of the surface including the boundary surface 125 between the side walls 251 of the trench 250 straddling the floating portion 330. W2 is the width of the surface including the boundary surface 125 from the side wall 251 of the trench 250 to the convex bottom portion 252 of the trench 250. T1, T2, W1, and W2 are formed so as to satisfy the following expressions (1) to (3), respectively.

０＜Ｔ１≦Ｗ１・・・（１）
０≦Ｗ２≦１．０（μｍ）・・・（２）
０≦Ｔ２≦Ｗ２・・・（３） 0 <T1 ≦ W1 (1)
0 ≦ W2 ≦ 1.0 (μm) (2)
0 ≦ T2 ≦ W2 (3)

なお、Ｔ１と、Ｔ２と、Ｗ１と、Ｗ２とは、それぞれ以下の式（４）〜（６）を満たすように形成されているとより好ましい。   It is more preferable that T1, T2, W1, and W2 are formed so as to satisfy the following expressions (4) to (6), respectively.

Ｔ２≦Ｔ１≦Ｗ２・・・（４）
０．２≦Ｗ２≦０．５（μｍ）・・・（５）
０．１≦Ｔ２≦０．５（μｍ）・・・（６） T2 ≦ T1 ≦ W2 (4)
0.2 ≦ W2 ≦ 0.5 (μm) (5)
0.1 ≦ T2 ≦ 0.5 (μm) (6)

以下、Ｔ１とＴ２とＷ２との下限および上限が、式（１）〜（３）を満たすように形成されている理由と、式（４）〜（６）を満たすように形成されているとより好ましい理由とについて説明する。   Hereinafter, when the lower limit and the upper limit of T1, T2, and W2 are formed so as to satisfy the expressions (1) to (3), and so as to satisfy the expressions (4) to (6). A more preferable reason will be described.

<Ｔ１の下限について>
Ｔ１が０より大きい（式（１））とされているのは、フローティング部３３０を形成して、トレンチ２５０の底部２５２における電界の集中を充分に緩和するためである。なお、Ｔ１はＴ２以上であることが、より好ましい（式（４））。Ｔ１がＴ２以上であれば、フローティング部３３０が、トレンチ２５０の底部２５２Ｄに発生する電界の集中を、より充分に緩和することができる高さ（厚み）を有するからである。 <About the lower limit of T1>
The reason why T1 is greater than 0 (formula (1)) is to form the floating portion 330 and sufficiently relax the concentration of the electric field at the bottom portion 252 of the trench 250. In addition, it is more preferable that T1 is T2 or more (Formula (4)). This is because if T1 is equal to or greater than T2, the floating portion 330 has a height (thickness) that can more sufficiently alleviate the concentration of the electric field generated at the bottom portion 252D of the trench 250.

<Ｔ１の上限について>
Ｔ１がＷ１以下である（式（１））のは次の理由による。Ｔ１がＷ１以下であれば、底部２５２Ｂが第２半導体層１３０内のより上方に位置することを防ぐことができるため、底部２５２Ｄの形状が上方に向けて急峻になることを抑制することができる。その結果、底部２５２Ｄの形状が、フローティング部３３０によって電界の集中を充分に緩和することができる形状となるためである。なお、Ｔ１はＷ２以下であることが、より好ましい（式（４））。Ｔ１がＷ２以下であれば、底部２５２Ｄの形状が上方に向けて急峻になることを、より抑制することができる。その結果、フローティング部３３０が、底部２５２に発生する電界の集中をより充分に緩和することができるためである。 <About the upper limit of T1>
T1 is W1 or less (formula (1)) for the following reason. If T1 is equal to or less than W1, the bottom portion 252B can be prevented from being positioned higher in the second semiconductor layer 130, so that the shape of the bottom portion 252D can be suppressed from becoming sharper upward. . As a result, the shape of the bottom portion 252D becomes a shape that can sufficiently relax the concentration of the electric field by the floating portion 330. T1 is more preferably W2 or less (formula (4)). If T1 is equal to or less than W2, it is possible to further suppress the shape of the bottom portion 252D from becoming sharper upward. As a result, the floating portion 330 can more sufficiently alleviate the concentration of the electric field generated at the bottom portion 252.

<Ｗ２の下限について>
Ｗ２が０以上である（式（２））のは、ゲート電極２６０に所定値以上の電圧を印加した場合に、ソース電極２４０とドレイン電極２１０との間に、第３半導体層１４０と、第２半導体層１３０のチャネル領域と、第１半導体層１２０と、基板１１０とを介して電流を流すことができるようにするためである。なお、Ｗ２は０．２μｍ以上であることが、より好ましい（式（５））。Ｗ２を０．２μｍ以上とすることで、フローティング部３３０がチャネル領域に近接しすぎることを防ぐことができるので、電圧印加時にチャネル領域が空乏化することを抑制できる。その結果、半導体装置１０のオン抵抗の上昇を抑制することができるためである。 <About the lower limit of W2>
W2 is equal to or greater than 0 (formula (2)) because when the voltage greater than or equal to a predetermined value is applied to the gate electrode 260, the third semiconductor layer 140 and the second semiconductor layer 140 are formed between the source electrode 240 and the drain electrode 210. This is because current can flow through the channel region of the two semiconductor layers 130, the first semiconductor layer 120, and the substrate 110. In addition, it is more preferable that W2 is 0.2 μm or more (formula (5)). By setting W2 to 0.2 μm or more, it is possible to prevent the floating portion 330 from being too close to the channel region, so that the channel region can be prevented from being depleted during voltage application . As a result, an increase in on-resistance of the semiconductor device 10 can be suppressed.

<Ｗ２の上限について>
Ｗ２が１．０μｍ以下である（式（２））のは次の理由による。Ｗ２が１．０μｍ以下であれば、例えば側壁２５１近傍の底部２５２Ｄとフローティング部３３０の底面３３１との距離が大きくなりすぎることを抑制することができる。そのため、フローティング部３３０が、側壁２５１近傍の底部２５２Ｄにまで、電界緩和の効果を充分に及ぼすことができるからである。なお、Ｗ２は０．５μｍ以下であることが、より好ましい（式（５））。Ｗ２を０．５μｍ以下とすれば、フローティング部３３０が、側壁２５１近傍の底部２５２Ｄにまで、電界緩和の効果をより充分に及ぼすことができるからである。 <About the upper limit of W2>
The reason why W2 is 1.0 μm or less (formula (2)) is as follows. If W2 is 1.0 μm or less, for example, it is possible to prevent the distance between the bottom portion 252D near the side wall 251 and the bottom surface 331 of the floating portion 330 from becoming too large. Therefore, the floating portion 330 can sufficiently exert the effect of electric field relaxation up to the bottom portion 252D in the vicinity of the side wall 251. In addition, it is more preferable that W2 is 0.5 μm or less (formula (5)). This is because if W2 is 0.5 μm or less, the floating portion 330 can more sufficiently exert the electric field relaxation effect up to the bottom portion 252D in the vicinity of the side wall 251.

<Ｔ２の下限について>
Ｔ２が０以上である（式（３））のは、ソース電極２４０とドレイン電極２１０との間に、第３半導体層１４０と、第２半導体層１３０のチャネル領域と、第１半導体層１２０と、基板１１０とを介して電流を流すことができるようにするためである。なお、Ｔ２は、０．１μｍ以上であることがより好ましい（式（６））。 <About the lower limit of T2>
T2 is equal to or greater than 0 (formula (3)) between the source electrode 240 and the drain electrode 210, between the third semiconductor layer 140, the channel region of the second semiconductor layer 130, the first semiconductor layer 120, This is to allow a current to flow through the substrate 110. T2 is more preferably 0.1 μm or more (formula (6)).

<Ｔ２の上限について>
Ｔ２がＷ２以下である（式（３））のは、次の理由による。Ｔ２をＷ２以下とすれば、底部２５２Ｄの下端とフローティング部３３０の底面３３１との距離とが大きくなりすぎることを抑制することができる。そのため、フローティング部３３０が、底部２５２Ｄの下端に発生する電界の集中を充分に緩和することができるからである。なお、Ｔ２は０．５μｍ以下であることが、より好ましい（式（６））。Ｔ２を０．５μｍ以下とすれば、フローティング部３３０が、底部２５２Ｄの下端にまで、電界緩和の効果をより充分に及ぼすことができるからである。 <About the upper limit of T2>
T2 is W2 or less (formula (3)) for the following reason. If T2 is W2 or less, it is possible to prevent the distance between the lower end of the bottom portion 252D and the bottom surface 331 of the floating portion 330 from becoming too large. Therefore, the floating part 330 can sufficiently relax the concentration of the electric field generated at the lower end of the bottom part 252D. T2 is more preferably 0.5 μm or less (formula (6)). This is because if T2 is 0.5 μm or less, the floating portion 330 can sufficiently exert the effect of electric field relaxation up to the lower end of the bottom portion 252D.

トレンチ２５０およびフローティング部３３０が上述のような形状を有するため、本実施形態の半導体装置１０は、トレンチ２５０の底部２５２において発生する電界の集中を緩和することができる。そのため、フローティング部３３０が形成されていない半導体装置と比べて、半導体装置１０は高い耐圧を有する。   Since the trench 250 and the floating part 330 have the shapes as described above, the semiconductor device 10 of this embodiment can alleviate the concentration of the electric field generated at the bottom 252 of the trench 250. Therefore, the semiconductor device 10 has a higher breakdown voltage than a semiconductor device in which the floating part 330 is not formed.

Ａ２．半導体装置の製造方法：
図３は、半導体装置１０の製造方法を示すフローチャートである。図４は、積層体１５を示す図である。半導体装置１０を製造するには、まず、基板１１０上に第１半導体層１２０と第２半導体層１３０と第３半導体層１４０とが積層された積層体１５が用意される（ステップＳ１１０）。積層体１５は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法による結晶成長によって、基板１１０に、第１半導体層１２０と第２半導体層１３０と第３半導体層１４０とを上方に順に積層することによって製造される。 A2. Manufacturing method of semiconductor device:
FIG. 3 is a flowchart showing a method for manufacturing the semiconductor device 10. FIG. 4 is a view showing the laminated body 15. In order to manufacture the semiconductor device 10, first, the stacked body 15 in which the first semiconductor layer 120, the second semiconductor layer 130, and the third semiconductor layer 140 are stacked on the substrate 110 is prepared (step S110). The stacked body 15 is manufactured by sequentially stacking the first semiconductor layer 120, the second semiconductor layer 130, and the third semiconductor layer 140 on the substrate 110 by crystal growth by MOCVD (Metal Organic Chemical Vapor Deposition) method. Is done.

次に、積層体１５に対して、塩素系ガスを用いたドライエッチングを行うことによって、トレンチ２５０およびフローティング部３３０が形成される（ステップＳ１２０）。具体的には、ステップＳ１２０では、積層体１５のトレンチ２５０を形成すべき所定の領域を除いて、ＳｉＯ2をマスクとするパターンが形成される。その後、積層体１５に対して、トレンチ２５０の形状が、上述の式（１）〜（３）を満たす形状となるような条件において、ドライエッチングが行われる。本実施形態では、積層体１５に対するドライエッチングは、ＢＣｌ3とＣｌ2との混合ガスを用い、誘導結合型プラズマ（Inductively Coupled Plasma：ＩＣＰ）エッチング装置を用いて行われる。 Next, the trench 250 and the floating part 330 are formed by performing dry etching using a chlorine-based gas on the stacked body 15 (step S120). Specifically, in step S120, a pattern using SiO 2 as a mask is formed except for a predetermined region where the trench 250 of the stacked body 15 is to be formed. Thereafter, dry etching is performed on the stacked body 15 under such conditions that the shape of the trench 250 satisfies the above-described formulas (1) to (3). In the present embodiment, dry etching on the stacked body 15 is performed using a mixed gas of BCl 3 and Cl 2 and using an inductively coupled plasma (ICP) etching apparatus.

図５は、トレンチ２５０およびフローティング部３３０が形成された、製造過程における半導体装置１７を示す模式図である。トレンチ２５０およびフローティング部３３０の形状を、上述の式（１）〜（３）を満たす形状となるようにするためには、例えばプラズマ生成電力（ＩＣＰ電力）や、バイアス電力、プラズマ圧力、ガス組成、ガス流量、エッチング時間と、積層体１５におけるＴ１、Ｔ２、Ｗ１、Ｗ２との関係を実験によってあらかじめ求めておく。そして、トレンチ２５０およびフローティング部３３０の形状が、上述の式（１）〜（３）を満たす形状となる条件によって、ドライエッチングが行われればよい。なお、トレンチ２５０およびフローティング部３３０をより好ましい形状とするためには、上述の式（４）〜（６）を満たす形状となるエッチング条件によって、積層体１５に対してドライエッチングが行われればよい。   FIG. 5 is a schematic diagram showing the semiconductor device 17 in the manufacturing process in which the trench 250 and the floating portion 330 are formed. In order to make the shapes of the trench 250 and the floating part 330 satisfy the above-described formulas (1) to (3), for example, plasma generation power (ICP power), bias power, plasma pressure, gas composition The relationship between the gas flow rate, the etching time, and T1, T2, W1, and W2 in the stacked body 15 is obtained in advance by experiments. Then, dry etching may be performed under the condition that the shape of the trench 250 and the floating portion 330 is a shape that satisfies the above-described formulas (1) to (3). In addition, in order to make the trench 250 and the floating portion 330 have a more preferable shape, it is only necessary that dry etching is performed on the stacked body 15 under the etching conditions that achieve the shapes satisfying the above-described formulas (4) to (6). .

このようなエッチング条件は、トレンチ２５０の底部２５２の形状を境界面１２５を含む面に対して略平行な（ＸＹ平面に対して平らな）形状とする場合のドライエッチングの条件と比べて、例えばプラズマ生成電力とバイアス電力のうち少なくとも一方が大きい。   Such etching conditions are, for example, compared with dry etching conditions in which the shape of the bottom portion 252 of the trench 250 is a shape substantially parallel to the surface including the boundary surface 125 (flat with respect to the XY plane), for example. At least one of the plasma generation power and the bias power is large.

なお、本実施形態では、プラズマ生成電力が５００Ｗ、バイアス電力が４５Ｗ、ＢＣｌ3／Ｃｌ2ガス流量比が０．５の条件下で、ドライエッチングが行われる。 In this embodiment, dry etching is performed under conditions where the plasma generation power is 500 W, the bias power is 45 W, and the BCl 3 / Cl 2 gas flow ratio is 0.5.

次に、トレンチ２５０およびフローティング部３３０が形成された、製造過程における半導体装置１７に対し、酸素雰囲気において、８００度、５分間の熱処理が施される（ステップＳ１３０）。熱処理を行うことで、ドライエッチングによって与えられたトレンチ２５０の側壁２５１および底部２５２のダメージが回復されるとともに、第２半導体層１３０およびフローティング部３３０のアクセプタが活性化される。   Next, the semiconductor device 17 in the manufacturing process in which the trench 250 and the floating portion 330 are formed is subjected to heat treatment at 800 degrees for 5 minutes in an oxygen atmosphere (step S130). By performing the heat treatment, damage to the sidewall 251 and the bottom portion 252 of the trench 250 given by dry etching is recovered, and the acceptors of the second semiconductor layer 130 and the floating portion 330 are activated.

次に、第３半導体層１４０の上面１４２およびトレンチ２５０の表面に、絶縁膜２５５が形成される（ステップＳ１４０）。図６は、ステップＳ１４０が行われた後の、製造過程における半導体装置１９を示す模式図である。   Next, an insulating film 255 is formed on the upper surface 142 of the third semiconductor layer 140 and the surface of the trench 250 (step S140). FIG. 6 is a schematic diagram showing the semiconductor device 19 in the manufacturing process after step S140 is performed.

次に、絶縁膜２５５が形成された、製造過程における半導体装置１９に対し、電極（ゲート電極２６０、ソース電極２４０、ドレイン電極２１０）が形成される（ステップＳ１５０）。以上の工程により、本実施形態の半導体装置１０が製造される。   Next, electrodes (gate electrode 260, source electrode 240, drain electrode 210) are formed on semiconductor device 19 in the manufacturing process in which insulating film 255 is formed (step S150). Through the above steps, the semiconductor device 10 of this embodiment is manufactured.

次に、上述の製造方法により製造された半導体装置１０の電気的特性と、フローティング部３３０を有さない半導体装置５０の電気的特性とについて説明する。
図７は、フローティング部３３０を有さない半導体装置５０の構造を示す図である。半導体装置５０は、上述の製造方法のステップＳ１２０におけるドライエッチング条件のうち、プラズマ生成電力を２分の１、すなわち２５０Ｗに変更することによって製造された半導体装置である。半導体装置５０のトレンチ５５０の底部５５２の形状は、本実施形態の半導体装置１０と異なり、境界面１２５を含む面に対して略平行な（ＸＹ平面に対して平らな）形状である。 Next, the electrical characteristics of the semiconductor device 10 manufactured by the above-described manufacturing method and the electrical characteristics of the semiconductor device 50 that does not have the floating portion 330 will be described.
FIG. 7 is a diagram illustrating the structure of the semiconductor device 50 that does not have the floating portion 330. The semiconductor device 50 is a semiconductor device manufactured by changing the plasma generation power to one half, that is, 250 W among the dry etching conditions in step S120 of the manufacturing method described above. Unlike the semiconductor device 10 of the present embodiment, the shape of the bottom 552 of the trench 550 of the semiconductor device 50 is substantially parallel to the surface including the boundary surface 125 (flat with respect to the XY plane).

図８は、フローティング部３３０を有する半導体装置１０とフローティング部３３０を有さない半導体装置５０の耐圧を示す図である。図８に示すように、本実施形態の半導体装置１０は、１３００〜１４００Ｖの耐圧を示す。一方、図７に示す半導体装置５０は、８００〜９００Ｖの耐圧を示す。この実験結果から、本実施形態の半導体装置１０は、図１に示すような形状のフローティング部３３０を有することにより、フローティング部３３０を有さない半導体装置５０に対して、４０％以上、耐圧が高いことが示された。   FIG. 8 is a diagram illustrating the breakdown voltage of the semiconductor device 10 having the floating portion 330 and the semiconductor device 50 not having the floating portion 330. As shown in FIG. 8, the semiconductor device 10 of the present embodiment has a withstand voltage of 1300 to 1400V. On the other hand, the semiconductor device 50 shown in FIG. 7 exhibits a withstand voltage of 800 to 900V. From this experimental result, the semiconductor device 10 of the present embodiment has a floating portion 330 having a shape as shown in FIG. 1, so that the withstand voltage of the semiconductor device 50 having no floating portion 330 is 40% or more. It was shown to be expensive.

本実施形態の半導体装置１０の製造方法によれば、トレンチ２５０の底部２５２を、第１半導体層１２０から第２半導体層１３０へ向かう方向に向けて凸状に形成することによって、トレンチ２５０が形成される際に、同時にフローティング部３３０が形成される。そのため、積層体１５に対して、フローティング部３３０を形成するための熱拡散処理が行われないので、熱処理によって第２半導体層１３０内の不純物が、第１半導体層１２０および第３半導体層１４０へ拡散することを防ぐことができる。よって、オン抵抗の増加が抑制される。また、イオン注入によってフローティング部３３０を形成することが困難であるＧａＮ系の半導体装置であっても、トレンチ２５０の底部２５２において発生する電界の集中を緩和することができる。よって、半導体装置１０の電気的性能を向上させることができる。   According to the method for manufacturing the semiconductor device 10 of the present embodiment, the trench 250 is formed by forming the bottom portion 252 of the trench 250 so as to protrude in the direction from the first semiconductor layer 120 toward the second semiconductor layer 130. At the same time, the floating portion 330 is formed. Therefore, since the thermal diffusion process for forming the floating part 330 is not performed on the stacked body 15, impurities in the second semiconductor layer 130 are transferred to the first semiconductor layer 120 and the third semiconductor layer 140 by the heat treatment. It can be prevented from spreading. Therefore, an increase in on-resistance is suppressed. Even in a GaN-based semiconductor device in which it is difficult to form the floating portion 330 by ion implantation, the concentration of the electric field generated at the bottom portion 252 of the trench 250 can be reduced. Therefore, the electrical performance of the semiconductor device 10 can be improved.

また、本実施形態の半導体装置１０の製造方法によれば、トレンチ２５０が形成される際に、同時にフローティング部３３０が形成される。そのため、フローティング部３３０を形成するための工程を別途設けなくともよい。よって、半導体装置１０の製造工程を簡易にすることができるとともに、半導体装置１０の製造コストの増加を抑制することができる。   Further, according to the method for manufacturing the semiconductor device 10 of the present embodiment, when the trench 250 is formed, the floating portion 330 is simultaneously formed. Therefore, it is not necessary to provide a separate process for forming the floating portion 330. Therefore, the manufacturing process of the semiconductor device 10 can be simplified, and an increase in manufacturing cost of the semiconductor device 10 can be suppressed.

Ｂ．第２実施形態：
図９は、第２実施形態における半導体装置２０の構成を模式的に示す断面図である。図９に示す半導体装置２０は、第３半導体層１４０に接続されたソース電極２４１と、第２半導体層１３０に接続されたボディ電極２４５とを備える点を除き、上述の第１実施形態における半導体装置１０と同様である。第２実施形態におけるフローティング部３３０もまた、第１実施形態と同様に、ドライエッチングによりトレンチ２５０を形成することによって、トレンチ２５０と同時に形成される。ソース電極２４１は、アルミニウム（Ａｌ）からなる層とチタン（Ｔｉ）からなる層とを積層した後、熱処理することによって形成されている。ボディ電極２４５は、第２半導体層１３０のボディ電極２４５を形成すべき領域にパラジウム（Ｐｄ）からなる層を積層した後、熱処理することによって形成されている。図９に示す半導体装置２０を製造する場合には、ソース電極２４１を形成した後の熱処理と、ボディ電極２４５を形成した後の熱処理は、それぞれ別に行ってもよいし、同時に行ってもよい。このような構成の半導体装置２０であっても、第１実施形態と同様の効果を奏する。 B. Second embodiment:
FIG. 9 is a cross-sectional view schematically showing the configuration of the semiconductor device 20 in the second embodiment. The semiconductor device 20 shown in FIG. 9 includes the source electrode 241 connected to the third semiconductor layer 140 and the body electrode 245 connected to the second semiconductor layer 130, except for the semiconductor device according to the first embodiment described above. It is the same as the device 10. Similarly to the first embodiment, the floating portion 330 in the second embodiment is formed simultaneously with the trench 250 by forming the trench 250 by dry etching. The source electrode 241 is formed by laminating a layer made of aluminum (Al) and a layer made of titanium (Ti), and then performing a heat treatment. The body electrode 245 is formed by stacking a layer made of palladium (Pd) in a region where the body electrode 245 of the second semiconductor layer 130 is to be formed, and then performing a heat treatment. When the semiconductor device 20 shown in FIG. 9 is manufactured, the heat treatment after forming the source electrode 241 and the heat treatment after forming the body electrode 245 may be performed separately or simultaneously. Even the semiconductor device 20 having such a configuration has the same effects as those of the first embodiment.

Ｃ．第３実施形態：
図１０は、第３実施形態における半導体装置３０の構成を模式的に示す断面図である。図１０に示す半導体装置３０は、第１実施形態における半導体装置１０に、さらにトレンチ２５０ａを用いた終端構造を有する。 C. Third embodiment:
FIG. 10 is a cross-sectional view schematically showing the configuration of the semiconductor device 30 in the third embodiment. A semiconductor device 30 shown in FIG. 10 has a termination structure in which the semiconductor device 10 according to the first embodiment further uses a trench 250a.

終端構造におけるトレンチ２５０ａは、第１および第２実施形態における半導体装置１０のトレンチ２５０と同様の形状を有する。終端構造におけるフローティング部３３０ａもまた、第１および第２実施形態と同様に、ドライエッチングによりトレンチ２５０ａを形成することによって、トレンチ２５０ａと同時に形成される。絶縁膜２５５ａは、トレンチ２５０ａの底部２５２ａ（２５２Ｄａ、２５２Ｂａ）および側壁２５１ａと、トレンチ２５０ａ周縁の第３半導体層１４０の上面１４２と、を連続的に覆うとともに、トレンチ２５０ａを充填している。絶縁膜２５５ａは、酸化シリコン（ＳｉＯ2）により形成されている。 The trench 250a in the termination structure has the same shape as the trench 250 of the semiconductor device 10 in the first and second embodiments. Similarly to the first and second embodiments, the floating portion 330a in the termination structure is formed simultaneously with the trench 250a by forming the trench 250a by dry etching. The insulating film 255a continuously covers the bottom 252a (252Da, 252Ba) and the side wall 251a of the trench 250a and the upper surface 142 of the third semiconductor layer 140 at the periphery of the trench 250a, and fills the trench 250a. The insulating film 255a is formed of silicon oxide (SiO 2 ).

このように、上述の実施形態におけるトレンチ２５０およびフローティング部３３０の形状を終端構造に適用しても、終端構造におけるフローティング部３３０ａによって、トレンチ２５０ａの底部２５２ａにおける電界の集中を緩和することができる。その結果、上述の実施形態と同様に、半導体装置３０の電気的特性を向上させることができる。なお、トレンチ２５０ａには、絶縁膜２５５ａが充填されることに代えて、例えば、アルミニウム（Ａｌ）からなる電極が形成されていてもよい。   Thus, even if the shapes of the trench 250 and the floating part 330 in the above-described embodiment are applied to the termination structure, the electric field concentration at the bottom 252a of the trench 250a can be reduced by the floating part 330a in the termination structure. As a result, the electrical characteristics of the semiconductor device 30 can be improved as in the above-described embodiment. For example, an electrode made of aluminum (Al) may be formed in the trench 250a instead of being filled with the insulating film 255a.

Ｄ．変形例：
Ｄ１．変形例１：
上述の種々の実施形態では、トレンチ２５０、２５０ａおよびフローティング部３３０、３３０ａはドライエッチングを行うことによって形成されている。これに対し、トレンチ２５０、２５０ａおよびフローティング部３３０、３３０ａはドライエッチングおよびウェットエッチングを行うことによって形成されてもよい。ウェットエッチングのエッチャントとしては、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、水酸化カリウム（ＫＯＨ）、水酸化アンモニウム（ＮＨ4ＯＨ）、水酸化ナトリウム（ＮａＯＨ）などのアルカリ系のエッチャントを用いてもよい。 D. Variations:
D1. Modification 1:
In the various embodiments described above, the trenches 250 and 250a and the floating portions 330 and 330a are formed by dry etching. In contrast, the trenches 250 and 250a and the floating portions 330 and 330a may be formed by performing dry etching and wet etching. As an etchant for wet etching, an alkaline etchant such as tetramethylammonium hydroxide (TMAH), potassium hydroxide (KOH), ammonium hydroxide (NH 4 OH), or sodium hydroxide (NaOH) may be used.

Ｄ２．変形例２：
上述の種々の実施形態では、トレンチ２５０、２５０ａは、プラズマ生成電力が５００Ｗ、バイアス電力が４５Ｗの条件下でドライエッチングを行うことにより形成されている。この条件は、トレンチの底部を、境界面１２５を含む面に対して略平行な形状とする条件（プラズマ生成電力が２５０Ｗ、バイアス電力が４５Ｗ）に対して、プラズマ生成電力が２倍である。しかし、トレンチ２５０、２５０ａは、トレンチの底部を、境界面１２５を含む面に対して略平行な形状とする条件に対して、バイアス電力を大きくすることによって形成されてもよい。例えば、トレンチ２５０、２５０ａは、プラズマ生成電力が２５０Ｗ、バイアス電力が７０Ｗの条件下で形成されてもよい。 D2. Modification 2:
In the various embodiments described above, the trenches 250 and 250a are formed by performing dry etching under conditions where the plasma generation power is 500 W and the bias power is 45 W. This condition is that the plasma generation power is twice the condition that the bottom of the trench is shaped substantially parallel to the plane including the boundary surface 125 (the plasma generation power is 250 W and the bias power is 45 W). However, the trenches 250 and 250a may be formed by increasing the bias power with respect to a condition in which the bottom of the trench is shaped substantially parallel to the surface including the boundary surface 125. For example, the trenches 250 and 250a may be formed under conditions where the plasma generation power is 250 W and the bias power is 70 W.

Ｄ３．変形例３：
図１１は、半導体装置４０の構成を模式的に示す断面図である。半導体装置４０は、上述の実施形態における半導体装置１０の変形例である。半導体装置４０は、半導体装置１０と比較して、トレンチ２５０ｂが第１半導体層１２０のより下方まで到達するように形成されている点と、ゲート電極２６０ｂが、境界面１２５を超えて第１半導体層１２０まで達している点とが異なる。半導体装置４０のその他の点については、半導体装置１０と同様である。半導体装置４０のフローティング部３３０ｂもまた、半導体装置１０と同様に、ドライエッチングによりトレンチ２５０ｂを形成することによって、トレンチ２５０ｂと同時に形成される。このような構成の半導体装置４０であっても、第１実施形態と同様の効果を奏する。なおフローティング部３３０ｂは、図１１に図示しない領域において、第２半導体層１３０と繋がっていてもよい。 D3. Modification 3:
FIG. 11 is a cross-sectional view schematically showing the configuration of the semiconductor device 40. The semiconductor device 40 is a modification of the semiconductor device 10 in the above-described embodiment. Compared with the semiconductor device 10, the semiconductor device 40 is formed such that the trench 250 b reaches the lower part of the first semiconductor layer 120, and the gate electrode 260 b extends beyond the boundary surface 125 to the first semiconductor. The difference is that the layer 120 is reached. Other points of the semiconductor device 40 are the same as those of the semiconductor device 10. Similarly to the semiconductor device 10, the floating portion 330b of the semiconductor device 40 is formed simultaneously with the trench 250b by forming the trench 250b by dry etching. Even the semiconductor device 40 having such a configuration has the same effects as those of the first embodiment. Note that the floating portion 330b may be connected to the second semiconductor layer 130 in a region not shown in FIG.

Ｄ４．変形例４：
上述の種々の実施形態では、フローティング部３３０、３３０ａの形状は、トレンチ２５０、２５０ａの底部２５２Ｂ、２５２Ｂａと境界面１２５を含む面とによって囲まれた形状である。これに対し、フローティング部３３０、３３０ａは、図１、図９、図１０に図示しない領域において、第２半導体層１３０と繋がっていてもよい。 D4. Modification 4:
In the various embodiments described above, the floating portions 330 and 330a have a shape surrounded by the bottom portions 252B and 252Ba of the trenches 250 and 250a and the surface including the boundary surface 125. On the other hand, the floating portions 330 and 330a may be connected to the second semiconductor layer 130 in regions not shown in FIGS.

Ｄ５．変形例５：
上述の種々の実施形態では、トレンチ２５０、２５０ａおよびフローティング部３３０、３３０ａは、ＩＣＰエッチング装置を用いたドライエッチングにより形成されている。これに対し、ＩＣＰエッチング装置に代えて、例えば、ＥＣＲ（Electron Cyclotron Resonance）プラズマを用いた誘導結合型エッチング装置や、マグネトロン型やイオンビーム型などの容量結合型プラズマエッチング装置など、プラズマ生成電力とバイアス電力を制御することのできる他のエッチング装置を用いてもよい。 D5. Modification 5:
In the various embodiments described above, the trenches 250 and 250a and the floating portions 330 and 330a are formed by dry etching using an ICP etching apparatus. On the other hand, instead of an ICP etching apparatus, for example, an inductively coupled etching apparatus using ECR (Electron Cyclotron Resonance) plasma, a capacitively coupled plasma etching apparatus such as a magnetron type or an ion beam type, etc. Other etching apparatuses that can control the bias power may be used.

Ｄ６．変形例６：
上述の種々の実施形態における各半導体層の形成材料はあくまで一例であり、他の材料を用いることも可能である。例えば、上述の実施形態では、各半導体層が主として窒化ガリウム（ＧａＮ）により構成されているとしている。これに対し、各半導体層は炭化ケイ素（ＳｉＣ）やケイ素（Ｓｉ）といった他の材料により構成されていてもよい。 D6. Modification 6:
The material for forming each semiconductor layer in the various embodiments described above is merely an example, and other materials can be used. For example, in the above-described embodiment, each semiconductor layer is mainly composed of gallium nitride (GaN). On the other hand, each semiconductor layer may be made of another material such as silicon carbide (SiC) or silicon (Si).

Ｄ７．変形例７：
上述の種々の実施形態では、トレンチゲート型ＭＯＳＦＥＴについて説明したが、本発明はそれ以外の半導体装置にも適用可能である。例えば、本発明は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）にも適用可能である。 D7. Modification 7:
In the various embodiments described above, the trench gate type MOSFET has been described, but the present invention is also applicable to other semiconductor devices. For example, the present invention can be applied to an insulated gate bipolar transistor (IGBT).

Ｄ８．変形例８：
上述の種々の実施形態では、絶縁膜２５５、２５５ａは、酸化シリコン（ＳｉＯ2）により形成されている。これに対し、絶縁膜２５５、２５５ａは、酸化アルミニウム（Ａｌ2Ｏ3）や窒化ケイ素（ＳｉＮ）、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）といった他の材料により形成されているとしてもよい。また、絶縁膜２５５、２５５ａは複数層構成であるとしてもよい。例えば、ＳｉＯ2の上にＺｒＯ2を設けたＺｒＯ2／ＳｉＯ2構成をはじめ、ＨｆＯ2／ＳｉＯ2構成、Ａｌ2Ｏ3／ＳｉＯ2構成、ＳｉＯ2／ＳｉＮ構成といった２層構成や、ＳｉＮの上にＳｉＯ2を設け、さらにその上にＺｒＯ2を設けたＺｒＯ2／ＳｉＯ2／ＳｉＮ構成をはじめ、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2構成といった３層構成であるとしてもよい。 D8. Modification 8:
In the various embodiments described above, the insulating films 255 and 255a are made of silicon oxide (SiO 2 ). On the other hand, the insulating films 255 and 255a may be formed of other materials such as aluminum oxide (Al 2 O 3 ), silicon nitride (SiN), hafnium oxide (HfO 2 ), and zirconium oxide (ZrO 2 ). Good. The insulating films 255 and 255a may have a multilayer structure. For example, a ZrO 2 / SiO 2 structure in which ZrO 2 is provided on SiO 2, a two-layer structure such as a HfO 2 / SiO 2 structure, an Al 2 O 3 / SiO 2 structure, a SiO 2 / SiN structure, A three-layer structure such as a ZrO 2 / SiO 2 / SiN structure in which SiO 2 is provided thereon and further ZrO 2 is provided thereon, and a HfO 2 / Al 2 O 3 / SiO 2 structure may be employed.

Ｄ９．変形例９：
上述の種々の実施形態ではゲート電極２６０はアルミニウム（Ａｌ）により形成されている。これに対し、ゲート電極２６０は、白金（Ｐｔ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、金（Ａｕ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、ポリシリコン等の導電性材料の少なくとも１つを含む電極であってもよい。また、ゲート電極２６０は、複数層によって構成されてもよい。例えば、ゲート電極２６０は、Ａｕ／Ｎｉ構成や、Ａｌ／Ｔｉ構成、Ａｌ／ＴｉＮ構成（それぞれ、Ｎｉ、Ｔｉ、ＴｉＮが絶縁膜側）のような２層構成であってもよいし、ＴｉＮ／Ａｌ／ＴｉＮ構成のような３層構成であってもよい。 D9. Modification 9:
In the various embodiments described above, the gate electrode 260 is formed of aluminum (Al). On the other hand, the gate electrode 260 is at least one of conductive materials such as platinum (Pt), cobalt (Co), nickel (Ni), gold (Au), titanium (Ti), palladium (Pd), and polysilicon. The electrode containing may be sufficient. Further, the gate electrode 260 may be composed of a plurality of layers. For example, the gate electrode 260 may have a two-layer configuration such as an Au / Ni configuration, an Al / Ti configuration, or an Al / TiN configuration (Ni, Ti, and TiN are on the insulating film side, respectively). A three-layer structure such as an Al / TiN structure may be used.

Ｄ１０．変形例１０：
上述の第１実施形態では、ソース電極２４０は、アルミニウム（Ａｌ）からなる層とチタン（Ｔｉ）からなる層とパラジウム（Ｐｄ）からなる層とを積層して形成されている。また、上述の第２実施形態では、ソース電極２４１は、Ａｌからなる層とＴｉからなる層とを積層して形成されている。これに対し、ソース電極２４０、２４１は、Ｔｉの代わりに、例えば、バナジウム（Ｖ）、ハフニウム（Ｈｆ）などの導電性材料の少なくとも１つから成る電極であってもよい。 D10. Modification 10:
In the first embodiment described above, the source electrode 240 is formed by laminating a layer made of aluminum (Al), a layer made of titanium (Ti), and a layer made of palladium (Pd). In the second embodiment described above, the source electrode 241 is formed by laminating a layer made of Al and a layer made of Ti. On the other hand, the source electrodes 240 and 241 may be electrodes made of at least one conductive material such as vanadium (V) or hafnium (Hf) instead of Ti.

Ｄ１１．変形例１１：
上述の種々の実施形態では、ドレイン電極２１０は、チタン（Ｔｉ）からなる層とアルミニウム（Ａｌ）からなる層を積層して形成されている。これに対し、ドレイン電極２１０は、Ｔｉの代わりに、例えば、バナジウム（Ｖ）、ハフニウム（Ｈｆ）などの導電性材料の少なくとも１つから成る電極であってもよい。 D11. Modification 11:
In the various embodiments described above, the drain electrode 210 is formed by laminating a layer made of titanium (Ti) and a layer made of aluminum (Al). On the other hand, the drain electrode 210 may be an electrode made of at least one of conductive materials such as vanadium (V) and hafnium (Hf) instead of Ti.

Ｄ１２．変形例１２：
上述の種々の実施形態では、半導体装置１０の「第１導電型」はＮ型であり、「第２導電型」はＰ型である。これに対し、半導体装置１０の「第１導電型」がＰ型であり、「第２導電型」がＮ型であってもよい。 D12. Modification 12:
In the various embodiments described above, the “first conductivity type” of the semiconductor device 10 is the N type, and the “second conductivity type” is the P type. On the other hand, the “first conductivity type” of the semiconductor device 10 may be P-type, and the “second conductivity type” may be N-type.

本発明は、上述の実施形態や変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、変形例中の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。   The present invention is not limited to the above-described embodiments and modifications, and can be realized with various configurations without departing from the spirit thereof. For example, the technical features in the embodiments and the modifications corresponding to the technical features in each embodiment described in the summary section of the invention are to solve some or all of the above-described problems, or In order to achieve part or all of the effects, replacement or combination can be performed as appropriate. Further, if the technical feature is not described as essential in the present specification, it can be deleted as appropriate.

１０、２０、３０、４０…半導体装置
１５…積層体
１７、１９…製造過程における半導体装置
５０…フローティング部３３０を有さない半導体装置
１１０…基板
１１１…基板下面
１１２…基板上面
１２０…第１半導体層
１２２…第１半導体層上面
１２５…境界面
１３０…第２半導体層
１３２…第２半導体上面
１４０…第３半導体層
１４２…第３半導体層上面
２１０…ドレイン電極
２４０、２４１…ソース電極
２４５…ボディ電極
２５０、２５０ａ、２５０ｂ、５５０…トレンチ
２５１、２５１ａ、２５１ｂ、５５１…側壁
２５２、２５２ａ、２５２ｂ、５５２…底部
２５２Ｂ、２５２Ｂａ、２５２Ｂｂ…第２半導体層に存在するトレンチの底部
２５２Ｄ、２５２Ｄａ、２５２Ｄｂ、５５２Ｄ…第１半導体層に存在するトレンチの底部
２５５、２５５ａ…絶縁膜
２６０、２６０ｂ、２６５…ゲート電極
３３０、３３０ａ、３３０ｂ…フローティング部
３３１、３３１ａ、３３１ｂ…フローティング部底面 DESCRIPTION OF SYMBOLS 10, 20, 30, 40 ... Semiconductor device 15 ... Laminated body 17, 19 ... Semiconductor device in manufacturing process 50 ... Semiconductor device which does not have floating part 330 110 ... Substrate 111 ... Substrate lower surface 112 ... Substrate upper surface 120 ... First semiconductor Layer 122 ... First semiconductor layer upper surface 125 ... Boundary surface 130 ... Second semiconductor layer 132 ... Second semiconductor upper surface 140 ... Third semiconductor layer 142 ... Third semiconductor layer upper surface 210 ... Drain electrodes 240, 241 ... Source electrode 245 ... Body Electrodes 250, 250a, 250b, 550... Trenches 251, 251a, 251b, 551. 552D ... Trench present in the first semiconductor layer Bottom 255,255A ... insulating film 260,260b, 265 ... gate electrode 330,330a, 330b ... floating unit 331,331a, 331b ... floating unit bottom

Claims (14)

基板と、
前記基板の下面に接する電極と、
前記基板の上面に接する第１導電型の半導体である第１半導体層と、
前記第１半導体層の上面に接する第２導電型の半導体である第２半導体層と、
を備える半導体装置であって、
前記第２半導体層には、トレンチが前記第１半導体層まで達するように形成され、前記トレンチ内には、絶縁膜を介して電極が形成されており、
前記トレンチの底部は、前記第１半導体層から前記第２半導体層に向かう方向に向けて凸状に形成され、前記トレンチの側壁は、前記トレンチの開口側ほど広がるように傾斜して形成されており、
前記底部と、前記第１半導体層と前記第２半導体層との境界を含む面と、の間に、前記第２導電型の半導体により構成された領域を有し、
前記トレンチの底部は、前記側壁とつながる部分において丸まり、かつ、前記領域の上面に向けて丸まった形状となるように凸状に形成されており、
前記半導体装置は、前記トレンチ内の電極と前記基板の下面に接する電極との間に電圧が印加されるものである、半導体装置。 A substrate,
An electrode in contact with the lower surface of the substrate;
A first semiconductor layer that is a first conductivity type semiconductor in contact with the upper surface of the substrate ;
A second semiconductor layer that is a second conductivity type semiconductor in contact with an upper surface of the first semiconductor layer;
A semiconductor device comprising:
In the second semiconductor layer, a trench is formed so as to reach the first semiconductor layer , and an electrode is formed in the trench through an insulating film ,
The bottom of the trench is formed in a convex shape in a direction from the first semiconductor layer toward the second semiconductor layer, and the sidewall of the trench is formed to be inclined so as to expand toward the opening side of the trench. And
Wherein a bottom portion, and a plane including a boundary between the second semiconductor layer and the first semiconductor layer, during, possess the area constituted by the second conductivity type semiconductor,
The bottom of the trench is formed in a convex shape so as to be rounded at a portion connected to the side wall and rounded toward the upper surface of the region,
In the semiconductor device, a voltage is applied between an electrode in the trench and an electrode in contact with the lower surface of the substrate . 基板と、  A substrate,
前記基板の下面に接する電極と、  An electrode in contact with the lower surface of the substrate;
前記基板の上面に接する第１導電型の半導体である第１半導体層と、  A first semiconductor layer that is a first conductivity type semiconductor in contact with the upper surface of the substrate;
前記第１半導体層の上面に接する第２導電型の半導体である第２半導体層と、  A second semiconductor layer that is a second conductivity type semiconductor in contact with an upper surface of the first semiconductor layer;
前記基板の上面側に形成された電極であって、前記第２半導体層側に形成された電極と、  An electrode formed on the upper surface side of the substrate, the electrode formed on the second semiconductor layer side;
前記基板の上面側に形成された電極に隣接する終端構造と、  A termination structure adjacent to an electrode formed on the upper surface side of the substrate;
を備える半導体装置であって、  A semiconductor device comprising:
前記終端構造は、前記第２半導体層に前記第１半導体層にまで達するように形成されたトレンチと、前記トレンチ内に充填された絶縁膜又は前記トレンチ内に充填された電極と、を有し、  The termination structure includes a trench formed in the second semiconductor layer so as to reach the first semiconductor layer, and an insulating film filled in the trench or an electrode filled in the trench. ,
前記トレンチの底部は、前記第１半導体層から前記第２半導体層に向かう方向に向けて凸状に形成され、前記トレンチの側壁は、前記トレンチの開口側ほど広がるように傾斜して形成されており、  The bottom of the trench is formed in a convex shape in a direction from the first semiconductor layer toward the second semiconductor layer, and the sidewall of the trench is formed to be inclined so as to expand toward the opening side of the trench. And
前記底部と、前記第１半導体層と前記第２半導体層との境界を含む面と、の間に、前記第２導電型の半導体により構成された領域を有し、  Between the bottom and the surface including the boundary between the first semiconductor layer and the second semiconductor layer, there is a region constituted by the semiconductor of the second conductivity type,
前記トレンチの底部は、前記側壁とつながる部分において丸まり、かつ、前記領域の上面に向けて丸まった形状となるように凸状に形成されており、  The bottom of the trench is formed in a convex shape so as to be rounded at a portion connected to the side wall and rounded toward the upper surface of the region,
前記半導体装置は前記基板の上面側に形成された電極と前記基板の下面に接する電極との間に電圧が印加されるものである、半導体装置。  In the semiconductor device, a voltage is applied between an electrode formed on the upper surface side of the substrate and an electrode in contact with the lower surface of the substrate. 請求項１又は請求項２に記載の半導体装置であって、
前記面と前記領域の底面とは同一面上に存在する、半導体装置。 The semiconductor device according to claim 1 or 2 , wherein
The semiconductor device, wherein the surface and the bottom surface of the region are on the same surface. 請求項１から請求項３までのいずれか一項に記載の半導体装置であって、
前記面から前記方向に向けた前記領域の最大高さＴ１と、
前記面における前記領域を跨いだ前記トレンチの側壁間の幅Ｗ１と、は、以下の式（１）を満たす、半導体装置。
０＜Ｔ１≦Ｗ１・・・（１） The semiconductor device according to any one of claims 1 to 3,
A maximum height T1 of the region from the surface in the direction;
The width W1 between the sidewalls of the trench across the region on the surface satisfies the following formula (1).
0 <T1 ≦ W1 (1) 請求項１から請求項４までのいずれか一項に記載の半導体装置であって、
前記面における前記トレンチの側壁から前記面における前記トレンチの底部までの幅Ｗ２は、以下の式（２）を満たす、半導体装置。
０≦Ｗ２≦１．０（μｍ）・・・（２） A semiconductor device according to any one of claims 1 to 4 , wherein
A width W2 from the sidewall of the trench on the surface to the bottom of the trench on the surface satisfies the following formula (2).
0 ≦ W2 ≦ 1.0 (μm) (2) 請求項１から請求項５までのいずれか一項に記載の半導体装置であって、
前記面から前記底部までの最大深さＴ２と、
前記面における前記トレンチの側壁から前記面における前記トレンチの底部までの幅Ｗ２と、は、以下の式（３）を満たす、半導体装置。
０≦Ｔ２≦Ｗ２・・・（３） A semiconductor device according to any one of claims 1 to 5 ,
A maximum depth T2 from the surface to the bottom;
A width W2 from the sidewall of the trench on the surface to the bottom of the trench on the surface satisfies the following expression (3).
0 ≦ T2 ≦ W2 (3) 請求項１から請求項６までのいずれか一項に記載の半導体装置であって、  A semiconductor device according to any one of claims 1 to 6,
前記面から前記方向に向けた前記領域の最大高さＴ１と、  A maximum height T1 of the region from the surface in the direction;
前記面から前記底部までの最大深さＴ２と、  A maximum depth T2 from the surface to the bottom;
前記面における前記トレンチの側壁から前記面における前記トレンチの底部までの幅Ｗ２と、は、以下の式（４）を満たす、半導体装置。  The width W2 from the sidewall of the trench on the surface to the bottom of the trench on the surface satisfies the following formula (4).
Ｔ２≦Ｔ１≦Ｗ２・・・（４）    T2 ≦ T1 ≦ W2 (4) 請求項１から請求項７までのいずれか一項に記載の半導体装置であって、
前記第１半導体層および前記第２半導体層は、主に窒化ガリウム（ＧａＮ）により構成されている、半導体装置。 A semiconductor device according to any one of claims 1 to 7 ,
The semiconductor device, wherein the first semiconductor layer and the second semiconductor layer are mainly composed of gallium nitride (GaN). 基板と、
前記基板の下面に接する電極と、
前記基板の上面に接する第１導電型の半導体である第１半導体層と、
前記第１半導体層の上面に接する第２導電型の半導体である第２半導体層と、
前記第２半導体層に前記第１半導体層にまで達するように形成されたトレンチと、前記トレンチ内に絶縁膜を介して形成された電極と、を備える半導体装置の製造方法であって、
前記半導体装置は、前記トレンチ内の電極と前記基板の下面に接する電極との間に電圧が印加されるものであり、
（Ａ）前記第２半導体層に、前記トレンチを前記第１半導体層まで達するように形成する工程を備え、
前記工程（Ａ）は、前記トレンチの側壁を、前記トレンチの開口側ほど広がるように傾斜させて形成し、前記トレンチの底部を、前記第１半導体層から前記第２半導体層に向かう方向に向けて凸状に形成することによって、前記底部と、前記第１半導体層と前記第２半導体層との境界を含む面と、の間に、前記第２導電型の半導体により構成された領域を前記トレンチと同時に形成する工程であり、前記トレンチの底部を、前記側壁とつながる部分において丸まり、かつ、前記領域の上面に向けて丸まった形状となるように凸状に形成する工程である、半導体装置の製造方法。 A substrate,
An electrode in contact with the lower surface of the substrate;
A first semiconductor layer that is a first conductivity type semiconductor in contact with the upper surface of the substrate ;
A second semiconductor layer that is a second conductivity type semiconductor in contact with an upper surface of the first semiconductor layer;
A method of manufacturing a semiconductor device comprising: a trench formed in the second semiconductor layer so as to reach the first semiconductor layer ; and an electrode formed in the trench via an insulating film,
In the semiconductor device, a voltage is applied between an electrode in the trench and an electrode in contact with the lower surface of the substrate,
(A) forming a trench in the second semiconductor layer so as to reach the first semiconductor layer;
Wherein step (A), the side walls of the trench, is inclined so as to spread as open side of the trench formed, the bottom of the trench, a direction toward the second semiconductor layer from said first semiconductor layer wherein by forming the convex, and the bottom, a plane including a boundary between the second semiconductor layer and the first semiconductor layer, between the area constituted by a semiconductor of the second conductivity type Te A semiconductor device which is a step of forming simultaneously with a trench, and is a step of forming the bottom of the trench in a convex shape so as to be rounded at a portion connected to the side wall and rounded toward the upper surface of the region Manufacturing method. 基板と、  A substrate,
前記基板の下面に接する電極と、  An electrode in contact with the lower surface of the substrate;
前記基板の上面に接する第１導電型の半導体である第１半導体層と、  A first semiconductor layer that is a first conductivity type semiconductor in contact with the upper surface of the substrate;
前記第１半導体層の上面に接する第２導電型の半導体である第２半導体層と、  A second semiconductor layer that is a second conductivity type semiconductor in contact with an upper surface of the first semiconductor layer;
前記基板の上面側に形成された電極であって、前記第２半導体層側に形成された電極と、  An electrode formed on the upper surface side of the substrate, the electrode formed on the second semiconductor layer side;
前記基板の上面側に形成された電極に隣接する終端構造と、  A termination structure adjacent to an electrode formed on the upper surface side of the substrate;
を備える半導体装置の製造方法であって、  A method of manufacturing a semiconductor device comprising:
前記終端構造は、前記第２半導体層に前記第１半導体層にまで達するように形成されたトレンチと、前記トレンチ内に充填された絶縁膜又は前記トレンチ内に充填された電極と、を有し、  The termination structure includes a trench formed in the second semiconductor layer so as to reach the first semiconductor layer, and an insulating film filled in the trench or an electrode filled in the trench. ,
前記半導体装置は、前記基板の上面側に形成された電極と前記基板の下面に接する電極との間に電圧が印加されるものであり、  In the semiconductor device, a voltage is applied between an electrode formed on the upper surface side of the substrate and an electrode in contact with the lower surface of the substrate.
（Ａ）前記第２半導体層に、前記トレンチを前記第１半導体層まで達するように形成する工程を備え、  (A) forming a trench in the second semiconductor layer so as to reach the first semiconductor layer;
前記工程（Ａ）は、前記トレンチの側壁を、前記トレンチの開口側ほど広がるように傾斜させて形成し、前記トレンチの底部を、前記第１半導体層から前記第２半導体層に向かう方向に向けて凸状に形成することによって、前記底部と、前記第１半導体層と前記第２半導体層との境界を含む面と、の間に、前記第２導電型の半導体により構成された領域を前記トレンチと同時に形成する工程であり、前記トレンチの底部を、前記側壁とつながる部分において丸まり、かつ、前記領域の上面に向けて丸まった形状となるように凸状に形成する工程である、半導体装置の製造方法。  In the step (A), the side wall of the trench is formed to be inclined so as to expand toward the opening side of the trench, and the bottom of the trench is directed in the direction from the first semiconductor layer to the second semiconductor layer. And forming a region made of the second conductivity type semiconductor between the bottom and a surface including a boundary between the first semiconductor layer and the second semiconductor layer. A semiconductor device which is a step of forming simultaneously with a trench, and is a step of forming the bottom of the trench in a convex shape so as to be rounded at a portion connected to the side wall and rounded toward the upper surface of the region Manufacturing method. 請求項９又は請求項１０に記載の半導体装置の製造方法であって、
前記工程（Ａ）では、ドライエッチングによって、前記トレンチの底部を、前記方向に向けて凸状に形成し、前記領域を形成する、半導体装置の製造方法。 A method for manufacturing a semiconductor device according to claim 9 or 10 , wherein:
In the step (A), the bottom of the trench is formed in a convex shape in the direction by dry etching, and the region is formed. 請求項９又は請求項１０に記載の半導体装置の製造方法であって、
前記工程（Ａ）では、ドライエッチングおよびウェットエッチングによって、前記トレンチの底部を、前記方向に向けて凸状に形成し、前記領域を形成する、半導体装置の製造方法。 A method for manufacturing a semiconductor device according to claim 9 or 10 , wherein:
In the step (A), the bottom of the trench is formed in a convex shape in the direction by dry etching and wet etching, and the region is formed. 請求項１１または請求項１２に記載の半導体装置の製造方法であって、
前記工程（Ａ）では、前記面に対して略平行な底部を有するトレンチを形成する場合と比べて、プラズマ生成電力とバイアス電力のうち、少なくとも一方が大きい条件でドライエッチングを行う、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 11 or claim 12 ,
In the step (A), dry etching is performed under a condition in which at least one of plasma generation power and bias power is larger than in the case of forming a trench having a bottom portion substantially parallel to the surface. Production method. 請求項９から請求項１３までのいずれか一項に記載の半導体装置の製造方法であって、
前記第１半導体層および前記第２半導体層として、主に窒化ガリウム（ＧａＮ）により構成された層が用いられる、半導体装置の製造方法。 A method for manufacturing a semiconductor device according to any one of claims 9 to 13 ,
A method of manufacturing a semiconductor device, wherein a layer mainly composed of gallium nitride (GaN) is used as the first semiconductor layer and the second semiconductor layer.
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