JP6070422B2

JP6070422B2 - Semiconductor device manufacturing method and semiconductor device

Info

Publication number: JP6070422B2
Application number: JP2013116233A
Authority: JP
Inventors: 務伊奈; 岡　徹; 徹岡
Original assignee: Toyoda Gosei Co Ltd
Current assignee: Toyoda Gosei Co Ltd
Priority date: 2013-05-31
Filing date: 2013-05-31
Publication date: 2017-02-01
Anticipated expiration: 2033-05-31
Also published as: JP2014236094A

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。 The present invention relates to a semiconductor device manufacturing method and a semiconductor device.

窒化ガリウム（ＧａＮ）系の半導体装置において、段差形状（以下、段差部）を形成するために半導体層に対してドライエッチングが行われる。特許文献１には、ドライエッチング後にウェットエッチングを行うことによって、ドライエッチングされた半導体層の表面のダメージを除去して、リーク電流を低減する技術が開示されている。特許文献２には、ドライエッチング後にウェットエッチングを行うことによって、側壁の面出しをして、リーク電流を低減する技術が開示されている。 In a gallium nitride (GaN) -based semiconductor device, dry etching is performed on a semiconductor layer in order to form a step shape (hereinafter referred to as a step portion). Patent Document 1 discloses a technique for reducing leakage current by removing damage on the surface of a dry-etched semiconductor layer by performing wet etching after dry etching. Patent Document 2 discloses a technique for reducing leakage current by performing wet etching after dry etching to expose the side wall.

特開２０１０−６２３８１号公報JP 2010-62381 A 特開２０１０−４０６９７号公報JP 2010-40697 A 特開平１−１９２１７４号公報JP-A-1-192174

しかし、特許文献１の技術では、ウェットエッチングが行われた後の段差部の底面の隅の形状が電界集中が生じやすい形状であることから、半導体装置の耐圧が低下するという問題があった。特許文献２の技術では、側壁をｍ面とすることで電界集中の緩和を図っているものの、電界集中をより緩和することができる技術が求められていた。特許文献３には、シリコン（Ｓｉ）系のトレンチ型ＭＯＳＦＥＴにおいて、段差部（トレンチ）の底面の隅を丸くすることによって電界集中を緩和する技術が記載されているものの、その技術をＧａＮ系の半導体装置に適用するための具体的な方法は開示されていなかった。そのため、ＧａＮ系の半導体装置をはじめとする窒素化合物系の半導体装置において、段差部の底面の隅での電界集中を緩和する技術が望まれていた。そのほか、窒素化合物系の半導体装置においては、更なる電気的特性の向上、低コスト化、耐久性の向上、製造の容易化などが望まれていた。 However, the technique of Patent Document 1 has a problem in that the withstand voltage of the semiconductor device is lowered because the shape of the bottom corner of the stepped portion after wet etching is easy to cause electric field concentration. In the technique of Patent Document 2, although the electric field concentration is reduced by making the side wall an m-plane, a technique that can further reduce the electric field concentration has been demanded. Patent Document 3 describes a technique for reducing electric field concentration by rounding the bottom corner of a stepped portion (trench) in a silicon (Si) -based trench MOSFET. A specific method for applying to a semiconductor device has not been disclosed. Therefore, in a nitrogen compound-based semiconductor device such as a GaN-based semiconductor device, a technique for reducing electric field concentration at the bottom corner of the stepped portion has been desired. In addition, in nitrogen compound semiconductor devices, further improvement in electrical characteristics, cost reduction, improvement in durability, and ease of manufacture have been desired.

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。 SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following forms.

（１）本発明の一形態によれば、半導体装置の製造方法が提供される。この方法は、（Ａ）ドライエッチングによって、窒素化合物系の半導体層に、底面の隅に該底面から更に落ち込んだ溝部を有する段差部を形成する工程と；（Ｂ）ウェットエッチングによって、前記工程（Ａ）によって形成された前記溝部の幅を広げる工程と、を備える。この形態の半導体装置の製造方法によれば、段差部の底面の隅に幅が広がった溝部が形成されるので、底面の隅での電界集中を緩和して、高い耐圧を確保することができる。また、段差部の底面下の半導体層は、溝部の下の半導体層よりも厚いため、段差部の底面上に形成される電極端の破壊による耐圧の低下を低減することができる。段差部の底面下に、溝部の下の半導体層と異なる導電型の半導体層を残せば、底面下の半導体層によって段差部の隅での電界集中を緩和することができるので、高い耐圧を確保することができる。すなわち、この製造方法によれば、窒素化合物系の半導体装置の電気的特性を向上させることができる。また、上述の段差部を備える半導体装置は、一般的な半導体装置を製造するための設備を利用して形成することができるため、電気的特性が良好な窒素化合物系の半導体装置を、低コストで製造することができる。 (1) According to an aspect of the present invention, a method for manufacturing a semiconductor device is provided. In this method, (A) a step of forming a step portion having a groove portion further depressed from the bottom surface in a corner of the bottom surface in a nitrogen compound semiconductor layer by dry etching; and (B) the above-described step ( Expanding the width of the groove formed by A). According to the method for manufacturing a semiconductor device of this aspect, since the groove portion having a wide width is formed at the corner of the bottom surface of the stepped portion, the electric field concentration at the corner of the bottom surface can be alleviated to ensure a high breakdown voltage. . In addition, since the semiconductor layer below the bottom surface of the step portion is thicker than the semiconductor layer below the groove portion, it is possible to reduce a decrease in breakdown voltage due to breakage of an electrode end formed on the bottom surface of the step portion. If a semiconductor layer of a different conductivity type from the semiconductor layer under the groove is left under the bottom of the step, the semiconductor layer under the bottom can alleviate electric field concentration at the corner of the step, thus ensuring high breakdown voltage. can do. That is, according to this manufacturing method, the electrical characteristics of the nitrogen compound semiconductor device can be improved. In addition, since the semiconductor device including the above-described stepped portion can be formed using equipment for manufacturing a general semiconductor device, a nitrogen compound semiconductor device having favorable electrical characteristics can be manufactured at low cost. Can be manufactured.

（２）上記形態の半導体装置の製造方法において、前記工程（Ａ）では、前記段差部の上面から前記底面までの深さｄｍと、前記底面から前記溝部の下端までの深さｄｍｔとが、ｄｍｔ／ｄｍ≧０．１を満たすように前記ドライエッチングを行い；前記工程（Ｂ）では、前記底面から前記段差部の側壁までの最短距離である前記溝部の幅Ｗｍｔと、前記底面から前記溝部の下端までの深さｄｍｔとが、Ｗｍｔ／ｄｍｔ≧２を満たすように前記ウェットエッチングを行ってもよい。この形態の半導体装置の製造方法によれば、窒素化合物系の半導体装置の電気的特性を向上させるために適した深さ及び幅の溝部を形成することができる。 (2) In the method of manufacturing a semiconductor device according to the above aspect, in the step (A), a depth dm from the top surface of the stepped portion to the bottom surface and a depth dmt from the bottom surface to the lower end of the groove portion are: The dry etching is performed so as to satisfy dmt / dm ≧ 0.1; in the step (B), the width Wmt of the groove that is the shortest distance from the bottom surface to the side wall of the stepped portion, and the groove portion from the bottom surface The wet etching may be performed so that the depth dmt to the lower end of the layer satisfies Wmt / dmt ≧ 2. According to the method for manufacturing a semiconductor device of this aspect, it is possible to form a groove having a depth and width suitable for improving the electrical characteristics of the nitrogen compound semiconductor device.

（３）上記形態の半導体装置の製造方法において、前記工程（Ａ）では、プラズマ生成電力が３００Ｗ以上及びバイアス電力が４５Ｗ以上の少なくともいずれか一方の条件で前記ドライエッチングを行ってもよい。この形態の半導体装置の製造方法によれば、工程（Ａ）において、窒素化合物系の半導体装置の電気的特性を向上させるためにより適した深さの溝部を形成することができる。 (3) In the method for manufacturing a semiconductor device according to the above aspect, in the step (A), the dry etching may be performed under at least one of conditions of plasma generation power of 300 W or more and bias power of 45 W or more. According to the method for manufacturing a semiconductor device of this aspect, in the step (A), a groove having a depth more suitable for improving the electrical characteristics of the nitrogen compound semiconductor device can be formed.

（４）上記形態の半導体装置の製造方法において、前記工程（Ｂ）では、溶液温度が４０℃以上及びエッチング時間が５分以上の少なくともいずれか一方の条件でアルカリ系の溶液を用いて前記ウェットエッチングを行ってもよい。この形態の半導体装置の製造方法によれば、工程（Ｂ）において、窒素化合物系の半導体装置の電気的特性を向上させるためにより適した幅の溝部を形成することができる。 (4) In the method of manufacturing a semiconductor device according to the above aspect, in the step (B), the wet is performed using an alkaline solution under at least one of a solution temperature of 40 ° C. or more and an etching time of 5 minutes or more. Etching may be performed. According to the method for manufacturing a semiconductor device of this aspect, in the step (B), a groove having a width more suitable for improving the electrical characteristics of the nitrogen compound semiconductor device can be formed.

（５）上記形態の半導体装置の製造方法において、前記工程（Ａ）では、前記窒素化合物系の半導体層として主に窒化ガリウム（ＧａＮ）により構成された半導体層を用いてもよい。この形態の半導体装置の製造方法によれば、ＧａＮ系の半導体装置の電気的特性を向上させるために適した深さ及び幅の溝部を形成することができる。 (5) In the method for manufacturing a semiconductor device of the above aspect, in the step (A), a semiconductor layer mainly composed of gallium nitride (GaN) may be used as the nitrogen compound-based semiconductor layer. According to the method for manufacturing a semiconductor device of this embodiment, a groove having a depth and width suitable for improving the electrical characteristics of a GaN-based semiconductor device can be formed.

（６）本発明の他の形態によれば、上記形態の半導体装置の製造方法により製造された半導体装置が提供される。この形態によれば、段差部の底面の隅に幅の広がった溝部を有するとともに、段差部の底面下の半導体層は溝部の下の半導体層よりも厚いので、電気的特性が良好な半導体装置を提供することができる。 (6) According to another aspect of the present invention, there is provided a semiconductor device manufactured by the semiconductor device manufacturing method of the above aspect. According to this aspect, the semiconductor device has a good electrical characteristic because the semiconductor layer under the bottom surface of the step portion has a wider groove at the corner of the bottom surface of the step portion, and the semiconductor layer below the bottom surface of the step portion is thicker. Can be provided.

（７）本発明の他の形態によれば、半導体装置が提供される。この形態の半導体装置は、段差部が形成された窒素化合物系の半導体層を備え；前記段差部は、該段差部の底面の隅に該底面から更に落ち込んだ溝部を有し；前記段差部の上面から前記底面までの深さｄｍと、前記底面から前記溝部の下端までの深さｄｍｔとは、ｄｍｔ／ｄｍ≧０．１を満たし；前記底面から前記段差部の側壁までの最短距離である前記溝部の幅Ｗｍｔと、前記底面から前記溝部の下端までの深さｄｍｔとは、Ｗｍｔ／ｄｍｔ≧２を満たす。この形態の半導体装置によれば、段差部の底面の隅での電界集中を緩和して、高い耐圧を確保することができる。また、段差部の底面下の半導体層は、溝部の下の半導体層よりも厚いため、段差部の底面上に形成される電極端の破壊による耐圧の低下を低減することができる。 (7) According to another aspect of the present invention, a semiconductor device is provided. The semiconductor device according to this aspect includes a nitrogen compound-based semiconductor layer in which a stepped portion is formed; the stepped portion has a groove portion that further falls from the bottom surface at a corner of the bottom surface of the stepped portion; The depth dm from the top surface to the bottom surface and the depth dmt from the bottom surface to the lower end of the groove satisfy dmt / dm ≧ 0.1; the shortest distance from the bottom surface to the side wall of the stepped portion. The width Wmt of the groove and the depth dmt from the bottom surface to the lower end of the groove satisfy Wmt / dmt ≧ 2. According to the semiconductor device of this aspect, it is possible to relax the electric field concentration at the corner of the bottom surface of the stepped portion and to ensure a high breakdown voltage. In addition, since the semiconductor layer below the bottom surface of the step portion is thicker than the semiconductor layer below the groove portion, it is possible to reduce a decrease in breakdown voltage due to breakage of an electrode end formed on the bottom surface of the step portion.

（８）上記形態の半導体装置において、第１導電型の半導体層と、該第１導電型の半導体層上に積層された第２導電型の半導体層とを備え；前記溝部の下端は前記第１導電型の半導体層に存在し；前記底面は前記第２導電型の半導体層に存在してもよい。この形態の半導体装置であれば、段差部の底面下の第２導電型の半導体層によって、底面の隅での電界集中を緩和することができる。よって、より高い耐圧を確保することができる。 (8) The semiconductor device according to the above aspect includes a first conductivity type semiconductor layer and a second conductivity type semiconductor layer laminated on the first conductivity type semiconductor layer; It may be present in a semiconductor layer of one conductivity type; the bottom surface may be present in a semiconductor layer of the second conductivity type. In the semiconductor device of this form, the electric field concentration at the corners of the bottom surface can be reduced by the second conductivity type semiconductor layer below the bottom surface of the stepped portion. Therefore, a higher breakdown voltage can be ensured.

（９）上記形態の半導体装置において、前記段差部上には電極が形成されていてもよい。この形態の半導体装置であれば、段差部の底面の隅での電界集中を緩和して、高い耐圧を確保することができる。また、段差部の底面上に形成される電極端の破壊による耐圧の低下を低減することができる。段差部の底面下に、第２導電型の半導体層を残ば、段差部の隅での電界集中をより緩和することができるので、より高い耐圧を確保することができる。 (9) In the semiconductor device of the above aspect, an electrode may be formed on the stepped portion. With this form of semiconductor device, the electric field concentration at the corners of the bottom of the stepped portion can be relaxed to ensure a high breakdown voltage. In addition, it is possible to reduce the decrease in breakdown voltage due to the breakage of the electrode end formed on the bottom surface of the stepped portion. If the second conductivity type semiconductor layer is left under the bottom surface of the stepped portion, the electric field concentration at the corner of the stepped portion can be further relaxed, and thus a higher breakdown voltage can be secured.

上述した本発明の各形態の有する複数の構成要素はすべてが必須のものではなく、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、適宜、前記複数の構成要素の一部の構成要素について、その変更、削除、新たな他の構成要素との差し替え、限定内容の一部削除を行うことが可能である。また、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、上述した本発明の一形態に含まれる技術的特徴の一部又は全部を上述した本発明の他の形態に含まれる技術的特徴の一部又は全部と組み合わせて、本発明の独立した一形態とすることも可能である。 A plurality of constituent elements of each aspect of the present invention described above are not indispensable, and some or all of the effects described in the present specification are to be solved to solve part or all of the above-described problems. In order to achieve the above, it is possible to appropriately change, delete, replace with another new component, and partially delete the limited contents of some of the plurality of components. In order to solve part or all of the above-described problems or to achieve part or all of the effects described in this specification, technical features included in one embodiment of the present invention described above. A part or all of the technical features included in the other aspects of the present invention described above may be combined to form an independent form of the present invention.

本発明は、上述した半導体装置や、半導体装置の製造方法以外の種々の形態で実現することも可能である。例えば、半導体装置を備えるサーバの電源やエアコン、太陽光発電システムのパワーコンディショナ、電気自動車（EV）用急速充電器、鉄道の電力変換装置などの電力効率を高める用途に用いられるパワー半導体デバイスとして実現することができる。また、半導体装置を製造する製造装置などの形態で実現することができる。 The present invention can also be realized in various forms other than the semiconductor device described above and the method for manufacturing the semiconductor device. For example, power semiconductor devices used in applications that increase power efficiency, such as server power supplies and air conditioners equipped with semiconductor devices, power conditioners for solar power generation systems, quick chargers for electric vehicles (EVs), and power converters for railways Can be realized. Moreover, it is realizable with forms, such as a manufacturing apparatus which manufactures a semiconductor device.

本発明によれば、この形態の半導体装置の製造方法によれば、段差部の底面の隅に幅が広がった溝部が形成されるので、底面の隅での電界集中を緩和して、高い耐圧を確保することができる。また、段差部の底面下の半導体層は、溝部の下の半導体層よりも厚いため、段差部の底面上に形成される電極端の破壊による耐圧の低下を低減することができる。段差部の底面下に、溝部の下の半導体層と異なる導電型の半導体層を残せば、底面下の半導体層によって段差部の隅での電界集中を緩和することができるので、高い耐圧を確保することができる。すなわち、この製造方法によれば、窒素化合物系の半導体装置の電気的特性を向上させることができる。また、上述の段差部を備える半導体装置は、一般的な半導体装置を製造するための設備を利用して形成することができるため、電気的特性が良好な窒素化合物系の半導体装置を、低コストで製造することができる。 According to the present invention, according to the method of manufacturing a semiconductor device of this embodiment, since the groove portion having a wide width is formed at the corner of the bottom surface of the stepped portion, the electric field concentration at the corner of the bottom surface is alleviated and a high breakdown voltage is obtained. Can be secured. In addition, since the semiconductor layer below the bottom surface of the step portion is thicker than the semiconductor layer below the groove portion, it is possible to reduce a decrease in breakdown voltage due to breakage of an electrode end formed on the bottom surface of the step portion. If a semiconductor layer of a different conductivity type from the semiconductor layer under the groove is left under the bottom of the step, the semiconductor layer under the bottom can alleviate electric field concentration at the corner of the step, thus ensuring high breakdown voltage. can do. That is, according to this manufacturing method, the electrical characteristics of the nitrogen compound semiconductor device can be improved. In addition, since the semiconductor device including the above-described stepped portion can be formed using equipment for manufacturing a general semiconductor device, a nitrogen compound semiconductor device having favorable electrical characteristics can be manufactured at low cost. Can be manufactured.

第１実施形態における半導体装置１０の構成を模式的に示す断面図である。1 is a cross-sectional view schematically showing a configuration of a semiconductor device 10 in a first embodiment. 段差部５００を中心に拡大した半導体装置１０の構成を模式的に示す図である。1 is a diagram schematically showing a configuration of a semiconductor device 10 enlarged around a stepped portion 500. FIG. 半導体装置１０の製造方法を示すフローチャートである。4 is a flowchart showing a method for manufacturing the semiconductor device 10. 段差部５００の形成方法について説明するための図である。It is a figure for demonstrating the formation method of the level | step-difference part. プラズマ生成電力がｄｍｔ／ｄｍの値に及ぼす影響を評価した結果を示す図である。It is a figure which shows the result of having evaluated the influence which the plasma generation electric power has on the value of dmt / dm. バイアス電力がｄｍｔ／ｄｍの値に及ぼす影響を評価した結果を示す図である。It is a figure which shows the result of having evaluated the influence which bias electric power has on the value of dmt / dm. エッチング溶液の温度がＷｍｔ／ｄｍｔの値に及ぼす影響を評価した結果を示す図である。It is a figure which shows the result of having evaluated the influence which the temperature of an etching solution has on the value of Wmt / dmt. エッチング時間がＷｍｔ／ｄｍｔの値に及ぼす影響を評価した結果を示す図である。It is a figure which shows the result of having evaluated the influence which etching time has on the value of Wmt / dmt. ドライエッチング後にウェットエッチングが行われた積層体２０の断面ＳＥＭ像を示す図である。It is a figure which shows the cross-sectional SEM image of the laminated body 20 in which wet etching was performed after dry etching. 第１実施形態の変形例１における半導体装置１１の構成を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the semiconductor device 11 in the modification 1 of 1st Embodiment. 半導体装置１１の製造方法を示すフローチャートである。3 is a flowchart showing a method for manufacturing the semiconductor device 11. 第１実施形態の変形例２における半導体装置１２の構成を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the semiconductor device 12 in the modification 2 of 1st Embodiment. 半導体装置１２の製造方法を示すフローチャートである。3 is a flowchart showing a method for manufacturing the semiconductor device 12. 第２実施形態における半導体装置１３の構成を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the semiconductor device 13 in 2nd Embodiment. 半導体装置１３の製造方法を示すフローチャートである。3 is a flowchart showing a method for manufacturing the semiconductor device 13. 第２実施形態の変形例１における半導体装置１４の構成を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the semiconductor device 14 in the modification 1 of 2nd Embodiment. 半導体装置１４の製造方法を示すフローチャートである。4 is a flowchart showing a method for manufacturing the semiconductor device 14. 第２実施形態の変形例２における半導体装置１５の構成を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the semiconductor device 15 in the modification 2 of 2nd Embodiment. 半導体装置１５の製造方法を示すフローチャートである。3 is a flowchart showing a method for manufacturing the semiconductor device 15.

Ａ．第１実施形態：
Ａ１．半導体装置の構成：
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。図１には、本実施形態における半導体装置１０の断面の一部を示している。なお、図１は、半導体装置１０の技術的特徴をわかりやすく示すための図であり、各部の寸法を正確に示すものではない。また、図１には、説明を容易にするために、相互に直交するＸＹＺ軸が図示されている。このことは、以降の図についても同様である。 A. First embodiment:
A1. Semiconductor device configuration:
FIG. 1 is a cross-sectional view schematically showing the configuration of the semiconductor device 10 in the first embodiment. FIG. 1 shows a part of a cross section of the semiconductor device 10 according to the present embodiment. FIG. 1 is a diagram for clearly showing the technical features of the semiconductor device 10 and does not accurately show the dimensions of each part. FIG. 1 also shows XYZ axes orthogonal to each other for ease of explanation. The same applies to the subsequent drawings.

本実施形態における半導体装置１０は、窒化ガリウム（ＧａＮ）系のＰＩＮダイオード（P-Intrinsic-N Diode）である。半導体装置１０は、基板１１０と、第１Ｎ型半導体層１２０と、Ｐ型半導体層１３０と、保護膜３１０と、段差部５００と、カソード電極２１０と、アノード電極２２０と、フィールドプレート電極２３０（ＦＰ電極）とを備える。半導体装置１０は、基板１１０と第１Ｎ型半導体層１２０とＰ型半導体層１３０とが順に積層された構造を有する。 The semiconductor device 10 in the present embodiment is a gallium nitride (GaN) -based PIN diode (P-Intrinsic-N Diode). The semiconductor device 10 includes a substrate 110, a first N-type semiconductor layer 120, a P-type semiconductor layer 130, a protective film 310, a step portion 500, a cathode electrode 210, an anode electrode 220, and a field plate electrode 230 (FP). Electrode). The semiconductor device 10 has a structure in which a substrate 110, a first N-type semiconductor layer 120, and a P-type semiconductor layer 130 are sequentially stacked.

以降、各半導体層が積層された構造を、「積層体」とも呼び、＋Ｚ方向（各半導体層が積層される方向）を「上方」、−Ｚ方向を「下方」とも呼ぶ。基板１１０及び各半導体層の表面のうち上方側の表面を「上面」、下方側の表面を「下面」とも呼ぶ。 Hereinafter, the structure in which each semiconductor layer is stacked is also referred to as “stacked body”, the + Z direction (direction in which each semiconductor layer is stacked) is also referred to as “upward”, and the −Z direction is also referred to as “downward”. Of the surfaces of the substrate 110 and each semiconductor layer, the upper surface is also referred to as “upper surface” and the lower surface is also referred to as “lower surface”.

半導体装置１０の基板１１０は、ＸＹ平面に沿って広がる半導体層である。基板１１０はＧａＮ系基板であり、ドーパント（ドナー）としてシリコン（Ｓｉ）を含有する。本実施形態では、基板１１０の全域におけるＳｉの平均濃度は、１．０×１０¹⁸ｃｍ^-3である。 The substrate 110 of the semiconductor device 10 is a semiconductor layer extending along the XY plane. The substrate 110 is a GaN-based substrate and contains silicon (Si) as a dopant (donor). In the present embodiment, the average Si concentration in the entire area of the substrate 110 is 1.0 × 10 ¹⁸ cm ⁻³ .

第１Ｎ型半導体層１２０は、基板１１０の＋Ｚ方向側へ積層され、ＸＹ平面に沿って広がる半導体層である。第１Ｎ型半導体層１２０は、ＧａＮ系の半導体であり、基板１１０よりも低い濃度で、ドーパント（ドナー）としてシリコン（Ｓｉ）を含有する。本実施形態では、第１Ｎ型半導体層１２０の全域におけるＳｉの平均濃度は、１．０×１０¹⁶ｃｍ^-3である。また、第１Ｎ型半導体層１２０の＋Ｚ方向への厚さは、１０μｍである。 The first N-type semiconductor layer 120 is a semiconductor layer that is stacked on the + Z direction side of the substrate 110 and extends along the XY plane. The first N-type semiconductor layer 120 is a GaN-based semiconductor and contains silicon (Si) as a dopant (donor) at a concentration lower than that of the substrate 110. In this embodiment, the average concentration of Si in the entire region of the first N-type semiconductor layer 120 is 1.0 × 10 ¹⁶ cm ⁻³ . The thickness of the first N-type semiconductor layer 120 in the + Z direction is 10 μm.

Ｐ型半導体層１３０は、第１Ｎ型半導体層１２０の＋Ｚ方向側へ積層され、ＸＹ平面に沿って広がる半導体層である。Ｐ型半導体層１３０は、ＧａＮ系の半導体であり、ドーパント（アクセプタ）としてマグネシウム（Ｍｇ）を含有する。本実施形態では、Ｐ型半導体層１３０の全域におけるＭｇの平均濃度は、１．０×１０¹⁸ｃｍ^-3である。また、Ｐ型半導体層１３０の＋Ｚ方向への厚さは、１．０μｍである。 The P-type semiconductor layer 130 is a semiconductor layer that is stacked on the + Z direction side of the first N-type semiconductor layer 120 and extends along the XY plane. The P-type semiconductor layer 130 is a GaN-based semiconductor and contains magnesium (Mg) as a dopant (acceptor). In the present embodiment, the average concentration of Mg in the entire region of the P-type semiconductor layer 130 is 1.0 × 10 ¹⁸ cm ⁻³ . The thickness of the P-type semiconductor layer 130 in the + Z direction is 1.0 μm.

段差部５００は、半導体装置１０を、基板１００上に形成された他の半導体装置から分離する（区画する）ために形成されている。段差部５００は、上面５０２と底面５０１と溝部５０３と側壁５０４とにより構成されている。段差部５００の詳細については後述する。側壁５０４は、図１において太線で示している。このことは、以下の図においても同様である。 The step portion 500 is formed to separate (partition) the semiconductor device 10 from other semiconductor devices formed on the substrate 100. The step portion 500 includes an upper surface 502, a bottom surface 501, a groove portion 503, and a side wall 504. Details of the stepped portion 500 will be described later. The side wall 504 is indicated by a thick line in FIG. The same applies to the following drawings.

保護膜３１０は、段差部５００及びＰ型半導体層１３０の上面１３２を連続的に覆うように形成された膜である。本実施形態では、保護膜３１０は、酸化シリコン（ＳｉＯ₂）により形成されている。 The protective film 310 is a film formed so as to continuously cover the stepped portion 500 and the upper surface 132 of the P-type semiconductor layer 130. In the present embodiment, the protective film 310 is formed of silicon oxide (SiO ₂ ).

アノード電極２２０は、Ｐ型半導体層１３０に接続するように形成された電極である。アノード電極２２０はニッケル（Ｎｉ）からなる層と金（Ａｕ）からなる層を積層した後、熱処理することによって形成されており、Ａｕからなる層が上方に位置する構造を有する。 The anode electrode 220 is an electrode formed so as to be connected to the P-type semiconductor layer 130. The anode electrode 220 is formed by laminating a layer made of nickel (Ni) and a layer made of gold (Au) and then heat-treating, and has a structure in which the layer made of Au is positioned above.

カソード電極２１０は、基板１１０の下面１１１に形成された電極である。カソード電極２１０は、チタン（Ｔｉ）からなる層とアルミニウム（Ａｌ）からなる層を積層した後熱処理することによって形成されており、Ｔｉからなる層が上方（基板１１０の下面１１１側）に位置する構造を有する。 The cathode electrode 210 is an electrode formed on the lower surface 111 of the substrate 110. The cathode electrode 210 is formed by laminating a layer made of titanium (Ti) and a layer made of aluminum (Al) and then performing heat treatment, and the layer made of Ti is located above (the lower surface 111 side of the substrate 110). It has a structure.

フィールドプレート電極２３０は、アノード電極２２０から保護膜３１０を介した段差部５００の底面５０１までを連続的に覆うように形成された電極である。図１に示すように、フィールドプレート電極２３０の端は、保護膜３１０を介して底面５０１上に存在している。フィールドプレート電極２３０は、アルミニウム（Ａｌ）からなる層を積層することによって形成されている。 The field plate electrode 230 is an electrode formed so as to continuously cover from the anode electrode 220 to the bottom surface 501 of the stepped portion 500 via the protective film 310. As shown in FIG. 1, the end of the field plate electrode 230 exists on the bottom surface 501 through the protective film 310. The field plate electrode 230 is formed by laminating layers made of aluminum (Al).

図２は、段差部５００を中心に拡大した半導体装置１０の構成を模式的に示す図である。図２では、フィールドプレート電極２３０と保護膜３１０とを省略している。図２に示すように段差部５００は、上面５０２と底面５０１と側壁５０４と溝部５０３とにより構成されている。 FIG. 2 is a diagram schematically showing the configuration of the semiconductor device 10 enlarged around the stepped portion 500. In FIG. 2, the field plate electrode 230 and the protective film 310 are omitted. As shown in FIG. 2, the step portion 500 includes an upper surface 502, a bottom surface 501, a side wall 504, and a groove portion 503.

段差部５００の上面５０２は、Ｐ型半導体層１３０の上面１３２である。溝部５０３は、底面５０１の隅に形成されており、底面５０１よりも更に下方に落ち込んでいる。底面５０１の隅とは、段差部５００の隅といいかえることができる。側壁５０４は、上面５０２から溝部５０３にわたっている。本実施形態では、底面５０１及び溝部５０３の下端５０３Ｔは、同じ半導体層内である第１Ｎ型半導体層１２０内に存在する。また、溝部５０３は、溝部５０３の下端５０３Ｔにおいて、直径０．１μｍ以上の円を内接する丸まった形状を有している。 An upper surface 502 of the stepped portion 500 is an upper surface 132 of the P-type semiconductor layer 130. The groove portion 503 is formed at a corner of the bottom surface 501 and falls further downward than the bottom surface 501. The corner of the bottom surface 501 can be called the corner of the stepped portion 500. The side wall 504 extends from the upper surface 502 to the groove 503. In the present embodiment, the bottom surface 501 and the lower end 503T of the groove 503 are present in the first N-type semiconductor layer 120, which is the same semiconductor layer. In addition, the groove portion 503 has a rounded shape inscribed in a circle having a diameter of 0.1 μm or more at the lower end 503T of the groove portion 503.

図２には、上面５０２から底面５０１までの深さｄｍと、底面５０１から溝部５０３の下端５０３Ｔまでの深さ（以下、溝部５０３の深さ）ｄｍｔと、底面５０１から側壁５０４までの最短距離である溝部５０３の幅（以下、溝部５０３の幅）Ｗｍｔと、が示されている。溝部５０３の幅Ｗｍｔは、底面５０１を含む平面上における底面５０１から側壁５０４までの幅といいかえることができる。上面５０２から底面５０１までの深さｄｍと溝部５０３の深さｄｍｔとは、ｄｍｔ／ｄｍ≧０．１の関係を満たしている。溝部５０３の幅Ｗｍｔと溝部５０３の深さｄｍｔとは、Ｗｍｔ／ｄｍｔ≧２の関係を満たしている。 In FIG. 2, the depth dm from the top surface 502 to the bottom surface 501, the depth from the bottom surface 501 to the lower end 503 </ b> T of the groove portion 503 (hereinafter, the depth of the groove portion 503), and the shortest distance from the bottom surface 501 to the side wall 504. The width of the groove portion 503 (hereinafter, the width of the groove portion 503) Wmt is shown. The width Wmt of the groove portion 503 can be said to be the width from the bottom surface 501 to the side wall 504 on a plane including the bottom surface 501. The depth dm from the top surface 502 to the bottom surface 501 and the depth dmt of the groove portion 503 satisfy the relationship dmt / dm ≧ 0.1. The width Wmt of the groove portion 503 and the depth dmt of the groove portion 503 satisfy the relationship of Wmt / dmt ≧ 2.

Ａ２．半導体装置の製造方法：
図３は、半導体装置１０の製造方法を示すフローチャートである。半導体装置１０を製造する際には、まず、基板１１０上に第１Ｎ型半導体層１２０とＰ型半導体層１３０とが積層された積層体２０が用意される（ステップＳ１１０）。積層体２０は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法による結晶成長によって、基板１１０に、第１Ｎ型半導体層１２０とＰ型半導体層１３０とを上方に順に積層することによって製造される。 A2. Manufacturing method of semiconductor device:
FIG. 3 is a flowchart showing a method for manufacturing the semiconductor device 10. When manufacturing the semiconductor device 10, first, the stacked body 20 in which the first N-type semiconductor layer 120 and the P-type semiconductor layer 130 are stacked on the substrate 110 is prepared (step S110). The stacked body 20 is manufactured by sequentially stacking the first N-type semiconductor layer 120 and the P-type semiconductor layer 130 on the substrate 110 by crystal growth by MOCVD (Metal Organic Chemical Vapor Deposition).

次に、積層体２０に対しドライエッチング（ステップＳ１２２）及びウェットエッチング（ステップＳ１２４）を行うことによって段差部５００が形成される。 Next, the stepped portion 500 is formed by performing dry etching (step S122) and wet etching (step S124) on the stacked body 20.

図４は、段差部５００の形成方法について説明するための図である。図４（ａ）には、ステップＳ１２２によってドライエッチングが施された後の段差部５００が示されている。図４（ｂ）にはステップＳ１２４によってウェットエッチングが施された後の段差部５００が示されている。図４（ａ）（ｂ）には、段差部５００の上面５０２から底面５０１までの深さｄｍと、溝部５０３の深さｄｍｔと、溝部５０３の幅Ｗｍｔと、が示されている。以下、図３及び図４を用いて、段差部５００の形成方法について説明する。 FIG. 4 is a diagram for explaining a method for forming the stepped portion 500. FIG. 4A shows the stepped portion 500 after dry etching is performed in step S122. FIG. 4B shows the stepped portion 500 after the wet etching is performed in step S124. 4A and 4B show the depth dm from the upper surface 502 to the bottom surface 501 of the stepped portion 500, the depth dmt of the groove portion 503, and the width Wmt of the groove portion 503. Hereinafter, a method for forming the stepped portion 500 will be described with reference to FIGS. 3 and 4.

段差部５００の形成に際しては、まず、段差部５００を形成すべき領域を除いて、積層体２０にＳｉＯ₂をマスクとするパターンが形成される。その後、積層体２０に対して、誘導結合型プラズマ（Inductively Coupled Plasma：ＩＣＰ）エッチング装置を用いて、溝部５０３の下端５０３Ｔ及び底面５０１が第１Ｎ型半導体層１２０に達するようにドライエッチングが行われる（図３、ステップＳ１２２）。段差部５００の上面５０２から底面５０１までの深さｄｍは、底面５０１を形成すべき位置によって、定めることができる。 When forming the stepped portion 500, first, a pattern using SiO ₂ as a mask is formed on the stacked body 20 except for the region where the stepped portion 500 is to be formed. Thereafter, dry etching is performed on the stacked body 20 using an inductively coupled plasma (ICP) etching apparatus so that the lower end 503T and the bottom surface 501 of the groove 503 reach the first N-type semiconductor layer 120. (FIG. 3, step S122). The depth dm from the top surface 502 to the bottom surface 501 of the stepped portion 500 can be determined by the position where the bottom surface 501 is to be formed.

このとき、図４（ａ）に示すように、ドライエッチング後の段差部５００の形状が、ｄｍｔ／ｄｍ≧０．１を満たすことが好ましい。ｄｍｔ／ｄｍ≧０．１の関係を満たすために、プラズマ生成電力（ＩＣＰ電力）及びバイアス電力のうち少なくとも一方を調整することが好ましい。具体的には、プラズマ生成電力は３００Ｗ以上及びバイアス電力は４５Ｗ以上の少なくともいずれか一方の条件を満たすように調整することが好ましい。本実施形態及び以降の実施形態では、プラズマ生成電力は５００Ｗであり、バイアス電力は４５Ｗの条件でドライエッチングが行われる。また、ドライエッチングには、塩素系のガスであるＳｉＣｌ₄とＣｌ₂との混合ガスが用いられる。図３に示したステップＳ１２２は本願の工程（Ａ）に相当する。 At this time, as shown in FIG. 4A, the shape of the stepped portion 500 after dry etching preferably satisfies dmt / dm ≧ 0.1. In order to satisfy the relationship of dmt / dm ≧ 0.1, it is preferable to adjust at least one of plasma generation power (ICP power) and bias power. Specifically, the plasma generation power is preferably adjusted so as to satisfy at least one of the conditions of 300 W or more and the bias power of 45 W or more. In this embodiment and the subsequent embodiments, dry etching is performed under the conditions that the plasma generation power is 500 W and the bias power is 45 W. For dry etching, a mixed gas of SiCl ₄ and Cl ₂ that is a chlorine-based gas is used. Step S122 shown in FIG. 3 corresponds to step (A) of the present application.

次に、ステップＳ１２２で形成された溝部５０３の幅Ｗｍｔを広げるようにウェットエッチングが行われる（図３、ステップＳ１２４）。 Next, wet etching is performed so as to increase the width Wmt of the groove 503 formed in step S122 (FIG. 3, step S124).

このとき、図４（ｂ）に示すように、ウェットエッチング後の段差部５００の形状が、Ｗｍｔ／ｄｍｔ≧２を満たすことが好ましい。ドライエッチング後の段差部５００の形状がｄｍｔ／ｄｍ≧０．１を満たし、ウェットエッチング後の段差部の形状がＷｍｔ／ｄｍｔ≧２を満たすようにすることで、半導体装置１０の電気的特性を向上させるために適した深さ及び幅の溝部５０３を得ることができるからである。Ｗｍｔ／ｄｍｔ≧２の関係を満たすために、溶液温度及びエッチング時間の少なくともいずれか一方を調整することが好ましい。具体的には、溶液温度が４０℃以上及びエッチング時間が５分以上の少なくともいずれか一方の条件を満たすように調整して、アルカリ系の溶液を用いてウェットエッチングが行われることが好ましい。本実施形態及び以降の実施形態では、溶液温度が８５℃、エッチング時間が３０分の条件で、濃度２２％の水酸化テトラメチルアンモニウム（ＴＭＡＨ）を用いてウェットエッチングが行われる。図３に示したステップＳ１２４は本願の工程（Ｂ）に相当する。 At this time, as shown in FIG. 4B, it is preferable that the shape of the stepped portion 500 after the wet etching satisfies Wmt / dmt ≧ 2. By making the shape of the stepped portion 500 after dry etching satisfy dmt / dm ≧ 0.1 and the shape of the stepped portion after wet etching satisfy Wmt / dmt ≧ 2, the electrical characteristics of the semiconductor device 10 can be improved. This is because the groove 503 having a depth and width suitable for improvement can be obtained. In order to satisfy the relationship of Wmt / dmt ≧ 2, it is preferable to adjust at least one of the solution temperature and the etching time. Specifically, it is preferable that wet etching is performed using an alkaline solution by adjusting the solution temperature so as to satisfy at least one of conditions of 40 ° C. or higher and an etching time of 5 minutes or longer. In this embodiment and the following embodiments, wet etching is performed using tetramethylammonium hydroxide (TMAH) having a concentration of 22% under the conditions that the solution temperature is 85 ° C. and the etching time is 30 minutes. Step S124 shown in FIG. 3 corresponds to the step (B) of the present application.

なお、ウェットエッチングが行われることによって、溝部５０３の幅Ｗｍｔは広がるが、溝部５０３の深さｄｍｔはほとんど変化しない。積層体２０に対する−Ｚ方向へのウェットエッチングは、＋Ｙ方向及び−Ｙ方向へのウェットエッチング（サイドエッチング）に比べて進行し難いためである。 Note that, by performing wet etching, the width Wmt of the groove portion 503 increases, but the depth dmt of the groove portion 503 hardly changes. This is because wet etching in the -Z direction with respect to the stacked body 20 is less likely to proceed than wet etching (side etching) in the + Y direction and the -Y direction.

以上で説明した条件によってドライエッチングが行われ、その後ウェットエッチングが行われると、溝部５０３は、下端５０３Ｔにおいて直径０．１μｍ以上の円を内接する丸まった形状になる。 When dry etching is performed under the conditions described above, and then wet etching is performed, the groove 503 has a rounded shape inscribed in a circle having a diameter of 0.1 μm or more at the lower end 503T.

図３に戻り、次に、段差部５００が形成された積層体２０に対し、保護膜３１０が形成される（ステップＳ１３０）。保護膜３１０が形成された積層体２０には、Ｐ型半導体層１３０に接続するようにアノード電極２２０が形成される（ステップＳ１４０）。その後、アノード電極２２０が形成された積層体２０に対し、接触抵抗を低減させるための熱処理が行われる（ステップＳ１５０）。熱処理が行われた積層体２０に対し、フィールドプレート電極２３０が形成され（ステップＳ１６０）、基板１１０の下面１１１にカソード電極２１０が形成される（ステップＳ１７０）。その後、カソード電極２１０が形成された積層体２０に対し、接触抵抗を低減させるための熱処理が行われる（ステップＳ１８０）。以上の工程を経て、本実施形態の半導体装置１０が製造される。 Returning to FIG. 3, next, the protective film 310 is formed on the stacked body 20 in which the stepped portion 500 is formed (step S130). An anode electrode 220 is formed on the stacked body 20 on which the protective film 310 is formed so as to be connected to the P-type semiconductor layer 130 (step S140). Thereafter, heat treatment for reducing contact resistance is performed on the stacked body 20 on which the anode electrode 220 is formed (step S150). A field plate electrode 230 is formed on the heat-treated laminate 20 (step S160), and a cathode electrode 210 is formed on the lower surface 111 of the substrate 110 (step S170). Thereafter, heat treatment for reducing the contact resistance is performed on the stacked body 20 on which the cathode electrode 210 is formed (step S180). Through the above steps, the semiconductor device 10 of this embodiment is manufactured.

Ａ３．段差部の形成条件：
図５は、プラズマ生成電力がｄｍｔ／ｄｍの値に及ぼす影響を評価した結果を示す図である。図５に示すｄｍｔ／ｄｍの値は、ＩＣＰエッチング装置のプラズマ生成電力を変化させてドライエッチングを行った積層体を、ＳＥＭ（Scanning Electron Microscope）を用いて観察することにより算出した。図５より、プラズマ生成電力が３００Ｗ以上であれば、ｄｍｔ／ｄｍ≧０．１の関係を満たす段差部５００を形成することができる。なお、ＩＣＰエッチング装置内の部品を保護するために、プラズマ生成電力は１０００Ｗ以下であることがより好ましい。 A3. Step formation conditions:
FIG. 5 is a diagram showing a result of evaluating the influence of the plasma generation power on the value of dmt / dm. The value of dmt / dm shown in FIG. 5 was calculated by observing, using an SEM (Scanning Electron Microscope), a laminate obtained by performing dry etching by changing the plasma generation power of the ICP etching apparatus. From FIG. 5, if the plasma generation power is 300 W or more, the stepped portion 500 that satisfies the relationship of dmt / dm ≧ 0.1 can be formed. In order to protect the components in the ICP etching apparatus, the plasma generation power is more preferably 1000 W or less.

図６は、バイアス電力がｄｍｔ／ｄｍの値に及ぼす影響を評価した結果を示す図である。図６に示すｄｍｔ／ｄｍの値は、ＩＣＰエッチング装置のバイアス電力を変化させてドライエッチングを行った積層体を、ＳＥＭを用いて観察することにより算出した。図６より、バイアス電力が４５Ｗ以上であれば、ｄｍｔ／ｄｍ≧０．１の関係を満たす段差部５００を形成することができる。なお、ドライエッチングプロセスを適切に制御するために、バイアス電力は３００Ｗ以下であることがより好ましい。 FIG. 6 is a diagram showing the results of evaluating the influence of bias power on the value of dmt / dm. The value of dmt / dm shown in FIG. 6 was calculated by observing, using an SEM, a laminate that was dry-etched by changing the bias power of the ICP etching apparatus. As shown in FIG. 6, when the bias power is 45 W or more, the stepped portion 500 that satisfies the relationship dmt / dm ≧ 0.1 can be formed. In order to appropriately control the dry etching process, the bias power is more preferably 300 W or less.

図７は、エッチング溶液の温度がＷｍｔ／ｄｍｔの値に及ぼす影響を評価した結果を示す図である。図７に示すＷｍｔ／ｄｍｔの値は、濃度２２％のＴＭＡＨの温度を変化させてウェットエッチングを行った積層体を、ＳＥＭを用いて観察することにより算出した。図７より、エッチング溶液の温度が４０℃以上であれば、Ｗｍｔ／ｄｍｔ≧２の関係を満たす段差部５００を形成することができる。また、エッチング溶液の温度を高くすれば、それだけウェットエッチングに要する時間を短くすることができる。なお、ウェットエッチングを適切に進行させるために、溶液温度は６０℃以上であることが好ましい。また、エッチング溶液の蒸発を防ぐために、溶液温度は９０℃以下であることが好ましい。 FIG. 7 is a diagram showing the results of evaluating the influence of the temperature of the etching solution on the value of Wmt / dmt. The value of Wmt / dmt shown in FIG. 7 was calculated by observing, using an SEM, a laminate obtained by performing wet etching while changing the temperature of TMAH having a concentration of 22%. From FIG. 7, if the temperature of the etching solution is 40 ° C. or higher, the stepped portion 500 that satisfies the relationship of Wmt / dmt ≧ 2 can be formed. Further, if the temperature of the etching solution is increased, the time required for wet etching can be shortened accordingly. Note that the solution temperature is preferably 60 ° C. or higher in order to allow wet etching to proceed appropriately. In order to prevent evaporation of the etching solution, the solution temperature is preferably 90 ° C. or lower.

図８は、エッチング時間がＷｍｔ／ｄｍｔの値に及ぼす影響を評価した結果を示す図である。図８に示すＷｍｔ／ｄｍｔの値は、濃度２２％、溶液温度８５℃のＴＭＡＨと、濃度２２％、溶液温度６０℃のＴＭＡＨとを用い、ウェットエッチングを行う時間を変化させた積層体を、ＳＥＭを用いて観察することにより算出した。図８より、溶液温度が８５℃である場合には、エッチング時間が５分以上であれば、Ｗｍｔ／ｄｍｔ≧２の関係を満たすことができる。溶液温度が６０℃である場合には、エッチング時間が１５分以上であれば、Ｗｍｔ／ｄｍｔ≧２の関係を満たすことができる。 FIG. 8 is a diagram showing the results of evaluating the influence of the etching time on the value of Wmt / dmt. The value of Wmt / dmt shown in FIG. 8 is obtained by using a TMAH having a concentration of 22% and a solution temperature of 85 ° C., and a TMAH having a concentration of 22% and a solution temperature of 60 ° C. It calculated by observing using SEM. From FIG. 8, when the solution temperature is 85 ° C., the relationship of Wmt / dmt ≧ 2 can be satisfied if the etching time is 5 minutes or longer. When the solution temperature is 60 ° C., the relationship of Wmt / dmt ≧ 2 can be satisfied if the etching time is 15 minutes or longer.

図９は、ドライエッチング後にウェットエッチングが行われた積層体２０の断面ＳＥＭ像を示す図である。図９には、プラズマ生成電力が５００Ｗ、バイアス電力が４５Ｗの条件でＩＣＰエッチング装置を用いて積層体２０に対してドライエッチングを行った後、温度８５℃、濃度２２％のＴＭＡＨ溶液を用いて３０分間ウェットエッチングを行うことによって形成された段差部５００が示されている。このような条件でドライエッチング後にウェットエッチングが行われると、図９に示すように、溝部５０３は丸まった形状になる。また、ｄｍ、ｄｍｔ及びＷｍｔの値を算出すると、ｄｍは０．８μｍであり、ｄｍｔは０．２μｍであり、Ｗｍｔは０．８μｍであった。すなわち、段差部５００は、ｄｍｔ／ｄｍ≧０．１の関係を満たし、Ｗｍｔ／ｄｍｔ≧２の関係を満たす形状となった。 FIG. 9 is a diagram showing a cross-sectional SEM image of the stacked body 20 that has been subjected to wet etching after dry etching. In FIG. 9, after performing dry etching on the stacked body 20 using an ICP etching apparatus under the conditions of a plasma generation power of 500 W and a bias power of 45 W, a TMAH solution having a temperature of 85 ° C. and a concentration of 22% is used. A stepped portion 500 formed by performing wet etching for 30 minutes is shown. When wet etching is performed after dry etching under these conditions, the groove 503 has a rounded shape as shown in FIG. When the values of dm, dmt, and Wmt were calculated, dm was 0.8 μm, dmt was 0.2 μm, and Wmt was 0.8 μm. That is, the step portion 500 has a shape that satisfies the relationship of dmt / dm ≧ 0.1 and satisfies the relationship of Wmt / dmt ≧ 2.

なお、エッチング溶液として濃度２２％のＴＭＡＨを用い、溶液温度が６０℃以上９０℃以下、エッチング時間が１５分以上である場合には、図９に示す溝部と同様に、丸まった形状の溝部が形成された。 In addition, when TMAH having a concentration of 22% is used as the etching solution, the solution temperature is 60 ° C. or more and 90 ° C. or less, and the etching time is 15 minutes or more, like the groove portion shown in FIG. Been formed.

Ａ４．効果：
以上で説明した第１実施形態によれば、半導体装置１０は、段差部５００の底面５０１の隅に幅の広がった溝部５０３を有するため、底面５０１の隅での電界集中が緩和される。また、底面５０１から−Ｚ方向への半導体層は、溝部５０３の下端５０３Ｔから−Ｚ方向への半導体層よりも厚いので、フィールドプレート電極２３０の端での破壊による耐圧の低下が低減する。そのため、半導体装置１０は、上述のような段差部５００を有さない半導体装置と比べて良好な電気的特性を有する。 A4. effect:
According to the first embodiment described above, since the semiconductor device 10 has the groove portion 503 having a wide width at the corner of the bottom surface 501 of the stepped portion 500, the electric field concentration at the corner of the bottom surface 501 is reduced. Further, since the semiconductor layer in the −Z direction from the bottom surface 501 is thicker than the semiconductor layer in the −Z direction from the lower end 503T of the groove portion 503, a decrease in breakdown voltage due to breakage at the end of the field plate electrode 230 is reduced. Therefore, the semiconductor device 10 has better electrical characteristics than a semiconductor device that does not have the stepped portion 500 as described above.

また、段差部５００を形成するためのドライエッチングにおいて、ｄｍｔ／ｄｍ≧０．１を満たすようにプラズマ生成電力及びバイアス電力のうち少なくとも一方を調整することで、半導体装置１０の電気的特性を向上させるために適切な深さの溝部５０３を形成することができる。ウェットエッチングにおいて、Ｗｍｔ／ｄｍｔ≧２を満たすように溶液温度及びエッチング時間のうち少なくとも一方を調整することで、半導体装置１０の電気的特性を向上させるために適切な幅の溝部５０３を形成することができる。 Further, in dry etching for forming the stepped portion 500, the electrical characteristics of the semiconductor device 10 are improved by adjusting at least one of plasma generation power and bias power so as to satisfy dmt / dm ≧ 0.1. Therefore, the groove portion 503 having an appropriate depth can be formed. In wet etching, by adjusting at least one of the solution temperature and the etching time so as to satisfy Wmt / dmt ≧ 2, the groove portion 503 having an appropriate width is formed in order to improve the electrical characteristics of the semiconductor device 10. Can do.

更に、上述の形状の段差部５００を形成するために、一般的な半導体装置を製造するための設備を利用することができるので、電気的特性が良好なＧａＮ系の半導体装置１０を低コストで製造することができる。 Furthermore, since a facility for manufacturing a general semiconductor device can be used to form the stepped portion 500 having the above-described shape, the GaN-based semiconductor device 10 with good electrical characteristics can be manufactured at low cost. Can be manufactured.

Ａ５．第１実施形態の変形例１：
図１０は、第１実施形態の変形例１における半導体装置１１の構成を模式的に示す断面図である。半導体装置１１は窒化ガリウム（ＧａＮ）系のＳＢＤ（Schottky Barrier Diode）である。半導体装置１１は、第１実施形態の半導体装置１０と比較して、Ｐ型半導体層１３０を有しておらず、第１Ｎ型半導体層１２０に接続するようにアノード電極２４０が形成されている点と、段差部５１０の上面５１２が第１Ｎ型半導体層１２０の上面１２２である点とが異なる。アノード電極２４０は、ニッケル（Ｎｉ）からなる層により形成されている。半導体装置１１のその他の構成は第１実施形態の半導体装置１０と同様であるため説明を省略する。 A5. Modification 1 of the first embodiment 1:
FIG. 10 is a cross-sectional view schematically showing the configuration of the semiconductor device 11 in Modification 1 of the first embodiment. The semiconductor device 11 is a gallium nitride (GaN) SBD (Schottky Barrier Diode). The semiconductor device 11 does not have the P-type semiconductor layer 130 as compared with the semiconductor device 10 of the first embodiment, and the anode electrode 240 is formed so as to be connected to the first N-type semiconductor layer 120. The difference is that the upper surface 512 of the stepped portion 510 is the upper surface 122 of the first N-type semiconductor layer 120. The anode electrode 240 is formed of a layer made of nickel (Ni). Since other configurations of the semiconductor device 11 are the same as those of the semiconductor device 10 of the first embodiment, description thereof is omitted.

図１１は、半導体装置１１の製造方法を示すフローチャートである。半導体装置１１を製造する際には、まず、基板１１０上に第１Ｎ型半導体層１２０が積層された積層体２１が用意される（ステップＳ２１０）。積層体２１は、ＭＯＣＶＤ法による結晶成長によって、基板１１０に、第１Ｎ型半導体層１２０を上方に積層することによって製造される。 FIG. 11 is a flowchart showing a method for manufacturing the semiconductor device 11. When manufacturing the semiconductor device 11, first, the stacked body 21 in which the first N-type semiconductor layer 120 is stacked on the substrate 110 is prepared (step S210). The stacked body 21 is manufactured by stacking the first N-type semiconductor layer 120 on the substrate 110 by crystal growth by MOCVD.

次に、積層体２１に対しドライエッチング（ステップＳ２２２）及びウェットエッチング（ステップＳ２２４）を行うことによって段差部５１０が形成される。ステップＳ２２２では、溝部５１３の下端５１３Ｔ及び底面５１１がともに第１Ｎ型半導体層１２０に存在し、ｄｍｔ／ｄｍ≧０．１を満たすようにドライエッチングが行われる（ステップＳ２２２）。 Next, the step 510 is formed by performing dry etching (step S222) and wet etching (step S224) on the stacked body 21. In step S222, the lower end 513T and the bottom surface 511 of the groove 513 are both present in the first N-type semiconductor layer 120, and dry etching is performed so as to satisfy dmt / dm ≧ 0.1 (step S222).

次に、ドライエッチングが行われた積層体２１に対して、溝部５１３の幅Ｗｍｔを広げ、Ｗｍｔ／ｄｍｔ≧２の関係を満たすように、ウェットエッチングが行われる（ステップＳ２２４）。上述の条件でドライエッチング（ステップＳ２２２）が行われ、その後ウェットエッチング（ステップＳ２２４）が行われると、溝部５１３は、下端５１３Ｔにおいて直径０．１μｍ以上の円を内接する丸まった形状になる。 Next, wet etching is performed on the laminated body 21 that has been subjected to dry etching so as to increase the width Wmt of the groove 513 and satisfy the relationship of Wmt / dmt ≧ 2 (step S224). When dry etching (step S222) is performed under the above-described conditions, and then wet etching (step S224) is performed, the groove 513 has a round shape inscribed in a circle having a diameter of 0.1 μm or more at the lower end 513T.

次に、段差部５１０が形成された積層体２１に対し、保護膜３１０が形成される（ステップＳ２３０）。保護膜３１０が形成されると、第１Ｎ型半導体層１２０に接続するようにアノード電極２４０が形成される（ステップＳ２４０）。その後、アノード電極２４０が形成された積層体２１に対し、フィールドプレート電極２３０が形成され（ステップＳ２６０）、基板１１０の下面１１１にカソード電極２１０が形成される（ステップＳ２７０）。その後、カソード電極２１０が形成された積層体２１に対し、接触抵抗を低減させるための熱処理が行われる（ステップＳ２８０）。以上の工程を経て、半導体装置１１が製造される。 Next, the protective film 310 is formed with respect to the laminated body 21 in which the level | step-difference part 510 was formed (step S230). When the protective film 310 is formed, the anode electrode 240 is formed so as to be connected to the first N-type semiconductor layer 120 (step S240). Thereafter, the field plate electrode 230 is formed on the stacked body 21 on which the anode electrode 240 is formed (step S260), and the cathode electrode 210 is formed on the lower surface 111 of the substrate 110 (step S270). Thereafter, heat treatment for reducing the contact resistance is performed on the stacked body 21 on which the cathode electrode 210 is formed (step S280). The semiconductor device 11 is manufactured through the above steps.

以上で説明した第１実施形態の変形例１によれば、第１実施形態と同様の効果を奏するＧａＮ系のＳＢＤである半導体装置１１を得ることができる。 According to the first modification of the first embodiment described above, the semiconductor device 11 that is a GaN-based SBD that exhibits the same effects as the first embodiment can be obtained.

Ａ６．第１実施形態の変形例２：
図１２は、第１実施形態の変形例２における半導体装置１２の構成を模式的に示す断面図である。半導体装置１２は窒化ガリウム（ＧａＮ）系のトレンチ型ＭＯＳＦＥＴである。半導体装置１２は、基板１１０と、第１Ｎ型半導体層１２０と、Ｐ型半導体層１３０と、第２Ｎ型半導体層１４０と、段差部５２０と、ゲートトレンチ６１０と、リセス６２０と、ドレイン電極２５０と、ゲート電極２６０と、Ｐボディ電極２７０と、ソース電極２８０と、保護膜３１０と、絶縁膜３２０と、フィールドプレート電極２３０と、を備える。 A6. Modification 2 of the first embodiment:
FIG. 12 is a cross-sectional view schematically showing the configuration of the semiconductor device 12 in Modification 2 of the first embodiment. The semiconductor device 12 is a gallium nitride (GaN) trench MOSFET. The semiconductor device 12 includes a substrate 110, a first N-type semiconductor layer 120, a P-type semiconductor layer 130, a second N-type semiconductor layer 140, a step portion 520, a gate trench 610, a recess 620, and a drain electrode 250. , A gate electrode 260, a P body electrode 270, a source electrode 280, a protective film 310, an insulating film 320, and a field plate electrode 230.

基板１１０と第１Ｎ型半導体層１２０とＰ型半導体層１３０は、それぞれ第１実施形態における基板１１０と第１Ｎ型半導体層１２０とＰ型半導体層１３０と同様の構造を有する。第２Ｎ型半導体層１４０は、Ｐ型半導体層１３０の＋Ｚ方向側へ積層され、ＸＹ平面に沿って広がる半導体層である。第２Ｎ型半導体層１４０はＧａＮ系の半導体であり、ドーパント（ドナー）としてシリコン（Ｓｉ）を含有する。第２Ｎ型半導体層１４０の全域におけるＳｉの平均濃度は、４．０×１０¹⁸ｃｍ^-3である。また、第２Ｎ型半導体層１４０の＋Ｚ方向への厚さは、０．２μｍである。 The substrate 110, the first N-type semiconductor layer 120, and the P-type semiconductor layer 130 have the same structures as the substrate 110, the first N-type semiconductor layer 120, and the P-type semiconductor layer 130 in the first embodiment, respectively. The second N-type semiconductor layer 140 is a semiconductor layer that is stacked on the + Z direction side of the P-type semiconductor layer 130 and extends along the XY plane. The second N-type semiconductor layer 140 is a GaN-based semiconductor and contains silicon (Si) as a dopant (donor). The average Si concentration in the entire area of the second N-type semiconductor layer 140 is 4.0 × 10 ¹⁸ cm ⁻³ . The thickness of the second N-type semiconductor layer 140 in the + Z direction is 0.2 μm.

段差部５２０の上面５２２は、上述の実施形態の段差部５００、５１０と異なり、第２Ｎ型半導体層１４０の上面１４２である。段差部５２０のその他の構成は、上述の第１及び第２実施形態の段差部５００，５１０と同様である。 The upper surface 522 of the step portion 520 is the upper surface 142 of the second N-type semiconductor layer 140, unlike the step portions 500 and 510 of the above-described embodiment. Other configurations of the stepped portion 520 are the same as those of the stepped portions 500 and 510 of the first and second embodiments described above.

Ｐボディ電極２７０は、Ｐ型半導体層１３０を露出することによって形成されたリセス６２０に形成された電極である。Ｐボディ電極２７０は、第１実施形態のアノード電極２２０と同様の構造を有する。ソース電極２８０は、第２Ｎ型半導体層１４０に接続するように形成された電極である。ソース電極２８０は、チタン（Ｔｉ）からなる層とアルミニウム（Ａｌ）からなる層を積層した後熱処理することによって形成されており、Ａｌからなる層が上方に位置する構造を有する。ドレイン電極２５０は、第１実施形態のカソード電極２１０と同様の構造を有する。ゲート電極２６０は、第２Ｎ型半導体層１４０の上面１４２からＰ型半導体層１３０を貫通し、第１Ｎ型半導体層１２０を露出することによって形成されたゲートトレンチ６１０に、絶縁膜３２０を介して形成された電極である。ゲート電極２６０はアルミニウム（Ａｌ）により形成されている。フィールドプレート電極２３０は、第１実施形態と同様の構造を有し、Ｐボディ電極２７０から保護膜３１０を介した段差部５２０の底面５２１までを連続的に覆うように形成されている。 The P body electrode 270 is an electrode formed in the recess 620 formed by exposing the P-type semiconductor layer 130. The P body electrode 270 has the same structure as the anode electrode 220 of the first embodiment. The source electrode 280 is an electrode formed so as to be connected to the second N-type semiconductor layer 140. The source electrode 280 is formed by laminating a layer made of titanium (Ti) and a layer made of aluminum (Al) and then heat-treating, and has a structure in which the layer made of Al is positioned above. The drain electrode 250 has the same structure as the cathode electrode 210 of the first embodiment. The gate electrode 260 is formed through the insulating film 320 in the gate trench 610 formed by penetrating the P-type semiconductor layer 130 from the upper surface 142 of the second N-type semiconductor layer 140 and exposing the first N-type semiconductor layer 120. Electrode. The gate electrode 260 is made of aluminum (Al). The field plate electrode 230 has the same structure as that of the first embodiment, and is formed so as to continuously cover from the P body electrode 270 to the bottom surface 521 of the stepped portion 520 via the protective film 310.

絶縁膜３２０は、ゲートトレンチ６１０とその周縁の第２Ｎ型半導体層１４０の上面１４２とを連続的に覆うように形成された膜である。保護膜３１０は、段差部５２０と第２Ｎ型半導体層１４０の上面１４２とソース電極２８０とゲート電極２６０とを覆うように形成された膜である。保護膜３１０及び絶縁膜３２０は、酸化シリコン（ＳｉＯ₂）により形成されている。 The insulating film 320 is a film formed so as to continuously cover the gate trench 610 and the upper surface 142 of the second N-type semiconductor layer 140 at the periphery thereof. The protective film 310 is a film formed so as to cover the step portion 520, the upper surface 142 of the second N-type semiconductor layer 140, the source electrode 280, and the gate electrode 260. The protective film 310 and the insulating film 320 are made of silicon oxide (SiO ₂ ).

図１３は、半導体装置１２の製造方法を示すフローチャートである。半導体装置１２を製造するには、まず、基板１１０上に第１Ｎ型半導体層１２０とＰ型半導体層１３０と第２Ｎ型半導体層１４０とが積層された積層体２２が用意される（ステップＳ３１０）。積層体２２は、ＭＯＣＶＤ法による結晶成長によって、基板１１０に、第１Ｎ型半導体層１２０とＰ型半導体層１３０と第２Ｎ型半導体層１４０とを上方に順に積層することによって製造される。 FIG. 13 is a flowchart showing a method for manufacturing the semiconductor device 12. In order to manufacture the semiconductor device 12, first, the stacked body 22 is prepared in which the first N-type semiconductor layer 120, the P-type semiconductor layer 130, and the second N-type semiconductor layer 140 are stacked on the substrate 110 (step S310). . The stacked body 22 is manufactured by sequentially stacking the first N-type semiconductor layer 120, the P-type semiconductor layer 130, and the second N-type semiconductor layer 140 on the substrate 110 by crystal growth by MOCVD.

次に、積層体２２に対しドライエッチングを行うことによってリセス６２０が形成される（ステップＳ３１５）。 Next, the recess 620 is formed by performing dry etching on the stacked body 22 (step S315).

次に、リセス６２０が形成された積層体２２に対しドライエッチング（ステップＳ３２２）及びウェットエッチング（ステップＳ３２４）を行うことによって段差部５２０が形成される。図１３に示すように、ステップＳ３２２では、溝部５２３の下端５２３Ｔ及び底面５２１がともに第１Ｎ型半導体層１２０に達し、ｄｍｔ／ｄｍ≧０．１を満たすようにドライエッチングが行われる（ステップＳ３２２）。 Next, the stepped portion 520 is formed by performing dry etching (step S322) and wet etching (step S324) on the stacked body 22 in which the recess 620 is formed. As shown in FIG. 13, in step S322, dry etching is performed so that both the lower end 523T and the bottom surface 521 of the groove 523 reach the first N-type semiconductor layer 120 and satisfy dmt / dm ≧ 0.1 (step S322). .

次に、ドライエッチングが行われた積層体に対して、溝部５２３の幅Ｗｍｔを広げ、溝部５２３の形状がＷｍｔ／ｄｍｔ≧２の関係を満たすように、ウェットエッチングが行われる（ステップＳ３２４）。上述の条件でドライエッチング（ステップＳ３２２）が行われ、その後ウェットエッチング（ステップＳ３２４）が行われると、溝部５２３は、下端５２３Ｔにおいて直径０．１μｍ以上の円を内接する、丸まった形状になる。 Next, wet etching is performed on the laminated body that has been subjected to dry etching so that the width Wmt of the groove portion 523 is increased and the shape of the groove portion 523 satisfies the relationship of Wmt / dmt ≧ 2 (step S324). When dry etching (step S322) is performed under the above-described conditions, and then wet etching (step S324) is performed, the groove portion 523 has a round shape inscribed in a circle having a diameter of 0.1 μm or more at the lower end 523T.

次に、段差部５２０が形成された積層体２２に対しドライエッチングが行われることによって、ゲートトレンチ６１０が形成される（ステップＳ３２５）。 Next, the gate trench 610 is formed by performing dry etching on the stacked body 22 in which the step portion 520 is formed (step S325).

次に、ゲートトレンチ６１０が形成された半導体装置１２に対し、絶縁膜３２０が形成される（ステップＳ３２７）。その後、Ｐ型半導体層１３０に接続するようにＰボディ電極２７０が形成され、第２Ｎ型半導体層１４０に接続するようにソース電極２８０が形成される（ステップＳ３４０）。その後、接触抵抗を低減させるための熱処理が行われる（ステップＳ３５０）。ゲートトレンチ６１０には、絶縁膜３２０を介してゲート電極２６０が形成され（ステップＳ３５５）、ゲート電極２６０が形成された積層体２２に対し、保護膜３１０が形成される（ステップＳ３５７）。 Next, the insulating film 320 is formed on the semiconductor device 12 in which the gate trench 610 is formed (step S327). Thereafter, a P body electrode 270 is formed so as to be connected to the P-type semiconductor layer 130, and a source electrode 280 is formed so as to be connected to the second N-type semiconductor layer 140 (step S340). Thereafter, heat treatment for reducing the contact resistance is performed (step S350). In the gate trench 610, the gate electrode 260 is formed via the insulating film 320 (step S355), and the protective film 310 is formed on the stacked body 22 in which the gate electrode 260 is formed (step S357).

次に、保護膜３１０が形成された積層体２２に対し、Ｐボディ電極２７０に接続するようにフィールドプレート電極２３０が形成される（ステップＳ３６０）。その後、基板１１０の下面１１１にドレイン電極２５０が形成され（ステップＳ３７０）、接触抵抗を低減させるための熱処理が行われる（ステップＳ３８０）。以上の工程を経て、半導体装置１２が製造される。 Next, a field plate electrode 230 is formed on the stacked body 22 on which the protective film 310 is formed so as to be connected to the P body electrode 270 (step S360). Thereafter, the drain electrode 250 is formed on the lower surface 111 of the substrate 110 (step S370), and a heat treatment is performed to reduce the contact resistance (step S380). The semiconductor device 12 is manufactured through the above steps.

以上で説明した第１実施形態の変形例２によれば、第１実施形態と同様の効果を奏するＧａＮ系のトレンチ型のＭＯＳＦＥＴである半導体装置１２を得ることができる。 According to the second modification of the first embodiment described above, it is possible to obtain the semiconductor device 12 that is a GaN-based trench MOSFET having the same effect as that of the first embodiment.

Ｂ．第２実施形態：
上述の第１実施形態では、段差部の底面と溝部の下端とが同じ半導体層内に存在する半導体装置について説明した。本実施形態では、段差部の底面と溝部の下端とが異なる半導体層内に存在する半導体装置について説明する。
Ｂ１．半導体装置の構成：
図１４は第２実施形態における半導体装置１３の構成を模式的に示す断面図である。本実施形態の半導体装置１３は、第１実施形態の半導体装置１０と同様に窒化ガリウム（ＧａＮ）系のＰＩＮダイオードである。本実施形態の半導体装置１３の段差部５３０では、上述の実施形態及び変形例の段差部５００、５１０、５２０と異なり、溝部５３３の下端５３３Ｔと底面５３１とがそれぞれ異なる半導体層内に存在している。具体的には、溝部５３３の下端５３３Ｔが第１Ｎ型半導体層１２０内に存在し、底面５３１がＰ型半導体層１３０内に存在している。いいかえると、段差部５３０の底面５３１の下方には、Ｐ型半導体層１３０が残されている。第２実施形態における半導体装置１３のその他の構成は、第１実施形態における半導体装置１０と同様であるため説明を省略する。なお、本実施形態において、第１Ｎ型半導体層１２０は本願の第１導電型の半導体層に相当し、Ｐ型半導体層１３０は本願の第２導電型の半導体層に相当する。 B. Second embodiment:
In the first embodiment described above, the semiconductor device in which the bottom surface of the stepped portion and the lower end of the groove portion exist in the same semiconductor layer has been described. In the present embodiment, a semiconductor device in which the bottom surface of the stepped portion and the lower end of the groove portion are present in different semiconductor layers will be described.
B1. Semiconductor device configuration:
FIG. 14 is a cross-sectional view schematically showing the configuration of the semiconductor device 13 in the second embodiment. The semiconductor device 13 of the present embodiment is a gallium nitride (GaN) PIN diode, like the semiconductor device 10 of the first embodiment. In the step portion 530 of the semiconductor device 13 of this embodiment, unlike the step portions 500, 510, and 520 of the above-described embodiments and modifications, the lower end 533T and the bottom surface 531 of the groove portion 533 exist in different semiconductor layers. Yes. Specifically, the lower end 533T of the groove portion 533 exists in the first N-type semiconductor layer 120, and the bottom surface 531 exists in the P-type semiconductor layer 130. In other words, the P-type semiconductor layer 130 is left below the bottom surface 531 of the step portion 530. Since the other configuration of the semiconductor device 13 in the second embodiment is the same as that of the semiconductor device 10 in the first embodiment, description thereof is omitted. In the present embodiment, the first N-type semiconductor layer 120 corresponds to the first conductivity type semiconductor layer of the present application, and the P-type semiconductor layer 130 corresponds to the second conductivity type semiconductor layer of the present application.

Ｂ２．半導体装置の製造方法：
図１５は、半導体装置１３の製造方法を示すフローチャートである。半導体装置１３の製造の際には、まず、基板１１０上に第１Ｎ型半導体層１２０とＰ型半導体層１３０とが積層された積層体２３が用意される（ステップＳ４１０）。 B2. Manufacturing method of semiconductor device:
FIG. 15 is a flowchart showing a method for manufacturing the semiconductor device 13. When the semiconductor device 13 is manufactured, first, the stacked body 23 in which the first N-type semiconductor layer 120 and the P-type semiconductor layer 130 are stacked on the substrate 110 is prepared (step S410).

次に、積層体２３に対しドライエッチング（ステップＳ４２２）及びウェットエッチング（ステップＳ４２４）を行うことによって段差部５３０が形成される。本実施形態では、ステップＳ４２２において、ｄｍｔ／ｄｍ≧０．１を満たし、図１５に示すように溝部５３３の下端５３３Ｔが第１Ｎ型半導体層１２０に達するとともに底面５３１がＰ型半導体層１３０内に残るようにドライエッチングが行われる（ステップＳ４２２）。 Next, the stepped portion 530 is formed by performing dry etching (step S422) and wet etching (step S424) on the stacked body 23. In this embodiment, in step S422, dmt / dm ≧ 0.1 is satisfied, the lower end 533T of the groove 533 reaches the first N-type semiconductor layer 120 and the bottom surface 531 is in the P-type semiconductor layer 130 as shown in FIG. Dry etching is performed so as to remain (step S422).

次に、ドライエッチングが行われた積層体２３に対して、溝部５３３の幅Ｗｍｔを広げ、Ｗｍｔ／ｄｍｔ≧２の関係を満たすように、ウェットエッチングが行われる（ステップＳ４２４）。上述の条件でドライエッチング（ステップＳ４２２）が行われ、その後ウェットエッチング（ステップＳ４２４）が行われると、溝部５３３は、下端５３３Ｔにおいて、直径０．１μｍ以上の円を内接する、丸まった形状になる。なお、積層体２３の下方へのウェットエッチングは進み難いため、底面５３１はＰ型半導体層１３０内に存在したままである。すなわち、底面５３１の下方にはＰ型半導体層１３０が残されたままである。 Next, wet etching is performed on the laminated body 23 that has been subjected to dry etching so that the width Wmt of the groove portion 533 is increased and the relationship of Wmt / dmt ≧ 2 is satisfied (step S424). When dry etching (step S422) is performed under the above-described conditions and then wet etching (step S424) is performed, the groove portion 533 has a round shape inscribed in a circle having a diameter of 0.1 μm or more at the lower end 533T. . Note that the bottom surface 531 remains in the P-type semiconductor layer 130 because wet etching below the stacked body 23 is difficult to proceed. That is, the P-type semiconductor layer 130 remains below the bottom surface 531.

段差部５３０が形成された後の工程（ステップＳ４３０〜ステップＳ４８０）は、第１実施形態における半導体装置１０の段差部５００が形成された後の工程（図３、ステップＳ１３０〜ステップＳ１８０）と同様であるため説明を省略する。 The processes after the step 530 are formed (steps S430 to S480) are the same as the processes (FIG. 3, steps S130 to S180) after the step 500 of the semiconductor device 10 is formed in the first embodiment. Therefore, the description is omitted.

Ｂ３．効果
以上で説明した第２実施形態によれば、第１実施形態と同様の効果を奏するＧａＮ系のＰＩＮダイオードである半導体装置１３を得ることができる。更に、本実施形態の半導体装置１３においては、底面５３１の下方に残されたＰ型半導体層１３０によっても、段差部５３０の隅での電界集中が緩和される。そのため、半導体装置１３は、底面５３１の下方にＰ型半導体層１３０を有さない半導体装置と比較して、より良好な電気的特性を有する。 B3. Effects According to the second embodiment described above, it is possible to obtain the semiconductor device 13 that is a GaN-based PIN diode that exhibits the same effects as the first embodiment. Furthermore, in the semiconductor device 13 of this embodiment, the electric field concentration at the corner of the step portion 530 is also reduced by the P-type semiconductor layer 130 left below the bottom surface 531. Therefore, the semiconductor device 13 has better electrical characteristics than a semiconductor device that does not have the P-type semiconductor layer 130 below the bottom surface 531.

Ｂ４．第２実施形態の変形例１：
図１６は、第２実施形態の変形例１における半導体装置１４の構成を模式的に示す断面図である。半導体装置１４は、窒化ガリウム（ＧａＮ）系のトレンチ型ＭＯＳＦＥＴである。半導体装置１４の段差部５４０では、上述の第２実施形態の半導体装置１３の段差部５３０と同様に、溝部５４３の下端５４３Ｔが第１Ｎ型半導体層１２０内に存在し、底面５４１がＰ型半導体層１３０内に存在する。半導体装置１４のその他の構成は、トレンチ型ＭＯＳＦＥＴである第１実施形態の変形例２で説明した半導体装置１２と同様であるため説明を省略する。 B4. Modification 1 of the second embodiment 1:
FIG. 16 is a cross-sectional view schematically showing the configuration of the semiconductor device 14 in Modification 1 of the second embodiment. The semiconductor device 14 is a gallium nitride (GaN) trench MOSFET. In the step portion 540 of the semiconductor device 14, the lower end 543T of the groove portion 543 exists in the first N-type semiconductor layer 120 and the bottom surface 541 is a P-type semiconductor, as in the step portion 530 of the semiconductor device 13 of the second embodiment described above. Present in layer 130. Since the other configuration of the semiconductor device 14 is the same as that of the semiconductor device 12 described in the second modification of the first embodiment, which is a trench MOSFET, description thereof is omitted.

図１７は、半導体装置１４の製造方法を示すフローチャートである。半導体装置１４を製造する際には、まず、基板１１０上に第１Ｎ型半導体層１２０とＰ型半導体層１３０と第２Ｎ型半導体層１４０とが積層された積層体２４が用意される（ステップＳ５１０）。積層体２４が用意されると、ドライエッチングによって、リセス６２０が形成される（ステップＳ５１５）。 FIG. 17 is a flowchart showing a method for manufacturing the semiconductor device 14. When manufacturing the semiconductor device 14, first, a stacked body 24 in which the first N-type semiconductor layer 120, the P-type semiconductor layer 130, and the second N-type semiconductor layer 140 are stacked on the substrate 110 is prepared (Step S 510). ). When the laminate 24 is prepared, a recess 620 is formed by dry etching (step S515).

次に、リセス６２０が形成された積層体２４に対しドライエッチング（ステップＳ５２２）及びウェットエッチング（ステップＳ５２４）を行うことによって段差部５４０が形成される。図１７のステップＳ５２２に示すように、積層体２４に対して、ｄｍｔ／ｄｍ≧０．１を満たし、溝部５４３の下端５４３Ｔが第１Ｎ型半導体層１２０に達するとともに底面５４１がＰ型半導体層１３０内に残るようにドライエッチングが行われる（ステップＳ５２２）。 Next, the stepped portion 540 is formed by performing dry etching (step S522) and wet etching (step S524) on the stacked body 24 in which the recess 620 is formed. As shown in step S522 of FIG. 17, the stacked body 24 satisfies dmt / dm ≧ 0.1, the lower end 543T of the groove 543 reaches the first N-type semiconductor layer 120, and the bottom surface 541 is the P-type semiconductor layer 130. Dry etching is performed so as to remain inside (step S522).

次に、ドライエッチングが行われた積層体２４に対して、溝部５４３の幅Ｗｍｔを広げ、Ｗｍｔ／ｄｍｔ≧２の関係を満たすように、ウェットエッチングが行われる（ステップＳ５２４）。図１７に示すように、上述の条件でドライエッチング（ステップＳ５２２）が行われ、その後ウェットエッチング（ステップＳ５２４）が行われると、溝部５４３は、下端５４３Ｔにおいて、直径０．１μｍ以上の円を内接する、丸まった形状になる。 Next, wet etching is performed on the laminated body 24 that has been subjected to dry etching so that the width Wmt of the groove 543 is increased and the relationship of Wmt / dmt ≧ 2 is satisfied (step S524). As shown in FIG. 17, when dry etching (step S522) is performed under the above-described conditions, and then wet etching (step S524) is performed, the groove portion 543 includes a circle having a diameter of 0.1 μm or more at the lower end 543T. It becomes a rounded shape that touches.

段差部５４０が形成された後の工程（ステップＳ５２５〜ステップＳ５８０）は、第１実施形態の変形例２の段差部５２０が形成された後の工程（図１３、ステップＳ３２５〜ステップＳ３８０）と同様であるため説明を省略する。 The process after the step 540 is formed (step S525 to step S580) is the same as the process after the step 520 of the modification 2 of the first embodiment is formed (FIG. 13, steps S325 to S380). Therefore, the description is omitted.

以上で説明した第２実施形態の変形例１によれば、第２実施形態と同様の効果を奏するＧａＮ系のトレンチ型ＭＯＳＦＥＴである半導体装置１４を得ることができる。 According to the first modification of the second embodiment described above, it is possible to obtain the semiconductor device 14 that is a GaN-based trench MOSFET having the same effect as the second embodiment.

Ｂ５．第２実施形態の変形例２：
図１８は、第２実施形態の変形例２における半導体装置１５の構成を模式的に示す断面図である。半導体装置１５は、第２実施形態の変形例１における半導体装置１４と同様の窒化ガリウム（ＧａＮ）系のトレンチ型ＭＯＳＦＥＴである。半導体装置１４では、段差部５４０は基板１１０上に形成された他の半導体装置を区画するために用いられていたのに対し、半導体装置１５では、段差部５５０はゲートを形成するためのゲートトレンチとして用いられている。半導体装置１５を基板１１０上に形成された他の半導体装置から分離するための段差部５９０（アイソレーショントレンチ５９０）は、半導体装置１４と異なり溝部及び底面５９１の下方のＰ型半導体層１３０を有していない。半導体装置１５のその他の構成は半導体装置１４と同様であるため説明を省略する。 B5. Modification 2 of the second embodiment:
FIG. 18 is a cross-sectional view schematically showing the configuration of the semiconductor device 15 in Modification 2 of the second embodiment. The semiconductor device 15 is a gallium nitride (GaN) trench MOSFET similar to the semiconductor device 14 in the first modification of the second embodiment. In the semiconductor device 14, the stepped portion 540 is used to partition other semiconductor devices formed on the substrate 110, whereas in the semiconductor device 15, the stepped portion 550 is a gate trench for forming a gate. It is used as. Unlike the semiconductor device 14, the step portion 590 (isolation trench 590) for separating the semiconductor device 15 from other semiconductor devices formed on the substrate 110 has a P-type semiconductor layer 130 below the groove and the bottom surface 591. Not done. Since the other configuration of the semiconductor device 15 is the same as that of the semiconductor device 14, the description thereof is omitted.

図１９は、半導体装置１５の製造方法を示すフローチャートである。半導体装置１５の製造に際しては、まず、基板１１０上に第１Ｎ型半導体層１２０とＰ型半導体層１３０と第２Ｎ型半導体層１４０とが積層された積層体２５が用意される（ステップＳ６１０）。積層体２５が用意されると、ドライエッチングによって、リセス６２０が形成される（ステップＳ６１５）。次に、リセス６２０が形成された積層体２５に対し、ドライエッチングによってアイソレーショントレンチ５９０が形成される（ステップＳ６１７）。 FIG. 19 is a flowchart showing a method for manufacturing the semiconductor device 15. When the semiconductor device 15 is manufactured, first, a stacked body 25 in which the first N-type semiconductor layer 120, the P-type semiconductor layer 130, and the second N-type semiconductor layer 140 are stacked on the substrate 110 is prepared (Step S610). When the stacked body 25 is prepared, a recess 620 is formed by dry etching (step S615). Next, an isolation trench 590 is formed by dry etching on the stacked body 25 in which the recess 620 is formed (step S617).

次に、アイソレーショントレンチ５９０が形成された積層体２５に対しドライエッチング（ステップＳ６２２）及びウェットエッチング（ステップＳ６２４）を行うことによってゲートトレンチとして用いられる段差部５５０が形成される。図１９のステップＳ６２２に示すように、積層体に対して、ｄｍｔ／ｄｍ≧０．１を満たし、溝部５５３の下端５５３Ｔが第１Ｎ型半導体層１２０に達するとともに底面５５１がＰ型半導体層１３０内に残るようにドライエッチングが行われる（ステップＳ６２２）。 Next, a step 550 used as a gate trench is formed by performing dry etching (step S622) and wet etching (step S624) on the stacked body 25 in which the isolation trench 590 is formed. As shown in step S622 of FIG. 19, dmt / dm ≧ 0.1 is satisfied for the stacked body, the lower end 553T of the groove 553 reaches the first N-type semiconductor layer 120, and the bottom surface 551 is in the P-type semiconductor layer 130. Then, dry etching is performed so as to remain (Step S622).

次に、ドライエッチングが行われた積層体に対して、溝部５５３の幅Ｗｍｔを広げ、Ｗｍｔ／ｄｍｔ≧２の関係を満たすように、ウェットエッチングが行われる（ステップＳ６２４）。上述の条件でドライエッチング（ステップＳ６２２）が行われ、その後ウェットエッチング（ステップＳ６２４）が行われると、溝部５５３は、下端５５３Ｔにおいて、直径０．１μｍ以上の円を内接する、丸まった形状になる。 Next, wet etching is performed on the laminated body that has been subjected to dry etching so that the width Wmt of the groove 553 is increased and the relationship of Wmt / dmt ≧ 2 is satisfied (step S624). When dry etching (step S622) is performed under the above-described conditions, and then wet etching (step S624) is performed, the groove portion 553 has a rounded shape inscribed in a circle having a diameter of 0.1 μm or more at the lower end 553T. .

ゲートトレンチとして用いられる段差部５５０が形成された後の工程（ステップＳ６２７〜ステップＳ６８０）は、第２実施形態の変形例１における段差部５４０が形成された後の工程（図１７、ステップＳ５２７〜ステップＳ５８０）と同様であるため説明を省略する。 Steps after the step portion 550 used as the gate trench (step S627 to step S680) is formed after the step portion 540 in the first modification of the second embodiment is formed (FIG. 17, step S527 to step S527). Since this is the same as step S580), the description is omitted.

以上で説明した第２実施形態の変形例２によれば、第２実施形態と同様の形状を有する段差部５５０がゲートトレンチとして用いられているので、ゲートトレンチの底面の隅での電界集中を緩和することができる。また、第２実施形態と同様に段差部５５０の底面５５１の下方にＰ型半導体層１３０が残されている。そのため、底面５５１の下方に残されたＰ型半導体層１３０によって、ゲートトレンチの底面の隅での電界集中をより緩和することができる。 According to the second modification of the second embodiment described above, the stepped portion 550 having the same shape as that of the second embodiment is used as the gate trench. Can be relaxed. Further, the P-type semiconductor layer 130 is left below the bottom surface 551 of the stepped portion 550 as in the second embodiment. Therefore, the electric field concentration at the corner of the bottom surface of the gate trench can be further reduced by the P-type semiconductor layer 130 left below the bottom surface 551.

Ｃ．他の変形例：
Ｃ１．変形例１：
上述の種々の実施形態及び変形例では、段差部５００〜５５０は、ＩＣＰエッチング装置を用いたドライエッチングにより形成されている。これに対し、ＩＣＰエッチング装置に代えて、例えば、ＥＣＲ（Electron Cyclotron Resonance）プラズマを用いた誘導結合型エッチング装置や、マグネトロン型やイオンビーム型などの容量結合型プラズマエッチング装置など、プラズマ生成電力とバイアス電力を制御することのできる他のエッチング装置を用いてもよい。 C. Other variations:
C1. Modification 1:
In the various embodiments and modifications described above, the stepped portions 500 to 550 are formed by dry etching using an ICP etching apparatus. On the other hand, instead of an ICP etching apparatus, for example, an inductively coupled etching apparatus using ECR (Electron Cyclotron Resonance) plasma, a capacitively coupled plasma etching apparatus such as a magnetron type or an ion beam type, etc. Other etching apparatuses that can control the bias power may be used.

Ｃ２．変形例２：
上述の種々の実施形態及び変形例では、段差部を形成するために行われるドライエッチングにおいて、塩素系のガスであるＳｉＣｌ₄とＣｌ₂の混合ガスが用いられている。これに対し、ドライエッチングは、例えば、塩素系ガスであるＢＣｌ₃やＣｌ₂、ＣＣｌ₄、ＳｉＣｌ₄のうちいずれか一つのガスを用いてもよく、ＳｉＣｌ₄とＣｌ₂の混合ガス以外の塩素系のガス同士の混合ガスでもよく、塩素系ガスと他のガス（例えばアルゴンガス）との混合ガスを用いてもよい。 C2. Modification 2:
In the above-described various embodiments and modifications, a mixed gas of SiCl ₄ and Cl ₂ , which is a chlorine-based gas, is used in the dry etching performed to form the stepped portion. In contrast, dry etching, for example, BCl ₃ and Cl _2, CCl _4, of the SiCl ₄ may be used any one of a gas, chlorine other than a mixed gas of SiCl _4, Cl ₂ is chlorine gas A mixed gas of a series of gases may be used, or a mixed gas of a chlorine-based gas and another gas (for example, argon gas) may be used.

Ｃ３．変形例３：
上述の種々の実施形態及び変形例では、段差部を形成するために行われるウェットエッチングにおいて、エッチング溶液として、ＴＭＡＨが用いられている。これに対し、エッチング溶液として、水酸化カリウム（ＫＯＨ）、水酸化アンモニウム（ＮＨ₄ＯＨ）、水酸化ナトリウム（ＮａＯＨ）などのアルカリ系の溶液を用いてもよい。 C3. Modification 3:
In the various embodiments and modifications described above, TMAH is used as an etching solution in the wet etching performed to form the stepped portion. In contrast, an alkaline solution such as potassium hydroxide (KOH), ammonium hydroxide (NH ₄ OH), or sodium hydroxide (NaOH) may be used as the etching solution.

Ｃ４．変形例４：
上述の種々の実施形態及び変形例では、段差部を形成するために行われるウェットエッチングにおいて、エッチング溶液として、濃度２２％のＴＭＡＨが用いられている。これに対し、エッチング溶液の濃度は２２％以上であってもよい。 C4. Modification 4:
In the various embodiments and modifications described above, TMAH having a concentration of 22% is used as the etching solution in the wet etching performed to form the stepped portion. On the other hand, the concentration of the etching solution may be 22% or more.

Ｃ５．変形例５：
上述の種々の実施形態及び変形例では、段差部の溝部は、下端において、直径０．１μｍ以上の円を内接する丸まった形状を有している。こうすることで、段差部の底面の隅での電界集中を効果的に緩和することができる。これに対し、Ｗｍｔ／ｄｍｔ≧２を満たす形状であれば、溝部は丸まった形状でなくともよい。溝部の形状は、例えば矩形形状、楕円形状、角丸矩形形状であっても、段差部の底面の隅での電界集中を緩和することができる。 C5. Modification 5:
In the various embodiments and modifications described above, the groove portion of the stepped portion has a rounded shape that inscribes a circle having a diameter of 0.1 μm or more at the lower end. By doing so, the electric field concentration at the bottom corner of the stepped portion can be effectively reduced. On the other hand, as long as the shape satisfies Wmt / dmt ≧ 2, the groove does not have to be round. Even if the shape of the groove portion is, for example, a rectangular shape, an elliptical shape, or a rounded rectangular shape, the electric field concentration at the corner of the bottom surface of the stepped portion can be reduced.

Ｃ６．変形例６：
上述の種々の実施形態及び変形例における各半導体層の形成材料はあくまで一例であり、他の材料を用いることも可能である。例えば、上述の実施形態では、各半導体層が主として窒化ガリウム（ＧａＮ）により構成されているとしている。これに対し、各半導体層は窒化アルミニウム（ＡｌＮ）や窒化インジウム（ＩｎＮ）といった他の材料により構成されていてもよい。 C6. Modification 6:
The material for forming each semiconductor layer in the various embodiments and modifications described above is merely an example, and other materials can be used. For example, in the above-described embodiment, each semiconductor layer is mainly composed of gallium nitride (GaN). On the other hand, each semiconductor layer may be made of other materials such as aluminum nitride (AlN) and indium nitride (InN).

Ｃ７．変形例７：
上述の第２実施形態の変形例１，２では、トレンチ型ＭＯＳＦＥＴとして、アイソレーションのための段差部５４０を有する半導体装置１４とゲート用の段差部５５０を有する半導体装置１５とを示した。これに対し、トレンチ型ＭＯＳＦＥＴとして、半導体装置１４におけるアイソレーションのための段差部５４０と半導体装置１５におけるゲート用の段差部５５０とを備える半導体装置であってもよい。このようにすれば、電気的特性が更に向上したトレンチ型ＭＯＳＦＥＴを得ることができる。 C7. Modification 7:
In the first and second modifications of the second embodiment described above, the semiconductor device 14 having the stepped portion 540 for isolation and the semiconductor device 15 having the stepped portion 550 for the gate are shown as trench MOSFETs. On the other hand, the trench MOSFET may be a semiconductor device including a step 540 for isolation in the semiconductor device 14 and a gate step 550 in the semiconductor device 15. In this way, a trench MOSFET with further improved electrical characteristics can be obtained.

Ｃ８．変形例８：
上述の第１実施形態の変形例２及び第２実施形態の変形例１，２において、リセス６２０及びゲートトレンチ６１０は、ドライエッチングによって形成されている。これに対し、リセス６２０及びゲートトレンチ６１０は、ドライエッチング後にウェットエッチングを行うことによって形成されてもよい。こうすることで、リセス６２０及びゲートトレンチ６１０を形成する際に、ドライエッチングによって各半導体層に与えられたダメージを低減することができる。 C8. Modification 8:
In the second modification of the first embodiment and the first and second modifications of the second embodiment, the recess 620 and the gate trench 610 are formed by dry etching. In contrast, the recess 620 and the gate trench 610 may be formed by performing wet etching after dry etching. In this way, when the recess 620 and the gate trench 610 are formed, damage given to each semiconductor layer by dry etching can be reduced.

Ｃ９．変形例９：
上述の種々の実施形態及び変形例において、フィールドプレート電極２３０を除く他の電極を形成する順序は、相互に入れ換えられてもよい。また、ゲートトレンチ、リセス、アイソレーショントレンチを形成する順序は、相互に入れ換えられてもよい。また、接触抵抗を低減させるための熱処理は、まとめて行ってもよい。 C9. Modification 9:
In the various embodiments and modifications described above, the order of forming other electrodes excluding the field plate electrode 230 may be interchanged. The order of forming the gate trench, the recess, and the isolation trench may be interchanged. The heat treatment for reducing the contact resistance may be performed collectively.

Ｃ１０．変形例１０：
上述の第２実施形態では、窒素化合物系の半導体層について、「第１導電型」はＮ型であり、「第２導電型」はＰ型である。これに対し、「第１導電型」がＰ型であり、「第２導電型」がＮ型であってもよい。 C10. Modification 10:
In the second embodiment described above, regarding the nitrogen compound-based semiconductor layer, the “first conductivity type” is N-type, and the “second conductivity type” is P-type. On the other hand, the “first conductivity type” may be a P-type, and the “second conductivity type” may be an N-type.

本発明は、上述の実施形態や変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、変形例中の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。 The present invention is not limited to the above-described embodiments and modifications, and can be realized with various configurations without departing from the spirit thereof. For example, the technical features in the embodiments and the modifications corresponding to the technical features in each embodiment described in the summary section of the invention are to solve some or all of the above-described problems, or In order to achieve part or all of the effects, replacement or combination can be performed as appropriate. Further, if the technical feature is not described as essential in the present specification, it can be deleted as appropriate.

１０、１１、１２、１３、１４、１５…半導体装置
２０、２１、２２、２３、２４、２５…積層体
１１０…基板
１１１…基板の下面
１２０…第１Ｎ型半導体層
１２２…第１Ｎ型半導体層の上面
１３０…Ｐ型半導体層
１３２…Ｐ型半導体層の上面
１４０…第２Ｎ型半導体層
１４２…第２Ｎ型半導体層の上面
２１０…カソード電極
２２０、２４０…アノード電極
２３０…フィールドプレート電極
２５０…ドレイン電極
２６０…ゲート電極
２７０…Ｐボディ電極
２８０…ソース電極
３１０…保護膜
３２０…絶縁膜
５００、５１０、５２０、５３０、５４０、５５０…段差部
５０１、５１１、５２１、５３１、５４１、５５１…段差部の底面
５０２、５１２、５２２、５３２、５４２、５５２…段差部の上面
５０３、５１３、５２３、５３３、５４３、５５３…溝部
５０４、５１４、５２４、５３４、５４４、５５４…側壁
５０３Ｔ、５１３Ｔ、５２３Ｔ、５３３Ｔ、５４３Ｔ、５５３Ｔ…溝部の下端
５９０…アイソレーショントレンチ
６１０…ゲートトレンチ
６２０…リセス DESCRIPTION OF SYMBOLS 10, 11, 12, 13, 14, 15 ... Semiconductor device 20, 21, 22, 23, 24, 25 ... Laminated body 110 ... Substrate 111 ... Bottom surface of substrate 120 ... First N-type semiconductor layer 122 ... First N-type semiconductor layer 130 ... P-type semiconductor layer 132 ... P-type semiconductor layer upper surface 140 ... Second N-type semiconductor layer 142 ... Second N-type semiconductor layer upper surface 210 ... Cathode electrode 220, 240 ... Anode electrode 230 ... Field plate electrode 250 ... Drain Electrode 260 ... Gate electrode 270 ... P body electrode 280 ... Source electrode 310 ... Protective film 320 ... Insulating film 500, 510, 520, 530, 540, 550 ... Stepped portion 501, 511, 521, 531, 541, 551 ... Stepped portion Bottom surface 502, 512, 522, 532, 542, 552... 533, 543, 553 ... groove 504, 514, 524, 534, 544, 554 ... sidewall 503T, 513T, 523T, 533T, 543T, 553T ... lower end of the groove 590 ... isolation trench 610 ... gate trench 620 ... recess

Claims

A method for manufacturing a semiconductor device, comprising:
(A) a step of forming a step portion having a groove portion further depressed from the bottom surface at the corner of the bottom surface in the nitrogen compound-based semiconductor layer by dry etching;
(B) widening the groove formed by the step (A) by wet etching; and
A method for manufacturing a semiconductor device.

A method of manufacturing a semiconductor device according to claim 1,
In the step (A), the depth dm from the top surface to the bottom surface of the stepped portion and the depth dmt from the bottom surface to the lower end of the groove portion satisfy dmt / dm ≧ 0.1. Etching,
In the step (B), the width Wmt of the groove, which is the shortest distance from the bottom surface to the side wall of the stepped portion, and the depth dmt from the bottom surface to the lower end of the groove portion satisfy Wmt / dmt ≧ 2. A method for manufacturing a semiconductor device, wherein the wet etching is performed as described above.

A method of manufacturing a semiconductor device according to claim 1 or 2,
In the step (A), a method of manufacturing a semiconductor device, wherein the dry etching is performed under at least one of conditions of plasma generation power of 300 W or more and bias power of 45 W or more.

It is a manufacturing method of the semiconductor device according to any one of claims 1 to 3,
In the step (B), a method of manufacturing a semiconductor device, wherein the wet etching is performed using an alkaline solution under at least one of a solution temperature of 40 ° C. or more and an etching time of 5 minutes or more.

It is a manufacturing method of the semiconductor device according to any one of claims 1 to 4,
In the step (A), a semiconductor device manufacturing method using a semiconductor layer mainly composed of gallium nitride (GaN) as the nitrogen compound semiconductor layer.

A semiconductor device,
A nitrogen compound-based semiconductor layer in which a step portion is formed,
The step portion has a groove portion further depressed from the bottom surface at a corner of the bottom surface of the step portion,
The depth dm from the upper surface to the bottom surface of the stepped portion and the depth dmt from the bottom surface to the lower end of the groove portion satisfy dmt / dm ≧ 0.1,
The width Wmt of the groove that is the shortest distance from the bottom surface to the side wall of the stepped portion and the depth dmt from the bottom surface to the lower end of the groove portion satisfy Wmt / dmt ≧ 2.
Semiconductor device.

The semiconductor device according to claim 6 ,
A first conductivity type semiconductor layer, and a second conductivity type semiconductor layer stacked on the first conductivity type semiconductor layer,
The lower end of the groove is present in the semiconductor layer of the first conductivity type,
The semiconductor device, wherein the bottom surface exists in the semiconductor layer of the second conductivity type.

The semiconductor device according to claim 6 or 7 , wherein
A semiconductor device, wherein an electrode is formed on the stepped portion.