JP6050770B2 - Ｄｃ−ｄｃコンバータ - Google Patents

Description

本発明は、複数の出力回路を有した多出力のＤＣ−ＤＣコンバータに関する。

ＤＣ−ＤＣコンバータは、直流電圧を昇降圧して出力するものであり、複数の出力回路を有した多出力のＤＣ−ＤＣコンバータがある。入力側と出力側とをトランスで絶縁した絶縁型ＤＣ−ＤＣコンバータで多出力にする場合には、トランスの２次巻線数を増やし２次側の整流回路を増やして多出力の出力回路を構成している。その場合、複数の出力回路のうちから１つの出力回路の出力電圧を検出し、その出力電圧が目標値となるように、トランスの１次側のスイッチ素子を制御して出力の制御を行っている。これにより、他の出力回路の出力電圧はトランスの巻線比で定まる電圧に制御される。

また、複数ある出力回路のメイン出力の電圧を検出してトランスの１次側のスイッチ素子を制御し、サブ出力の出力回路には、非絶縁型ＤＣ−ＤＣコンバータや安定化回路を追加し、サブ出力の出力回路の出力電圧をそれぞれ異なる目標値に可変できるようにしたものがある（例えば、特許文献１参照）。

特開２００６−６７７０３号公報

しかし、複数の出力回路のうちから１つの出力回路の出力電圧を検出し、その出力電圧が目標値となるように、トランスの１次側のスイッチ素子を制御するものでは、出力電圧を検出していない出力回路の出力電圧の精度は良くない。また、それぞれの出力電圧はトランスの巻数比で定まるので、それぞれの出力電圧を異なる値に可変させることもできない。

一方、特許文献１のものでは、多出力の各々の出力回路の出力電圧をそれぞれ異なる目標値に可変できるが、そのためには、非絶縁型ＤＣ−ＤＣコンバータや安定化回路を必要とするので、その分の部品が増加する。

本発明の目的は、簡素な構成で精度の高い出力電圧を出力可能な多出力のＤＣ−ＤＣコンバータを提供することである。

本発明の発明に係るＤＣ−ＤＣコンバータは、１次巻線と２次巻線とを有するトランスと、前記トランスの１次巻線側に接続される第１回路と、前記トランスの２次巻線側に接続される複数の第２回路と、前記トランスの２次巻線側の前記複数の第２回路の入力端に接続されるインダクタンス手段と、前記第１回路を制御する制御回路と、前記第２回路をそれぞれ個別に制御する個別制御回路とを備え、前記第１回路は、直流を入力する第１端子及び第２端子と、逆並列ダイオードと並列コンデンサとがそれぞれ並列に接続されたスイッチ素子を有するスイッチング素子を上下アームとして前記第１端子及び前記第２端子の間にそれぞれ並列に接続された第１レグと第２レグとを有し、前記第２回路は、直流を出力する第３端子及び第４端子と、二組の直列接続された２つの一方向性素子と、二組の直列接続された２つの一方向性素子のうち一組の直列接続された２つの一方向性素子、または異なる組の上側の一方向性素子または異なる組の下側の一方向性素子にそれぞれ並列コンデンサ及びスイッチ素子を並列に接続して２つのスイッチング素子を形成し、この２つのスイッチング素子と２つの一方向性素子とを用いて前記第３端子及び前記第４端子の間にブリッジ接続したブリッジ接続回路とを有し、前記インダクタンス手段は、前記第２回路の前記ブリッジ接続回路内で前記一方向性素子が直列に接続される接続点と前記第３レグの一方向性素子が直列に接続される接続点との間に前記トランスの２次巻線を介して接続され、前記制御回路は、前記第１レグまたは第２レグの上アームのスイッチング素子と前記第２レグまたは第１レグの下アームのスイッチング素子とを組にして交互にオンオフさせて前記第１端子及び第２端子の間に入力される直流を交流に変換させて前記第１回路から出力させ、前記個別制御回路は、自己の前記第２回路の前記第３端子及び第４端子の間から出力される電圧が自己の前記第２回路の目標値に近づくように、前記第１回路の組となるスイッチング素子の双方がオン状態にある期間に前記第１端子及び第２端子側から入力されるエネルギーを前記インダクタンス手段に蓄積させるように前記第２回路の前記第３レグの２つのスイッチング素子のスイッチ素子を交互に順方向に導通させ、前記第１回路のスイッチング素子がオフする前に前記順方向に導通させていた第２回路のスイッチング素子をオフさせることを特徴とする。

本発明によれば、簡素な構成で精度の高い出力電圧を出力可能な多出力のＤＣ−ＤＣコンバータを提供できる。

本発明の第１実施形態に係るＤＣ−ＤＣコンバータの一例を示す回路構成図。 本発明の第１実施形態に係るＤＣ−ＤＣコンバータの主要なスイッチング素子のスイッチ素子の駆動信号の一例を示す波形図。 本発明の第１実施形態に係るＤＣ−ＤＣコンバータの第１回路のスイッチング素子の電圧及び電流の一例を示す波形図。 本発明の第１実施形態に係るＤＣ−ＤＣコンバータの第２回路のスイッチング素子の電圧及び電流の一例を示す波形図。 本発明の第１実施形態に係るＤＣ−ＤＣコンバータの各タイミングで形成される回路図（その１）。 本発明の第１実施形態に係るＤＣ−ＤＣコンバータの各タイミングで形成される回路図（その２）。 本発明の第１実施形態に係るＤＣ−ＤＣコンバータの他の一例を示す回路構成図。 本発明の第１実施形態に係るＤＣ−ＤＣコンバータの別の他の一例を示す回路構成図。 本発明の第１実施形態に係るＤＣ−ＤＣコンバータにおいて第１端子Ｔ１及び第２端子Ｔ２から入力されるエネルギーをインダクタンス手段Ｌ２（Ｌ３）に蓄積させない場合の主要なスイッチング素子のスイッチ素子の駆動信号の一例を示す波形図。 本発明の第１実施形態に係るＤＣ−ＤＣコンバータにおいて第１端子Ｔ１及び第２端子Ｔ２から入力されるエネルギーをインダクタンス手段Ｌ２（Ｌ３）に蓄積させない場合の各タイミングで形成される回路図（その１）。 本発明の第１実施形態に係るＤＣ−ＤＣコンバータにおいて第１端子Ｔ１及び第２端子Ｔ２から入力されるエネルギーをインダクタンス手段Ｌ２（Ｌ３）に蓄積させない場合の各タイミングで形成される回路図（その２）。 本発明の第２実施形態に係るＤＣ−ＤＣコンバータの一例を示す回路構成図。 本発明の第２実施形態に係るＤＣ−ＤＣコンバータの主要なスイッチング素子のスイッチ素子の駆動信号の一例を示す波形図。 本発明の第２実施形態に係るＤＣ−ＤＣコンバータの各タイミングで形成される回路図（その１）。 本発明の第２実施形態に係るＤＣ−ＤＣコンバータの各タイミングで形成される回路図（その２）。 本発明の第２実施形態に係るＤＣ−ＤＣコンバータの他の一例を示す回路構成図。 本発明の第２実施形態に係るＤＣ−ＤＣコンバータの別の他の一例を示す回路構成図。

以下、本発明の実施形態を説明する。図１は本発明の第１実施形態に係るＤＣ−ＤＣコンバータの一例を示す回路構成図である。本発明の第１実施形態に係るＤＣ−ＤＣコンバータは、１次巻線と２次巻線とを有するトランスＴｒの１次巻線側に接続される第１回路１１と、トランスＴｒの２次巻線側に接続される複数の第２回路１２Ａ、１２Ｂと、トランスＴｒの２次巻線側の複数の第２回路１２Ａ、１２Ｂの入力端に接続されるインダクタンス手段Ｌ２、Ｌ３と、第１回路１１を制御する制御回路１３と、第２回路１２Ａ、１２Ｂをそれぞれ個別に制御する個別制御回路１４Ａ、１４Ｂとを備えている。図１では、２個の第２回路１２Ａ、１２Ｂの場合を示しているが、３個以上の場合であってもよい。以下の説明では、２個の第２回路１２Ａ、１２Ｂの場合について説明する。

本発明の第１実施形態に係るＤＣ−ＤＣコンバータは、第１端子Ｔ１及び第２端子Ｔ２側から入力される直流電源Ｖｉｎの直流電圧Ｅ１を第１回路１１で交流に変換してトランスＴｒを介して第２回路１２Ａ、１２Ｂに出力し、第２回路１２Ａ、１２Ｂは、トランスＴｒを介して入力した交流をそれぞれ別々の直流電圧Ｅ２、Ｅ３に変換し、第３端子、第４端子へ電力を供給する。すなわち、第２回路１２Ａは、出力側の第３端子Ｔ３１、第４端子Ｔ４１へ電力を供給し、第２回路１２Ｂは出力側の第３端子Ｔ３２、第４端子Ｔ４２へ電力を供給する。以下の説明では、第２回路１２Ａ、１２ＢのトランスＴｒの２次巻線が同じである場合に第２回路１２Ａの出力電圧Ｅ２が第２回路１２Ｂの出力電圧Ｅ３より大きい場合について説明する。

第１端子Ｔ１、第２端子Ｔ２には外付けされる電源からの電力が入力される。第１端子Ｔ１、第２端子Ｔ２の間にはコンデンサＣ１が接続され、このコンデンサＣ１で直流に含まれる交流成分を吸収する。また、第１端子Ｔ１、第２端子Ｔ２間には第１回路１１が接続され、第１回路１１は、上下アームがスイッチング素子Ｓ１１、Ｓ１２の第１レグ１５と、上下アームがスイッチング素子Ｓ１３、Ｓ１４の第２レグ１６とで構成したフルブリッジの回路となっている。

スイッチング素子Ｓ１１〜Ｓ１４は、スイッチ素子Ｑ１１〜Ｑ１４に逆並列ダイオードＤ１１〜Ｄ１４と並列コンデンサＣ１１〜Ｃ１４とをそれぞれ並列に接続して構成されている。逆並列ダイオードＤ１１〜Ｄ１４はスイッチング素子Ｓ１１〜Ｓ１４の内部ダイオードであり、並列コンデンサＣ１１〜Ｃ１４はスイッチング素子Ｓ１１〜Ｓ１４の寄生容量である。

本発明の第１実施形態においては、スイッチ素子Ｑ１１〜Ｑ１４に並列に接続された逆並列ダイオードＤ１１〜Ｄ１４は、スイッチング素子Ｓ１１〜Ｓ１４の内蔵ダイオードを用いてもよく、スイッチング素子Ｓ１１〜Ｓ１４とは別に外付けされたダイオードを用いてもよく、またはこれらの組み合わせであってもよい。同様に、スイッチ素子Ｑ１１〜Ｑ１４に並列に接続された並列コンデンサＣ１１〜Ｃ１４は、スイッチング素子Ｓ１１〜Ｓ１４の寄生容量を用いてもよく、スイッチング素子Ｓ１１〜Ｓ１４とは別に外付けされたコンデンサを用いてもよく、またはこれらの組み合わせであってもよい。

次に、制御回路１３は、第１回路１１の第１レグ１５又は第２レグ１６の上アームのスイッチング素子Ｓ１１、Ｓ１４と、第２レグ１６又は第１レグ１５の下アームのスイッチング素子Ｓ１２、Ｓ１３とを組にして交互にオンオフ制御し、第１端子Ｔ１と第２端子Ｔ２との間に入力される直流を交流に変換し、トランスＴｒを介して第２回路１２Ａ、１２Ｂに出力する。例えば、第１レグ１５の上アームのスイッチング素子Ｓ１１と第２レグ１６の下アームのスイッチング素子Ｓ１４とを組にして、また、第１レグ１５の下アームのスイッチング素子Ｓ１２と第２レグ１６の上アームのスイッチング素子Ｓ１３とを組にして交互にオンオフさせる。そして、第１端子Ｔ１と第２端子Ｔ２との間に入力される直流を交流に変換し、第１回路１１からトランスＴｒを介して第２回路１２Ａ、１２Ｂに出力する。

また、この組となるスイッチング素子Ｓ１１、Ｓ１４（Ｓ１２、Ｓ１３）のうち、いずれか一方を先にオフさせる。これは、後にオフさせるスイッチング素子のオフ時にスイッチング素子に流れる電流を抑制し、オフ時のスイッチング損失を軽減するためである。また、トランスＴｒの励磁電流を調整して、後でオフさせるスイッチング素子がオンする前に、後でオフさせるスイッチング素子の印加電圧を０Ｖ近傍まで下げて、印加電圧が０ＶでオンさせるＺＶＳ（零電圧スイッチング）を実現するためである。

いま、組となるスイッチング素子Ｓ１１、Ｓ１４、及びスイッチング素子Ｓ１２、Ｓ１３のうち、スイッチング素子Ｓ１３、Ｓ１４を先にオフさせるものとする。その先にオフさせるスイッチング素子Ｓ１３、Ｓ１４にはそれぞれ並列に第１コンデンサＣ１ａ、第２コンデンサＣ１ｂが接続されている。これは、スイッチング素子Ｓ１３、Ｓ１４のオフ時のスイッチング損失を軽減するためである。すなわち、スイッチング素子Ｓ１３、Ｓ１４に並列接続のコンデンサ容量を大きくすることで、充放電動作によるスイッチング素子Ｓ１３、Ｓ１４の両端電圧上昇を緩やかにさせ、スイッチング素子Ｓ１３、Ｓ１４のオフ時のスイッチング損失を軽減するためである。また、スイッチング素子Ｓ１３、Ｓ１４のダイオードＤ１３、Ｄ１４が導通しているときに、スイッチング素子Ｓ１３、Ｓ１４をオンさせ、スイッチング素子Ｓ１３、Ｓ１４のＺＶＳを実現するためである。

以上の説明では、組となるスイッチング素子Ｓ１２、Ｓ１３のうちの一方のスイッチング素子Ｓ１３に第１コンデンサＣ１ａ、組となるスイッチング素子Ｓ１１、Ｓ１４のうちの他方のスイッチング素子Ｓ１４に第２コンデンサＣ１ｂを接続する場合について説明したが、異なる組の上下アームのスイッチング素子Ｓ１１、Ｓ１３（Ｓ１２、Ｓ１４）のうちの一方のスイッチング素子に第１コンデンサＣ１ａを接続し、他方のスイッチング素子に接続される第２コンデンサＣ１ｂを接続するようにしてもよい。

次に、第２回路１２Ａ（１２Ｂ）は、前述したようにトランスＴｒを介して入力した交流をそれぞれ別々の直流電圧Ｅ２（Ｅ３）の直流に変換し、第３端子Ｔ３１（Ｔ３２）、第４端子Ｔ４１（Ｔ４２）へ電力を供給するものである。基本的には、４つの一方向性素子Ｄ２１、Ｄ２２、Ｄ２３、Ｄ２４（Ｄ３１、Ｄ３２、Ｄ３３、Ｄ３４）をブリッジ接続した整流回路の機能を有するが、本発明の第１実施形態では、４つの一方向性素子Ｄ２１、Ｄ２２、Ｄ２３、Ｄ２４（Ｄ３１、Ｄ３２、Ｄ３３、Ｄ３４）のうち、２つの一方向性素子Ｄ２１、Ｄ２２（Ｄ３１、Ｄ３２）にそれぞれ並列コンデンサＣ２１、Ｃ２２（Ｃ３１、Ｃ３２）及びスイッチ素子Ｑ２１、Ｑ２２（Ｑ３１、Ｑ３２）を並列に接続して直列接続された２つのスイッチング素子Ｓ２１、Ｓ２２（Ｓ３１、Ｓ３２）を形成している。

そして、直列接続された２つのスイッチング素子Ｓ２１、Ｓ２２（Ｓ３１、Ｓ３２）と、直列接続された２つの一方向性素子Ｄ２３、Ｄ２４（Ｄ３３、Ｄ３４）とを用いて第３端子Ｔ３１（Ｔ３２）及び第４端子Ｔ４１（Ｔ４２）の間にブリッジ接続回路を形成している。

すなわち、第２回路１２Ａ（１２Ｂ）のブリッジ接続回路内で、一方向性素子Ｄ２１、Ｄ２２（Ｄ３１、Ｄ３２）が同じ極性で直列に接続される接続点側と、一方向性素子Ｄ２３、Ｄ２４（Ｄ３３、Ｄ３４）が同じ極性で直列に接続される他方の接続点側には、トランスＴｒの２次巻線が接続される。また、第３端子Ｔ３１（Ｔ３２）、第４端子Ｔ４１（Ｔ４２）の間にはコンデンサＣ２（Ｃ３）が接続され、交流成分が除去された直流電圧が第３端子Ｔ３１（Ｔ３２）、第４端子Ｔ４１（Ｔ４１）の間に出力される。

このように、第２回路１２Ａ（１２Ｂ）は、直列接続された２つのスイッチング素子Ｓ２１、Ｓ２２（Ｓ３１、Ｓ３２）と、直列接続された２つの一方向性素子Ｄ２３、Ｄ２４（Ｄ３３、Ｄ３４）とを用いて第３端子Ｔ３１（Ｔ３２）及び第４端子Ｔ４１（Ｔ４２）の間にブリッジ接続回路を形成している。

また、直列接続された２つのスイッチング素子Ｓ２１、Ｓ２２（Ｓ３１、Ｓ３２）には、それぞれ並列に第３コンデンサＣ２ａ（Ｃ３ａ）と第４コンデンサＣ２ｂ（Ｃ３ｂ）が接続されている。これは、スイッチング素子Ｓ２１、Ｓ２２（Ｓ３１、Ｓ３２）のオフ時のスイッチング損失を軽減するためである。すなわち、スイッチング素子Ｓ２１、Ｓ２２（Ｓ３１、Ｓ３２）に並列接続のコンデンサ容量を大きくすることで、充放電動作によるスイッチング素子Ｓ２１、Ｓ２２（Ｓ３１、Ｓ３２）の両端電圧上昇を緩やかにさせ、スイッチング素子Ｓ２１、Ｓ２２（Ｓ３１、Ｓ３２）のオフ時のスイッチング損失を軽減するためである。また、スイッチング素子Ｓ２１、Ｓ２２（Ｓ３１、Ｓ３２）のダイオードＤ２１、Ｄ２２（Ｄ３１、Ｄ３２）が導通しているときに、スイッチング素子Ｓ２１、Ｓ２２（Ｓ３１、Ｓ３２）をオンさせ、スイッチング素子Ｓ２１、Ｓ２２（Ｓ３１、Ｓ３２）のＺＶＳを実現するためである。

以上の説明では、４つの一方向性素子Ｄ２１、Ｄ２２、Ｄ２３、Ｄ２４（Ｄ３１、Ｄ３２、Ｄ３３、Ｄ３４）のうち、２つの一方向性素子Ｄ２１、Ｄ２２（Ｄ３１、Ｄ３２）にそれぞれ並列コンデンサＣ２１、Ｃ２２（Ｃ３１、Ｃ３２）及びスイッチ素子Ｑ２１、Ｑ２２（Ｑ３１、Ｑ３２）を並列に接続して直列接続された２つのスイッチング素子Ｓ２１、Ｓ２２（Ｓ３１、Ｓ３２）を形成した場合について説明したが、異なる組の上側の一方向性素子または異なる組の下側の一方向性素子にそれぞれ並列コンデンサ及びスイッチ素子を並列に接続して２つのスイッチング素子を形成するようにしてもよい。

第２回路１２Ａ（１２Ｂ）の入力端にはインダクタンス手段Ｌ２（Ｌ３）が接続されている。このインダクタンス手段Ｌ２（Ｌ３）は、第２回路１２Ａ（１２Ｂ）のブリッジ接続回路内で一方向性素子Ｄ２１、Ｄ２２（Ｄ３１、Ｄ３２）が同じ極性で直列に接続される接続点と、一方向性素子Ｄ２３、Ｄ２４（Ｄ３３、Ｄ３４）が同じ極性で直列に接続される他方の接続点との間に、トランスＴｒの２次巻線を介して接続されている。また、第２回路１２Ａ（１２Ｂ）には、出力電圧を検出する出力電圧検出手段１７Ａ（１７Ｂ）が設けられ、出力電圧検出手段１７Ａ（１７Ｂ）は、第３端子Ｔ３１（Ｔ３２）及び第４端子Ｔ４１（Ｔ４２）間に出力される第２回路１２Ａ（１２Ｂ）の出力電圧Ｅ２（Ｅ３）を検出し、個別制御回路１４Ａ（１４Ｂ）に入力する。

個別制御回路１４Ａ（１４Ｂ）は、自己の第２回路１２Ａ（１２Ｂ）の第３端子Ｔ３１（Ｔ３２）及び第４端子Ｔ４１（Ｔ４２）の間から出力される電圧が自己の第２回路１２Ａ（１２Ｂ）の負荷条件に応じた個別の目標値に近づくように、スイッチング素子Ｓ２１、Ｓ２２（Ｓ３１、Ｓ３２）をオンオフ制御する。この場合、個別制御回路１４Ａ（１４Ｂ）は、第２回路１２Ａ（１２Ｂ）を昇圧チョッパとして動作させ、出力電圧を個別の目標値になるように制御する。第１端子Ｔ１及び第２端子Ｔ２から入力されるエネルギーをインダクタンス手段Ｌ２、Ｌ３に蓄積させ、その蓄積量を調整して出力電圧を個別の目標値になるように制御する。

具体的には、第１回路１１の組となるスイッチング素子Ｓ１１、Ｓ１４（Ｓ１２、Ｓ１３）の双方がオン状態にある期間に、第２回路１２Ａ（１２Ｂ）の２つのスイッチング素子Ｓ２１、Ｓ２２（Ｓ３１、Ｓ３２）のスイッチ素子Ｑ２１、Ｑ２２（Ｑ３１、Ｑ３２）を交互に順方向に導通させ、第１端子Ｔ１及び第２端子Ｔ２から入力されるエネルギーをインダクタンス手段Ｌ２（Ｌ３）に蓄積させる。この場合、インダクタンス手段Ｌ２（Ｌ３）に蓄積させる蓄積量は、スイッチ素子Ｑ２１、Ｑ２２（Ｑ３１、Ｑ３２）の導通時間で調整する。そして、スイッチ素子Ｑ２１、Ｑ２２（Ｑ３１、Ｑ３２）は、第１回路１１のスイッチング素子Ｓ１１、Ｓ１４（Ｓ１２、Ｓ１３）のいずれかがオフする前にオフさせる。

これにより、第２回路１２Ａ（１２Ｂ）は、第１回路１１から供給されるエネルギーにインダクタンス手段Ｌ２（Ｌ３）に蓄積されたエネルギーを加算して出力する。このように、第２回路１２Ａ（１２Ｂ）の出力電圧は、個別制御回路１４Ａ（１４Ｂ）により個別の直流電圧Ｅ２（Ｅ３）に制御される。

次に、本発明の第１実施形態に係るＤＣ−ＤＣコンバータの動作の一例について説明する。図２は、第１回路１１のスイッチング素子Ｓ１１〜Ｓ１４のスイッチ素子Ｑ１１〜Ｑ１４、第２回路１２Ａのスイッチング素子Ｓ２１、Ｓ２２のスイッチ素子Ｑ２１、Ｑ２２、及び第２回路１２Ｂのスイッチング素子Ｓ３１、Ｓ３２のスイッチ素子Ｑ３１、Ｑ３２の駆動信号の一例を示す波形図である。また、図３は、第１回路１１のスイッチング素子Ｓ１１〜Ｓ１４の電圧、電流の一例を示す波形図、図４は、第２回路１２Ａのスイッチング素子Ｓ２１、Ｓ２２、第２回路１２Ｂのスイッチング素子Ｓ３１、Ｓ３２の電圧、電流の一例を示す波形図である。

前述したように、本発明の第１実施形態では、第２回路１２Ａ（１２Ｂ）を昇圧チョッパとして動作させ、第２回路１２Ａ（１２Ｂ）の出力電圧を個別の目標値になるように制御する。以下の説明では、第１回路１１のスイッチング素子Ｓ１１〜Ｓ１４、第２回路１２Ａ（１２Ｂ）のスイッチング素子Ｓ２１、Ｓ２２（Ｓ３１、Ｓ３２）を順方向に流れる電流をプラスとし、逆方向に流れる電流をマイナスとしている。スイッチング素子Ｓ１１〜Ｓ１４、スイッチング素子Ｓ２１、Ｓ２２（Ｓ３１、Ｓ３２）に流れる電流は、スイッチ素子Ｑ１１〜Ｑ１４、スイッチ素子ＳＱ１、Ｑ２２（Ｑ３１、Ｑ３２）を順方向に流れる電流、逆並列ダイオードＤ１１〜Ｄ１４、Ｄ２１、Ｄ２２（Ｄ３１、Ｄ３２）、及び並列コンデンサＣ１１〜Ｃ１４、Ｃ２１、Ｃ２２（Ｃ３１、Ｃ３２）を流れる電流である。

図２において、いま、時点ｔ１で第１回路１１の組となるスイッチング素子Ｓ１２、Ｓ１３にオン信号が与えられたとする。第２回路１２Ａのスイッチング素子Ｓ２１のスイッチ素子Ｑ２１及び第２回路１２Ｂのスイッチング素子Ｓ３１のスイッチ素子Ｑ３１のオン信号は、時点ｔ１以前に既に与えられているとする。そうすると、時点ｔ１ではスイッチ素子Ｑ１２、Ｑ１３が導通し、スイッチ素子Ｑ２１、Ｑ３１は既に順方向に導通している。

図５及び図６は、本発明の第１実施形態に係るＤＣ−ＤＣコンバータの各タイミングで形成される回路図である。時点ｔ１では、図５（ａ）の回路が形成される。すなわち、第１端子Ｔ１及び第２端子Ｔ２側から供給される入力電力によって、電流が第１端子Ｔ１側からスイッチ素子Ｑ１３、トランスＴｒの１次巻線、スイッチ素子Ｑ１２、第２端子Ｔ２に流れる。トランスＴｒの２次巻線側では、一方向性素子Ｄ２３、第２回路１２Ａのスイッチ素子Ｑ２１、インダクタンス手段Ｌ２を通る回路が形成され、トランスＴｒの２次巻線側は短絡状態となり、インダクタンス手段Ｌ２にエネルギーが蓄積される。同様に、一方向性素子Ｄ３３、第２回路１２Ｂのスイッチ素子Ｑ３１、インダクタンス手段Ｌ３を通る回路が形成され、トランスＴｒの２次巻線側は短絡状態となり、インダクタンス手段Ｌ３にエネルギーが蓄積される。

そして、いま、図２〜図４に示す時点ｔ１１で、第２回路１２Ｂの出力電圧検出手段１７Ｂによって検出された第３端子Ｔ３２、第４端子Ｔ４２間の出力電圧Ｅ３が目標値になったとすると、個別制御回路１４Ｂはそのタイミングで第２回路１２Ｂのスイッチング素子Ｓ３１のスイッチ素子Ｑ３１にオフ信号を与える。そうすると、インダクタンス手段Ｌ３へのエネルギーの蓄積を終了し、第１回路１１からトランスＴｒを介して入力されるエネルギーに、インダクタンス手段Ｌ３に蓄積されたエネルギーを加算して、第２回路１２Ｂの出力側に供給を開始する。

時点ｔ１１では、図４に示すように、第２回路１２Ｂのスイッチング素子Ｓ３１のスイッチ素子Ｑ３１に大きな電流が流れる状態でスイッチ素子Ｑ３１をオフさせることになるが、スイッチ素子Ｑ３１には、第４コンデンサＣ３ａが並列に接続され、スイッチング素子Ｓ３１の両端電圧上昇を緩やかにさせるので、スイッチング素子Ｓ３１のスイッチ素子Ｑ３１のオフ時に発生するスイッチング損失を低減できる。

次に、時点ｔ１２で、第２回路１２Ａの出力電圧検出手段１７Ａによって検出された第３端子Ｔ３１、第４端子Ｔ４１間の出力電圧Ｅ２が目標値になったとすると、個別制御回路１４Ａはそのタイミングで第２回路１２Ａのスイッチング素子Ｓ２１のスイッチ素子Ｑ２１にオフ信号を与える。そうすると、図５（ｂ）の回路が形成される。インダクタンス手段Ｌ２へのエネルギーの蓄積を終了し、第１回路１１からトランスＴｒを介して入力されるエネルギーに、インダクタンス手段Ｌ２に蓄積されたエネルギーを加算して、第２回路１２Ａの出力側に供給を開始する。

時点ｔ１２では、図４に示すように、第２回路１２Ａのスイッチング素子Ｓ２１のスイッチ素子Ｑ２１に大きな電流が流れる状態でスイッチ素子Ｑ２１をオフさせることになるが、スイッチ素子Ｑ２１には、第３コンデンサＣ２ａが並列に接続され、スイッチング素子Ｓ２１の両端電圧上昇を緩やかにさせるので、スイッチング素子Ｓ２１のスイッチ素子Ｑ２１のオフ時に発生するスイッチング損失を低減できる。

第１回路１１の組となるスイッチ素子Ｑ１２、Ｑ１３が導通している状態で、時点ｔ１１で第２回路１２Ｂのスイッチ素子Ｑ３１がオフし、時点ｔ１２で第２回路１２Ａのスイッチ素子Ｑ２１がオフすると、図５（ｂ）に示すように、トランスＴｒの２次巻線側は短絡状態ではなくなる。従って、第１回路のスイッチ素子Ｓ１２の電流、スイッチ素子Ｓ１３の電流は、時点ｔ１２から減少し始める。

つまり、第２回路１２Ｂでは、時点ｔ１１からインダクタンス手段Ｌ３、一方向性素子Ｄ３３、第３端子Ｔ３２、第４端子Ｔ４２を介した負荷、一方向性素子Ｄ３２、インダクタンス手段Ｌ３の回路が形成され、スイッチング素子Ｓ３２には逆方向に電流が流れ始める。

同様に、第２回路１２Ａでは、時点ｔ１２からインダクタンス手段Ｌ２、一方向性素子Ｄ２３、第３端子Ｔ３１、第４端子Ｔ４１を介した負荷、一方向性素子Ｄ２２、インダクタンス手段Ｌ２の回路が形成され、スイッチング素子Ｓ２２には逆方向に電流が流れ始める。

この状態で、図４に示す時点ｔ１３で、第２回路１２Ａのスイッチング素子Ｓ２２に流れる電流が零となると、図５（ｃ）に示す回路が形成される。なお、この時点ｔ１３では、第２回路１２Ｂの一方向性素子Ｄ３２には電流が継続して流れる。第２回路１２Ａのスイッチング素子Ｓ２２に流れる電流は、時点ｔ１３以降は零となるが、スイッチング素子Ｓ３２に流れる電流は、時点ｔ１３以降も一方向性素子Ｄ３２には電流が継続して流れる。これは、前述したように、本発明の第１実施形態では、前述したように、第２回路１２Ａ、１２ＢのトランスＴｒの２次巻線が同じである場合に第２回路１２Ｂの出力電圧Ｅ３は第２回路１２Ａの出力電圧Ｅ２より小さい場合としており、第２回路１２Ｂの出力電圧値Ｅ３が低いほどインダクタンス手段Ｌ３に流れる電流の傾きは緩やかになるからである。

この時点ｔ１２と時点ｔ１３との間において、スイッチング素子Ｓ３２のスイッチ素子Ｑ３２及びスイッチング素子Ｓ２２のスイッチ素子Ｑ２２にオン信号が与えられる。図２〜図４では、これらの時点の図示を省略している。なお、時点ｔ１２〜時点ｔ１３の間において、スイッチ素子Ｑ３２がオンしたときはスイッチング素子Ｓ３２の逆並列ダイオードＤ３２が導通している。同様に、スイッチ素子Ｑ２２がオンしたときはスイッチング素子Ｓ２２の逆並列ダイオードＤ２２が導通している。

次に、図４に示すように、第２回路１２Ｂのスイッチング素子Ｓ３２に流れる電流が零となる時点ｔ２１以前の時点ｔ２で、第１回路１１のスイッチング素子Ｓ１３のスイッチ素子Ｑ１３がオフしたとすると、図５（ｄ）に示す回路が形成される。すなわち、トランスＴｒの１次巻線、スイッチ素子Ｑ１２、スイッチング素子Ｓ１４の逆並列ダイオードＤ１４、トランスＴｒの１次巻線の回路が形成される。直流電源Ｖｉｎからの直流電圧Ｅ１の印加がなくなるので、トランスＴｒの１次巻線の電圧はほぼ零となり、トランスＴｒの１次巻線の電圧が直流電圧Ｅ１から零に急に変化するので、トランスＴｒの２次側のインダクタンス手段Ｌ３の電流の傾きは大きくなる。インダクタンス手段Ｌ３の電流は第２回路１２Ｂのスイッチング素子Ｓ３２に流れる電流であり、図４に示すように、時点ｔ２でスイッチング素子Ｓ３２に流れる電流の傾きが大きくなる。

そして、図４に示す時点ｔ２１で、第２回路１２Ｂのスイッチング素子Ｓ３２に流れる電流が零となると、図６（ｅ）に示す回路が形成される。すなわち、第１回路１１に形成されているトランスＴｒの１次巻線、スイッチ素子Ｑ１２、スイッチング素子Ｓ１４の逆並列ダイオードＤ１４、トランスＴｒの１次巻線の回路に流れる電流は、スイッチング素子Ｓ１２に流れる電流である。

時点ｔ３で、第１回路１１のスイッチング素子Ｓ１２のスイッチ素子Ｑ１２がオフすると、図６（ｆ）に示す回路が形成される。すなわち、図６（ｅ）に示す回路に流れていた電流は、スイッチ素子Ｑ１２がオフしたことから、スイッチング素子Ｓ１４の逆並列ダイオードＤ１４、トランスＴｒの１次巻線、スイッチング素子Ｓ１１の逆並列ダイオードＤ１１に流れる。また、第２回路１２Ｂでは、第２回路１２Ｂに流れる電流は零となる。

次に、時点ｔ４で、第１回路１１の組となるスイッチング素子Ｓ１１、Ｓ１４にオン信号が与えられたとすると、図６（ｇ）に示す回路が形成される。すなわち、第１端子Ｔ１及び第２端子Ｔ２側から供給される入力電力によって、電流が第１端子Ｔ１側からスイッチ素子Ｑ１１、トランスＴｒの１次巻線、スイッチ素子Ｑ１４、第２端子Ｔ２に流れる。トランスＴｒの２次巻線側では、インダクタンス手段Ｌ２、一方向性素子Ｄ２４、第２回路１２Ａのスイッチ素子Ｑ２２を通る回路が形成され、トランスＴｒの２次巻線側は短絡状態となり、インダクタンス手段Ｌ２にエネルギーが蓄積される。同様に、インダクタンス手段Ｌ３、一方向性素子Ｄ３４、第２回路１２Ｂのスイッチ素子Ｑ３２を通る回路が形成され、トランスＴｒの２次巻線側は短絡状態となり、インダクタンス手段Ｌ３にエネルギーが蓄積される。

時点ｔ４以降は、第１回路のスイッチング素子Ｓ１３、Ｓ１２のスイッチ素子Ｑ１３、Ｑ１２がスイッチング素子Ｓ１１、Ｓ１４スイッチ素子Ｑ１１、Ｑ１４に置き換わり、時点ｔ１〜時点ｔ３までと同様な動作となる。この場合、第２回路１２Ａのスイッチング素子Ｓ２１（スイッチ素子Ｑ２１）がスイッチング素子Ｓ２２（スイッチ素子Ｑ２２）に置き換わり、第２回路１２Ｂのスイッチング素子Ｓ３１（スイッチ素子Ｑ３１）がスイッチング素子Ｓ３２（スイッチ素子Ｑ３２）に置き換わる。そこで、時点ｔ４以降に各タイミングで形成される回路図は省略する。

ここで、時点ｔ３でスイッチ素子Ｑ１２にオフ信号を与えてから、時点ｔ４でスイッチ素子Ｑ１１、Ｑ１４にオン信号を与えるまで期間Ｔｄ、すなわちスイッチ素子Ｑ１１（Ｑ１４）、Ｑ１２（Ｑ１３）を共にオフさせる期間Ｔｄは、スイッチ素子Ｑ１２がオフしてからスイッチング素子Ｓ１２のコンデンサＣ１２の電圧が零になるまで放電させる時間とする。これにより、スイッチ素子Ｑ１２のＺＶＳを実現させている。

次に、時点ｔ４１、ｔ４２は、組となるスイッチ素子Ｑ１１、Ｑ１４が導通している状態での第２回路１２Ａ（１２Ｂ）のスイッチ素子Ｑ３２、Ｑ２２のオフのタイミングである。そして、時点ｔ４３で第２回路１２Ａのスイッチング素子Ｓ２１に流れる電流が零となり、さらに、時点ｔ５で、第１回路１１の組となるスイッチ素子Ｑ１１、Ｑ１４のうちスイッチ素子Ｑ１４が先にオフする。

また、時点ｔ６でスイッチ素子Ｑ１１が後でオフする。組となるスイッチ素子Ｑ１１、Ｑ１４のうち、スイッチ素子Ｑ１４を先にオフさせるのは、後にオフさせるスイッチ素子Ｑ１１のオフ時にスイッチ素子Ｑ１１に流れる電流を抑制し、オフ時のスイッチング損失を軽減するためである。また、トランスＴｒの励磁電流を調整して、後でオフさせるスイッチ素子Ｑ１１がオンする前に、後でオフさせるスイッチ素子Ｑ１１の印加電圧を０Ｖ近傍まで下げてＺＶＳを実現するためである。そして、以下、時点ｔ７から時点ｔ１〜ｔ６までの動作の繰り返しとなる。

本発明の第１実施形態によれば、複数ある第２回路（出力回路）のブリッジ接続回路の直列接続された２つの一方向性素子に、それぞれ並列コンデンサ及びスイッチ素子を並列に接続して、直列接続された２つのスイッチング素子を形成し、スイッチング素子のスイッチ素子をそれぞれ個別に制御するので、部品点数の増加を抑制して、複数の第２回路の出力電圧を個別に制御でき、それぞれの出力電圧を異なる値に可変できる。これにより、精度の高い任意の出力電圧を出力可能な多出力ＤＣ−ＤＣコンバータを実現できる。

また、第１回路の組となるスイッチング素子のうち、いずれか一方を先にオフさせ、また、先にオフさせるスイッチング素子にコンデンサを接続し、第２回路１２Ａ（１２Ｂ）のスイッチング素子にコンデンサを接続しているので、スイッチ素子のオン時にＺＶＳができ、オフ時のスイッチング素子の両端電圧上昇を緩やかにしてオフ時のスイッチング損失を軽減できる。

以上の説明では、第１回路の組となるスイッチング素子のうち、いずれか一方を先にオフさせ、その先にオフさせるスイッチング素子にコンデンサを接続し、第２回路のスイッチング素子にもコンデンサを接続するようにしたが、図７に示すように、第２回路のスイッチング素子にはコンデンサを接続するが、第１回路の先にオフさせるスイッチング素子に接続されるコンデンサを省略し、さらに、第１回路の組となるスイッチング素子を同時にオンさせるようにしてもよい。

この場合は、スイッチ素子のオン時にＺＶＳとすることができないことがあるが、ブリッジ接続回路の直列接続された２つの一方向性素子に、それぞれ並列コンデンサ及びスイッチ素子を並列に接続して、直列接続された２つのスイッチング素子を形成するので、これらのスイッチング素子のスイッチ素子をそれぞれ個別に制御できる。つまり、部品点数の増加を抑制しつつ、複数の第２回路の出力電圧を個別に制御でき、それぞれの出力電圧を異なる値に可変できる。従って、精度の高い任意の出力電圧を出力できる。

また、以上の説明では、第１回路の組となるスイッチング素子のうち、いずれか一方を先にオフさせ、その先にオフさせるスイッチング素子にコンデンサを接続し、第２回路のスイッチング素子にもコンデンサを接続するようにしたが、図８に示すように、第２回路のスイッチング素子に接続されるコンデンサを省略し、第１回路の先にオフさせるスイッチング素子に接続されるコンデンサも省略し、さらに、第１回路の組となるスイッチング素子を同時にオンさせるようにしてもよい。

この場合は、スイッチ素子のオン時にＺＶＳとすることができないことがある。また、オフ時のスイッチング素子の両端電圧上昇を緩やかにしてオフ時のスイッチング損失を軽減できないことがあるが、ブリッジ接続回路の直列接続された２つの一方向性素子に、それぞれ並列コンデンサ及びスイッチ素子を並列に接続して、直列接続された２つのスイッチング素子を形成するので、これらのスイッチング素子のスイッチ素子をそれぞれ個別に制御できる。つまり、部品点数の増加を抑制しつつ、複数の第２回路の出力電圧を個別に制御でき、それぞれの出力電圧を異なる値に可変できる。従って、精度の高い任意の出力電圧を出力できる。

ここで、個別制御回路１２Ａ（１２Ｂ）は、第１端子Ｔ１及び第２端子Ｔ２から入力されるエネルギーをインダクタンス手段Ｌ２（Ｌ３）に蓄積させ、第２回路１２Ａ、１２Ｂの出力電圧Ｅ２、Ｅ３を目標値に制御する。一方、第２回路１２Ａ、１２Ｂの出力電圧Ｅ２、Ｅ３が目標値であるときは、第１端子Ｔ１及び第２端子Ｔ２から入力されるエネルギーをインダクタンス手段Ｌ２（Ｌ３）に蓄積させない。この場合、第１端子Ｔ１及び第２端子Ｔ２から入力されるエネルギーをインダクタンス手段Ｌ２（Ｌ３）に蓄積させないように制御しても、出力電流が零にならないことがある。この場合について、以下説明する。

図９は、第１端子Ｔ１及び第２端子Ｔ２から入力されるエネルギーをインダクタンス手段Ｌ２（Ｌ３）に蓄積させない場合の主要なスイッチング素子のスイッチ素子の駆動信号の一例を示す波形図である。図９では、図２に示した一例に対し、スイッチング素子Ｓ３１のスイッチ素子Ｑ３１、スイッチング素子Ｓ３２のスイッチ素子Ｑ３２に、オン信号を与えていない点で相違する。

図１０及び図１１は、図９の場合の各タイミングで形成される回路図である。時点ｔ１で、第１回路１１の組となるスイッチング素子Ｓ１２、Ｓ１３にオン信号が与えられたとすると、図１０（ａ）の回路が形成される。すなわち、第１回路１１では、第１端子Ｔ１及び第２端子Ｔ２側から供給される入力電力によって、電流が第１端子Ｔ１側からスイッチ素子Ｑ１３、トランスＴｒの１次巻線、スイッチ素子Ｑ１２、第２端子Ｔ２に流れる回路が形成される。また、第２回路１２Ａでは、第２回路１２Ａのスイッチ素子Ｑ２１がオンしていることから、一方向性素子Ｄ２３、第２回路１２Ａのスイッチ素子Ｑ２１、インダクタンス手段Ｌ２を通る回路が形成され、トランスＴｒの２次巻線側は短絡状態となり、インダクタンス手段Ｌ２にエネルギーが蓄積される。

一方、第２回路１２Ｂでは、スイッチ素子Ｑ３１はオフであるが、インダクタンス手段Ｌ３、一方向性素子Ｄ３３、スイッチング素子Ｓ３１の並列コンデンサＣ３１、第３コンデンサＣ３ａを通る回路が形成されるとともに、インダクタンス手段Ｌ３、一方向性素子Ｄ３３、第３端子Ｔ３２、第４端子Ｔ４２を介した負荷、スイッチング素子Ｓ３２の並列コンデンサＣ３２、第４コンデンサＣ３ｂの回路が形成されることがある。これは、インダクタンス手段Ｌ３、コンデンサＣ３１、Ｃ３ａ、Ｃ３２、Ｃ３ｂの共振による。

このように、スイッチ素子Ｑ３１がオフであるにもかかわらず、負荷に電流を供給する回路が形成される場合には、第１端子Ｔ１及び第２端子Ｔ２から入力されるエネルギーをインダクタンス手段Ｌ３に蓄積させないように制御しても、出力電流が零にならない状態となる。なお、第２回路１２Ｂに形成される回路により、並列コンデンサＣ３１、第３コンデンサＣ３ａ、並列コンデンサＣ３２、第４コンデンサＣ３ｂの充放電が行われる。

時点ｔｘで、並列コンデンサＣ３１、第３コンデンサＣ３ａ、並列コンデンサＣ３２、第４コンデンサＣ３ｂの充放電が完了すると、スイッチング素子Ｓ３２の逆並列ダイオードＤ３２が導通し、図１０（ｂ）に示すように、第２回路１２Ｂでは、一方向性素子Ｄ３３、第３端子Ｔ３２、第４端子Ｔ４２を介した負荷、一方向性素子Ｄ３２、インダクタンス手段Ｌ３の回路が形成される。これにより、スイッチ素子Ｑ３１がオフであるにもかかわらず、負荷に電流を供給する状態が継続する。

次に、時点ｔ１２で、第２回路１２Ａのスイッチング素子Ｓ２１のスイッチ素子Ｑ２１がオフすると、図１０（ｃ）に示すように、第２回路１２Ａでは、一方向性素子Ｄ２３、第３端子Ｔ３１、第４端子Ｔ４１を介した負荷、一方向性素子Ｄ２２、インダクタンス手段Ｌ２の回路が形成され、インダクタンス手段Ｌ２へのエネルギーの蓄積を終了し、第１回路１１からトランスＴｒを介して入力されるエネルギーに、インダクタンス手段Ｌ２に蓄積されたエネルギーを加算して、第２回路１２Ａの出力側に供給を開始する。

時点ｔ１３で、第２回路１２Ａのスイッチング素子Ｓ２２及び第２回路１２Ｂのスイッチング素子Ｓ３２に流れる電流が零となると、図１０（ｄ）に示す回路が形成される。この状態では、第１回路のスイッチング素子Ｓ１３のスイッチ素子Ｑ１３及び第１回路のスイッチング素子Ｓ１２のスイッチ素子Ｑ１２に流れる電流は、トランスＴｒの励磁電流である。

時点ｔ１２と時点ｔ１３との間において、スイッチング素子Ｓ２２のスイッチ素子Ｑ２２にオン信号が与えられる。図９では、この時点の図示を省略している。なお、スイッチ素子Ｑ２２にオン信号は、電流がスイッチング素子Ｓ２２の逆方向、すなわち逆並列ダイオードＤ２２が導通する方向に流れているときに与える。

時点ｔ２で、第１回路１１のスイッチング素子Ｓ１３のスイッチ素子Ｑ１３がオフしたとすると、図１１（ｅ）に示すように、トランスＴｒの１次巻線、スイッチ素子Ｑ１２、スイッチング素子Ｓ１４の逆並列ダイオードＤ１４、トランスＴｒの１次巻線の回路が形成される。

そして、時点ｔ３で、第１回路１１のスイッチング素子Ｓ１２のスイッチ素子Ｑ１２がオフすると、図１１（ｆ）に示す回路が形成される。すなわち、図１１（ｅ）に示す回路に流れていた電流は、スイッチ素子Ｑ１２がオフしたことから、スイッチング素子Ｓ１４の逆並列ダイオードＤ１４、トランスＴｒの１次巻線、スイッチング素子Ｓ１１の逆並列ダイオードＤ１１に流れることから、第２端子Ｔ２、スイッチング素子Ｓ１４の逆並列ダイオードＤ１４、トランスＴｒの１次巻線、スイッチング素子Ｓ１１の逆並列ダイオードＤ１１、第１端子Ｔ１の回路が形成される。

次に、時点ｔ４で、第１回路１１の組となるスイッチング素子Ｓ１１、Ｓ１４にオン信号が与えられたとすると、図１１（ｇ）に示す回路が形成される。すなわち、第１回路１１では、第１端子Ｔ１及び第２端子Ｔ２側から供給される入力電力によって、電流が第１端子Ｔ１側からスイッチ素子Ｑ１１、トランスＴｒの１次巻線、スイッチ素子Ｑ１４、第２端子Ｔ２に流れる回路が形成される。また、第２回路１２Ａでは、第２回路１２Ａのスイッチ素子Ｑ２２がオンしていることから、インダクタンス手段Ｌ２、第２回路１２Ａのスイッチ素子Ｑ２２、一方向性素子Ｄ２４を通る回路が形成され、トランスＴｒの２次巻線側は短絡状態となり、インダクタンス手段Ｌ２にエネルギーが蓄積される。

一方、第２回路１２Ｂでは、スイッチ素子Ｑ３２はオフであるが、インダクタンス手段Ｌ３、スイッチング素子Ｓ３２の並列コンデンサＣ３２、第４コンデンサＣ３ｂ、一方向性素子Ｄ３４を通る回路が形成されるとともに、インダクタンス手段Ｌ３、スイッチング素子Ｓ３１の逆並列ダイオードＤ３１、第３端子Ｔ３２、第４端子Ｔ４２を介した負荷、一方向性素子Ｄ３４の回路が形成される。これは、インダクタンス手段Ｌ３、コンデンサＣ３１、Ｃ３ａ、Ｃ３２、Ｃ３ｂの共振による。

このように、スイッチ素子Ｑ３２がオフであるにもかかわらず、負荷に電流を供給する回路が形成される場合には、第１端子Ｔ１及び第２端子Ｔ２から入力されるエネルギーをインダクタンス手段Ｌ３に蓄積させないように制御しても、出力電流が零にならない状態となる。 時点ｔ４以降は、第１回路のスイッチング素子Ｓ１２（スイッチ素子Ｑ１２）、スイッチング素子Ｓ１３（スイッチ素子Ｑ１３）がスイッチング素子Ｓ１１（スイッチ素子Ｑ１１）、スイッチング素子Ｓ１４（スイッチ素子Ｑ１４）に置き換わり、時点ｔ１〜時点ｔ３までと同様な動作となる。この場合、第２回路１２Ａのスイッチング素子Ｓ２１（スイッチ素子Ｑ２１）がスイッチング素子Ｓ２２（スイッチ素子Ｑ２２）に置き換わり、第２回路１２Ｂのスイッチング素子Ｓ３１がスイッチング素子Ｓ３２に置き換わる。

図９中の時点ｔ４２は、第２回路１２Ａのスイッチ素子Ｑ２２のオフのタイミング、ｔ５は組となるスイッチ素子Ｑ１１、Ｑ１４のうちスイッチ素子Ｑ１４のオフのタイミング、ｔ６は組となるスイッチ素子Ｑ１１、Ｑ１４のうちスイッチ素子Ｑ１１のオフのタイミング、ｔ７は組となるスイッチ素子Ｑ１３、Ｑ１２のオンのタイミングである。

以上の説明では、第１端子Ｔ１及び第２端子Ｔ２から入力されるエネルギーをインダクタンス手段Ｌ３に蓄積させないように制御した場合について説明したが、インダクタンス手段Ｌ２に蓄積させないように制御する場合も同様に、出力電流が零にならないことがある。そこで、個別制御回路１２Ａ（１２Ｂ）は、第２回路１２Ａ（１２Ｂ）の出力電流を第３端子Ｔ３及び第４端子Ｔ４からの逆流で相殺し出力電流を零とするように制御する本発明の第２実施形態を説明する。

図１２は本発明の第２実施形態に係るＤＣ−ＤＣコンバータの一例を示す回路構成図である。この第２実施形態に係るＤＣ−ＤＣコンバータは、図１に示した第１実施形態に対し、第２回路１２Ａ、１２Ｂは、一方の直列接続された２つの一方向性素子だけでなく、もう一方の直列接続された２つの一方向性素子Ｄ２３、Ｄ２４（Ｄ３３、Ｄ３４）にそれぞれ並列コンデンサＣ２３、Ｃ２４（Ｃ３３、Ｃ３４）及びスイッチ素子Ｑ２３、Ｑ２４（Ｑ３３、Ｑ３４）を並列に接続して、第３レグ１８Ａ（１８Ｂ）と第４レグ１９Ａ（１９Ｂ）とを形成したものである。第３レグ１８Ａ（１８Ｂ）は、上下アームがスイッチング素子Ｓ２１、Ｓ２２（Ｓ３１、Ｓ３２）であり、第４レグ１８Ａ、１８Ｂ（１９Ａ、１９Ｂ）は上下アームがスイッチング素子Ｓ２３、Ｓ２４（Ｓ２３、Ｓ２４）である。その他の構成は、図１と同様であるので、同一要素には同一符号を付し、同一動作についても重複する説明は省略する。

個別制御回路１２Ａ（１２Ｂ）は、第１端子Ｔ１及び第２端子Ｔ２から入力されるエネルギーをインダクタンス手段Ｌ２（Ｌ３）に蓄積させないことで、第２回路１２Ａ、１２Ｂの出力電流を零に絞る。エネルギーをインダクタンス手段Ｌ２（Ｌ３）に蓄積させないように制御しても、出力電流が零にならないことがある。そこで、個別制御回路１２Ａ（１２Ｂ）は、第２回路１２Ａ（１２Ｂ）の出力電流を第３端子Ｔ３１及び第４端子Ｔ４１からの逆流で相殺し出力電流を零とする。

すなわち、第１回路１１の組となるスイッチング素子Ｓ１１、Ｓ１４（Ｓ１２、Ｓ１３）の双方がオン状態にある期間に第１端子Ｔ１及び第２端子Ｔ２から入力されるエネルギーをインダクタンス手段Ｌ２（Ｌ３）に蓄積させないとき（出力電流を零に絞ったとき）は、第１回路の組となるスイッチング素子Ｓ１１、Ｓ１４（Ｓ１２、Ｓ１３）の双方がオン状態である期間以外の期間に、第２回路の第３レグの２つのスイッチング素子Ｓ２２、Ｓ３２（Ｓ２１、Ｓ３１）のスイッチ素子を交互に順方向に導通させるとともに、第２回路１２Ａ（１２Ｂ）の第３レグ１８Ａ（１８Ｂ）の上アームのスイッチング素子Ｓ２１（Ｓ３１）と第４レグ１９Ａ（１９Ｂ）の下アームのスイッチング素子Ｓ２４（Ｓ３４）とを組にして、または、第４レグ１９Ａ（１９Ｂ）の上アームのスイッチング素子Ｓ２３（Ｓ３３）と、第３レグ１８Ａ（１８Ｂ）の下アームのスイッチング素子Ｓ２２（Ｓ３２）とを組にして、交互にオンオフさせる。

これにより、第２回路１２Ａ（１２Ｂ）が整流回路を形成しているときに、出力側の第３端子Ｔ３及び第４端子Ｔ４から逆流を取り込めるようにし、第２回路１２Ａ（１２Ｂ）の出力電流を第３端子Ｔ３及び第４端子Ｔ４からの逆流で相殺し出力電流を零とする。

次に、本発明の第２実施形態に係るＤＣ−ＤＣコンバータの動作の一例について説明する。図１３は、第１回路１１のスイッチング素子Ｓ１１〜Ｓ１４のスイッチ素子Ｑ１１〜Ｑ１４、第２回路１２Ａのスイッチング素子Ｓ２１、Ｓ２２のスイッチ素子Ｑ２１、Ｑ２２、及び第２回路１２Ｂのスイッチング素子Ｓ３１〜Ｓ３４のスイッチ素子Ｑ３１〜Ｑ３４の駆動信号の一例を示す波形図である。

図１３では、図２に示した第１実施形態に対し、第１回路の組となるスイッチング素子Ｓ１２、Ｓ１３の双方がオン状態である期間以外の期間に、第２回路の第３レグの２つのスイッチング素子Ｓ２２、Ｓ３２のスイッチ素子を交互に順方向に導通させるとともに、第２回路１２Ｂの第３レグ１８Ｂの上アームのスイッチング素子Ｓ３１と第４レグ１９Ｂの下アームのスイッチング素子Ｓ３４とを組にして、または、第４レグ１９Ｂの上アームのスイッチング素子Ｓ３３と、第３レグ１８Ｂの下アームのスイッチング素子Ｓ３２とを組にして、交互にオンオフさせるようにした点で相違する。図１４及び図１５は、図１３の場合の各タイミングで形成される回路図である。

第１実施形態の場合と同様に、本発明の第２実施形態においても、第２回路１２Ａ（１２Ｂ）を昇圧チョッパとして動作させ、第２回路１２Ａ（１２Ｂ）の出力電圧を個別の目標値になるように制御する。その場合、出力電流を零に絞るには、昇圧チョッパとして動作させない。つまり、第１端子Ｔ１及び第２端子Ｔ２から入力されるエネルギーをインダクタンス手段Ｌ２（Ｌ３）に蓄積させないようにする。昇圧チョッパとして動作させないとき（出力電流を零に絞ったとき）であっても、前述したように出力電流が零にならないことがある。

そこで、第２実施形態では、個別制御回路１２Ａ（１２Ｂ）は、第２回路１２Ａ（１２Ｂ）の第３レグ１８Ａ（１８Ｂ）の上アームのスイッチング素子Ｓ２１（Ｓ３１）と第４レグ１９Ａ（１９Ｂ）の下アームのスイッチング素子Ｓ２４（Ｓ３４）とを組にして、または、第４レグ１９Ａ（１９Ｂ）の上アームのスイッチング素子Ｓ２３（Ｓ３３）と、第３レグ１８Ａ（１８Ｂ）の下アームのスイッチング素子Ｓ２２（Ｓ３２）とを組にして、交互にオンオフさせ、第２回路１２Ａ（１２Ｂ）の出力電流を第３端子Ｔ３及び第４端子Ｔ４からの逆流で相殺し出力電流を零とする。以下の説明では、第２回路１２Ａは昇圧チョッパとして動作させ、第２回路１２Ｂは昇圧チョッパとして動作させない場合について説明する。

図１３において、いま、時点ｔ１で、第１回路１１の組となるスイッチング素子Ｓ１２、Ｓ１３にオン信号が与えられたとすると、図１４（ａ）に示すように、第１回路１１では、第１端子Ｔ１及び第２端子Ｔ２側から供給される入力電力によって、電流が第１端子Ｔ１側からスイッチ素子Ｑ１３、トランスＴｒの１次巻線、スイッチ素子Ｑ１２、第２端子Ｔ２に流れる回路が形成される。

また、第２回路１２Ａのスイッチ素子Ｑ２１には時点ｔ１以前にオン信号が与えられオン状態を継続している。これは、昇圧チョッパとして動作させてインダクタンス手段Ｌ２にエネルギーを蓄積するためである。従って、第２回路１２Ａでは、スイッチング素子Ｓ２３の逆並列ダイオードＤ２３、スイッチ素子Ｑ２１、インダクタンス手段Ｌ２の閉回路（Ｄ２３→Ｑ２１→Ｌ２）が形成され、スイッチ素子Ｑ２１がオフする時点ｔ１２までインダクタンス手段Ｌ２にエネルギーが蓄積される。

一方、第２回路１２Ｂのスイッチング素子Ｓ３２のスイッチ素子Ｑ３２は時点ｔ１でオフしている。これは、昇圧チョッパとして動作させずインダクタンス手段Ｌ３にエネルギーを蓄積させないためである。従って、第２回路１２Ｂでは、インダクタンス手段Ｌ３、スイッチング素子Ｓ３３の逆並列ダイオードＤ３３、第３端子Ｔ３２、第４端子Ｔ４２を介した負荷、スイッチング素子Ｓ３２の並列コンデンサＣ３２、第４コンデンサＣ３ｂの回路が形成される。そして、スイッチング素子Ｓ３２の並列コンデンサＣ３２、第４コンデンサＣ３ｂの充放電後には逆並列ダイオードＤ３２が導通する。

そして、時点ｔｙで、インダクタンス手段Ｌ３にエネルギーを蓄積させる際に、第１回路の組となるスイッチング素子Ｓ１２、Ｓ１３に対応する第２回路２Ｂのスイッチング素子Ｓ３１、Ｓ３４とは、反対の組の第２回路２Ｂのスイッチング素子Ｓ３２、Ｓ３３に対しオン信号を与える。すなわち、第１回路の組となるスイッチング素子Ｓ１２、Ｓ１３の反対の組のスイッチング素子Ｓ１１、Ｓ１４の双方がオン状態である期間以外の期間内の時点ｔｙで、第２回路２Ｂの組となるスイッチング素子Ｓ３２のスイッチ素子Ｑ３２及びスイッチング素子Ｓ３３のスイッチ素子Ｑ３３にオン信号を与える。これにより、スイッチ素子Ｑ３２及びスイッチ素子Ｑ３３は順方向に導通可能状態となり、第３端子Ｔ３２及び第４端子Ｔ４２から逆流を取り込める状態となる。

時点ｔ１２でスイッチング素子Ｓ２１のスイッチ素子Ｑ２１がオフし、さらに、スイッチング素子Ｓ２１の並列コンデンサＣ２１、第３コンデンサＣ２ａの充放電して逆並列ダイオードＤ２３が導通すると、図１４（ｂ）に示す回路が形成される。第２回路２Ａでは、インダクタンス手段Ｌ２、スイッチング素子Ｓ２３の逆並列ダイオードＤ２３、第３端子Ｔ３２、第４端子Ｔ４２を介した負荷、スイッチング素子Ｓ２２の逆並列ダイオードＤ２２の回路が形成され、負荷に電流を供給する。第２回路２Ｂでは、スイッチ素子Ｑ３２及びスイッチ素子Ｑ３３はオン信号により順方向に導通可能状態となっているが、インダクタンス手段Ｌ３からの電流が流れるので、インダクタンス手段Ｌ３、スイッチング素子Ｓ３３の逆並列ダイオードＤ３３、第３端子Ｔ３２、第４端子Ｔ４２を介した負荷、スイッチング素子Ｓ３２の逆並列ダイオードＤ３２の回路が形成される。これにより、第３端子Ｔ３２及び第４端子Ｔ４２から逆流を取り込み第２回路１２Ｂの出力電流を相殺できるようにする。

次に、図１３に示す時点ｔｚでインダクタンス手段Ｌ３に流れる電流が零となると、スイッチ素子Ｑ３２及びスイッチ素子Ｑ３３が順方向に導通し、図１４（ｃ）に示す回路が形成される。第３端子Ｔ３２及び第４端子Ｔ４２から逆流を取り込む状態となる。時点ｔ１３で、第２回路１２Ａのスイッチング素子Ｓ２２に流れる電流が零となると、図１４（ｄ）に示す回路が形成される。

そして、図１３に示す時点ｔ１４でスイッチ素子Ｑ３３をオフする。ここで、スイッチ素子Ｑ３３をオフするタイミングの決め方は、通常のＰＷＭ制御と同様に、以下のように行う。第３端子Ｔ３２、第４端子Ｔ４２に接続される出力負荷が無負荷であり、第３端子Ｔ３２、第４端子Ｔ４２に出力される平均電流が正であると、コンデンサＣ３（負荷）に流れると電圧が上昇する。そうすると、出力電圧（コンデンサＣ３の電圧）を所定の目標電圧Ｅ３に下げるべく、スイッチ素子Ｑ３３のオン時間を広げ（オフするタイミングを遅らせて）、一方向性素子Ｄ３３の逆方向（スイッチ素子Ｑ３３の順方向）に電流が流れるようにする。つまり、第３端子Ｔ３２及び第４端子Ｔ４２からの逆流で相殺し出力電流を零とする。

一方、それとは逆に、第３端子Ｔ３２、第４端子Ｔ４２に出力される平均電流がコンデンサＣ３から流れ出していると電圧が低下する。そうすると、所定の目標電圧に上げるべく、スイッチ素子Ｑ３３のオン時間を狭め（オフするタイミングを早めて）、第３端子Ｔ３２及び第４端子Ｔ４２から逆流する電流を減らす。そうして、出力電流の平均が零となるところで、スイッチ素子Ｑ３３のパルス幅が安定する。

次に、時点ｔ１４でスイッチ素子Ｑ３３をオフし、時点ｔ２で第１回路１１のスイッチング素子Ｓ１３のスイッチ素子Ｑ１３がオフすると、図１５（ｅ）に示す回路が形成される。第１回路１１では、トランスＴｒの１次巻線、スイッチ素子Ｑ１２、スイッチング素子Ｓ１４の逆並列ダイオードＤ１４、トランスＴｒの１次巻線の回路が形成される。直流電源Ｖｉｎからの直流電圧Ｅ１の印加がなくなるので、トランスＴｒの１次巻線の電圧はほぼ零となる。第２回路２Ｂでは、スイッチング素子Ｓ３３のスイッチ素子Ｑ３３がオフしたことに伴い、インダクタンス手段Ｌ３、スイッチング素子Ｓ３３のスイッチ素子Ｑ３２、スイッチング素子Ｓ３３の逆並列ダイオードＤ３４の回路が形成される。

時点ｔ３で、第１回路１１のスイッチング素子Ｓ１２のスイッチ素子Ｑ１２がオフすると、図１５（ｆ）に示す回路が形成される。すなわち、図１５（ｅ）に示す回路に流れていた電流は、スイッチ素子Ｑ１２がオフしたことから、スイッチング素子Ｓ１４の逆並列ダイオードＤ１４、トランスＴｒの１次巻線、スイッチング素子Ｓ１１の逆並列ダイオードＤ１１に流れる。つまり、第２端子Ｔ２、スイッチング素子Ｓ１４の逆並列ダイオードＤ１４、トランスＴｒの１次巻線、スイッチング素子Ｓ１１の逆並列ダイオードＤ１１、第１端子Ｔ１の回路が形成される。また、第２回路２Ｂでは、トランスＴｒの１次巻線の電圧はほぼ零となるので、第２回路２Ｂに流れる電流は零となる。

次に、時点ｔ４で、第１回路１１の組となるスイッチング素子Ｓ１１、Ｓ１４にオン信号が与えられたとすると、図１５（ｇ）に示す回路が形成される。すなわち、第１端子Ｔ１及び第２端子Ｔ２側から供給される入力電力によって、電流が第１端子Ｔ１側からスイッチ素子Ｑ１１、トランスＴｒの１次巻線、スイッチ素子Ｑ１４、第２端子Ｔ２に流れる。トランスＴｒの２次巻線側では、インダクタンス手段Ｌ２、スイッチング素子Ｓ２４の逆並列ダイオードＤ２４を通る回路が形成され、トランスＴｒの２次巻線側は短絡状態となり、インダクタンス手段Ｌ２にエネルギーが蓄積される。同様に、インダクタンス手段Ｌ３、スイッチング素子Ｓ２４の逆並列ダイオードＤ２４を通る回路が形成され、トランスＴｒの２次巻線側は短絡状態となり、インダクタンス手段Ｌ３にエネルギーが蓄積される。

時点ｔ４以降は、第１回路のスイッチング素子Ｓ１２（スイッチ素子Ｑ１２）、スイッチング素子Ｓ１３（スイッチ素子Ｑ１３）がスイッチング素子Ｓ１１（スイッチ素子Ｑ１１）、スイッチング素子Ｓ１４（スイッチ素子Ｑ１４）に置き換わり、時点ｔ１〜時点ｔ３までと同様な動作となるので説明は省略する。さらに、時点ｔ５で、第１回路１１の組となるスイッチ素子Ｑ１１、Ｑ１４のうちスイッチ素子Ｑ１４が先にオフし、時点ｔ６でスイッチ素子Ｑ１１が後でオフする。以下、時点ｔ７から時点ｔ１〜ｔ６までの動作の繰り返しとなる。

このように、第２実施形態では、エネルギーをインダクタンス手段Ｌ２（Ｌ３）に蓄積させないとき（出力電流を零に絞ったとき）の第２回路１２Ｂの出力電流を第３端子Ｔ３及び第４端子Ｔ４からの逆流で相殺し出力電流を零とするので、出力電流を零に調整できる。

以上の第２実施形態についての説明では、第１回路の組となるスイッチング素子のうち、いずれか一方を先にオフさせ、その先にオフさせるスイッチング素子にコンデンサを接続し、第２回路のスイッチング素子にもコンデンサを接続するようにしたが、第１実施形態と同様に、図１６に示すように、第２回路のスイッチング素子にはコンデンサを接続するが、第１回路の先にオフさせるスイッチング素子に接続されるコンデンサを省略し、さらに、第１回路の組となるスイッチング素子を同時にオンさせるようにしてもよい。

この場合は、スイッチ素子のオン時にＺＶＳとすることができないことがあるが、ブリッジ接続回路の直列接続された２つの一方向性素子に、それぞれ並列コンデンサ及びスイッチ素子を並列に接続して、直列接続された２つのスイッチング素子を形成するので、これらのスイッチング素子のスイッチ素子をそれぞれ個別に制御できる。つまり、部品点数の増加を抑制しつつ、複数の第２回路の出力電圧を個別に制御でき、それぞれの出力電圧を異なる値に可変できる。従って、精度の高い任意の出力電圧を出力できる。

また、以上の第２実施形態についての説明では、第１回路の組となるスイッチング素子のうち、いずれか一方を先にオフさせ、その先にオフさせるスイッチング素子にコンデンサを接続し、第２回路のスイッチング素子にもコンデンサを接続するようにしたが、第１実施形態と同様に、図１７に示すように、第２回路のスイッチング素子に接続されるコンデンサを省略し、第１回路の先にオフさせるスイッチング素子に接続されるコンデンサも省略し、さらに、第１回路の組となるスイッチング素子を同時にオンさせるようにしてもよい。

この場合は、スイッチ素子のオン時にＺＶＳとすることができないことがある。また、オフ時のスイッチング素子の両端電圧上昇を緩やかにしてオフ時のスイッチング損失を軽減できないことがあるが、ブリッジ接続回路の直列接続された２つの一方向性素子に、それぞれ並列コンデンサ及びスイッチ素子を並列に接続して、直列接続された２つのスイッチング素子を形成するので、これらのスイッチング素子のスイッチ素子をそれぞれ個別に制御できる。つまり、部品点数の増加を抑制しつつ、複数の第２回路の出力電圧を個別に制御でき、それぞれの出力電圧を異なる値に可変できる。従って、精度の高い任意の出力電圧を出力できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１…第１回路、１２…第２回路、１３…制御回路、１４…個別制御回路、１５…第１レグ、１６…第２レグ、１７…出力電圧検出手段、１８…第３レグ、１９…第４レグ

Claims (4)

1. １次巻線と２次巻線とを有するトランスと、前記トランスの１次巻線側に接続される第１回路と、前記トランスの２次巻線側に接続される複数の第２回路と、前記トランスの２次巻線側の前記複数の第２回路の入力端に接続されるインダクタンス手段と、前記第１回路を制御する制御回路と、前記第２回路をそれぞれ個別に制御する個別制御回路とを備え、
   前記第１回路は、直流を入力する第１端子及び第２端子と、逆並列ダイオードと並列コンデンサとがそれぞれ並列に接続されたスイッチ素子を有するスイッチング素子を上下アームとして前記第１端子及び前記第２端子の間にそれぞれ並列に接続された第１レグと第２レグとを有し、
   前記第２回路は、直流を出力する第３端子及び第４端子と、二組の直列接続された２つの一方向性素子と、二組の直列接続された２つの一方向性素子にそれぞれ並列コンデンサ及びスイッチ素子を並列に接続して二組の直列接続された２つのスイッチング素子で第３レグと第４レグを形成し、前記第３レグと第４レグを前記第３端子及び前記第４端子の間にブリッジ接続したブリッジ接続回路とを有し、
   前記インダクタンス手段は、前記第２回路の前記ブリッジ接続回路内で前記第３レグの一方向性素子が直列に接続される接続点と前記第４レグの一方向性素子が直列に接続される接続点との間に前記トランスの２次巻線を介して接続され、
   前記制御回路は、前記第１レグの上アームのスイッチング素子と前記第２レグの下アームのスイッチング素子とを第１の組とし、前記第２レグの上アームのスイッチング素子と前記第１レグの下アームのスイッチング素子とを第２の組として、前記第１の組に属するスイッチング素子と前記第２の組に属するスイッチング素子とを交互にオンオフさせて前記第１端子及び第２端子の間に入力される直流を交流に変換させて前記第１回路から出力させ、
   前記個別制御回路は、
   自己の前記第２回路の前記第３端子及び第４端子の間から出力される電圧が自己の前記第２回路の目標値に近づくように、前記第１回路の組となるスイッチング素子の双方がオン状態にある期間に前記第１端子及び第２端子側から入力されるエネルギーを前記インダクタンス手段に蓄積させるように前記第２回路の前記第３レグの２つのスイッチング素子のスイッチ素子を交互に順方向に導通させ、前記第１回路のスイッチング素子がオフする前に前記順方向に導通させていた第２回路のスイッチング素子をオフさせ、
   前記第１回路の前記第１の組となるスイッチング素子の双方がオン状態にある期間に前記第１端子及び第２端子側から入力されるエネルギーを前記インダクタンス手段に蓄積させないときは、前記第１回路の前記第１の組となるスイッチング素子の双方がオン状態である期間以外の期間に、前記第１の組に対応する前記第３レグの下アームのスイッチング素子と前記第４レグの上アームのスイッチング素子をオンオフさせ、
   前記第１回路の前記第２の組となるスイッチング素子の双方がオン状態にある期間に前記第１端子及び第２端子側から入力されるエネルギーを前記インダクタンス手段に蓄積させないときは、前記第１回路の前記第２の組となるスイッチング素子の双方がオン状態である期間以外の期間に、前記第２の組に対応する前記第４レグの下アームのスイッチング素子と前記第３レグの上アームのスイッチング素子をオンオフさせ、
   前記第３端子及び前記第４端子から逆流を取り込めるように動作させることを特徴とするＤＣ−ＤＣコンバータ。
2. 前記第１回路は、前記第１レグに含まれる２つのスイッチング素子それぞれに、又は前記第２レグに含まれる２つのスイッチング素子それぞれに、並列に接続される第１コンデンサと第２コンデンサとを有したことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
3. 前記第２回路の前記第３レグの直列接続された２つのスイッチング素子に、そのスイッチング素子のオフ時にそのスイッチング素子に掛かる急峻な電圧変化を抑制するための第３コンデンサと第４コンデンサとをそれぞれ並列に接続したことを特徴とする請求項１又は２に記載のＤＣ−ＤＣコンバータ。
4. 前記制御回路は、前記組となるスイッチング素子を交互にオンオフ制御するにあたり、
   オン状態にある前記組となる前記第１レグまたは第２レグの上アームのスイッチング素子と前記第２レグまたは第１レグの下アームのスイッチング素子のうち、前記第１コンデンサまたは前記第２コンデンサが並列に接続された前記スイッチング素子を先にオフさせることを特徴とする請求項２または請求項２を引用する請求項３に記載のＤＣ−ＤＣコンバータ。

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