JP6019220B2 - 順列メモリセル - Google Patents

順列メモリセル Download PDF

Info

Publication number
JP6019220B2
JP6019220B2 JP2015511609A JP2015511609A JP6019220B2 JP 6019220 B2 JP6019220 B2 JP 6019220B2 JP 2015511609 A JP2015511609 A JP 2015511609A JP 2015511609 A JP2015511609 A JP 2015511609A JP 6019220 B2 JP6019220 B2 JP 6019220B2
Authority
JP
Japan
Prior art keywords
electrical contacts
rcm
memory
cell
cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2015511609A
Other languages
English (en)
Other versions
JP2015520909A5 (ja
JP2015520909A (ja
Inventor
イー． シルス，スコット
イー． シルス，スコット
Original Assignee
マイクロン テクノロジー， インク．
マイクロン テクノロジー， インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー， インク．, マイクロン テクノロジー， インク． filed Critical マイクロン テクノロジー， インク．
Publication of JP2015520909A publication Critical patent/JP2015520909A/ja
Publication of JP2015520909A5 publication Critical patent/JP2015520909A5/ja
Application granted granted Critical
Publication of JP6019220B2 publication Critical patent/JP6019220B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/50—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/50—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using actuation of electric contacts to store the information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5614—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using conductive bridging RAM [CBRAM] or programming metallization cells [PMC]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/52—Structure characterized by the electrode material, shape, etc.
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Description

［優先権出願］
本出願は、２０１２年５月１１日に出願された米国出願第１３／４６９，７０６号に対する優先権の恩典を主張するものであり、それはその全体が参照により本明細書に組み込まれる。
［背景技術］
コンピュータおよび他の電子システム、例えば、デジタルテレビ、デジタルカメラ、および携帯電話は、情報を記憶するためにしばしば１つ以上のメモリデバイスを有する。ますます、メモリデバイスは、より高い記憶密度を達成するためにサイズが減少している。増大した密度が達成されたときでさえ、消費者は、メモリデバイスもまた、高速アクセスを維持しながらもより少ない電力を使用することをしばしば要求する。
抵抗変化メモリ（ＲＣＭ）セルの電気接点間に形成されたフィラメントまたはフィラメントコネクタなどの分離した導電経路（ＣＰ）を用いて動作するＲＣＭセルの場合、複数の電気接点間の複数の経路は、原理上可能である。ここに開示する主題は、３つ以上の電気接点（ＥＣ）を有するセル内の複数の導電経路の様々な組み合わせおよび順列を利用することによって、ＲＣＭセルまたは他のタイプのフィラメントベースのメモリセル（例えば、抵抗性ランダムアクセスメモリ（ＲＲＡＭ(登録商標）セル）中のベキ法則的に増加する記憶密度の機構を提供する。
実施形態に関わる、メモリセルを持つメモリアレイを有するメモリデバイスのブロック図である。 実施形態に関わる、アクセス構成要素およびメモリ素子を持つメモリセルを含むメモリアレイを有するメモリデバイスの部分的ブロック図である。 様々な実施形態に関わる、メモリ素子に連結されたアクセス構成要素を有するメモリセルの略図である。 図１および２のメモリデバイスで用いられ得るまたは図３のメモリセルを形成するために用いられ得るいくつかのタイプの抵抗変化メモリ（ＲＣＭ）セルのうちの１つの簡略化された略ブロック図である。 実施形態に関わる、２つの電気接点を持つメモリセルと関連付けられた組み合わせおよび順列の数を示す。 実施形態に関わる、４つの電気接点を持つメモリセル中の導電経路の組み合わせおよび順列の数を示す。 実施形態に関わる、６つの電気接点を持つメモリセル中の導電経路の組み合わせおよび順列の数を示す。 実施形態に関わる、六方最密充填アレイ中の７つの電気接点を持つメモリセル中の導電経路の組み合わせおよび順列の数を示す平面図である。 実施形態に関わる、４つの電気接点を持つメモリセル中の導電経路の組み合わせおよび順列の数を示す平面図である。 メモリデバイスを含むシステムの実施形態のブロック図である。
以下の説明は、本主題を具現化する例示的な装置（回路、デバイス、構造、システム、および類似物）ならびに方法（例えば、プロセス、プロトコル、シーケンス、技法、および技術）を含む。
以下の説明においては、説明の目的上、本発明の主題の様々な実施形態の理解を提供するために、多くの具体的な詳細を記載する。本開示を読んだ後では、本主題の様々な実施形態はこれらの具体的な詳細なしで実行され得ることが、しかしながら、当業者には明瞭であろう。さらに、公知の装置および方法が、様々な実施形態の説明を曖昧にしないために、詳細に示されている。
ＲＣＭセルの電気接点間に形成されたフィラメントまたはフィラメントコネクタなどの分離した導電経路（ＣＰ）を用いて動作する抵抗変化メモリ（ＲＣＭ）セルの場合、複数の電気接点間の複数の経路は、原理上可能である。ここに開示する主題は、３つ以上の電気接点（ＥＣ）を有するセル内の複数の導電経路の様々な組み合わせおよび順列を利用することによって、ＲＣＭセルまたは他のタイプのフィラメントベースのメモリセル（例えば、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）セル）中のベキ法則的に増加する記憶密度の機構を提供する。
ここで図１を参照すると、メモリデバイス１０１という形態の装置のブロック図が示されている。メモリデバイス１０１は、本実施形態に関わるいくつかの（例えば、１つ以上の）メモリセル１００を有する１つ以上のメモリアレイ１０２を含む。メモリセル１００は、アクセスライン１０４（例えば、信号ＷＬ０〜ＷＬｍを伝導するワードライン）および第１のデータライン１０６（例えば、信号ＢＬ０〜ＢＬｎを伝導するビットライン）と共に行および列に配置することが可能である。メモリデバイス１０１は、アクセスライン１０４および第１のデータライン１０６を用いて、情報をメモリセル１００に対しておよびこれらから転送することが可能である。行デコーダ１０７および列デコーダ１０８は、アドレスライン１０９上のアドレス信号Ａ０〜ＡＸを復号化して、メモリセル１００のうちのどれをアクセスすべきであるかを決定する。
センスアンプ回路１１０などのセンス回路は、第１のデータライン１０６上の信号という形態のメモリセル１００から読み出された情報の値を決定するように動作する。センスアンプ回路１１０はまた、第１のデータライン１０６上の信号を用いて、メモリセル１００に書き込まれる情報の値を決定することが可能である。
メモリデバイス１０１は、メモリアレイ１０２と入／出力（Ｉ／Ｏ）ライン１０５との間で情報の値を転送する回路１１２を含んでいるところがさらに示されている。Ｉ／Ｏライン１０５上の信号ＤＱ０〜ＤＱＮは、メモリセル１００から読み出されたまたはこれに書き込まれる情報の値を表すことが可能である。Ｉ／Ｏライン１０５は、メモリデバイス１０１が常駐するパッケージ上のメモリデバイス１０１のノード（例えば、ピン、ハンダボール、もしくは圧壊制御チップ接続（Ｃ４）などの他の配線技術、またはフリップチップ取り付け（ＦＣＡ））を含み得る。メモリデバイス１０１の外部の他のデバイス（例えば、メモリコントローラまたはプロセッサ、図１には図示せず）は、Ｉ／Ｏライン１０５、アドレスライン１０９、または制御ライン１２０を介してメモリデバイス１０１と通信することが可能である。
メモリデバイス１０１は、メモリセル１００のうちの選択されたものから情報の値を読み出す読み出し動作およびメモリセル１００のうちの選択されたものに情報をプログラムする（例えば、書き込む）プログラミング動作（書き込み動作とも呼ばれる）などのメモリ動作を実施することが可能である。メモリデバイス１０１はまた、メモリセル１００のうちの一部または全てから情報をクリアするメモリ消去動作を実施することが可能である。
メモリ制御ユニット１１８は、制御ライン１２０上の信号を用いてメモリ動作を制御する。制御ライン１２０上の信号の例は、１つ以上のクロック信号および、どの動作（例えば、プログラミング動作または読み出し動作）をメモリデバイス１０１は実施可能であるかまたは実施すべきであるかを示す他の信号を含み得る。メモリデバイス１０１の外部の他のデバイス（例えば、プロセッサまたはメモリコントローラ）は、制御ライン１２０上の制御信号の値を制御することが可能である。制御ライン１２０上の信号の値の特定の組み合わせは、対応するメモリ動作（例えば、プログラミング動作、読み出し動作、または消去動作）をメモリデバイス１０１に実施させることが可能な指令（例えば、プログラミング指令、読み出し指令、または消去指令）を生成することが可能である。
本明細書に説明する様々な実施形態は理解しやすいように単一ビットメモリ記憶方式に関連する例を用いるが、発明の主題は、多くの複数ビットのスキームにも適用することが可能である。例えば、メモリセル１００の各々は、少なくとも２つのデータ状態のうちの異なるものにプログラムして、例えば、小数部ビットの値、単一ビットの値、または、２ビット、３ビット、４ビット、もしくはより高い数のビットなどの複数のビットの値を表すことが可能である。
例えば、メモリセル１００の各々は、２つのデータ状態のうちの１つにプログラムして、単一のビットの“０”または“１”の二進法値を表すことが可能である。このようなセルは、時々、単一レベルセル（ＳＬＣ）と呼ばれる。
別の例では、メモリセル１００の各々は、３つ以上のデータ状態のうちの１つにプログラムして、例えば、２ビットの場合の４つの可能な値“００”、“０１”、“１０”、および“１１”のうちの１つ、３ビットの場合の８つの可能な値“０００”、“００１”、“０１０”、“０１１”、“１００”、“１０１”、“１１０”、および“１１１”のうちの１つ、またはより高い数の複数ビットの場合の別の集合のうちの１つなどの複数ビットの値を表すことが可能である。３つ以上のデータ状態のうちの１つにプログラムすることが可能なセルは、時々、複数レベルセル（ＭＬＣ）と呼ばれる。これらのタイプのセルに対する様々な動作を、より詳細に以下に説明する。
メモリデバイス１０１は、それぞれ第１の供給ライン１３０および第２の供給ライン１３２上の供給電圧信号ＶｃｃおよびＶｓｓを含む供給電圧を受信することが可能である。供給電圧信号Ｖｓｓは、例えば、接地電位（例えば、ほぼゼロボルトの値を有する）であり得る。供給電圧信号Ｖｃｃは、バッテリまたは、交流から直流への（ＡＣ−ＤＣ）コンバータ回路（図１には図示せず）などの外部電源からメモリデバイス１０１に供給される外部電圧を含み得る。
メモリデバイス１０１の回路１１２は、選択回路１１５および入／出力（Ｉ／Ｏ）回路１１６を含んでいるところがさらに示されている。選択回路１１５は、信号ＳＥＬ１〜ＳＥＬｎに応答して、メモリセル１００から読み出されるまたはこれらにプログラムされる情報の値を表すことが可能な第１のデータライン１０６および第２のデータライン１１３上の信号を選択することが可能である。列デコーダ１０８は、アドレスライン１０９上に存在するＡ０〜ＡＸアドレス信号に基づいてＳＥＬ１〜ＳＥＬｎ信号を選択的に起動することが可能である。選択回路１１５は、第１のデータライン１０６および第２のデータライン１１３上の信号を選択して、読み出し動作およびプログラミング動作中にメモリアレイ１０２とＩ／Ｏ回路１１６との間の通信を提供することが可能である。
メモリデバイス１０１は不揮発性メモリデバイスを備え得、メモリセル１００は不揮発性メモリセルを含み得るため、メモリセル１００は、メモリデバイス１０１から電力（例えば、ＶｃｃもしくはＶｓｓまたは双方）が切り離されたときに、内部に記憶されている情報を保持することが可能である。
メモリセル１００の各々は、材料を有するメモリ素子を含み得るが、その少なくとも１部分は所望のデータ状態に（例えば、対応する抵抗状態にプログラムされることによって）プログラムすることが可能である。異なるデータ状態は、従って、メモリセル１００の各々にプログラムされた情報の異なる値を表すことが可能である。
メモリデバイス１０１は、それがプログラミング指令と、メモリセル１００の１つ以上の選択されたものにプログラムされる情報の値とを（例えば、外部のプロセッサまたはメモリコントローラから）受信するときに、プログラミング動作を実施することが可能である。情報の値に基づいて、メモリデバイス１０１は、選択されたメモリセルを適切なデータ状態にプログラムして、その中に記憶される情報の値を表すことが可能である。
当業者は、メモリデバイス１０１は、少なくともその一部が本明細書に検討される他の構成要素を含み得ることを認識し得る。しかしながら、これらの構成要素のうちのいくつかは、所望の様々な実施形態の詳細を曖昧化しないために、図には示されていない。メモリデバイス１０１は、デバイスおよびメモリセルを含み、本明細書に検討される様々な他の図および実施形態を参照して以下に説明するものと類似または同一のメモリ動作（例えば、プログラミング動作および消去動作）を用いて動作し得る。
図２をここで参照して、例としての実施形態に関わる、アクセス構成要素２１１およびメモリ素子２２２を持つメモリセル２００を含むメモリアレイ２０２を含む、メモリデバイス２０１の形態の装置の部分的ブロック図を示す。メモリアレイ２０２は、図１のメモリアレイ１０２と類似または同一であり得る。図２にさらに示すように、メモリセル２００が、信号ＷＬ０、ＷＬ１、およびＷＬ２などの信号をセル２００に伝導するために、アクセスライン、例えばワードラインと共にいくつかの行２３０、２３１、２３２に配設されているところが示されている。メモリセルはまた、信号ＢＬ０、ＢＬ１、およびＢＬ２などの信号をセル２００に伝導するために、データライン、例えばビットラインと共にいくつかの列２４０、２４１、２４２に配設されているところが示されている。アクセス構成要素２１１は、（例えば、信号ＷＬ０、ＷＬ１、およびＷＬ２の適切な値を用いることによって）オンして、メモリ素子２２２を通過素子として動作させるまたは情報をメモリ素子２２２から読み出すもしくはそれにプログラムする（例えば、書き込む）などのメモリ素子２２２に対するアクセスを許容することが可能である。
情報をメモリ素子２２２にプログラミングすることは、メモリ素子２２２に特定の抵抗状態を有させることを含み得る。従って、メモリセル２００から情報を読み出すことは、例えば、そのアクセス構成要素２１１に特定の電圧が印加されることに応答して、メモリ素子２２２の抵抗状態を決定することを含み得る。抵抗を決定する行為には、メモリセル２００中を流れる電流（または電流の不在）を（例えば、メモリセルに電気的に連結されたビットラインの電流を感知することによって）感知することを伴い得る。（例えば、電流が全く検出されないかどうかを含めて）電流の測定値に基づいて、メモリに記憶されている情報の対応する値を決定することが可能である。メモリセル２００に記憶されている情報の値は、メモリセルに電気的に連結されているビットラインの電圧を感知することなどのさらに他の方法によって、決定することが可能である。
図３は、様々な実施形態に関わる、メモリ素子３３３に連結されたアクセス構成要素３１１を有するメモリセル３００の略図である。図３中でＷＬおよびＢＬと表示されるラインは、それぞれ、図１のアクセスライン１０４のうちのいずれか１つおよび第１のデータライン１０６のうちのいずれか１つに対応し得る。図３は、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含むアクセス構成要素３１１の例を示す。当業者には認識されるように、本開示を読めば、メモリセル３００は、例えばダイオードなどの他のタイプのアクセス構成要素を含む、または、一部の交差点アレイ実施形態の場合のように、何らアクセス構成要素を含まないことがあり得る。
メモリ素子３３３は、第１の電極３５１および第２の電極３５２などの２つの電極に連結およびそれらの間に配置され得る。図３は、これらの電極を点として略式に示す。構造的にはこれらの電極の各々は、導電性材料を含み得る。メモリ素子３３３は、例えば信号に応答して異なる抵抗状態を有するように変化させることが可能な材料を含み得る。メモリ素子３３３に記憶される情報の値は、メモリ素子３３３の抵抗状態に対応することが可能である。アクセス構成要素３１１は、信号（例えば、電圧または電流として具現化される）が、読み出し動作、プログラム動作、または消去動作などのメモリセル３００の動作中に、電極３５１、３５２の対を介してメモリ素子３３３にまたはこれから転送されることを可能とする。
プログラミング動作は、信号ＷＬを用いて、アクセス構成要素３１１をオンし、次に信号ＢＬ（例えば、プログラミング電圧または電流を有する信号）を、メモリ素子３３３を通じて印加し得る。このような信号は、メモリ素子３３３の材料の少なくとも１部分に、その抵抗状態を変化させることが可能である。この変化は、例えば、消去動作を実施することによって逆転させることが可能である。例えば、局所化された導電性領域は、メモリ素子３３３内に含まれる電解質内に形成され得る。局所化された導電性領域の形成は、例えば図４を参照して以下により詳細に説明される。局所化された導電性領域の横方向サイズは、メモリセル３００の抵抗状態を決定し得るが、この場合、異なる抵抗状態は、メモリ素子３３３中に記憶された情報の異なる値を表す異なるデータ状態に対応する。
読み出し動作は、信号ＷＬを用いて、アクセス構成要素３１１をオン（またはメモリセル３００に別様にアクセス）して、次に、メモリ素子３３３の両端の電圧またはこれを通過する電流（例えば、読み出し電圧または電流）を有する信号ＢＬを印加し得る。読み出し動作は、読み出し電圧または電流に基づいてメモリセル３００の抵抗を測定して、その中に記憶されている情報の対応する値を決定し得る。例えば、メモリセル３００において、異なる抵抗状態は、読み出し電流がメモリ素子３３３を通過するときに、異なる値（例えば、電圧値または電流値）を信号ＢＬに与えることが可能である。メモリデバイスの他の回路（例えば、図１のＩ／Ｏ回路１１６などの回路）は、信号ＢＬを用いて、メモリ素子３３３の抵抗状態を測定して、その中に記憶されている情報の値を決定することが可能である。
読み出し動作、プログラム動作、または消去動作中に用いられる電圧または電流は、互いに異なり得る。例えば、プログラミング動作においては、メモリ素子３３３中を流れる電流を生じる信号（例えば、図３の信号ＢＬ）の値（例えば、電圧）は、材料の状態またはメモリ素子の少なくとも一部分を変化させるに十分であり得る。この変化は、メモリ素子の抵抗状態を変更して、メモリ素子３３３に記憶される情報の値を反映することが可能である。
読み出し動作においては、メモリ素子３３３中を流れる電流を生じる信号（例えば、図３の信号ＢＬ）の値（例えば、電圧）は、電流を生じるには十分であるが、メモリ素子の任意の部分を変化させるには不十分であり得る。結果として、メモリ素子に記憶される情報の値は、読み出し動作中および後では不変のまま残り得る。
消去動作においては、信号（例えば、図３の信号ＢＬ）の電圧値は、プログラミング動作で用いられる電圧とは逆の極性を有し得る。この場合には電流を生じるこの信号は、従ってメモリ素子の材料状態をそのオリジナルの状態、例えば、メモリセルに対していずれかのプログラミングが実施される前の状態に変化させる、すなわちリセットすることが可能である。
図１〜３のメモリセル１００、２００、３００の様々なものまたは全ては、以下に説明するメモリセルの１つ以上に類似またはそれと同一な構造を有するメモリセルを含み得る。
例えば、図４は、図１および２のメモリデバイスで用いられ得るおよび図３のメモリ素子３３３に類似もしくはそれと同一であり得るいくつかのメモリセルのうちの１つの簡略化された略ブロック図である。すなわち、メモリセル３００は、抵抗変化メモリ（ＲＣＭ）セル４００を含み得る。ＲＣＭセル４００は、セル抵抗、従ってメモリ状態の変化が、メモリセル電極間の局所化された導電性領域の情報または除去に基づくメモリセルを含み得る。一部のＲＣＭ技術では、局所化された導電性領域は、時々、導電性フィラメントと呼ばれる。一部の実施形態では、ＲＣＭは、局所化された導電性領域が酸化物またはカルコゲニド系のメモリセル材料に形成される抵抗性ランダムアクセスメモリ（ＲＲＡＭ）のタイプを含む。１つの実施形態では、ＲＲＡＭセルは、導電ブリッジ（ｃｏｎｄｕｃｔｉｖｅ−ｂｒｉｄｇｉｎｇ）ＲＡＭ（ＣＢＲＡＭ）メモリセルである。この場合、ＲＣＭセル４００の動作は、ＲＣＭセル４００のメモリセル材料４０９中での電圧駆動のイオン移動および金属イオンの電気化学的堆積に基づく。別の実施形態では、ＲＲＡＭセルは、遷移金属酸化物メモリセル材料内での酸素アニオンまたは酸素空孔の電界駆動ドリフトによる局所化された導電性領域の形成および消去に基づく。
何らかの信号（例えば、バイアス電圧）がＲＣＭセル４００のアノード４０５およびカソード４０７に印加される前においては、ＲＣＭセル４００の基本的構造は、金属−絶縁物−金属構造体のそれである。一部の実施形態では、各々のＲＣＭセルは、非オームアクセスデバイス、例えばダイオードと直列に構築されて、メモリセルアレイ内の非選択メモリセル中の寄生電流経路を制御する。いずれかの電圧がアノード４０５に印加される前では、ＲＣＭセル４００は、「リセットされた」（例えば、本来の）状態にあると考えることが可能である。リセット状態は、メモリセル材料４０９の本来の絶縁性の（すなわち、電気的に非導電性の）性質に起因する比較的高抵抗状態である。例えば、ＲＣＭセル４００のアノード４０５に正の電圧を印加することによって、金属イオンはアノード４０５から駆動され、メモリセル材料４０９を通って、カソード４０７に向かう。
アノード４０５は、例えば、酸化可能な、高速拡散金属層または金属合金層であり得る。アノード４０５は、様々なタイプの電気化学的に活性な金属または金属合金から成り得る。具体的な例では、アノード４０５は、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、または亜鉛（Ｚｎ）を含み得て、金属イオンドナーとして機能する。カソード４０７は、メモリセル材料４０９にイオンを提供するような顕著な溶解度または顕著な移動度を保持しない半導体材料または金属材料を含む比較的不活性な材料であり得る。
具体的な例では、カソード４０７は、プラチナ（Ｐｔ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、ドープシリコン（Ｓｉ）、タンタル窒化物（ＴａＮ）、またはルテニウム（Ｒｕ）を含み得る。メモリセル材料４０９は、カルコゲニド、例えば、銀ドープゲルマニウムセレン化物（Ａｇ−ＧｅＳｅ）、銀ドープ硫化ゲルマニウム（Ａｇ−ＧｅＳ２）、銅ドープ硫化ゲルマニウム（Ｃｕ−ＧｅＳ２）、もしくは銅テルル化物（ＣｕＴｅｘ）；または酸化物、例えば、遷移金属酸化物（例えば、ＺｒＯｘ）、半導体酸化物（例えば、ＳｉＯｘ）、希土酸化物（例えば、ＹｂＯｘ）、別の金属酸化物（例えば、ＡｌＯｘ）、もしくはそれらの組み合わせ（例えば、ＺｒＳｉＯｘ）であり得る。
より従来の技術（例えば、フラッシュメモリ）と比較したＲＣＭセル４００の１つの利点は、ＲＣＭセル４００が、より小さい技術結節に縮小する可能性を提供し、かつ全ての動作（例えば、読み出し動作、プログラム動作、および消去動作）に対して比較的低い電力で動作され得るということにある。また、これらの動作は、従来のメモリよりも高い速度で実施され得る。
ここで図５を参照すると、メモリセル５００と２つの電気接点との組み合わせおよび順列の数が示されている。第１の電気接点５０１（ＥＣ１）および第２の電気接点５０３（ＥＣ２）は、例えば、メモリセル材料５０５によって分離されている。導電経路５０７は、第１の電気接点５０１から第２の電気接点５０３に延長しているところが示されている。メモリセル５００の単純な二進法のオン／オフ配設を仮定すると、導電経路５０７は、第１の電気接点５０１と第２の電気接点５０３との間で可能な電気的結合だけを提供する。
上で簡潔に述べたように、分離したＣＰに基づいて動作するＲＣＭセルの場合、複数の電気接点間での複数の経路は、原理上可能である。１つのセルに対して３つ以上の電極接点を持つ何らかのフィラメントベースのＲＣＭセル技術を考慮することが可能である。
情報記憶の順列の数は、セル当たりの電極接点の数とほぼベキ法則関係で増加するが、組み合わせ（およびプログラム／消去および読み出しの動作）の数はほぼ線形に増加するだけである。図示する構成中のメモリセル上の電気接点の任意の数ＮＥＣに対して、 導電経路の最大数ＮＣＰは、式（１）によって決定され得る：
オン／オフ順列の最大数ＮＰＥＲＭは、式（２）で表されるベキ法則関係に従って提供される：
式（２）によって決定される順列の数は、様々な可能な導電経路配設間でのオン／オフ設定のシーケンス、すなわち順序に関連する。順列の概念は、表ＩＩＩを参照して以下により詳しく説明する。
式（１）は、偶数の電気接点に当てはまる。奇数の電気接点または電気接点の異なる幾何学的形状および配設は、結果として、少し異なる数のＣＰをもたらすが、最大数のＣＰは、それでも、定性的には、導電経路の式（１）によって与えられる結果に類似しているが、それについては以下により詳細に説明する。
たった２つの電気接点しか存在しない図５の単純な例では、メモリセル５００中の電気接点の数は、接点ＥＣ１およびＥＣ２で指定される２つである。従って、２つの電気接点に対して、最大数の導電経路は１つ―ＥＣ１とＥＣ２との間にある導電経路５０７―である。可能なＥＣ１とＥＣ２との考えられる順列すなわちこれらを接続する方法の数もまた１つである。図５のメモリセル５００に対するこれらの可能な組み合わせおよび順列を、以下の表Ｉにまとめる。
従って、導電経路の最大数および可能な順列の最大数は、２つの電気接点に対してたった１つである。
しかしながら、ここで図６を参照すると、４つの電気接点を持つメモリセル６００中の導電経路の組み合わせおよび順列の数が示されている。メモリセル６００は、４つの電気接点６０１（ＥＣ１、ＥＣ２、ＥＣ３、およびＥＣ４）を含み、この例では、２つのメモリ状態（「オン」または「オフ」）を有すると考えることが可能である。メモリセル６００は、接点ＥＣ１とＥＣ２とを電気的に連結する第１の導電経路６１１、接点ＥＣ２とＥＣ３とを電気的に連結する第２の導電経路６１３、接点ＥＣ１とＥＣ４とを電気的に連結する第３の導電経路６１５、および接点ＥＣ３とＥＣ４とを電気的に連結する第４の導電経路６１７を有する。接点ＥＣ２とＥＣ３とを電気的に連結する第２の導電経路６１３および接点ＥＣ１とＥＣ４とを電気的に連結する第３の導電経路６１５は、交差連結された導電経路であると考えられ得る。図６の側面図は、導電経路（ＣＰ）構成の３次元的態様は示していないことに留意されたい。電気接点（ＥＣ）の幾何学的レイアウトは、第２の導電経路６１３と第３の導電経路６１５とを分離していて、そのため、それらは物理的には重ならないが、２つのＣＰは短絡しかねない。
電解質６０９は、図４を参照して上に説明したように、フィラメントまたは導電経路のどれでも成長または形成することを許容し得る。図６に示すように、電解質６０９は、４つの電気接点６０１の各々間で連続的に形成される（例えば、連続電解質）。しかしながら、他の実施形態では、電解質６０９は、単一の連続したストランドを形成し得ないが、その代わりに、ある様式で４つの電気接点６０１の各々を橋渡しする電解質６０９の連続部分を含む。
導電経路とベキ法則との順列の関係を図６のメモリセル６００に適用すると、４つの電気接点６０１の場合、導電経路の最大数は４つであることが分かる。４つの電気接点６０１の可能な順列すなわちそれらを接続する方法の最大数は１６である。図６のメモリセル６００のこれらの可能な組み合わせおよび順列を、以下の表ＩＩにまとめる。
従って、４つの電気接点６０１を持つ図６のメモリセル６００の導電経路の最大数は、４つであり、可能な順列の最大数は、１６である。以下の表ＩＩＩは、自身間に「オン」状態の導電経路を有する電気接点に対する様々な組み合わせのオン／オフ構成状態によって異なる組み合わせの数および順列の数を表示する。
上で簡単に説明したように、順列の数は、例えば、様々な可能な導電経路の配設間のオン／オフ設定を読み出すシーケンスすなわち順序に関連する。従って、全ての導電経路のオン／オフ構成の数が表ＩＩＩの頂部の全て「オフ」（０、０、０、０）から表ＩＩＩの底部の全て「オン」（１、１、１、１）まで変化するに連れて、導電経路をオン、すなわちプログラム、消去、または読み出しすることが可能な順列すなわちシーケンスの数は、新たに「オン」状態になるたびに１つだけ増加する。その結果、ＲＣＭセルに電気的に連結された電気接点の対は、例えば図６および図７に示すように電気接点の対が直接に対面して配置されるかまたは交差連結されるかとは無関係に、プログラム、消去、または読み出しの動作目的で個々にアクセスされるように構成される。
例えば、ＣＰ−３およびＣＰ−４のＣＰだけが「オン」または「オフ」である状況を考える。この例では、（１）接点ＥＣ１〜ＥＣ４および（２）接点ＥＣ３〜ＥＣ４のたった２つの組み合わせしかない。しかしながら、（１）ＣＰのＣＰ−３が「オフ」でＣＰ−４が「オフ」、（２）ＣＰのＣＰ−３が「オフ」でＣＰ−４が「オン」、および（３）ＣＰのＣＰ−３が「オン」でＣＰ−４が「オン」の３つの順列が存在する。従って、“１”を記憶する４つの異なる方法が存在する。これらの順列は、表ＩＩＩ中のオン／オフシーケンスの行１〜３を参照すれば容易に可視化することが可能である。
上記の表ならびに式（１）および（２）は、オン−オフ状態にのみ関連することに留意されたい。主題をこのように二進法に簡略化したのは、単に理解の明瞭さ目的であり、制限する意図はない。マルチレベルセル（ＭＬＣ）を考慮するとき、複数の導電経路の組み合わせと順列とは双方とも、３つ以上の電気接点（ＥＣ）を有するセルの内部であると考えられ得る。例えば、ＭＬＣ応用分野では、各々の導電経路が３つの状態（例えば、高抵抗状態、中抵抗状態、および低抵抗状態）を有する場合、式（３）が、４つの導電経路を持つ３状態のＭＬＣデバイスに当てはまる：
その結果、３つの状態と４つの導電経路の場合には、ＮＰＥＲＭ＝３４となる。従って、ＮＰＥＲＭ＝８１となる。一般に、任意の数ＮＳのメモリ状態に対しては、次式（４）が当てはまる：
従って、４つの導電経路を持つ４状態のＭＬＣに対して式（４）を適用すると、ＮＰＥＲＭ＝４４、すなわち、ＮＰＥＲＭ＝２５６となり、５状態のＭＬＣに対しては、ＮＰＥＲＭ＝５４、すなわち、ＮＰＥＲＭ＝６２５となり、以下同様である。従って、当業者は、本明細書に提供する開示を読んで理解すれば、記憶密度が増加し、それは記述した順列方法を適用することによって可能であることを理解するであろう。さらに、情報記憶の順列の数が、セル当たりの電極接点の数によってベキ法則関係で増加する一方で、組み合わせ（ならびにそれぞれのプログラム／消去および読み出しの動作）の数は、線形にしか増加しない。
別の例として、図７に、６つの電気接点７０１（ＥＣ１、ＥＣ２、・・・・、ＥＣ６）を持つメモリセル７００中の導電経路の組み合わせおよび順列の数を示す。メモリセル７００は、この例では、２つのメモリ状態（「オン」または「オフ」）を有すると考えることが可能である。
メモリセル７００は、接点ＥＣ１とＥＣ２とを電気的に連結する第１の導電経路７１５、接点ＥＣ１とＥＣ４とを電気的に連結する第２の導電経路７１７、接点ＥＣ２とＥＣ３とを電気的に連結する第３の導電経路７１９、接点ＥＣ３とＥＣ４とを電気的に連結する第４の導電経路７２１、接点ＥＣ３とＥＣ６とを電気的に連結する第５の導電経路７２３、接点ＥＣ４とＥＣ５とを電気的に連結する第６の導電経路７２５、および接点ＥＣ５とＥＣ６とを電気的に連結する第７の導電経路７２７を有する。
メモリセル材料７１３は、図４を参照して上に説明したように、導電経路のどれでも成長または形成することを許容し得る。図７に示すように、メモリセル材料７１３は、６つの電気接点７０１の各々間で連続的に形成される。しかしながら、他の実施形態では、メモリセル材料７１３は、単一の連続したストランドを形成し得ないが、その代わりに、ある様式で６つの電気接点７０１の各々を橋渡しするメモリセル材料７１３の連続部分を含み得る。
導電経路とベキ法則順列との関係である式（１）および（２）をそれぞれ図７のメモリセル７００に適用すると、６つの電気接点の場合、導電経路の最大数は７つであることが分かる。６つの電気接点７０１の可能な順列すなわちそれらを接続する方法の最大数は１２８である。図７のメモリセル７００のこれらの可能な組み合わせおよび順列を、以下の表ＩＶにまとめる。
従って、６つの電気接点７０１を持つ図７のメモリセル７００の導電経路の最大数は７つであり、可能な順列の最大数は１２８である。
図７では、メモリセル７００の末端のビットは連結され得ないと仮定されていることに留意されたい。例えば、ＥＣ６から接点ＥＣ１に戻る、またはＥＣ５からＥＣ２に戻る導電経路は図示されていない。しかしながら、このような配設は可能であり、本開示を読めば、当業者には想定可能である。さらに、図８および図９を参照して説明した他の配設もまた、可能であり得る。例えば、他の電極接点構成は、１つ以上のセル材料のマトリックス内のビア接点の六方最密充填（ＨＣＰ）アレイまたは立体アレイを含み得る。
一般に、情報記憶の順列の数は、セル当たりの電気接点の数によってベキ法則関係で増加する。組み合わせの数および、従って、プログラム／消去および読み出しの動作の数は、線形にしか増加しない。表Ｖに、２状態のメモリセルにおける電気接点の例としての数ＮＥＣを用いて、ＮＰＥＲＭに対するベキ法則関係とＮＣＰに対する線形関係との双方を示す。
別の例として、図８は、７つの電気接点８０１（ＥＣ１、ＥＣ２、・・・、ＥＣ７）および２つのメモリ状態（「オン」または「オフ」）を持つメモリセル８００中の導電経路の組み合わせおよび順列の数を示す平面図である。７つの電気接点８０１は、互いに対して横方向に配設されているメモリセルの個々のものの間の六方最密充填（ＨＣＰ）配設に配設されている。メモリセル８００のＨＣＰ配設は、より大きい２√３ｆ２のメモリセルアレイのサブ集合を含み得る。メモリセル８００は、接点ＥＣ１とＥＣ７とを電気的に連結する第１の導電経路８２１、接点ＥＣ２とＥＣ７とを電気的に連結する第２の導電経路８２３、接点ＥＣ３とＥＣ７とを電気的に連結する第３の導電経路８２５、接点ＥＣ４とＥＣ７とを電気的に連結する第４の導電経路８２７、接点ＥＣ５とＥＣ７とを電気的に連結する第５の導電経路８２９、および接点ＥＣ６とＥＣ７とを電気的に連結する第６の導電経路８３１を有する。
メモリセル材料８１５は、図４を参照して上で説明したように、導電経路のどれでも形成することを許容する。メモリセル材料８１５は、図８の平面図の各々の電気接点を囲む円形配設として示されているが、メモリセル材料８１５は、７つの電気接点８０１の隣接するものの各々を橋渡しするために７つの電気接点８０１間の空孔を充填する連続する形態などの方形、矩形、六角形、またはさらに不規則形態などの任意の形状を取り得る。例えば、図示するように、第１の電気接点ＥＣ１と第７の電気接点ＥＣ７との間のメモリセル材料８１５は、接触して７つの電気接点８０１間に形成される導電経路を形成する。他の実施形態では、メモリセル材料８１５は、メモリセル８００の構造全体にわたって連続し得る。
前に注記したように、導電経路式（１）は、例えば図５〜７に示す構成の電気接点が非偶数の場合に対する近似式でしかない。図８を参照して説明した７つの電気接点８０１などの奇数の電気接点の場合、７番目の接点ＥＣ７は、他の接点ＥＣ１〜ＥＣ６によって共有される。従って、導電経路式（１）は単に近似式であり、電気接点の正確な幾何学的配設によって少し変動する。しかしながら、一旦電気接点の数が決定されれば、ベキ法則順列関係である式（２）は、それでも図８のメモリセル８００に適用可能である。６つの導電経路を持つ７つの電気接点の場合、７つの電気接点８０１の可能な順列すなわちそれらを組み合わせる方法の最大数は、６４である。図８のメモリセル８００に対するこれらの可能な組み合わせおよび順列を、以下の表ＶＩにまとめる。
図９を参照すると、メモリセルの個々のものが互いに対して横方向に配設されている方形アレイ中に４つの電気接点９０１を持つメモリセル９００の構造中の導電経路の組み合わせおよび順列の数を、平面図が示している。メモリセル９００は、より大きい４ｆ２のメモリセルアレイのサブ集合であり得る。メモリセル９００は、４つの電気接点９０１（ＥＣ１、ＥＣ２、ＥＣ３、およびＥＣ４）を有し、この例では、２つのメモリ状態（「オン」または「オフ」）を有すると考えることが可能である。メモリセル９００は、接点ＥＣ１とＥＣ２とを電気的に連結する第１の導電経路９２９、接点ＥＣ１とＥＣ４とを電気的に連結する第２の導電経路９３１、接点ＥＣ１とＥＣ３とを電気的に連結する第３の導電経路９２１、接点ＥＣ３とＥＣ２とを電気的に連結する第４の導電経路９２７、接点ＥＣ３とＥＣ４とを電気的に連結する第５の導電経路９２３、および接点ＥＣ４とＥＣ２とを電気的に連結する第６の導電経路９２５を有する。
交差連結された導電経路、例えば、接点ＥＣ１とＥＣ４とを電気的に連結する第２の導電経路９３１、および接点ＥＣ３とＥＣ２とを電気的に連結する第４の導電経路９２７のどちらかまたは双方は、オプションの導電経路と考えられ得る。すなわち、特定のメモリデバイスによっては、これらの導電経路の一方または双方は、任意の構成で用いられ得ない。従って、図９のメモリセル９００の場合、設計者が２つのオプションの交差連結された導電経路の一方または双方を含むことを選択するかによって、４つ、５つ、または６つの導電経路が存在し得る。一部の実施形態では、局所化された導電性領域が中間のスペースと交差するときに十分隔離され得ない場合には、全ての導電経路を、例えば、接触することを回避するために用いないことがあり得る。
メモリセル材料９０９は、図４を参照して上で説明したように、導電経路のどれでも形成することを許容する。図８を参照して説明したメモリセル材料８１５の場合のように、図９のメモリセル材料９０９は、４つの電気接点９０１の隣接するものを橋渡しする電解質の連続部分として、４つの電気接点９０１間のあらゆる空孔を完全に充填する程度にまで、方形、矩形、六角形、または不規則形などの任意の形状を取り得る。例えば、図９に示すように、第１の電気接点ＥＣ１と第４の電気接点ＥＣ４との間のメモリセル材料９０９は、接触して導電経路を形成する。
導電経路とベキ法則との順列の関係を図９のメモリセル９００に適用すると、４つの電気接点の場合、導電経路の最大数は４つ、５つ、または６つ（２つのオプションの交差連結された導電経路の一方が用いられるかまたは双方が用いられるかによって異なる）である。選択された導電経路の数に基づいて、４つの電気接点の可能な順列すなわちそれらを接続する方法の最大数は１６、３２、または６４である。図９のメモリセル９００のこれらの可能な組み合わせおよび順列を、以下の表ＶＩＩにまとめる。
本明細書に提供する開示の読書および理解に基づいて、当業者は、技法および概念を、任意の数の接点および様々な設置のメモリセルにまで容易に拡張し得る。例えば、当業者は、他のメモリセルを持つ様々な幾何学的配設における数百、数千、さらにより多くの電気接点を持つメモリセルに技法および概念を適用することが可能である。従って、多くの実施形態を実現し得る。
例えば、図１０のシステム１０００は、バス１０１３を介して互いに連結されたコントローラ１００３、入／出力（Ｉ／Ｏ）デバイス１０１１（例えば、キーパッド、タッチスクリーン、またはディスプレイ）、メモリデバイス１００９、無線インターフェース１００７、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス１００１、およびシフトレジスタ（例えば、本明細書に開示する技法を用いて形成されたモノリシックシフトレジスタ）を含んでいるところが示されている。バッテリ１００５は、１つの実施形態ではシステム１０００に対して電力を供給し得る。メモリデバイス１００９は、ＮＡＮＤメモリ、フラッシュメモリ、ＮＯＲメモリ、これらの組み合わせ、または類似物を含み得る。
コントローラ１００３は、例えば、１つ以上のマイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、または類似物を含み得る。メモリデバイス１００９は、システム１０００に送信されるまたはそれによって送信される情報を記憶するために用いられ得る。メモリデバイス１００９はまた、オプションとして、システム１０００の動作中にコントローラ１００３によって実行される命令という形態の情報を記憶するために用いられ得るし、かつ、システム１０００によって生成、収集、または受信されるユーザデータ（画像データなど）という形態の情報を記憶するために用いられ得る。命令は、本明細書で開示されるようにデジタル情報およびユーザデータとして記憶され得るし、かつ、デジタル情報としてメモリの１つのセクションに、また別のセクションではアナログ情報として記憶され得る。別の例として、一時における所与のセクションは、デジタル情報を記憶するように区別され、次に、後で、アナログ情報を記憶するように再割り当てされ、再構成され得る。コントローラ１００３、メモリデバイス１００９および／またはシフトレジスタ１０１５は、本明細書に説明する１つ以上の新規なメモリデバイスを含み得る。
Ｉ／Ｏデバイス１０１１は、情報を生成するために用いられ得る。システム１０００は、無線インターフェース１００７を用いて、無線周波数（ＲＦ）信号によって、無線通信ネットワークに対しておよびこれから情報を送信および受信し得る。無線インターフェース１００７の例は、双極子アンテナなどのアンテナまたは無線トランシーバを含み得る。しかしながら、本創意ある主題の範囲は、この点に制限されない。また、Ｉ／Ｏデバイス１０１１は、デジタル出力（デジタル情報が記憶されていた場合）としてまたはアナログ出力（アナログ情報が記憶されていた場合）として記憶されているものを反映する信号を送達し得る。無線応用分野における例を上で提供したが、本明細書に開示する創意ある主題の実施形態はまた、非無線応用分野においても用い得る。Ｉ／Ｏデバイス１０１１は、本明細書に開示する新規なメモリデバイスの１つ以上を含み得る。
方法および装置の様々な解説は、様々な実施形態の構造の一般的理解を提供することを意図するものであり、本明細書に説明する構造、特徴、および材料を利用し得る装置および方法の全ての素子および特徴部の完全な説明を提供することを意図するものではない。
様々な実施形態の装置は、例えば、高速コンピュータで用いられる電子回路、通信および信号処理の回路、単一もしくは複数プロセッサ式のモジュール、単一もしくは複数の埋め込みプロセッサ、マルチコアプロセッサ、データスイッチ、ならびに、多層のマルチチップモジュールもしくは類似物を含む特定用途向けモジュールを含み得るまたはそれらに含まれ得る。このような装置は、テレビ、携帯電話、パソコン（例えば、ラップトップコンピュータ、デスクトップコンピュータ、手持ち式コンピュータ、タブレットコンピュータなど）、ワークステーション、ラジオ、ビデオプレーヤー、オーディオプレーヤー、車両、医療デバイス（例えば、心臓モニター、血圧計など）、セットトップボックス、および様々な他の電子システムとしてさらに含まれ得る。
当業者は、本明細書に開示する本方法および他の方法（例えば、プログラミング動作または読み出し動作）にとって、様々な方法の一部を形成する行為は、様々な素子が互いに交換されて、異なる順序で、繰り返され、同時に実行されて実施され得ることを理解するであろう。さらに、概説された行為および動作は例として提供しただけであり、これらの行為および動作の一部は、開示の実施形態の本質から逸れることなく、オプションであったり、より少ない行為および動作に組み合わされたり、またはさらなる行為および動作に拡張されたりし得る。
本開示は、従って、様々な態様の解説として意図される本出願に説明する特定の実施形態に関して制限されることはない。本開示を読んで理解すれば、当業者には明らかなように、多くの修正および変更が可能である。本明細書に列挙されるものに加えて本開示の範囲内の機能的に均等な方法および装置は、前述の説明から、当業者には明らかであろう。一部の実施形態の部分および特徴部は、他のそれらに含まれ得るまたはそれらと交換され得る。多くの他の実施形態は、本明細書に提供する説明を読んで理解すれば当業者には明らかであろう。このような修正および変更は、添付の請求項の範囲内に入ることが意図される。本開示は、添付の請求項の用語と、このような請求項の権利とされる均等物の全範囲とによってのみ制限されるべきである。本明細書で用いられる用語は、特定の実施形態を説明するだけが目的であり、制限する意図はないこともまた理解されるべきである。
様々な実施形態において、少なくとも２つの抵抗変化メモリ（ＲＣＭ）セルを含む装置が提供される。この装置は、ＲＣＭセルの各々に連結された少なくとも２つの電気接点を含む。メモリセル材料は、ＲＣＭセルの各々に連結された電気接点の各々の対間に配置される。電解質は、電解質の少なくとも１部分が、少なくとも２つのＲＣＭセルの各々に電気的に連結された少なくとも２つの電気接点の選択されたものの間の導電経路を交差連結するように配設された状態で、電気接点間に局所化された導電経路を形成することが可能である。
本装置の実施形態の少なくとも一部においては、電気接点の各々の対が、プログラム、消去、および読み出しの動作のために個々にアクセスされるように構成される。本装置の実施形態の少なくとも一部においては、電気接点の対間に形成される導電経路の数は、電気接点の総数に基づいて線形に増加する。本装置の実施形態の少なくとも一部においては、プログラミング、消去、および読み出しの動作の順列の数は、導電経路の数に基づいてベキ法則関係に従って増加する。
様々な実施形態では、少なくとも１つの抵抗変化メモリ（ＲＣＭ）セルを含む装置が提供される。本装置は、ＲＣＭセルに電気的に連結された３つ以上の電気接点を含むが、これらの３つ以上の電気接点は互いに対して横方向に配設されている。メモリセル材料が、電気接点の対間に配置される。電解質は、３つ以上の電気接点の対間に局所化された導電経路を形成することが可能である。
本装置の一部の実施形態では、電解質の少なくとも１部分は、電気接点のうちの選択されたものの間の導電経路を交差連結するように配設される。
様々な実施形態において、少なくとも３つの電気接点が電気デバイスに連結された電気デバイスを含む装置が提供される。これらの３つの電気接点は、互いに対して横方向に配設される。メモリセル材料が、これらの少なくとも３つの電気接点の少なくとも対間に配置される。
本装置の一部の実施形態では、電気デバイスは、モノリシックソリッドステートシフトレジスタを備える。
様々な実施形態において、メモリデバイスを動作させる方法が提供される。本方法は、少なくとも３つの電気接点を有するメモリデバイスにおいて、メモリデバイスに対する複数の動作を実施するシーケンスを選択することと、メモリデバイスに対して第１の動作を実施するために、少なくとも３つの電気接点の第１の対を選択することと、メモリデバイスに対して後続の動作を実施するために、少なくとも３つの電気接点のうちの交差連結されたものの後続の対を選択することと、を含む。
様々な実施形態において、少なくとも３つの抵抗変化メモリ（ＲＣＭ）セルを含む装置が提供される。本装置は、ＲＣＭセルの各々に電気的に連結された少なくとも１つの電気接点を含むが、ＲＣＭセルは互いに対して横方向に配設されている。メモリセル材料は、少なくとも３つのＲＣＭセルの各々に連結された電気接点の少なくとも対間に配置される。電解質は、電気接点間に導電経路を形成することが可能である。
本装置の一部の実施形態では、７つのＲＣＭセルが、六方最密充填アレイに形成される。本装置の一部の実施形態では、４つのＲＣＭセルが方形のアレイに形成される。
本明細書で用いられる「または」という用語は、包含的または排他的な意味で解釈され得る。加えて、以下に説明する様々な例示の実施形態は主として２状態（例えば、単一レベルのセル（ＳＬＣ））のメモリデバイスを伴うが、これらの実施形態は、単に開示の明瞭さのために与えられており、従って、ＳＬＣメモリデバイスという形態の装置またはさらに一般的なメモリデバイスに制限されない。例えば、提供される開示は、フィラメント経路または導電経路に基づくモノリシックソリッドステートシフトレジスタなどの他のタイプの電子デバイスに容易に適用することが可能である。
開示の要約を、読者が技術的開示を迅速に確認することを可能とするために提供する。要約は、それが請求項を解釈または制限するために用いられないことを理解して提出される。加えて、前述の詳細な説明において、様々な特徴が開示を簡素化する目的で１つの実施形態中に一緒に区分化されていることが分かり得る。開示の本方法は、請求項を制限するものと解釈されるべきではない。従って、次の請求項は、それによって詳細な説明に組み込まれ、各々の請求項は、個別の実施形態として独立したものである。

Claims (26)

  1. 複数の抵抗変化メモリ（ＲＣＭ）セルであって、六方最密充填アレイを平面的に構成するように配置された、複数のＲＣＭセルと、
    前記複数のＲＣＭセルにそれぞれ電気的に連結された複数の電気接点と、
    前記複数の電気接点の中の複数の隣り合う電気接点セット間に配置されたメモリセル材料であって、前記複数の隣り合う電気接点セット間に導電経路を形成することが可能である、メモリセル材料と、
    を備える、装置。
  2. 前記導電経路を、前記六方最密充填アレイにおける中心のＲＣＭセルの電気接点とその周りの六つのＲＣＭセルの各々の電気接点との間にそれぞれ形成するように構成されている、請求項１に記載の装置。
  3. 前記複数のＲＣＭセルの各々が、導電ブリッジ（ｃｏｎｄｕｃｔｉｖｅ−ｂｒｉｄｇｉｎｇ）ランダムアクセスメモリ（ＣＢＲＡＭ）セルを含む、請求項１または２に記載の装置。
  4. 前記複数のＲＣＭセルの各々が、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）セルを含む、請求項１または２に記載の装置。
  5. 前記複数のＲＣＭセルの各々が、単一レベルセルのメモリデバイスを含む、請求項１乃至４のいずれか１項に記載の装置。
  6. 前記複数のＲＣＭセルの各々が、マルチレベルセルのメモリデバイスを含む、請求項１乃至４のいずれか１項に記載の装置。
  7. 前記メモリセル材料が、カルコゲニド材料を含む、請求項１乃至６のいずれか１項に記載の装置。
  8. 前記複数の電気接点の各々が、易酸化性金属材料を含むアノードである、請求項１乃至７のいずれか１項に記載の装置。
  9. 前記複数の電気接点の各々が、不活性材料を含むカソードである、請求項１乃至７のいずれか１項に記載の装置。
  10. 複数の抵抗変化メモリ（ＲＣＭ）セルであって、方形アレイを平面的に構成するように配置された、複数のＲＣＭセルと、
    前記複数のＲＣＭセルにそれぞれ電気的に連結された複数の電気接点と、
    前記複数の電気接点の中の複数の隣り合う電気接点セット間に配置されたメモリセル材料であって、前記複数の隣り合う電気接点セット間に導電経路を形成することが可能である、メモリセル材料と、
    を備え、
    前記導電経路を、前記方形アレイを平面的に構成するように配置された四つのＲＣＭセルのうちの、二つの対角線の夫々上にあるＲＣＭセル間を含む、六つの隣り合うＲＣＭセルの電気接点セット間に、それぞれ形成するように構成されている、装置。
  11. 複数の抵抗変化メモリ（ＲＣＭ）セルであって、方形アレイを平面的に構成するように配置された、複数のＲＣＭセルと、
    前記複数のＲＣＭセルにそれぞれ電気的に連結された複数の電気接点と、
    前記複数の電気接点の中の複数の隣り合う電気接点セット間に配置されたメモリセル材料であって、前記複数の隣り合う電気接点セット間に導電経路を形成することが可能である、メモリセル材料と、
    を備え、
    前記導電経路を、前記方形アレイを平面的に構成するように配置された四つのＲＣＭセルのうちの、二つの対角線のうちの一方の対角線上にあるＲＣＭセル間は含むが他方の対角線上にあるＲＣＭセル間は除いた、五つの隣り合うＲＣＭセルの電気接点セット間に、それぞれ形成するように構成されている、装置。
  12. 前記複数のＲＣＭセルの各々が、導電ブリッジ（ｃｏｎｄｕｃｔｉｖｅ−ｂｒｉｄｇｉｎｇ）ランダムアクセスメモリ（ＣＢＲＡＭ）セルを含む、請求項１０または１１に記載の装置。
  13. 前記複数のＲＣＭセルの各々が、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）セルを含む、請求項１０または１１に記載の装置。
  14. 前記複数のＲＣＭセルの各々が、単一レベルセルのメモリデバイスを含む、請求項１０乃至１３のいずれか１項に記載の装置。
  15. 前記複数のＲＣＭセルの各々が、マルチレベルセルのメモリデバイスを含む、請求項１０乃至１３のいずれか１項に記載の装置。
  16. 前記メモリセル材料が、カルコゲニド材料を含む、請求項１０乃至１５のいずれか１項に記載の装置。
  17. 前記複数の電気接点の各々が、易酸化性金属材料を含むアノードである、請求項１０乃至１６のいずれか１項に記載の装置。
  18. 前記複数の電気接点の各々が、不活性材料を含むカソードである、請求項１０乃至１６のいずれか１項に記載の装置。
  19. 少なくとも１つの抵抗変化メモリ（ＲＣＭ）セルを備える装置であって、
    前記ＲＣＭセルは、
    第１の面およびこれと対向する第２の面を有するメモリセル材料と、
    前記メモリセル材料の前記第１の面に相互に横方向に配置された第１乃至第３の電気接点であって、前記第２の電気接点が前記第１および第３の電気接点の間に位置するように配置された、第１乃至第３の電気接点と、
    前記メモリセル材料の前記第２の面に相互に横方向に配置された第４乃至第６の電気接点であって、前記第１乃至第３の電気接点とそれぞれ対を成すように配置された、第４乃至第６の電気接点と、を含み、
    前記メモリセル材料の、前記第１および第４の電気接点間、前記第１および第５の電気接点間、前記第２および第４の電気接点間、前記第２および第５の電気接点間、前記第２および第６の電気接点間、前記第３および第５の電気接点間、ならびに前記第３および第６の電気接点間にはそれぞれ導電経路を形成する一方、前記第１および第６の電気接点間、ならびに前記第３および第４の電気接点間には導電経路を形成しないように、構成されている、装置。
  20. 前記ＲＣＭセルが、導電ブリッジ（ｃｏｎｄｕｃｔｉｖｅ−ｂｒｉｄｇｉｎｇ）ランダムアクセスメモリ（ＣＢＲＡＭ）セルを含む、請求項１９に記載の装置。
  21. 前記ＲＣＭセルが、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）セルを含む、請求項１９に記載の装置。
  22. 前記ＲＣＭセルが、単一レベルセルのメモリデバイスを含む、請求項１９乃至２１のいずれか１項に記載の装置。
  23. 前記ＲＣＭセルが、マルチレベルセルのメモリデバイスを含む、請求項１９乃至２１のいずれか１項に記載の装置。
  24. 前記メモリセル材料が、カルコゲニド材料を含む、請求項１９乃至２３のいずれか１項に記載の装置。
  25. 前記第１乃至第６の電気接点の各々が、易酸化性金属材料を含むアノードである、請求項１９乃至２４のいずれか１項に記載の装置。
  26. 前記第１乃至第６の電気接点の各々が、不活性材料を含むカソードである、請求項１９乃至２４のいずれか１項に記載の装置。
JP2015511609A 2012-05-11 2013-05-07 順列メモリセル Expired - Fee Related JP6019220B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/469,706 2012-05-11
US13/469,706 US8711603B2 (en) 2012-05-11 2012-05-11 Permutational memory cells
PCT/US2013/039909 WO2013169744A1 (en) 2012-05-11 2013-05-07 Permutational memory cells

Publications (3)

Publication Number Publication Date
JP2015520909A JP2015520909A (ja) 2015-07-23
JP2015520909A5 JP2015520909A5 (ja) 2016-06-30
JP6019220B2 true JP6019220B2 (ja) 2016-11-02

Family

ID=49548481

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015511609A Expired - Fee Related JP6019220B2 (ja) 2012-05-11 2013-05-07 順列メモリセル

Country Status (7)

Country Link
US (3) US8711603B2 (ja)
EP (1) EP2847795B1 (ja)
JP (1) JP6019220B2 (ja)
KR (1) KR101958727B1 (ja)
CN (1) CN104350598B (ja)
TW (1) TWI584412B (ja)
WO (1) WO2013169744A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8711603B2 (en) 2012-05-11 2014-04-29 Micron Technology, Inc. Permutational memory cells
US9658642B2 (en) * 2013-07-01 2017-05-23 Intel Corporation Timing control for unmatched signal receiver
US10163917B2 (en) * 2016-11-01 2018-12-25 Micron Technology, Inc. Cell disturb prevention using a leaker device to reduce excess charge from an electronic device
JP2018157011A (ja) 2017-03-16 2018-10-04 東芝メモリ株式会社 半導体記憶装置
CN111095567A (zh) 2017-08-31 2020-05-01 美光科技公司 半导体装置、混合晶体管和相关方法
CN111052395A (zh) 2017-08-31 2020-04-21 美光科技公司 半导体装置、晶体管以及用于接触金属氧化物半导体装置的相关方法
WO2021207224A1 (en) 2020-04-06 2021-10-14 Crossbar, Inc. Distinct chip identifier utilizing unclonable characteristics of on-chip resistive memory array
US12087397B1 (en) 2020-04-06 2024-09-10 Crossbar, Inc. Dynamic host allocation of physical unclonable feature operation for resistive switching memory
US11823739B2 (en) 2020-04-06 2023-11-21 Crossbar, Inc. Physically unclonable function (PUF) generation involving high side programming of bits

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5694054A (en) * 1995-11-28 1997-12-02 Energy Conversion Devices, Inc. Integrated drivers for flat panel displays employing chalcogenide logic elements
JP4103497B2 (ja) * 2002-04-18 2008-06-18 ソニー株式会社 記憶装置とその製造方法および使用方法、半導体装置とその製造方法
US20060249753A1 (en) * 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. High-density nonvolatile memory array fabricated at low temperature comprising semiconductor diodes
TW200518337A (en) * 2003-06-09 2005-06-01 Nantero Inc Non-volatile electromechanical field effect devices and circuits using same and methods of forming same
EP1643508B1 (en) * 2004-10-01 2013-05-22 International Business Machines Corporation Non-volatile memory element with programmable resistance
JP2006127583A (ja) * 2004-10-26 2006-05-18 Elpida Memory Inc 不揮発性半導体記憶装置及び相変化メモリ
KR100682913B1 (ko) * 2005-01-06 2007-02-15 삼성전자주식회사 하이브리드 멀티비트 비휘발성 메모리 소자 및 그 동작 방법
US20080007995A1 (en) * 2006-07-10 2008-01-10 Schwerin Ulrike Gruening-Von Memory cell having a switching active material, and corresponding memory device
US7782765B2 (en) * 2007-01-22 2010-08-24 Harris Stratex Networks Operating Corporation Distributed protection switching architecture for point-to-point microwave radio systems
US7462038B2 (en) 2007-02-20 2008-12-09 Qimonda Ag Interconnection structure and method of manufacturing the same
US20080203469A1 (en) * 2007-02-28 2008-08-28 Qimonda Ag Integrated circuit including an array of memory cells having dual gate transistors
US7795606B2 (en) 2008-08-05 2010-09-14 Seagate Technology Llc Non-volatile memory cell with enhanced filament formation characteristics
US8072793B2 (en) 2008-09-04 2011-12-06 Macronix International Co., Ltd. High density resistance based semiconductor device
KR20100041139A (ko) 2008-10-13 2010-04-22 삼성전자주식회사 상변화 물질이 3개 이상의 병렬 구조를 가짐으로써, 하나의메모리 셀에 2비트 이상의 데이터를 저장하는 멀티 레벨 셀 형성방법
WO2010050094A1 (ja) 2008-10-30 2010-05-06 パナソニック株式会社 不揮発性半導体記憶装置及びその製造方法
US7897955B2 (en) 2008-11-03 2011-03-01 Seagate Technology Llc Programmable resistive memory cell with filament placement structure
KR101055748B1 (ko) * 2009-10-23 2011-08-11 주식회사 하이닉스반도체 저항 변화 장치 및 그 제조방법
US8048755B2 (en) 2010-02-08 2011-11-01 Micron Technology, Inc. Resistive memory and methods of processing resistive memory
JP2011204744A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体記憶装置
US8486611B2 (en) * 2010-07-14 2013-07-16 Micron Technology, Inc. Semiconductor constructions and methods of forming patterns
JP2012064271A (ja) 2010-09-15 2012-03-29 Toshiba Corp 多値抵抗変化メモリ
US8711603B2 (en) 2012-05-11 2014-04-29 Micron Technology, Inc. Permutational memory cells

Also Published As

Publication number Publication date
KR101958727B1 (ko) 2019-03-15
CN104350598A (zh) 2015-02-11
US20140233293A1 (en) 2014-08-21
US8711603B2 (en) 2014-04-29
US8988931B2 (en) 2015-03-24
WO2013169744A1 (en) 2013-11-14
CN104350598B (zh) 2016-05-25
EP2847795A1 (en) 2015-03-18
TWI584412B (zh) 2017-05-21
US20150194211A1 (en) 2015-07-09
EP2847795B1 (en) 2020-12-02
EP2847795A4 (en) 2015-12-23
US20130301336A1 (en) 2013-11-14
TW201407722A (zh) 2014-02-16
US9484088B2 (en) 2016-11-01
KR20150020558A (ko) 2015-02-26
JP2015520909A (ja) 2015-07-23

Similar Documents

Publication Publication Date Title
JP6019220B2 (ja) 順列メモリセル
US9734906B2 (en) Multi-function resistance change memory cells and apparatuses including the same
KR101535763B1 (ko) 메모리 셀 구조들
JP6195927B2 (ja) 抵抗性メモリデバイス
KR20150137109A (ko) Rram 및 rram을 위한 정보를 저장 및 복구하는 방법
US8693234B2 (en) Memory unit and method of operating the same
US10825863B2 (en) Deck-to-deck reset current offset suppression for three-dimensional (3D) memory
US9147657B2 (en) Memory cell repair
US11963370B2 (en) Architecture for multideck memory arrays
US11929121B2 (en) Storing one data value by programming a first memory cell and a second memory cell

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160509

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160509

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20160509

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20160527

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160607

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160901

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160927

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161003

R150 Certificate of patent or registration of utility model

Ref document number: 6019220

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees