JP5989329B2 - Method for manufacturing printed circuit board - Google Patents
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Description
本発明は、プリント回路基板の製造方法に関する。 The present invention relates to a method for manufacturing a printed circuit board.
電子産業の発達につれて電子部品の高機能化及び小型化が要求されており、特に、ポータブル電子機器の様々な分野における技術的な発達が最も急速に進んでいる。 With the development of the electronic industry, there is a demand for higher functionality and miniaturization of electronic components, and in particular, technical development in various fields of portable electronic devices is most rapidly advanced.
既存のICとメインボードとを連結するためのインターポーザー(interposer)としてリードフレームが使用されていたが、ICのI/O数がますます増加するにつれて、インターポーザー(interposer)として、プリント回路基板を使用するようになった。しかし、近年、CSP(Chip Scale Package)というパッケージが注目される傾向にある。 A lead frame was used as an interposer for connecting the existing IC and the main board. However, as the number of I / Os in the IC increases, printed circuit boards can be used as the interposer. Came to use. However, in recent years, a package called CSP (Chip Scale Package) tends to be noted.
そして、初期には、いくつかのICのみがインターポーザー(interposer)としてCSPを使用したが、現在は、ポータブル機器の小型化の傾向が加速化しており、ほとんどのインターポーザーがCSP基板を適用する傾向に変化している。 Initially, only some ICs used CSP as an interposer, but nowadays, the trend toward miniaturization of portable devices is accelerating, and most interposers use CSP boards. The trend has changed.
このような変化の中、多層基板の需要が増加し、二層以上の基板において薄板化が要求されている。 Amid such changes, the demand for multilayer substrates is increasing, and thinning is required for substrates having two or more layers.
一方、特許文献1には、従来技術による半導体パッケージが開示されている。 On the other hand, Patent Document 1 discloses a conventional semiconductor package.
従来技術による半導体パッケージは、基板上に半導体チップが実装された構造を有している。 A conventional semiconductor package has a structure in which a semiconductor chip is mounted on a substrate.
しかし、このような従来技術による半導体パッケージの構造は、最近要求されている高機能化及び薄板化を同時に満たすには無理がある。 However, the structure of the semiconductor package according to such a conventional technique is impossible to satisfy simultaneously the high performance and thinning required recently.
本発明は、前記従来技術の問題点を解決するためのものであって、本発明の一側面は、高機能化及び薄板化を同時に満すことができるプリント回路基板の製造方法を提供することを目的とする。 The present invention is for solving the problems of the prior art, and one aspect of the present invention is to provide a printed circuit board manufacturing method capable of satisfying both high performance and thinning. With the goal.
本発明の他の側面は、内部下面に平坦な半導体チップが挿入されるキャビティを有するプリント回路基板の製造方法を提供することを目的とする。 It is another object of the present invention to provide a method for manufacturing a printed circuit board having a cavity into which a flat semiconductor chip is inserted on an inner lower surface.
本発明の一実施例によるプリント回路基板の製造方法は、第1絶縁材及び前記第1絶縁材上に形成された第2絶縁材を含む絶縁層と、前記絶縁層の内層及び外層に形成された回路パターンと、前記第1絶縁材又は第2絶縁材に複数個形成された半導体チップ挿入用キャビティと、を含むプリント回路基板を製造する方法であり、前記半導体チップ挿入用キャビティの内部底面は、前記第1絶縁材上に形成されたキャビティ形成用ストッパー層が除去されて、前記第1絶縁材が露出されるように形成される段階を含む、プリント回路基板の製造方法である。 A method of manufacturing a printed circuit board according to an embodiment of the present invention includes: a first insulating material; an insulating layer including a second insulating material formed on the first insulating material; and an inner layer and an outer layer of the insulating layer. a circuit pattern, wherein the semiconductor chip insertion cavities formed in plural in the first insulating member or the second insulating member, a a method for producing including printed circuit board, the internal bottom surface of said semiconductor chip insertion cavity Is a method of manufacturing a printed circuit board, including a step of removing the cavity-forming stopper layer formed on the first insulating material and exposing the first insulating material.
ここで、前記回路パターンは、三層からなることができるプリント回路基板の製造方法である。 Here, the circuit pattern is a method of manufacturing a printed circuit board that can be composed of three layers.
また、前記絶縁層上に形成され、前記外層に形成された回路パターンのうち一部を露出させる開口部を有するソルダレジスト層をさらに含むことができるプリント回路基板の製造方法である。 The printed circuit board manufacturing method may further include a solder resist layer formed on the insulating layer and having an opening exposing a part of the circuit pattern formed on the outer layer.
また、前記外層に形成された回路パターンは、ワイヤボンディング用パッド及びバンプ形成用パッドを含むことができるプリント回路基板の製造方法である。 The circuit pattern formed on the outer layer is a method of manufacturing a printed circuit board that can include a wire bonding pad and a bump forming pad.
また、前記ワイヤボンディング用パッド及びバンプ形成用パッドの上に形成された表面処理層をさらに含むことができるプリント回路基板の製造方法である。 The printed circuit board manufacturing method may further include a surface treatment layer formed on the wire bonding pad and the bump forming pad.
本発明の特徴及び利点は、添付図面に基づいた以下の詳細な説明によってさらに明らかになるであろう。 The features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
本発明の詳細な説明に先立ち、本明細書及び特許請求の範囲に用いられた用語や単語は、通常的かつ辞書的な意味に解釈されてはならず、発明者が自らの発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則にしたがって本発明の技術的思想にかなう意味と概念に解釈されるべきである。 Prior to the detailed description of the invention, the terms and words used in the specification and claims should not be construed in a normal and lexicographic sense, and the inventor shall best understand his invention. It should be construed as meaning and concept in accordance with the technical idea of the present invention in accordance with the principle that the concept of terms can be appropriately defined to explain in a method.
本発明は、三層構造を有するプリント回路基板に半導体チップ挿入用キャビティを加工することにより、積層される半導体チップの個数を増加させて高機能化を果たすとともに、薄板化の要求を満すことができるという効果を有する。 In the present invention, by processing a cavity for inserting a semiconductor chip on a printed circuit board having a three-layer structure, the number of semiconductor chips to be stacked is increased to achieve high functionality and satisfy the demand for thinning. Has the effect of being able to.
また、本発明は、絶縁層の内層にキャビティ形成用ストッパー層を形成した後、レーザ及びエッチング工程を用いてキャビティを形成することにより、キャビティの内部下面を平坦化してキャビティに挿入される半導体チップを容易に整列できるようにする効果を有する。 In addition, the present invention provides a semiconductor chip in which a cavity forming stopper layer is formed in an inner layer of an insulating layer, and then a cavity is formed by using a laser and an etching process, whereby the inner lower surface of the cavity is flattened and inserted into the cavity. Have the effect of making it possible to easily align them.
更に、本発明は、半導体チップ挿入用キャビティを複数個形成することにより、多数の半導体チップを同時に収容することができ、容易に高機能化を果たすことができるという効果を有する。 Furthermore, the present invention has the effect that by forming a plurality of semiconductor chip insertion cavities, a large number of semiconductor chips can be accommodated simultaneously, and high functionality can be easily achieved.
本発明の目的、特定の長所及び新規の特徴は、添付図面に係わる以下の詳細な説明及び好ましい実施例によってさらに明らかになるであろう。本明細書において、各図面の構成要素に参照番号を付け加えるに際し、同一の構成要素に限っては、たとえ異なる図面に示されても、できるだけ同一の番号を付けるようにしていることに留意しなければならない。また、本発明を説明するにあたり、係わる公知技術についての具体的な説明が本発明の要旨を不明瞭にする可能性があると判断される場合には、その詳細な説明を省略する。本明細書において、第1、第2などの用語は、一つの構成要素を他の構成要素から区別するために用いられるものであり、前記構成要素は前記用語によって限定されない。 Objects, specific advantages and novel features of the present invention will become more apparent from the following detailed description and preferred embodiments when taken in conjunction with the accompanying drawings. In this specification, it should be noted that when adding reference numerals to the components of each drawing, the same components are given the same number as much as possible even if they are shown in different drawings. I must. Further, in describing the present invention, when it is determined that a specific description of the related art related to the present invention may obscure the gist of the present invention, a detailed description thereof will be omitted. In this specification, terms such as “first” and “second” are used to distinguish one component from another component, and the component is not limited by the term.
以下、添付された図面を参照して、本発明の好ましい実施例を詳細に説明する。 Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
(プリント回路基板)
図1は、本発明の一実施例によるプリント回路基板の構造を示す断面図であり、図2は、本発明の一実施例によるプリント回路基板の半導体チップ実装用キャビティに半導体チップが挿入された状態を示す断面図である。
(Printed circuit board)
FIG. 1 is a cross-sectional view illustrating a structure of a printed circuit board according to an embodiment of the present invention, and FIG. 2 illustrates a semiconductor chip inserted into a semiconductor chip mounting cavity of the printed circuit board according to an embodiment of the present invention. It is sectional drawing which shows a state.
図1を参照すると、本発明によるプリント回路基板100は、絶縁層110と、絶縁層110の内層及び外層に形成された回路パターン120と、絶縁層110に形成された半導体チップ挿入用キャビティ140と、を含む。
Referring to FIG. 1, a printed
本実施例において、絶縁層110は、図1に図示されたように、第1絶縁材110aと、第1絶縁材110a上に形成された第2絶縁材110bと、を含む。
In the present embodiment, the
ここで、前記第1絶縁材110a及び第2絶縁材110bとしては、樹脂絶縁材が使用されることができる。
Here, a resin insulating material can be used as the first
前記樹脂絶縁材としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらにガラス繊維又は無機フィラーのような補強材が含浸された樹脂、例えば、プリプレグ(prepreg)が使用されてもよく、また熱硬化性樹脂及び/又は光硬化性樹脂などが使用されてもよいが、特にこれに限定されるものではない。 Examples of the resin insulating material include a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin impregnated with a reinforcing material such as glass fiber or an inorganic filler, such as a prepreg. May be used, and a thermosetting resin and / or a photocurable resin may be used, but is not particularly limited thereto.
本実施例によるプリント回路基板100は、図1に図示したように、回路パターン120が三層に形成することができる。
As shown in FIG. 1, the printed
即ち、前記のように、二層の絶縁材を積層した絶縁層110を形成し、絶縁層110の内層には内層回路パターン120aを、絶縁層110の外層には外層回路パターン120bを形成し、図1のように、一層の内層回路パターン120aと、二層の外層回路パターン120bと、を含む三層構造の回路パターン120を形成することができる。
That is, as described above, the
ここで、内層回路パターン120aは、回路パターンだけでなく、半導体チップ挿入用キャビティ140を形成するためのストッパー層122(図3参照)を含むが、これについては、以下の製造方法で詳細に説明する。
Here, the inner
また、本実施例によるプリント回路基板100は、回路パターン120を連結するために形成されたビア125をさらに含むことができる。
In addition, the
前記回路パターン120及びビア125は、めっき層からなってもよく、特にこれに限定されるものではない。
The
ここで、前記回路パターン120及びビア125がめっき層からなる場合、前記めっき層は無電解めっき層及び電解めっき層を含むことができる。
Here, when the
また、本実施例によるプリント回路基板100は、半導体チップ挿入用キャビティ140を含むことができる。
In addition, the printed
図1では、一つの半導体チップ挿入用キャビティ140が形成されたことを図示しているが、特にこれに限定されず、複数個の半導体チップ挿入用キャビティ140を形成することができる。
Although FIG. 1 shows that one semiconductor
また、図1では、第2絶縁材110bに半導体チップ挿入用キャビティ140が形成されたことを図示しているが、特にこれに限定されず、第1絶縁材110aに形成することもまた可能である。
Further, FIG. 1 shows that the semiconductor
また、本実施例によるプリント回路基板100は、外層回路パターン120bを保護するために絶縁層110上に形成されたソルダレジスト層150をさらに含むことができる。
In addition, the printed
ここで、外層回路パターン120bは、ワイヤボンディング(wire bonding)用パッド121a及びバンプ形成用パッド121bを含むことができ、ソルダレジスト層150は、半導体チップ挿入用キャビティ140、ワイヤボンディング(wire bonding)用パッド121a及びバンプ形成用パッド121bを露出させるように形成されることができる。
Here, the outer
ソルダレジスト層150は、一般的に最外層回路を保護する保護層の機能を行い、電気的絶縁のために形成されるものである。
The solder resist
ソルダレジスト層150は、当業界に公知されたように、例えば、ソルダレジストインク、ソルダレジストフィルム又はカプセル化剤などで構成されてもよく、特にこれに限定されるものではない。
As is known in the art, the solder resist
また、本実施例によるプリント回路基板100は、前記露出されたワイヤボンディング(wire bonding)用パッド121a及びバンプ形成用パッド121bの上にそれぞれ形成された表面処理層130a、130bをさらに含むことができる。
In addition, the printed
本実施例によるプリント回路基板100の半導体チップ挿入用キャビティ140に半導体チップ200が挿入され、前記半導体チップ200がワイヤ210を用いてプリント回路基板100のワイヤボンディング用パッド121aに連結された状態を図2に示した。
The
図2では、一つの半導体チップ200が半導体チップ挿入用キャビティ140に挿入されたことを図示しているが、挿入された半導体チップ200上に複数個の半導体チップ(不図示)を積層実装できることは自明である。
FIG. 2 shows that one
また、図1及び図2には、一つの半導体チップ挿入用キャビティ140を図示しているが、本実施例によるプリント回路基板100は、複数個の半導体チップ挿入用キャビティ140を備えることができる。
1 and 2 show a single semiconductor
これにより、同時に多数の半導体チップを収容することができるため、容易にパッケージの高機能化を果たすことができる効果を有する。 As a result, since a large number of semiconductor chips can be accommodated at the same time, there is an effect that the high functionality of the package can be easily achieved.
従来技術による半導体パッケージでは、基板上に実装された半導体チップ上に複数個の半導体チップを積層する場合、全体製品の厚さに制限があり、多数の半導体チップを積層することが容易でなかったため、高機能化の実現が難しいという問題があった。 In a semiconductor package according to the prior art, when a plurality of semiconductor chips are stacked on a semiconductor chip mounted on a substrate, the thickness of the entire product is limited, and it is not easy to stack a large number of semiconductor chips. There was a problem that it was difficult to achieve high functionality.
しかし、前記のように、本実施例によるプリント回路基板は、半導体チップ挿入用キャビティを形成してプリント回路基板に最初に実装される半導体チップをプリント回路基板内部に挿入することにより、全体製品の厚さを前記半導体チップ挿入用キャビティくらい減らすことができ、半導体チップの追加積層が可能になるため、パッケージの高機能化を容易に果たすことができる。 However, as described above, in the printed circuit board according to the present embodiment, the semiconductor chip insertion cavity is formed and the semiconductor chip first mounted on the printed circuit board is inserted into the printed circuit board. Since the thickness can be reduced by the semiconductor chip insertion cavity and the semiconductor chips can be additionally stacked, the package can be easily enhanced in function.
(プリント回路基板の製造方法)
図3〜図8は、本発明の一実施例によるプリント回路基板の製造方法を順に説明するための工程断面図である。
(Printed circuit board manufacturing method)
3 to 8 are process cross-sectional views for sequentially explaining a method of manufacturing a printed circuit board according to an embodiment of the present invention.
まず、図3を参照すると、内層回路パターン120aが形成された絶縁層110からなるベース基板Bを準備する。
First, referring to FIG. 3, a base substrate B made of an insulating
本実施例で絶縁層110は、図3に図示したように、第1絶縁材110aと、第1絶縁材110a上に形成された第2絶縁材110bと、を含むことができ、内層回路パターン120aは、第1絶縁材110aと第2絶縁材110bとの間に形成されることができる。
In this embodiment, the insulating
ここで、前記ベース基板Bの絶縁層110の外層には、銅箔層115が形成されることができる。
Here, a
本実施例において前記ベース基板Bを準備する段階は、図示していないが、以下のように説明することができる。 Although the step of preparing the base substrate B in this embodiment is not shown, it can be described as follows.
先ず、キャリア(carrier)を準備する。ここで、前記キャリア(carrier)は、絶縁層両面に銅箔層が形成された銅箔積層板(Copper Clad Laminate;CCL)であってもよい。 First, a carrier is prepared. Here, the carrier may be a copper clad laminate (CCL) in which a copper foil layer is formed on both surfaces of the insulating layer.
その後、前記キャリア(carrier)の一面に、第1絶縁材110aを形成する。
Thereafter, a first insulating
その後、第1絶縁材110a上に、内層回路パターン120aを形成する。
Thereafter, the
ここで、本実施例による内層回路パターン120aは、後工程で形成される半導体チップ挿入用キャビティ140(図7参照)を形成するためのレーザ加工を施す際にストッパー(stopper)として機能するキャビティ形成用ストッパー層122を含むことができる。
Here, the inner
ここで、キャビティ形成用ストッパー層122は、内層回路パターン120aと同様に銅(Cu)からなってもよく、特にこれに限定されるものではない。
Here, the cavity forming
本実施例において、キャビティ形成用ストッパー層122を含む内層回路パターン120aを形成する方法は、当業界に公知の回路形成工程が用いられることができる。
In this embodiment, a circuit forming process known in the art can be used as a method of forming the
例えば、先ず金属層を形成した後、前記金属層上にエッチングレジストを形成して選択的にエッチングするサブトラクティブ(Subtractive)法、又は、絶縁層上にめっきレジストを形成して化学銅めっき及び電気銅めっきを含む通常のSAP(Semi−Additive Process)、MSAP(Modified Semi−Additive Process)などにより形成することができるが、特にこれに限定されるものではない。 For example, after first forming a metal layer, an etching resist is formed on the metal layer and selectively etched, or a plating resist is formed on an insulating layer to form chemical copper plating and electrical plating. Although it can form by normal SAP (Semi-Additive Process) including copper plating, MSAP (Modified Semi-Additive Process), etc., it is not limited to this.
その後、キャビティ形成用ストッパー層122を含む内層回路パターン120aが形成された第1絶縁材110a上に、第2絶縁材110bを形成する。
Thereafter, the second insulating
ここで、前記第1絶縁材110a及び第2絶縁材110bとしては、樹脂絶縁材を使用することができる。
Here, a resin insulating material may be used as the first insulating
前記樹脂絶縁材としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらにガラス繊維又は無機フィラーのような補強材が含浸された樹脂、例えば、プリプレグ(prepreg)が使用されてもよく、また熱硬化性樹脂及び/又は光硬化性樹脂などが使用されてもよいが、特にこれに限定されるものではない。 Examples of the resin insulating material include a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin impregnated with a reinforcing material such as glass fiber or an inorganic filler, such as a prepreg. May be used, and a thermosetting resin and / or a photocurable resin may be used, but is not particularly limited thereto.
その後、第2絶縁材110b上に、めっき層(115)を形成することができる。ここで、前記めっき層(115)は、銅(Cu)からなる銅箔層115であってもよく、化学銅めっき層であってもよいが、特にこれに限定されるものではない。
Thereafter, a plating layer (115) can be formed on the second insulating
その後、前記キャリアから第1絶縁材110aを分離する。ここで、最初キャリアに形成されていた銅箔層を第1絶縁材110aに転写することができる。
Thereafter, the first insulating
このような工程を経て、図3に図示されたベース基板Bを準備することができるが、特にこれに限定されるものではない。 The base substrate B illustrated in FIG. 3 can be prepared through such processes, but is not particularly limited thereto.
その後、図4に図示したように、第1絶縁材110a及び第2絶縁材110bのそれぞれに、ビアホール124a、124bを形成する。
Thereafter, as shown in FIG. 4, via
ここで、各ビアホール124a、124bは、レーザドリル又は機械的ドリルを利用して加工することができ、前記レーザは、CO2レーザ、YAGレーザ又はエキシマ(eximer)レーザであってもよいが、特にこれに限定されるものではない。 Here, each of the via holes 124a and 124b can be processed using a laser drill or a mechanical drill, and the laser may be a CO 2 laser, a YAG laser, or an excimer laser, It is not limited to this.
図4を参照すると、第1ビアホール124a及び第2ビアホール124bは、それぞれ第1絶縁材110aの下面から上面方向に、第2絶縁材110bの上面から下面方向に、前記レーザを用いて加工して形成することができる。
Referring to FIG. 4, the first via
ここで、本実施例では、図4に図示されたように、第1ビアホール124a及び第2ビアホール124bが接触する位置に形成された内層回路パターン120aは、一つの回路パターンで形成された形態でなく、二つの回路パターンが離れて形成された形態であってもよい。
In this embodiment, as shown in FIG. 4, the inner
これは、後工程に、各ビアホール124a、124bの内部全体にめっきを施すフィル(fill)めっき法を適用する場合、同時に各ビアホール124a、124bの内部にめっきを施して迅速にビア125を形成できるようにするためであり、形態は、特にこれに限定されるものではない。
In this case, when a fill plating method for plating the entire interior of each via
その後、図5を参照すると、ベース基板Bの各ビアホール124a、124bの内部にめっきを施すためのフィル(fill)めっき工程により、ビア125を形成する。 Thereafter, referring to FIG. 5, vias 125 are formed by a fill plating process for plating the insides of the via holes 124 a and 124 b of the base substrate B.
ここで、各ビアホール124a、124bの内部にめっきが施されてビア125が形成される間にベース基板Bの外層に形成された銅箔層115上にも所定厚さのめっき層117を形成することができる。
Here, a
その後、図6を参照すると、ベース基板Bの外層回路パターン120bを形成する。
Thereafter, referring to FIG. 6, the
例えば、前記段階で、ビア125を形成するためにフィル(fill)めっき工程を行うことにより、ベース基板Bの外層に、めっき層117が形成されたが、めっき層117と銅箔層115を選択的にエッチングすることにより、ワイヤボンディング用パッド121a及びバンプ形成用パッド121bを含む外層回路パターン120bを形成することができる。
For example, the
ここで、後工程で、半導体チップ挿入用キャビティ140を形成する部分に対応するめっき層117及び銅箔層115も除去する。これは、後工程において半導体チップ挿入用キャビティ140形成のためのレーザ加工を容易にするためである。
Here, in a later step, the
その後、図7を参照すると、ベース基板Bに半導体チップ挿入用キャビティ140を形成する。
Thereafter, referring to FIG. 7, a semiconductor
本実施例において、半導体チップ挿入用キャビティ140は、レーザを用いて形成することができる。
In this embodiment, the semiconductor
ここで、前記レーザは、CO2レーザ、YAGレーザ又はエキシマ(eximer)レーザであってもよいが、特にこれに限定されるものではない。 Here, the laser may be a CO 2 laser, a YAG laser, or an excimer laser, but is not particularly limited thereto.
本実施例による半導体チップ挿入用キャビティ140は、ベース基板Bの内層に形成されたキャビティ形成用ストッパー層122が露出されるように形成することができる。
The semiconductor
これは、例えば、レーザのパワーなどを絶縁材のみを加工できるように調節して適用すると、金属(銅(Cu))からなるキャビティ形成用ストッパー層122は加工されないという点を利用して行われることができるが、特にこれに限定されるものではない。
This is performed, for example, by utilizing that the cavity forming
その後、図8を参照すると、露出されたキャビティ形成用ストッパー層122を除去し、ソルダレジスト層及び表面処理層を形成する。
Thereafter, referring to FIG. 8, the exposed cavity forming
本実施例によると、キャビティ形成用ストッパー層122を除去する段階は、次のとおりである。
According to the present embodiment, the step of removing the cavity forming
先ず、ベース基板B上に、キャビティ形成用ストッパー層122を露出させる開口部(不図示)を有するエッチングレジスト(不図示)を形成する。
First, an etching resist (not shown) having an opening (not shown) for exposing the cavity forming
ここで、前記エッチングレジスト(不図示)は、ドライフィルム(Dry−film)であってもよいが、特にこれに限定されるものではない。 The etching resist (not shown) may be a dry film (Dry-film), but is not particularly limited thereto.
その後、露出されたキャビティ形成用ストッパー層122をエッチングして除去する。
Then, the exposed cavity forming
ここで、前記エッチングは、エッチング液を利用して行われることができるが、特にこれに限定されるものではない。 Here, the etching may be performed using an etchant, but is not particularly limited thereto.
その後、前記エッチングレジスト(不図示)を除去する。 Thereafter, the etching resist (not shown) is removed.
ここで、前記エッチングレジスト(不図示)は、化学的剥離工程又は機械的剥離工程などにより除去することができるが、特にこれに限定されるものではない。 Here, the etching resist (not shown) can be removed by a chemical peeling process or a mechanical peeling process, but is not particularly limited thereto.
このように、半導体チップ挿入用キャビティ140を形成する位置に、キャビティ形成用ストッパー層122を予め形成し、レーザを利用して絶縁層を除去した後、エッチング工程などを経て、キャビティ形成用ストッパー層122を除去することにより、内部底面が平坦な半導体チップ挿入用キャビティ140を形成することができる。
In this way, the cavity forming
このように、内部底面が平坦な半導体チップ挿入用キャビティ140を形成することにより、後工程で半導体チップ挿入用キャビティ140が挿入される半導体チップ200が反ったり、チルト(tilt)される現象を防止することができる。
In this way, by forming the semiconductor
一方、本実施例によるベース基板B上に形成された外層回路パターン120bは、ワイヤボンディング(wire bonding)用パッド121a及びバンプ形成用パッド121bを含むことができ、前記のようにキャビティ形成用ストッパー層122を除去した後、ベース基板B上に半導体チップ挿入用キャビティ140、ワイヤボンディング(wire bonding)用パッド121a及びバンプ形成用パッド121bを露出させる開口部を有するソルダレジスト層150を形成することができる。
Meanwhile, the outer
ソルダレジスト層150は、最外層回路を保護する保護層の機能を有し、電気的絶縁のために形成されるものである。前記ソルダレジスト層150は、当業界に公知されたように、例えば、ソルダレジストインク、ソルダレジストフィルム又はカプセル化剤などで構成されてもよく、特にこれに限定されるものではない。
The solder resist
前記開口部を有するソルダレジスト層150を形成することは、当業界に公知された様々な工程により行うことができ、このような工程は、既に公知された技術であるため、それに対する詳細な説明は省略する。
The formation of the solder resist
その後、露出されたワイヤボンディング(wire bonding)用パッド121a及びバンプ形成用パッド121bに、それぞれ表面処理層130a、130bを形成することができる。
Thereafter, the
ここで、表面処理層130a、130bは、電解ニッケル及び金めっき方式、ENIG(Electroless Nickel Immersion Gold)方式、ENAG(Electroless Nickel Autocatalytic Gold)方式、ENEPIG(Electroless Nickel Electroless Palladium Inmmersion Gold)方式、ENPIG(Electroless Nickel Immersion Palladium Immersion Gold)方式、無電解スズめっき(Immersion Tin Plating)方式、OSP(Organic Solderability Preservative)方式のうち少なくとも何れか一つにより形成することができるが、特にこれに限定されるものではない。
Here, the
以上、本発明を具体的な実施例に基づいて詳細に説明したが、これは、本発明を具体的に説明するためのものであり、本発明によるプリント回路基板の製造方法は、これに限定されず、該当分野における通常の知識を有する者であれば、本発明の技術的思想内にての変形や改良が可能であることは明白であろう。 As described above, the present invention has been described in detail based on specific embodiments. However, this is intended to specifically describe the present invention, and the method for manufacturing a printed circuit board according to the present invention is not limited thereto. It will be apparent to those skilled in the art that modifications and improvements can be made within the technical idea of the present invention.
本発明の単純な変形乃至変更は、いずれも本発明の領域に属するものであり、本発明の具体的な保護範囲は、添付の特許請求の範囲により明確になるであろう。 All simple variations and modifications of the present invention belong to the scope of the present invention, and the specific scope of protection of the present invention will be apparent from the appended claims.
本発明は、高機能化及び薄板化を同時に満すことができるプリント基板の製造方法に適用可能である。 The present invention can be applied to a method of manufacturing a printed circuit board that can satisfy both high functionality and thin plate formation.
100 プリント回路基板
110 絶縁層
110a 第1絶縁材
110b 第2絶縁材
115 銅箔層(めっき層)
117 めっき層
120 回路パターン
120a 内層回路パターン
120b 外層回路パターン
121a ワイヤボンディング用パッド
121b バンプ形成用パッド
122 キャビティ形成用ストッパー層
124a 第1ビアホール
124b 第2ビアホール
125 ビア
130a、130b 表面処理層
140 半導体チップ挿入用キャビティ
150 ソルダレジスト層
200 半導体チップ
210 ワイヤ
DESCRIPTION OF
117
122 Cavity forming
124b Second via
Claims (5)
前記絶縁層の内層及び外層に形成された回路パターンと、
前記第1絶縁材又は第2絶縁材に複数個形成された半導体チップ挿入用キャビティと、を含むプリント回路基板を製造する方法であり、
前記半導体チップ挿入用キャビティの内部底面は、前記第1絶縁材上に形成されたキャビティ形成用ストッパー層が除去されて、前記第1絶縁材が露出されるように形成される段階を含む、プリント回路基板の製造方法。 An insulating layer including a first insulating material and a second insulating material formed on the first insulating material;
Circuit patterns formed on the inner and outer layers of the insulating layer;
A semiconductor chip insertion cavities formed in plural on the first insulating member or the second insulating member, a a method for producing including printed circuit board,
The inner bottom surface of the semiconductor chip insertion cavity includes a first cavity forming a stopper layer formed on the insulating material is removed, the step of the first insulating material is formed to expose the print A method of manufacturing a circuit board.
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