JP5964461B2 - ケーブル通信装置の構成要素間においてデータを転送する方法、装置およびシステム - Google Patents

Description

ケーブル・ネットワークは、ケーブル・モデム終端システム（CMTS）から１つ以上の装置（加入者装置）まで下流に向かうデータを転送し、当該装置からCMTSまで上流に向かうデータを転送することができるケーブル・モデム（変復調器）を含むことが可能である。

本明細書に添付した図面による図示を単純化し、かつ明瞭にするために、図中に示される要素は、必ずしも実際の寸法に合うようには描かれていない。例えば、図による説明を明瞭にするために、幾つかの要素の寸法はその他の要素と比較して誇大に示される場合があり得る。更に、互いに対応する構成要素または互いに類似した構成要素を示すために、同様の参照番号が複数の添付図面に跨って繰り返し出現する場合があり得る。本明細書に添付した図面は以下においてリストされるとおりである。

本発明に係る幾つかの実証的な実施形態に従うケーブル通信システムの図式的なブロック構成図を示す。 本発明に係る幾つかの実証的な実施形態に従う下流部分の変換器を図式的に示す。 本発明に係る幾つかの実証的な実施形態に従って、下流に向かう16本のチャネルの各々にそれぞれ対応する２対のＩ−Ｑディジタル信号サンプルを含むデータ・フレームを図式的に示す。 本発明に係る幾つかの実証的な実施形態に従って、ケーブル通信装置の要素間においてデータを転送する方法を図式的に示す。

本発明の実施形態に関する以下の詳細な記述においては、発明についての完全な理解を提供するために、数多くの特定の詳細内容が述べられる。しかしながら、これらの特定の詳細内容が無くとも本発明を実施し得ることは当業者にとって自明な事として理解されるだろう。その他の実例においては、本発明の説明を不明瞭にしないようにするために、周知な方法、手続き、コンポーネントおよび回路は詳細には記述されていない。

以下に続いて説明される詳細な記述の幾つかの部分は、コンピュータ・メモリー内のデータ・ビットあるいはバイナリ表現形式のデジタル信号に対して行われる演算のアルゴリズムおよび記号表現の観点から示される。これらのアルゴリズム的な記述方法および表現方法は、データ処理技術の分野を熟知している当業者が同じ技術分野を熟知する他の当業者に自身の発明成果の実質的内容を伝えるために使用する説明技法であり得る。

そうではないと特に明記しない限り、以下の議論から明白なように、本明細書の全体にわたって、「処理」、「コンピューティング」、「決定する」、「計算する」などの用語を利用する検討内容は、コンピューターやコンピューティング・システムあるいは同様の電子コンピューティング装置の処理動作および／またはプロセスなどに言及しており、それらは、コンピューティング・システムのレジスタ回路内やメモリ内において（電子のような）物理的概念の量として表わされるデータを、コンピューティング・システムのレジスタ回路内、メモリ内、その他同様の情報記憶媒体または伝送装置へと操作しおよび／または変換する。本明細書中で使用されている不定冠詞「ａ」または「ａｎ」は、１又はそれより大きい数として定義される。

本明細書中で使用されている用語「複数の」は、２または２よりも大きな数として定義される。本明細書中で使用されている用語「さらに別のもの」、「もう一つのもの」は、少なくとも２番目以降のものとして定義される。

本明細書中で使用されている用語「含む」および／または「有する」は、「具備する」を意味する用語として定義されるが、この意味だけに限定されない。

本明細書中で使用されている用語「結合されている」は、任意の希望の形式において動作可能な態様で、ハードウェアによって、ソフトウェアによってまたはその他同種のものによって、例えば機械的手段で、電子的手段で、ディジタル的に又は直接的に接続されていることを表す意味で定義される。

本発明に係る幾つかの実施例は、様々な装置およびシステム（例えば、有線または無線のいずれかで接続されている、通信システム、通信装置、モデム、ゲートウェイ、ケーブル・ネットワーク、ケーブル・モデム、ケーブル・ゲートウェイ、パソコン（ＰＣ）、サーバ、ネットワークの装置など）と共に使用されることが可能である。上記の装置類やシステムは、本明細書中に開示された実施例の中で又は当該実施例と共に使用されることが可能な非常に多くの装置の簡潔な例示列挙であることが当業者によって理解されるであろう。

本明細書において使用される用語「集積回路（ＩＣ）」は、以下のものだけに制限されないが、任意の適切な超小型回路、マイクロ・チップ、ハイブリッド集積回路、デジタル集積回路および／またはその他の適切な電子回路（例えば、薄い基板の表面上に製造された数多くの電子デバイスを含んでいる電子回路など）などを指して言う。

本明細書において使用される用語「システム・オン・チップ（ＳｏＣ）」は、以下のものだけに制限されないが、システムを構成する数多くの電子モジュールおよび／または電子コンポーネントを含む単一のＩＣを指して言う。ＳｏＣはディジタル信号、アナログ信号、混合信号、無線周波数（ＲＦ）信号処理機能および／またはその他の適切な機能を含んでいる。本発明に係る一実施例では、ＳｏＣは、１つ以上のコントローラー、プロセッサー、マイクロ・コントローラ、マイクロ・プロセッサー、デジタル信号処理プロセッサ（ＤＳＰ）コアに加えて、１つ以上のメモリ；１つ以上のタイミング信号供給源（例えば、共振型発振回路（オシレーター）および／またはＰＬＬ（位相ロック・ループ）回路；１つ以上の周辺機器（例えば計数用タイマー、パワー・オン・リセット・ジェネレータなど）；１つ以上の外部インターフェース（例えばユニバーサル・シリアル・バス（ＵＳＢ）インターフェース）、イーサネット（登録商標）・インターフェース、ユニバーサル非同期レシーバ・トランスミッタ（ＵＡＲＴ）、シリアル周辺インターフェース（ＳＰＩ）など；１つ以上のディジタル・インターフェース；１つ以上のアナログ・インタフェース；および／またはその他の適切な機能モジュールを含むことが可能である。例えば、装置（例えばケーブル・モデム(モデム)あるいはケーブル・ゲートウエイ）は、ケーブル通信システムの下流方向および／または上流方向のＲＦFチャネルにそれぞれ対応する下流方向および／または上流方向のディジタル・サンプル系列を処理する機能を有するＳｏＣを含むことが可能である。

ここで、図１を参照しながら、本発明に係る幾つかの実証的な実施形態に従って図１に図式的に示されるケーブル通信システム100を説明する。

本発明に係る幾つかの実証的な実施例では、システム100は、ケーブル・モデム終端システム（CMTS）104から１つ以上の装置（「加入者装置」、あるいは「クライアント装置」とも呼ばれる）118に向けてデータ信号108を下流方向（ＤＳ）に転送し、さらに加入者装置118からCMTS 104に向けてデータ信号110を上流方向（ＵＳ）に転送するためのケーブル通信装置102を含むことが可能である。

本発明に係る幾つかの実証的な実施例では、ケーブル通信装置102は、ケーブル・モデム、ケーブル・ゲートウェイあるいはそれらの一部分などを含むことが可能である。

本発明に係る幾つかの実証的な実施例では、装置102はケーブル・ネットワーク106を経由してCMTS 104と通信することが可能である。

本発明に係る幾つかの実証的な実施例では、システム100は、ネットワーク106を経由して送信されたＲＦ信号を介してCMTS 104とクライアント装置118との間においてデータを通信することができるケーブル・テレビ（CATV）通信システムを含むことが可能である。ネットワーク106は、例えば同軸ケーブル回線のネットワークを含むことが可能であり、また、ネットワーク106が光ファイバ／同軸ハイブリッド型（ＨＦＣ）インフラストラクチャ部分を含んでいる場合には、任意付加的に光ファイバー回線のネットワークを含むことが可能である。CMTS 104とクライアント装置118との間において通信されるデータは、例えば、テレビ放送データ、ビデオ・データ、オーディオ・データ、インターネット・データ、電話通信データなど含むことが可能である。

本発明に係る幾つかの実証的な実施例では、システム100の１つ以上の構成要素は、例えば、DOCSIS 3.0などのＤＯＣＳＩＳ（Data Over Cable Service Interface Specification）方式又はその他のケーブル通信標準化方式および／またはケーブル標準化仕様書などが規定する通信規格方式に従って通信するように構成されることが可能である。

本発明に係る幾つかの実証的な実施例では、クライアント装置118は、例えば、装置102を介してCMTS 104からテレビ放送データを受信することができるテレビ装置、装置102を介してCMTS 104で電話信号を交換する電話装置ケーブル、装置102を介してCMTS 104からビデオ・データを受信することができるビデオ装置、装置102を介してCMTS 104からオーディオ・データを受信することができるオーディオ装置、装置102を介してCMTS 104でＩＰプロトコル信号を交換することができるインターネット・プロトコル（ＩＰ）装置、装置102を介してCMTS 104から受信されたデータを記憶しおよび／または処理することができる記憶装置、無線ローカルエリア・ネットワーク（WLAN）を介してCMTS 104との間でデータなどを通信することができる無線ローカルエリア・ネットワーク（WLAN）装置のうちの少なくとも１つを含むことが可能である。

本発明に係る幾つかの実証的な実施例では、例えば、以下において詳細に後述するように、装置102は、インターフェース114を経由してプロセッサー116に接続されたフロント・エンド（ＦＥ）回路112を含むことが可能である。

本発明に係る幾つかの実証的な実施例では、例えば、以下において詳細に後述するように、インターフェース114は、ＦＥ112とプロセッサー116との間において、下流（ＤＳ）方向および／または上流（ＵＳ）方向の情報ストリームをシリアル転送するように構成されたシリアル・インターフェイスを含むことが可能である。例えば、以下において詳細に後述するように、インターフェース114は、１つ以上の直列接続されたレーンを含むことが可能である。例えば、インターフェース114は、例えば、ＳＡＴＡ（Serial Advanced Technology Attachment）インターフェース（例えば、2009年5月発行のSATA標準仕様書の改訂版３．０における電気的仕様規格に従うインターフェース）、ＰＣＩ（Peripheral Component Interconnect）インターフェース（例えば、ＰＣＩエクスプレスのバージョン３．０における電気的仕様規格に従うインターフェース）などのような高速シリアル・インタフェースを含むことが可能である。

本発明に係る幾つかの実証的な実施例では、ＤＳ（下流方向）信号108およびＵＳ（上流方向）信号110は、ケーブル・ネットワーク106によって転送されるように構成されたアナログ信号を含むことが可能である。

例えば、ＦＥ112は、複数の下流方向データ・チャネルを含むアナログ入力の形態をとるＤＳデータ信号108をケーブル・ネットワーク106から受信するように構成されることが可能である。１つの非制限的な具体例において、ＦＥ112は、下流（ＤＳ）方向用のＲＦ周波数帯（例えば、５４メガヘルツ（ＭＨｚ）〜１００２メガヘルツ（ＭＨｚ）のＲＦ周波数帯あるいはその他の任意のＲＦ周波数帯）の上において変調されたアナログＲＦ信号の形態を有するＤＳデータ信号108を受信するように構成されることが可能である。１つの非制限的な具体例において、ＤＳデータ信号108は少なくとも16本のＤＳチャネル（例えば、少なくとも32本のＤＳチャネル）を含んでいることが可能である。その他の実施例では、ＤＳデータ信号108はその他の任意のＲＦ周波数帯の上で変調されることが可能であり、および／または上記以外の個数のＤＳチャネルを含むこともまた可能である。

例えば、ＦＥ112はケーブル・ネットワーク106を経由して上流方向のデータ・チャネルを含むアナログ出力の形で、ＵＳデータ信号110を転送するように構成されることが可能である。１つの非制限的な具体例において、ＦＥ112は、上流（ＵＳ）方向用のＲＦ周波数帯（例えば、５メガヘルツ（ＭＨｚ）〜８５メガヘルツ（ＭＨｚ）のＲＦ周波数帯あるいはその他の任意のＲＦ周波数帯）の上において変調されたアナログＲＦ信号の形態を有するＤＳデータ信号110を供給するように構成されることが可能である。その他の実施例では、ＵＳデータ信号110はその他の任意のＲＦ周波数帯の上で変調されることが可能であり、および／または２個以上のＤＳチャネルを含むこともまた可能である。

本発明に係る幾つかの実証的な実施例では、ＦＥ112は、ＤＳデータ信号108をディジタル形式のＤＳデータ信号に変換するように構成されることが可能である。例えば、ＤＳデータ信号108が５４ＭＨｚ〜１００２ＭＨｚのＲＦ周波数帯上において変調される場合には、ＤＳデータ信号108は、例えば約１ギガヘルツ（ＧＨｚ）の帯域幅のような比較的広い帯域幅を有することが可能である。

本発明に係る幾つかの実証的な実施例では、プロセッサー116は、インターフェース114経由でＦＥ112からディジタル信号形式のＤＳ信号を受信し、続いて当該ＤＳ信号を復調し、さらに、（例えば、ディジタル的な態様で）処理するように構成されることが可能である。

本発明に係る幾つかの実証的な実施例では、プロセッサー116はＳｏＣを内部に含むことが可能であり、あるいはＳｏＣの一部分として実装されることが可能である。例えば、プロセッサー116は、システム100の下流方向および／または上流方向のＲＦチャネルにそれぞれ対応する下流方向および／または上流方向のディジタル・サンプル系列を（例えば、DOCSIS標準化方式および／またはその他の標準化方式に従って）処理をすることが可能な一つのＳｏＣを含むことが可能である。

本発明に係る幾つかの実証的な実施例では、例えば、以下において詳細に後述するように、ＦＥ112は、予め定められたデータリンク層プロトコルによって形成されることが可能な一連のＤＳデータフレームのストリームを介してプロセッサー116に対してＤＳデジタル信号を転送することが可能である。

本発明に係る幾つかの実証的な実施例では、上述したデータリンク層プロトコルは、低いピン・カウントにわたって、および／または電力効率の良い方法や信頼できる方法によってＤＳ信号108に対応するディジタル・サンプル系列を転送することを可能にするように構成され得る高速プロトコルを含むことが可能である。

本発明に係る幾つかの実証的な実施例では、データリンク層プロトコルは、複数（例えば、非常に多くの個数）のケーブル下流方向チャネル（例えば、少なくとも８本のケーブル下流方向チャネル（例えば、少なくとも16本のケーブル下流方向チャネル（例えば、32本又はそれ以上の個数のケーブル下流方向のチャネル））の送信をサポートすることが可能である。

本発明に係る幾つかの実証的な実施例では、例えば、以下において詳細に後述するように、データリンク層プロトコルはディジタル化された上流方向の信号をプロセッサー116からインターフェース114を介してＦＥ102に対して転送する機能を支援するように構成されることが可能である。
例えば、ディジタル化された上流方向の信号は、クライアント装置118から受信されたＵＳデータを含むことが可能である。

本発明に係る幾つかの実証的な実施例では、ＦＥ112は、複数の下流方向データ・チャネルを含むアナログ信号形式の下流方向入力の形態をとるＤＳデータ信号108を受信するように構成されることが可能である。ＦＥ112は固定サイズの下流方向フレームから成る少なくとも１つの連続的なストリームを含むディジタル信号形式のシリアル下流方向出力130を供給するように構成されることが可能である。下流方向フレームは、複数の固定サイズの下流方向データ・フレームを含むことが可能である。複数の下流方向データフレームの中に含まれる一つの下流方向データフレームは、ＤＳ入力信号108の２本以上の下流方向チャネルに含まれる各チャネルにそれぞれ対応する１つ以上の下流方向サンプルの下流方向サンプル・データを含んでいる下流方向ペイロード・フィールドを含むことが可能である。例えば、以下において詳細に後述するように、当該フレーム内のペイロード・フィールドは、予め定められた個数の複数の下流方向データ・チャネルを含む一群のチャネルに含まれる各チャネルにそれぞれ対応する１つ以上の下流方向サンプルの下流方向サンプル・データを含むことが可能である。例えば、以下において詳細に後述するように、本発明に係る幾つかの実証的な実施例では、プロセッサー116は、シリアル・インターフェイス114上においてディジタル信号形式のシリアル下流方向出力130を受信することによって、下流方向データフレームを処理し、下流方向データ・チャネルの下流方向サンプルに基づいて下流方向出力をクライアント装置118に出力するように構成されることが可能である。

本発明に係る幾つかの実証的な実施例では、ＦＥ112のディジタル信号形式のシリアル下流方向出力は、シリアル・インターフェイス114の複数の直列接続されたレーンのそれぞれを経由して転送された複数のシリアル信号ストリームを含むことが可能である。これらの実施例に従うならば、当該複数のシリアル信号ストリームに含まれる一つのストリームは、複数の下流方向データ・チャネルに含まれる予め定義された個数のチャネルの下流方向データを含むことが可能である。

一つの具体例においては、例えば、図２を参照しながら後述するとおり、当該一つのストリームは、複数の下流方向データ・チャネルに含まれる16本のチャネルの下流方向データを含むことが可能であり、ペイロード・フィールドは、上述した16本のチャネルに含まれる各チャネルにそれぞれ対応する２つ以上の下流方向サンプルに含まれる下流方向サンプル・データを含むことが可能である。

さらに別の具体例においては、例えば、図４を参照しながら後述するとおり、当該一つのストリームは、複数の下流方向データ・チャネルに含まれる８本のチャネルの下流方向データを含むことが可能であり、ペイロード・フィールドは、上述した８本のチャネルに含まれる各チャネルにそれぞれ対応する４つ以上の下流方向サンプルに含まれる下流方向サンプル・データを含むことが可能である。

本発明に係る幾つかの実証的な実施例では、例えば、以下において詳細に後述するように、下流方向サンプル・データは、１つ以上の下流方向サンプルの各々において同相（Ｉ）成分および直交（Ｑ）成分を含むことが可能である。

本発明に係る幾つかの実証的な実施例では、下流方向のペイロード・フィールドは、２つ以上の下流方向サンプルの下流方向サンプル・データを含むことが可能である。一つの具体例において、ペイロード・フィールドは２つ以上の下流方向サンプルにそれぞれ対応する２つ以上の構成部分をそれぞれ含むことが可能である。例えば、特定の下流方向サンプルに対応する特定の構成部分は、当該２本以上のチャネルの各々にそれぞれ対応する特定のサンプルの下流方向サンプル・データを含むことが可能である。例えば、以下において詳細に後述するように、当該下流方向サンプル・データは、当該２本以上のチャネルの順序関係に従って特定の構成部分内に配列されることが可能である。

本発明に係る幾つかの実証的な実施例では、下流方向のフレームの流れはさらに１つ以上のステータス・フレーム（例えば複数のフレーム）を含むことが可能であり、それは下流方向サンプル・データを含んでいない。ステータス・フレームは、例えば、以下において後述するように、インターフェース114上においてフレームの連続的なフローを維持するために、例えばフィラー（充填）フレームとして、ＦＥ112によって送信されることが可能である。

本発明に係る幾つかの実証的な実施例では、ＦＥ112は、アナログＤＳデータ信号108を複数のディジタル・サンプル122に変換するためのＤＳ変換器120を含むことが可能である。例えば、ディジタル・サンプル122は、ＤＳデータ信号108の複数のＤＳチャネルのディジタル・サンプルを含むことが可能である。ディジタル・サンプル122は、例えば、各サンプルの同相（Ｉ）成分および直交（Ｑ）成分を含むことが可能である。例えば、各々のディジタル・サンプル122は、予め定義された個数のビット（例えば１２個のビット）によって表現されることが可能である。

一つの非限定的な具体例において、ＤＳデータ信号108は、少なくとも16本のチャネルのＤＳデータを含むことが可能である。この具体例に従うならば、複数のディジタル・サンプル122は、（例えば、ビット・ストリームの少なくとも16個のグループを含んでいる）複数のビットから成る複数のストリームの中に配列されることが可能である。ビット・ストリームの各グループは、16本のチャネルの中の特定の一つのチャネルにそれぞれ対応し得る。ビット・ストリームの各グループは、例えば、当該特定の一つのチャネルに対応する一連のサンプルのストリームを表わす一本のビット・ストリームを含むことが可能である。例えば、ビット・ストリームの各グループは、当該複数のサンプルの同相（Ｉ）成分を表す12本のビット・ストリームおよび当該複数のサンプルの直交（Ｑ）成分を表す12本のビット・ストリームを含むことが可能である。この具体例に従うならば、複数のディジタル・サンプル122は、16×12×２＝384本のビット・ストリームの中に配列されることが可能である。その他の実施例では、複数のディジタル・ビット122は、その他の適切な個数のグループおよび／またはストリームの中に配列されることが可能である。

以下、図２を参照しながら、本発明に係る幾つかの実証的な実施例に従って、ＤＳ変換器200について説明する。例えば、ＤＳ変換器200は、ＤＳ変換器120（図１）の機能を実行することが可能である。

本発明に係る幾つかの実証的な実施例においては、ＤＳ変換器200は、（例えば、ＤＳデータ信号108（図１）を含んでいる）アナログ入力信号202を、（例えば、ディジタル・サンプル122（図１）を含んでいる）複数のディジタル・サンプル216に変換するように構成されることが可能である。

本発明に係る幾つかの実証的な実施例においては、変換器200は、入力信号202を増幅するためのアナログ低雑音増幅器（ＬＮＡ）204、ＬＮＡ204の出力をフィルタリング処理するアナログ・アンチエイリアシング・フィルタ（ＡＡＦ）206、およびアナログ入力信号202を複数のディジタル・サンプルを含むデジタル信号210に変換するアナログ・ディジタル変換器（ＡＤＣ）を含むことが可能である。例えば、ＡＤＣ208は予め定義されたサンプリング頻度で、アナログ入力信号202を予め定義されたビット-サイズのサンプル系列に変換することが可能である。一つの具体例において、ＡＤＣ208は、毎秒２．７ギガ・サンプル（ＧＳＰＳ）のサンプリング頻度でアナログ入力信号202を１２ビット幅のサンプルに変換することが可能である。ADC 208は、例えば、位相ロック・ループ（ＰＬＬ）214によって制御されることが可能である。

本発明に係る幾つかの実証的な実施例においては、変換器200は複数のディジタル周波数ダウンコンバート回路（ＤＤＣ）212をさらに含むことが可能であり、当該複数のＤＤＳは、複数のサンプル210を複数のＤＳチャネルに対応する複素信号形式の複数のベースバンド信号216へと周波数ダウンコンバートする。例えば、入力信号202が16本のＤＳチャネルのデータを含んでいる場合、変換器200は、複数のサンプル210を、それぞれ複数のビット・ストリームから成る16個のグループに変換するための16個のDDC 212を含むことが可能であり、当該16個のグループは、16本のＤＳチャネルにそれぞれ対応する。例えば、上述したように、複数のビット・ストリームをそれぞれ含む各グループは、サンプルの同相（Ｉ）成分を表わす12本のビット・ストリームおよびサンプルの直交（Ｑ）成分を表わす12本のビット・ストリームを含むことが可能である。

再び図１を参照すると、本発明に係る幾つかの実証的な実施例においては、例えば、以下において詳細に後述するように、ＦＥ112は、複数のディジタル・サンプル122を、インターフェース114を介してプロセッサー116に向けて一つのストリームとして転送される複数のフレーム126の中に配列するように構成されたＤＳフレーム化処理回路124を含むことが可能である。

本発明に係る幾つかの実証的な実施例においては、例えば、以下において詳細に後述するように、フレーム化処理回路124は、２つのボーレートにそれぞれ対応する２つのフレーム形成処理モードをサポートすることが可能である。その他の実施例においては、フレーム化処理回路124は１つのフレーム形成処理モードだけをサポートする、および／またはその他の任意のフレーム形成処理モードをサポートすることが可能である。例えば、フレーム化処理回路124は、予め定義されたボーレートに対応する完全モード（ＦＭ）およびＦＭと比べてボーレートが半分であるハーフ・モード（ＨＭ）サポートすることが可能である。ＨＭは、例えばバックアップ・オプション機能を実現可能とすることができ、当該バックアップ・オプション機能は、例えば、充分なビット誤り率（ＢＥＲ）を保証しながらＦＭと同等のボーレートに到達することが可能ではない場合においてデータ転送レートを低減するためのオプション機能である。代替的に、データ転送要求がＨＭによって満たされる場合には、追加的なロバスト性が達成されることが可能である。

本発明に係る幾つかの実証的な実施例においては、フレーム化処理回路124は、如何なる具体的な情報転送レートおよび／またはシリアル伝送レートをもサポートすることが可能であり、その結果、例えば、（フレーム化処理に起因する冗長性を吸収する等のために）シリアル伝送レートが情報転送レート以上のレートとなるようにすることもできる。

本発明に係る幾つかの実証的な実施例においては、インターフェース114は、フレーム化処理回路124によって生成されたフレーム126を転送するために１つ以上の下流ＤＳ方向の直列接続レーンを含むことが可能である。

本発明に係る幾つかの実証的な実施例においては、例えば、以下において後述するように、フレーム化処理回路124によって生成されたフレーム126は、一定のフレーム・サイズまたは事前に定義されたフレーム・サイズを有することが可能である。

本発明に係る幾つかの実証的な実施例においては、フレーム化処理回路124および／またはインターフェース114は、一定のフレーム・サイズを維持しながら、様々なシリアル・リンク伝送レート、様々な個数のＤＳチャネル、ＦＥ112の様々なサンプリング頻度および／またはその他のパラメーターをサポートするように構成されることが可能である。例えば、インターフェース114上のＤＳレーン毎に転送される一つ以上のチャネルの個数および／またはインターフェース114上のＤＳレーンの個数はシリアル・リンク伝送レート、ＤＳチャネルの個数、ＦＥ112のサンプリング頻度（例えばＤＤＣ212（図２）のサンプリング頻度）および／またはその他のパラメーターに従って設定されることが可能である。

本発明に係る幾つかの実証的な実施例においては、インターフェース114上のＤＳレーン毎に転送されるチャネルの個数は、例えば、例えば、ＦＥ112によって利用される特定のチャネル・サンプリング頻度およびインターフェース114上のリンク転送レートに基づいて決定され、その結果、フレーム化処理回路124によって生成された一連のデータフレーム126の情報転送レートの総合計が、インターフェース114のリンク伝送レート以下となる得る。

本発明に係る幾つかの実証的な実施例においては、インターフェース114上のＤＳレーンの本数は、例えばＤＳ入力信号108に含まれるＤＳチャネルの個数およびＤＳレーン毎に使用されるチャネルの個数に基づいて設定されることが可能である。

本発明に係る幾つかの実証的な実施例においては、ＨＭのフレーム形成処理モードのためにＤＳレーン毎に送信されるチャネルの個数は、ＦＭのフレーム形成処理モードのためにＤＳレーン毎に送信されるチャネルの個数の半分となり得る。

本発明に係る幾つかの実証的な実施例においては、（例えば、DOCSISの下流方向チャネル同士の間には相関性が存在しない可能性があるので）例えば、ＤＳ入力108がDOCSISの下流方向チャネルを含んでいる場合には、インターフェース114上の下流方向のレーン同士の間においては一時的な依存性は存在しない可能性がある。

本発明に係る幾つかの実証的な実施例においては、フレーム化処理回路124は、複数のディジタル・サンプル122を、一定サイズの下流方向フレーム126から成る少なくとも１つの連続的なストリームの中に配列することが可能であり、複数のディジタル・サンプル122は、複数の一定サイズの下流方向データフレームを含み、さらに任意付加的に、複数のステータス・フレームを含んでいる。フレーム化処理回路124は、下流方向のペイロード・フィールドを含めるようにして下流方向の個々のデータフレームを生成することが可能である。ペイロード・フィールドは、例えば、ＤＳデータ108の特定の個数の下流方向データ・チャネルの各々にそれぞれ対応する一つ以上の下流方向サンプルに含まれる下流方向サンプル・データを含むことが可能である。

一つの非限定的な具体例においては、以下において詳細に後述するように、インターフェース114の直列接続レーンの各々は16本のチャネルをそれぞれ転送し、フレーム化処理回路124は、複数の一定サイズの下流方向データフレームを含み、一連の下流方向フレーム126から成る連続的なストリームを生成することが可能であり、当該複数の一定サイズの下流方向データフレームの各々は、16本のチャネルの各々にそれぞれ対応するサンプルの一つ以上の対（例えば、Ｉ−Ｑサンプルの２つの対）を含んでいる。

さらに別の非限定的な具体例においては、以下において詳細に後述するように、インターフェース114の直列接続レーンの各々は８本のチャネルをそれぞれ転送し、フレーム化処理回路124は、複数の一定サイズの下流方向データフレームを含み、一連の下流方向フレーム126から成る連続的なストリームを生成することが可能であり、当該複数の一定サイズの下流方向データフレームの各々は、８本のチャネルの各々にそれぞれ対応するサンプルの一つ以上の対（例えば、Ｉ−Ｑサンプルの４つの対）を含んでいる。

その他の実施例では、フレーム126は、その他の任意の個数のデジタル・データ・サンプルおよび／またはその他の任意のデジタル・データ・サンプルの配列態様を含むデータフレームを含むこともまた可能である。

本発明に係る幾つかの実証的な実施例においては、例えば以下において詳細に後述するように、フレーム化処理回路124は、インターフェース114を通して連続的に送信されるフレーム126の連続的なストリームを生成することが可能である。

本発明に係る幾つかの実証的な実施例においては、フレーム化処理回路124は、下流方向のデータフレームおよび下流方向のステータス・フレームを含むフレーム126を生成することが可能である。
例えば、以下において後述するように、データフレームは、複数のディジタル・サンプル122のデータを搬送するためのデータ・ペイロード・フィールド部を含むことが可能である。ステータス・フレームは、ディジタル・サンプル122のデータを含まない場合もあり得る。代わりに、ステータス・フレームはプロセッサー116に対して任意の事前に定義されたステータス情報も配信するために利用されることが可能であり、および／またはインターフェース114上のフレーム126の連続的な送信状態を維持するフィラー（充填）フレームとしての役割を果たすことが可能である。例えばフレーム化処理回路124は、ディジタル・サンプル122のデータ転送レートをインターフェース114上でのシリアル伝送レートに一致させるために一連のフレーム126から成るストリームの中に（例えば非同期的な態様で）ステータス・フレームを挿入することが可能である。例えば、送信の準備ができている利用可能なデータフレームが存在しない場合には、フレーム化処理回路124は、一連のフレーム126の中にステータス・フレームを挿入することが可能である。例えば、シリアル伝送レートがデータフレームの冗長分を吸収するためにディジタル・サンプル122の実際のデータ転送レート以上のレートとされていると仮定した場合には、ステータス・フレームをフィラー（充填）フレームとして使用することは、ディジタル・サンプル122の実際のデータ転送レートをインターフェース114上の要求されるシリアル伝送レートに適合させることを可能にし得る。

本発明に係る幾つかの実証的な実施例においては、一連の複数のフレーム126に含まれる一つのフレームは、例えば10ビット幅のＳｙｎｃワード（例えばＫ．２８方式のＣｏｍａ Ｓｙｎｃワード）である同期（Ｓｙｎｃ）フィールドを含み、それに続けてペイロード・フィールドを含むことが可能である。例えばデータ・フレームとステータス・フレームを区別するために互いに異なるＳｙｎｃワードを使用しても良い。例えば、第１のＳｙｎｃワード（例えばＫ２８．５方式のＳｙｎｃワード）はデータフレームに含まれ、第２の異なるＳｙｎｃワード（例えばＫ２８．１方式のＳｙｎｃワード）はステータス・フレームに含まれるようにすることが可能である。

本発明に係る幾つかの実証的な実施例においては、ペイロード・フィールドは１０ビット／８ビットの符号化方式、あるいはその他の符号化方式で符号化されることが可能である。例えば、１０ビット／８ビットの符号化が使用される場合、一連のフレーム126に含まれる一つのフレームのビット長の合計は、１０の倍数（符号化の前においては８の倍数）とすることが可能である。

本発明に係る幾つかの実証的な実施例においては、フレーム化処理回路124は、最下位ビット（ＬＳＢ）が最初に出力され、最上位ビット（ＭＳＢ）が最後に出力されるような態様で、フレーム126を出力することが可能である。ＬＳＢビットは、ビット位置「０」と表示することが可能である。

本発明に係る幾つかの実証的な実施例においては、当該フレームは、さらにフレームと関係のある１つ以上のパラメーターを含むヘッダー・フィールド部を含むことが可能である。例えば、ヘッダー・フィールド部は、フレームがステータス・フレームであるのか又はデータフレームであるのかを示す値やフレームの有効性を示す値などを含むことが可能である。

本発明に係る幾つかの実証的な実施例においては、当該フレームは、エラー検出フィールドおよび／またはエラー訂正フィールド（例えば「パリティー・フィールド」と呼ばれる検査フィールド）をさらに含むことが可能であり、上記のようなフィールドは、少なくともペイロード・フィールドの正当性を検証し、さらに任意付加的には、ヘッダー・フィールドの正当性をも検証するための検証値を含んでいる。例えば、上述した検査フィールドは、巡回冗長検査（ＣＲＣ）符号値、リード・ソロモン（ＲＳ）符号化方式の前向きエラー訂正符号（ＦＥＣ）値などを含むことが可能である。

一つの非限定的な具体例においては、上述した検査フィールドは、例えばCRC-16生成多項式（例えば、米国規格協会（ＡＮＳＩ）によって

として定義された生成多項式）などのような生成多項式に従って生成されることが可能なＣＲＣ値を含むことが可能である。

さらに別の非限定的な具体例においては、上述したＲＳ符号は、（例えば、

として定義された生成多項式を使用して）

で表されるガロワ体（ＧＦ）の上で定義されるＲＳ符号を含むことが可能である。

本発明に係る幾つかの実証的な実施例においては、一連の複数のフレーム126に含まれる一つのフレームは、以下の表１において表されるフレーム構造を有することが可能である。

本発明に係る幾つかの実証的な実施例においては、フレーム内のペイロード・フィールドはＤＳデータ信号108の特定の複数のＤＳチャネルに対応する複数のデジタル・データ・サンプルを含むことが可能である。

一つの非限定的な具体例においては、例えば、以下において後述するように、フレーム内のペイロード・フィールドは、16本のＤＳチャネルの各々にそれぞれ対応する複数のデジタル・データ・サンプルを含むことが可能である。

この具体例に従うならば、例えば、16本のＤＳチャネルがインターフェース114上においてレーン毎に転送される場合には、データフレーム内のペイロード・フィールドは、完全（ＦＭ）モードのために当該16本のＤＳチャネルで伝送される複素信号形式のベースバンド・サンプルを含むことが可能である。８本のＤＳチャネルがインターフェース114上においてレーン毎に転送される場合には、データフレーム内のペイロード・フィールドは、ハーフ（ＨＭ）モードのために当該８本のＤＳチャネルで伝送される複素信号形式のベースバンド・サンプルを含むことが可能である。例えば、インターフェース114上の直列接続レーンの各々は、ＦＭモードにおいてはＤＳデータ108の16本の特定のチャネルから成る一組を割り当てられ、あるいはＨＭモードにおいてはＤＳデータ108の８本の特定のチャネルから成る一組を割り当てられることが可能である。ペイロード部は、チャネル毎に（例えば、１対の同相（Ｉ）サンプルと直交（Ｑ）サンプルの形式で）複数のサンプル122に含まれる複素信号形式のサンプルを含むことが可能である。例えば、ある特定のチャネルがアクティブ状態ではない場合、サンプルの代わりにゼロ値が送信される。

例えば、完全（ＦＭ）モードにおいては、一連のフレーム126の中の一つのデータフレームは以下の表２で表されるフレーム構造を有することが可能である：

以下の表は、特定のサンプル番号を「ｉ」で表し、直列接続レーンの各々毎に16本のチャネルが存在すると仮定した場合における一つの非限定的な具体例である。各サンプルは１２ビット幅で表され、ＬＳＢが先に供給され、ＭＳＢが最後に供給される。Ｓｙｎｃワード、ヘッダー部、パリティー符号部分などに相当する８ビット幅の各ワードも、やはりＬＳＢが先に供給され、ＭＳＢが最後に供給される。

図３は、本発明に係る幾つかの実証的な実施形態に従い、16本の下流方向チャネルの各々にそれぞれ対応し、Ｉ−Ｑディジタル・サンプルの２つの対を含むデータフレーム300を図式的に図示する。例えば、フレーム126（図１）として示される一つのデータフレームは、フレーム300として図示されるフレーム構造を有することが可能である。

図３に示すように、フレーム300内において、８ビット幅のＳｙｎｃワードを含んでいるＳｙｎｃフィールド302は、８ビット幅のヘッダー・ワードを含むヘッダー・フィールド304に先立って送信されることが可能である。

さらに図３に示すように、ヘッダー・フィールド304は、ペイロード・フィールド301に先立って配置されることが可能であり、ペイロード・フィールド301は、16本の下流方向チャネル中のｉ番目のサンプルとｉ＋１番目のサンプルに相当する連続する２つのサンプルから成るサンプル・データを含む。図３に示すように、ペイロード、ファイルされた301は、ｉ＋１番目のサンプルの下流方向サンプル・データを含む第２の構成部分307に先立って、ｉ番目のサンプルの下流方向サンプル・データを含む第１の構成部分305を含むことが可能である。

本発明に係る幾つかの実証的な実施形態においては、下流方向サンプル・データは、チャネル同士の間の順序関係に従って、構成部分305および構成部分307の中に配列されることが可能である。

例えば、図３に示すように、構成部分305は、12ビット幅のペイロード内ワード306から成る16個のペアの中の第１の組を含むことが可能であり、この場合の16個のペアは、16本のＤＳチャネルの各々におけるｉ番目のサンプルに対応する16対のＩ−Ｑサンプルを表す。12ビット幅のペイロード内ワード308から成る16個のペアの第２の組を含む構成部分307は部分305に続いて配置され、この場合の16個のペアは、16本のＤＳチャネルの各々においてｉ番目のサンプルに続くｉ＋１番目のサンプルに対応する16対のＩ−Ｑサンプルを表す。図３に示すように、構成部分305および構成部分307のサンプルは16本のＤＳチャネル同士の間の順序関係に従って（例えば、一つのチャネル内の連続する２つのサンプルが別のチャネル内のサンプルによって分離されることとなるような態様で）順序付けられることが可能である。例えば、第０チャネルのｉ番目のサンプルのＩ−Ｑサンプル対は、第１チャネルから第15チャネルまでのｉ番目のサンプルに対応する15個のＩ−Ｑサンプル対によって隔てられる形で、第０チャネルのｉ＋１番目のサンプルのＩ−Ｑサンプル対から分離されることが可能である。例えば、上記のように他のチャネルのサンプルによって隔てるようにして各チャネルのサンプルをインターリービングする処理は、チャネル同士の間において複数のサンプルをスクランブル処理する効果を提供することが可能である。上記のようなインターリービング効果は、例えば、エラー検出のレベルが改善されるという結果をもたらす、および／またはエラーが複数のチャネルに跨って分散されているのに起因して、特定のチャネルに関する訂正処理がなされるという結果をもたらすことが可能である。

さらに別の非限定的な具体例においては、例えば、以下において後述するように、フレーム内のペイロード・フィールドは８本のＤＳチャネルの各々にそれぞれ対応する複数のデジタル・データ・サンプルを含むことが可能である。

この具体例に従うならば、例えば、８本のチャネルがインターフェース114上においてレーン毎に転送される場合には、データフレーム内のペイロード・フィールドは、ハーフ（ＨＭ）モードにおいて８本のＤＳチャネルで伝送される複素信号形式のベースバンド・サンプルを含むことが可能である。例えば、ペイロードはサンプルの一つ以上のペア（例えば、８本のチャネルの各々に対応するＩ−Ｑサンプルの４つのペア）を含むことが可能である。
例えば、ある特定のチャネルがアクティブ状態ではない場合、サンプルの代わりにゼロ値が送信される。

再び図１を参照すると、一連のフレーム126の中の一つのデータフレームは、例えば、ハーフ（ＨＭ）モードにおいて、例えば、以下の表４に示されるフレーム構造を有することが可能である：

本発明に係る幾つかの実証的な実施例においては、一連のフレーム126の中の一つのステータス・フレームは、（例えば１０バイトなどの）事前に定義されたサイズを有することが可能である。当該ステータス・フレームは、例えば上述したように、Ｓｙｎｃワードおよび／またはヘッダー・ワードを含むことが可能である。当該ステータス・フレームは、ゼロ値または一つ以上の事前に定義されたステータス表示パラメータを示すその他の事前に定義された値のいずれか一方を有する一つ以上の追加的なフィールド部分を含むことが可能である。

例えば、一連のフレーム126の中の一つのステータス・フレームは、以下の表５に示すフレーム構造を有することが可能である：

本発明に係る幾つかの実証的な実施形態においては、フレーム化処理回路124は、（例えば、フレーム化処理回路124によってサポートされている転送レートに従って）互いに並列に伝送される複数のビット・ストリームの形で一連のＤＳフレーム126から成る一つのストリームを生成することが可能である。例えば、フレーム化処理回路124は、互いに並列に伝送される20本のビット・ストリームの形で、または互いに並列に伝送されるその他の個数のビット・ストリームの形で一連のフレーム126を生成することが可能である。

これらの実施形態に従うならば、ＦＥ112は、インターフェース114の構成設定（例えば、インターフェース114内のレーンの本数や各レーンのデータ転送レートなど）に従って一連のフレーム126を含むストリームであって、一連のビットから成る少なくとも一つの直列的なストリームの形で、出力130を生成するように構成されることが可能である。

本発明に係る幾つかの実証的な実施形態においては、以下において詳細に後述するように、プロセッサ116は、インターフェース114を介して出力130を受信し、一連のフレーム126からデジタル信号形式のサンプル122を抽出し、当該デジタル信号形式のサンプルを復調し、処理し、最後に出力をクライアント装置118に対して供給するように構成されることが可能である。

本発明に係る幾つかの実証的な実施形態においては、プロセッサ116は、出力130の一連のビットから成るストリームを一連のフレーム126を含んでいる互いに並列な複数のビット・ストリームに変換するシリアル逆変換回路（DESER：De-Serializer）を含むことが可能である。

本発明に係る幾つかの実証的な実施形態においては、プロセッサ116は、複数のデジタル信号形式サンプル138を一連のフレーム126から抽出するためのＤＳ逆フレーム化処理回路136を含むことが可能である。例えば、逆フレーム化処理回路136は、例えば、上述したデータリンク層プロトコルに従って一連のフレーム126から複数のデジタル信号形式サンプルを抽出することが可能である。

本発明に係る幾つかの実証的な実施形態においては、（フレーム126中のＫ２８ Ｃｏｍｍａシンボルが事前に定義された公称シンボル位置においてＳ１と表記される事前に定義された回数だけ順次検出された場合には）逆フレーム化処理回路136は、フレーム化処理回路124との間で同期状態を達成することが可能である。上述した公称シンボル位置は、一連のフレーム126から成るストリーム内におけるデータ・フレームとステータス・フレームの混在状況に応じたものとすることが可能である。例えば、一連のフレーム126から成るストリーム内において、Ｓ３と表記される所定の個数の連続するフレームの中に、Ｓ２と表記される所定の回数だけフレーム同期用のシンボルが検出されない場合には、逆フレーム化処理回路136は、フレーム同期状態が失われたと判断するようにすることが可能である。上述した所定の数Ｓ１、Ｓ２およびＳ３はプログラミング可能な数とすることが可能である。

本発明に係る幾つかの実証的な実施形態においては、上述したＳｙｎｃワード中に検出されたエラーは、逆フレーム化処理回路136によって同期状態の喪失やパケット喪失とは判断されない。

本発明に係る幾つかの実証的な実施形態においては、逆フレーム化処理回路136は、例えば、受信したフレーム内の検査符号フィールド中におけるエラーの検出に基づいて、一連のフレーム126から成るストリームのフレーム誤りレート（ＦＥＲ：Frame Error Rate）を測定するために一つ以上のエラー・カウンタを利用することが可能である。

本発明に係る幾つかの実証的な実施形態においては、プロセッサ116は、デジタル信号形式のサンプル138を処理し、ＤＳ入力108の複数のDSチャネルに対応する複数のデジタル信号141を生成するための一つ以上の物理層（ＰＨＹ）および／またはメディア・アクセス制御（ＭＡＣ）層の機能モジュール140を含むことが可能である。例えば、機能モジュール140は、ＤＯＣＳＩＳ標準化方式またはその他何らかの標準化方式に従って動作するＭＡＣ層モジュールおよび／またはＰＨＹ層モジュールを含むことが可能である。

本発明に係る幾つかの実証的な実施形態においては、プロセッサ116は、クライアント装置118へと信号141を配信するように構成されたクライアント・ゲートウェイ142をさらに含むことが可能である。

本発明に係る幾つかの実証的な実施形態においては、プロセッサ116は、上流方向の
データ・チャネルに対応する上流方向の一連のデータ・サンプルを含む上流方向入力を受信するように構成されることが可能である。例えば、プロセッサ116は、一つ以上のクライアント装置118から上流方向入力を受信するように構成されることが可能である。上流方向入力は、例えば、一つ以上のクライアント装置118からＣＭＴＳ104へと転送されるべきデータを含むことが可能である。例えば、当該上流方向入力は、ＵＳ周波数帯域（例えば、５〜85ＭＨｚの周波数帯域）内で複数のＲＦ周波数の上で変調されたＤＯＣＳＩＳ方式の全てのＵＳチャネルを含んでいる入力信号を含むことが可能である。上流方向の一連のデータ・サンプルは、例えば、実数値表現で表されるサンプルのような実数値データ・サンプルを含むことが可能である。

本発明に係る幾つかの実証的な実施形態においては、例えば以下において詳細に後述するように、プロセッサ116は、インターフェース114を介して上流方向の一連のデータ・サンプルをＦＥ112へと転送するように構成されることが可能である。

本発明に係る幾つかの実証的な実施形態においては、例えば以下において詳細に後述するように、プロセッサ116は、一定サイズの一連の上流方向フレームから成る連続的なストリームを含み、デジタル信号形式で直列的な上流方向出力を生成することが可能である。

本発明に係る幾つかの実証的な実施形態においては、以下において詳細に後述するように、一連の上流方向フレームは、複数の上流方向データ・フレームを含むことが可能である。例えば、一連の上流方向フレームの中の一つの上流方向データ・フレームは、一連の上流方向サンプルの上流方向サンプル・データを含む上流方向ペイロード・フィールド部を含むことが可能である。

本発明に係る幾つかの実証的な実施形態においては、インターフェース114は、プロセッサ116からＦＥ112へと一連の上流方向フレームを転送するための一つ以上の直列接続レーンを含むことが可能である。プロセッサ116は、一連の上流方向フレームをＨＭモードまたはＦＭモードにおいて転送することが可能である。例えば、ＦＭモードは、インターフェース114の第１の個数の直列接続レーンを利用することが可能であり、ＨＭモードは、インターフェース114の第２の個数の直列接続レーンを利用することが可能である。例えば、直列接続レーンの第２の個数は、直列接続レーンの第１の個数よりも大きな個数とすることが可能であり、例えば、直列接続レーンの第２の個数は、直列接続レーンの第１の個数の２倍の個数とすることなども可能である。

一つの非限定的な具体例においては、インターフェース114は、上流方向の直列接続レーンを２本含むことが可能である。例えば、当該２本の上流方向の直列接続レーンの両方がＨＭモードのために利用されることが可能な一方で、上述した上流方向の直列接続レーンの一方のみがＦＭモードのために利用されることが可能である。例えば、ＨＭモードにおいて、一連のＵＳサンプルのうち、例えば、奇数サンプルのような第１の部分は、インターフェース114の第１の直列接続レーンにおいて伝送され、一連のＵＳサンプルのうち、例えば、偶数サンプルのような第２の部分は、インターフェース114の第２の直列接続レーンにおいて伝送されることが可能である。ＦＥ112および／またはプロセッサ116は、インターフェース114のいずれのＵＳレーンが奇数サンプルに割り当てられ、インターフェース114のいずれのＵＳレーンが偶数サンプルに割り当てられるかを構成設定したり調整したりするためのプログラミング可能なオプションを有することが可能である。

本発明に係る幾つかの実証的な実施形態においては、クライアント・ゲートウェイ142は、クライアント装置118〜受信した上流方向の入力信号に基づいて複数の上流方向データ・サンプル143を生成することが可能である。

本発明に係る幾つかの実証的な実施形態においては、プロセッサ116は、事前に定義されたデータ転送レート（例えば、270メガ・サンプル／秒（ＭＳＰＳ））で、又はその他の任意のデータ転送レートで一連の上流方向サンプルを受信することが可能である。一連の上流方向サンプルは、例えば15ビット幅またはその他の任意のビット幅である所定のサイズを有することが可能である。

本発明に係る幾つかの実証的な実施形態においては、プロセッサ116は、上流方向のサンプル143を処理し、上流方向のサンプル143を含み、ＦＥ112へと供給されるべき上流方向のデジタル信号146を生成するための一つ以上の物理層（ＰＨＹ）および／またはメディア・アクセス制御（ＭＡＣ）層の機能モジュール144を含むことが可能である。例えば、機能モジュール144は、ＤＯＣＳＩＳ標準化方式またはその他何らかの標準化方式に従って動作するＭＡＣ層モジュールおよび／またはＰＨＹ層モジュールを含むことが可能である。

本発明に係る幾つかの実証的な実施形態においては、プロセッサ116は、一定サイズの一連の上流方向フレームから成る連続的なストリームを含み、デジタル信号形式で直列的な上流方向出力を生成することが可能であり、当該一定サイズの一連の上流方向フレームは、インターフェース114を介してＦＥ112へと伝送されるべき複数の上流方向出たフレームを含んでいる。例えば、一連の上流方向データ・フレームの中の一つの上流方向データ・フレームは、例えば、以下において後述するように、一連の上流方向サンプル143の上流方向サンプル・データを含む上流方向ペイロード・フィールド部を含むことが可能である。

他の実証的な実施例では、プロセッサー116は、上流方向のデジタル信号146を、ＦＥ112を介してケーブル・ネットワーク106へと転送されることが可能なアナログ信号に変換するために、ディジタル・アナログ変換器（ＤＡＣ）を含むことが可能である。

幾つかの実証的な実施例では、例えば以下において詳細に後述するように、プロセッサー116は、一連の上流方向サンプル143を、インターフェース114を介してストリームとしてＦＥ112に転送されるべき複数の上流方向のフレーム150の中に配列するために、上流方向のフレーム化処理回路148を含むことが可能である。

幾つかの実証的な実施例では、例えば以下において詳細に後述するように、フレーム化処理回路148は２つのそれぞれのボーレートに対応する２つのフレーム形成処理モードをサポートすることが可能である。その他の実施例では、フレーム化処理回路148は、複数のフレーム形成処理モードの一つだけおよび／またはその他のフレーム形成処理モードをサポートすることが可能である。例えば、フレーム化処理回路148はＦＭモードとＨＭモードをサポートすることが可能である。

幾つかの実証的な実施例では、フレーム化処理回路148は任意の特定の情報転送レートおよび／またはシリアル伝送レートを（例えば、（フレーム形成処理による冗長性を吸収する等のために）当該シリアル伝送レートが当該情報転送レート以上のレートとなるような形で）サポートすることが可能である。

幾つかの実証的な実施例では、例えば以下において詳細に後述するように、フレーム化処理回路148によって生成されたフレーム150は一定の、事前に定義されたフレーム・サイズを有することが可能である。

幾つかの実証的な実施例では、フレーム化処理回路148は、一連の上流方向サンプル143を、一定サイズの一連の上流方向フレーム150から成る少なくとも１つの連続的なストリームの中に配列することが可能であり、当該上流方向フレーム150から成る当該連続的なストリームは、複数の一定サイズの上流方向データ・フレームを含み、任意付加的に複数のステータス・フレームをさらに含み得る。フレーム化処理回路148は、一連の上流方向サンプル143の複数を含む上流方向のペイロード・フィールド部を中に含めるようにして個々の上流方向データ・フレームを生成することが可能である。

幾つかの実証的な実施例では、例えば以下において詳細に後述するように、フレーム化処理回路148は、連続的にインターフェース114を通して伝送されるフレーム150の連続的なストリームを生成することが可能である。

幾つかの実証的な実施例では、フレーム化処理回路148は、上流方向のデータ・フレームおよび上流方向のステータス・フレームを含むフレーム150を生成することが可能である。データフレームは、例えば以下において詳細に後述するように、一連の上流方向サンプル143のデータを搬送するデータ・ペイロード・フィールド部を含むことが可能である。ステータス・フレームは、一連の上流方向サンプル143のデータを含まないようにすることも可能である。その代わりに、ステータス・フレームは、任意の事前に定義されたステータス情報をＦＥ112に配信し、および／またはインターフェース114上における一連のフレーム150の連続的な送信状態を維持する、フィラー（充填）フレームとしての役割を果たすために利用されることが可能である。例えば、フレーム化処理回路148は、（例えば、一連の上流方向サンプル143のデータ転送速度をインターフェース114上のシリアル伝送レートと一致させるために）例えば、非同期的な態様で、一連のフレーム150から成るストリームにステータス・フレームを挿入することが可能である。例えば、送信の準備ができている利用可能なデータフレームが存在しない場合、フレーム化処理回路148は一連のフレーム150の中にステータス・フレームを挿入することが可能である。（例えば、もしも、シリアル伝送レートがデータフレームの冗長分を吸収するためにデータ転送レート以上のレートであるならば）ステータス・フレームをフィラー（充填）フレームとして使用することは、一連の上流方向サンプル143の実際のデータ転送レートをインターフェース114上において要求されるシリアル伝送レートに適合させることを可能にし得る。

幾つかの実証的な実施例においては、例えば、フレーム126に関して上述したように、一連のフレーム150の中の一つのフレームは、ヘッダー・フィールドが後続する同期（Ｓｙｎｃ）フィールドを含むことが可能である。

幾つかの実証的な実施例では、ＬＳＢが最初に出力され、ＭＳＢが最後に出力されるようにして、フレーム化処理回路148はフレーム150を出力することが可能である。ＬＳＢビットはビット位置「０」として表示されることが可能である。

幾つかの実証的な実施例では、フレーム150のデータ・フレームは、１０ビット／８ビットの符号化方式あるいはその他の符号化方式で符号化されることが可能であるペイロード・フィールド部をさらに含むことが可能である。

幾つかの実証的な実施例では、当該データ・フレームはさらにエラー検出および／またはエラー訂正のためのフィールド（例えば、少なくともペイロード・フィールドおよび任意付加的にヘッダー・フィールドの正当性を検証するための検査値を含む検査符号フィールド）を含むことが可能である。例えば、検査符号フィールドはＣＲＣ値、ＲＳ符号のＦＥＣ値などを含むことが可能である。

幾つかの実証的な実施例では、当該データ・フレームのペイロード・フィールド部は（例えば、一連の上流方向サンプルの特別の個数を含む）複数の一連の上流方向サンプル143を含むことが可能である。

一つの具体例において、当該データ・フレームのペイロード・フィールド部は、予め定義された個数の連続する一連の上流方向サンプル（例えば64個の連続する一連の上流方向サンプル）を含むことが可能である。例えば、ＦＭモードにおいては、フレーム化処理回路150は、それぞれ15ビット幅である64個の連続する一連の上流方向サンプルを含むデータフレームを生成することが可能である。ＨＭモードにおいては、フレーム化処理回路150は、それぞれ15ビット幅である連続する一連の上流方向サンプルのうちの64個の奇数サンプルの系列あるいは64個の偶数サンプルの系列のいずれか一方を含むデータ・フレームを生成することが可能である。

例えば、一連のフレーム150の中の一つのデータ・フレームは以下の表６に示すフレーム構造を有することが可能である：

幾つかの実証的な実施例では、一連のフレーム150の中の一つのステータス・フレームは、フレーム126に関して上述した構造と同様の構造を有することが可能である。

幾つかの実証的な実施例では、フレーム化処理回路148は、互いに並列に伝送される複数のビット・ストリームの形で、一連のフレーム150から成るストリームを（例えばフレーム化処理回路148にサポートされた転送レートによって）生成することが可能である。これらの実施例によれば、プロセッサー116は、インターフェース114の構成設定（例えばインターフェース114のレーンの個数および／またはレーンのデータ転送レート）に従って、一連のフレーム150を含む少なくとも１つの直列的なビット・ストリームの形で出力154を生成するように構成されたＳＥＲ152を含むことが可能である。

幾つかの実証的な実施例では、例えば、以下において詳細に後述するように、ＦＥ112は、インターフェース114上で出力154を受信し、一連のフレーム150から複数のサンプル143を抽出し、サンプル143をアナログ信号形式の上流方向データ信号110に変換するように構成されることが可能である。

幾つかの実証的な実施例では、ＦＥ112は、出力154のビット・ストリームを、フレーム150を含む複数の並列ビット・ストリーム158に変換するためにＤＥＳＥＲ156を含むことが可能である。

幾つかの実証的な実施例では、ＦＥ112は、フレーム150から複数のディジタル信号形式サンプル162を抽出するためにＵＳ逆フレーム化処理回路160を含むことが可能である。例えば、逆フレーム化処理回路160は、フレーム150から（例えば上述したデータリンク層プロトコルに従って）ディジタル信号形式のサンプル162を抽出することが可能である。

幾つかの実証的な実施例では、ＦＥ112は、ディジタル信号形式サンプル162を処理し、かつアナログ信号形式の上流方向のデータ信号110を生成するために、上流方向の変換器164を含むことが可能である。例えば、変換器164はＤＡＣおよび／または１つ以上のその他の機能モジュールを含むことが可能である。

以下、図４を参照すると、幾つかの実証的な実施例に従って、ケーブル通信装置の要素同士の間においてデータを転送する方法が図式的に図解されている。図４に示す方法の中の１つ以上の処理動作は、例えば、システム（例えば、図１のシステム100）、ケーブル通信装置（例えば図１の装置102、ＦＥ（例えば図１のＦＥ112）および／またはプロセッサー（例えば図１のプロセッサー116）などによって実行されることが可能である。

ブロック400で示されるように、当該方法はＦＥとプロセッサーとの間におけるシリアル伝送インターフェイスを介して一連のフレームから成る少なくとも１つのストリームを転送する動作を含むことが可能である。

ブロック402で示されるように、方法は一連のＤＳフレームから成るストリームを生成する動作を含むことが可能である。例えば、フレーム化処理回路124（図１）は、（例えば、上述したように）フレーム126（図１）を生成することが可能である。

ブロック404で示されるように、当該方法は、ＦＥからシリアル伝送インターフェイスを介してプロセッサーに対して一連のＤＳフレームを送信する動作を含むことが可能である。例えば、ＦＥ112（図１）は、（例えば、上述したように）インターフェース114（図１）を介してプロセッサー116（図１）にフレーム126（図１）を送信することが可能である。

ブロック406で示されるように、当該方法は一連のＵＳフレームから成るストリームを生成する動作を含むことが可能である。例えば、フレーム化処理回路148（図１）は、（例えば、上述したように）フレーム150（図１）を生成することが可能である。

ブロック404で示されるように、当該方法はシリアル伝送インターフェイスを介してプロセッサーからＦＥへと一連のＵＳフレームを送信する動作を含むことが可能である。例えば、プロセッサー116（図１）は、インターフェース114（図１）を介してＦＥ112（図１）に一連のフレーム150（図１）を送信することが可能である。

本発明に係る複数の実施例は、コンピューターかプロセッサーによって読み出しが可能な非伝送的な媒体、コンピューターかプロセッサーによって読み出しが可能な記録媒体（例えば、メモリ、ディスク・ドライブ、ＵＳＢフラッシュ・メモリーなど）のような製品を含むことが可能であり、これらは、プロセッサー又はコントローラーによって実行された際に、本明細書中に開示された方法を実行する命令コード（例えば、コンピューター実行可能な命令）を符号化し、含んでおり、または記憶している。

本発明に従う実現は特定の実施例の文脈において述べられてきた。本発明に関するこれらの実施例は、単に例示的なものであり、制限的な意味に解釈されないように意図されている。多くの変形実施例、修正実施例、追加実施例および改良実施例等を実施することが可能である。従って、複数の事例は単一の事例として本明細書中に記述されたコンポーネントに提供されることが可能である。様々なコンポーネント、処理動作およびデータ記憶部の間の境界は多少任意であり、また、特定の処理動作は特定の例示的構成の文脈中において説明される。機能性の他の割付けは構想を描かれ、以下に続いて記述される請求項の技術的範囲以内にあってもよい。最後に、様々な構成中の個別のコンポーネントとして示された構造および機能性は、結合した構造かコンポーネントとして実装されることが可能である。これらおよびその他の変形実施例、修正実施例、追加実施例および改良実施例は、以下に続いて記述される請求項の中で定義されるような発明の範囲内にあることが可能である。

Claims (17)

1. プロセッサを具備する装置であって、
   前記プロセッサは、シリアル伝送インターフェイス上において一定サイズの下流方向フレームの少なくとも１つの連続的なストリームを含むディジタル信号形式の直列的な下流方向入力を受信し、前記下流方向フレームは、複数の一定サイズの下流方向データ・フレームを含み、前記複数の下流方向データ・フレームの中の個々の下流方向データ・フレームは、下流方向ペイロード・フィールドを含み、前記下流方向ペイロード・フィールドは、複数の下流方向データ・チャネルに含まれる各チャネルに対応する一つ以上の下流方向サンプルに関する下流方向サンプル・データを含み、前記プロセッサは、下流方向データ・フレームを処理して、前記下流方向データ・チャネルの下流方向サンプルに基づいて下流方向出力を出力し、
   前記プロセッサは：
   上流方向のデータ・チャネルに対応するサンプルを含む上流方向入力を受信し、
   一定サイズの上流方向フレームの連続的なストリームを含むディジタル信号形式の直列的な上流方向出力を生成し、
   前記上流方向フレームは、複数の上流方向データ・フレームを含み、前記上流方向データ・フレームの中の個々の上流方向データ・フレームは、上流方向サンプルに関する上流方向サンプル・データを含む上流方向のペイロード・フィールドを含む、装置。
2. 前記下流方向サンプル・データは、前記一つ以上の下流方向サンプルの同相（Ｉ）成分と直交位相成分（Ｑ）成分を具備する、請求項１に記載された装置。
3. 前記一つ以上の下流方向サンプルは、２つ以上の下流方向サンプルを具備する、請求項１または２に記載された装置。
4. 前記ペイロード・フィールドは、前記２つ以上の下流方向サンプルにそれぞれ対応する２つ以上の構成部分を具備し、前記２つ以上の構成部分の中の各構成部分は、前記複数の下流方向チャネルに従って順序付けされたそれぞれの下流方向シンボルに関する下流方向サンプル・データを含んでいる、請求項３記載の装置。
5. 前記ディジタル信号形式の直列的な下流方向入力は、複数の直列接続レーンのそれぞれの上で転送される複数のストリームを含み、前記複数のストリームの中の一つのストリームは、前記複数の下流方向データ・チャネルの中の所定の個数のチャネルにおける下流方向データを含んでおり、
   前記ペイロード・フィールドは、前記所定の個数のチャネルに含まれる各チャネルにそれぞれ対応する一つ以上の下流方向サンプルに関する下流方向サンプル・データを含んでいる、請求項１乃至請求項４の中のいずれか一項に記載された装置。
6. 前記一つのストリームは、前記複数の下流方向データ・チャネルの中の16本のチャネルに関する下流方向データを含んでおり、前記ペイロード・フィールドは、前記16本のチャネルに含まれる各チャネルにそれぞれ対応する２つ以上の下流方向サンプルに関する下流方向サンプル・データを含んでいる、請求項５記載の装置。
7. 前記一つのストリームは、前記複数の下流方向データ・チャネルの中の８本のチャネルに関する下流方向データを含んでおり、前記ペイロード・フィールドは、前記８本のチャネルに含まれる各チャネルにそれぞれ対応する４つ以上の下流方向サンプルに関する下流方向サンプル・データを含んでいる、請求項５記載の装置。
8. 下流方向フレームから成る前記ストリームは、前記下流方向サンプル・データを含んでいない一つ以上のステータス・フレームを具備している、請求項１乃至請求項７の中のいずれか一項に記載された装置。
9. 前記プロセッサは、システム・オン・チップ（ＳｏＣ）を具備する、請求項１乃至請求項８の中のいずれか一項に記載された装置。
10. 複数の下流方向データ・チャネルを含むアナログ信号形式の下流方向入力を受信し、少なくとも１つのそれぞれの直列接続レーン上で送信される一定サイズの下流方向フレームの少なくとも１つの連続的なストリームを含むディジタル信号形式で直列的な下流方向出力を供給するフロント・エンドであって、前記下流方向フレームは、複数の一定サイズの下流方向データ・フレームを含み、前記下流方向データ・フレームの中の個々の下流方向データ・フレームは、下流方向のペイロード・フィールドを含み、
    前記下流方向のペイロード・フィールドは、前記複数の下流方向データ・チャネルに含まれる２本以上のチャネルの各々にそれぞれ対応する一つ以上の下流方向サンプルの下流方向サンプル・データを含み、
    前記フロント・エンドは、一定サイズの上流方向フレームの連続的なストリームを含むディジタル信号形式の直列的な上流方向入力を受信し、前記上流方向フレームの複数の上流方向データ・フレームを含み、前記複数の上流方向データ・フレームの中の個々の上流方向データ・フレームは、上流方向ペイロード・フィールドを含み、前記上流方向ペイロード・フィールドは、上流方向データ・チャネルに対応する１つ以上の上流方向サンプルに関する上流方向サンプル・データを含み、
    前記フロント・エンドはさらに、上流方向データ・チャネルを含むアナログ信号形式の上流方向出力を生成する、装置。
11. 前記下流方向サンプル・データは、前記一つ以上の下流方向サンプルの同相（Ｉ）成分と直交位相成分（Ｑ）成分を具備する、請求項１０に記載された装置。
12. 前記一つ以上の下流方向サンプルは、２つ以上の下流方向サンプルを具備する、請求項１０または請求項１１に記載された装置。
13. 前記ディジタル信号形式の直列的な下流方向出力は、複数の直列接続レーンのそれぞれの上で転送される複数のストリームを含み、前記複数のストリームの中の一つのストリームは、前記複数の下流方向データ・チャネルの中の所定の個数のチャネルにおける下流方向データを含んでおり、
    前記ペイロード・フィールドは、前記所定の個数のチャネルに含まれる各チャネルにそれぞれ対応する一つ以上の下流方向サンプルに関する下流方向サンプル・データを含んでいる、請求項１０乃至請求項１２の中のいずれか一項に記載された装置。
14. ケーブル通信装置を具備するケーブル通信システムであって、当該ケーブル通信装置は請求項１乃至請求項９の中のいずれか一項に記載された装置を具備し、当該装置は：
    複数の下流方向データ・チャネルを含むアナログ信号形式の下流方向入力を受信し、少なくとも１つの連続的なストリームを含むディジタル信号形式で直列的な下流方向出力を供給するフロント・エンドであって、前記連続的なストリームは、少なくとも１つのそれぞれの直列接続レーン上で送信される一定サイズの下流方向フレームから成る、フロント・エンド；
    前記ディジタル信号形式で直列的な下流方向出力の前記少なくとも１つのストリームを転送する少なくとも一つの直列接続レーンを含むシリアル伝送インターフェイス；および、
    プロセッサ；
    を含む、ケーブル通信システム。
15. フロント・エンドとプロセッサとの間においてシリアル伝送インターフェイスを介して一定サイズの下流方向フレームから成る少なくとも１つの連続的なストリームを転送するステップを具備する通信方法であって、
    前記下流方向フレームは、複数の一定サイズの下流方向のデータ・フレームを含み、
    前記複数の下流方向データ・フレームの中の個々の下流方向データ・フレームは、下流方向のペイロード・フィールドを含み、
    前記下流方向のペイロード・フィールドは、複数の下流方向データ・チャネルに含まれる各チャンネルにそれぞれ対応する一つ以上の下流方向サンプルに関する下流方向サンプル・データを含み、
    前記シリアル伝送インターフェイスを介して一定サイズの上流方向フレームから成る少なくとも１つの連続的なストリームを転送するステップを具備し、前記上流方向フレームは、複数の一定サイズの上流方向のデータ・フレームを含み、前記複数の上流方向データ・フレームの中の個々の上流方向データ・フレームは、上方向のペイロード・フィールドを含み、
    前記上流方向のペイロード・フィールドは、一つの上流方向データ・チャネルに関する上流方向サンプル・データを含んでいる、方法。
16. 前記下流方向サンプル・データは、前記一つ以上の下流方向サンプルの同相（Ｉ）成分と直交位相成分（Ｑ）成分を具備する、請求項１５に記載された方法。
17. 前記一つ以上の下流方向サンプルは、２つ以上の下流方向サンプルを具備する、請求項１５または請求項１６に記載された方法。

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