JP5883684B2

JP5883684B2 - パルス生成回路

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Publication number: JP5883684B2
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Inventors: 清宮下
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Description

本発明は、パルス生成回路に関し、より詳細には、逓倍回路を間欠的に動作させる間欠逓倍回路を用いた短パルス生成技術を改良して更なる短パルス発生を可能にしたパルス生成回路に関する。

従来から短パルス生成技術として、ＵＷＢ（ＵｌｔｒａＷｉｄｅＢａｎｄ：超広帯域無線）技術の短パルス信号を用いた通信やレーダの開発が行なわれている。この超広帯域無線は、無線通信方式の一つで、近距離で高速通信が可能な無線技術で、データを１ＧＨｚ程度の極めて広い周波数帯に拡散して送受信を行うものである。それぞれの周波数帯に送信されるデータは、ノイズ程度の強さしかないため、同じ周波数帯を使う無線機器と混信することがなく、消費電力も少ないという利点があり、位置測定、レーダ、無線通信の３つの機能を合わせ持っており、極めて独特な無線応用技術である。

短パルス信号を所望の周波数帯域の成分のみを持つ信号とするには、パルス信号をフィルタによって周波数帯域制限して特定の周波数成分のみを抜き出す方法、パルス状の制御信号により発振回路を間欠的に動作させる方法、パルス状の制御信号をミキサに入力してキャリア信号を窓掛けすることで短パルス信号を生成する方法などがある。
これらの短パルス生成回路は、要求される性能として低消費電力動作、高いオン／オフ比がある。また、低消費電力動作は、如何なる機器に搭載する際にも重要な性能となる。このため、高いオン／オフ比は、短パルス信号を用いた通信において通信品質を向上させるために重要な性能である。

しかしながら、従来の短パルス生成回路では、高いオン／オフ比を実現するために増幅回路を用いているため、消費電力が増大するという課題を有し、また、回路規模が大きくなるという課題を有している。また、出力信号波形が歪むという課題も有している。
これらの問題を解決するために、例えば、特許文献１に記載のものは、逓倍回路を間欠的に動作させる間欠逓倍回路を用い、低消費電力で動作し、非常に高いオン／オフ比を実現する短パルス生成回路を提案したものである。

図１は、従来のパルス発生回路を説明するための回路構成図で、上述した特許文献１に記載のものである。図中符号１０１は発振回路、１０２は制御信号発生回路、１０３は間欠逓倍回路、１０４はフィルタ、１０５は出力端子、２０１〜２０４は信号波形を示している。発振回路１０１及び間欠逓倍回路１０３は、能動素子で構成されるアクティブ回路である。発振回路１０１は、連続信号を出力し、間欠逓倍回路１０３に入力する。間欠逓倍回路１０３が、制御信号発生回路１０２から出力される制御信号によって、間欠的に動作することで短パルス信号を生成する。フィルタ１０４は、短パルス信号のスプリアス成分を除去する。

図２（ａ）乃至（ｄ）は、図１に示したブロック構成図における信号及び制御信号のタイミングチャートを示す図である。縦軸は全て電圧、横軸は全て時間である。発振回路１０１は、連続信号２０１を出力し、間欠逓倍回路１０３に入力する。制御信号発生回路１０２は、制御信号２０２を出力し、間欠逓倍回路１０３に入力する。制御信号２０２は、間欠逓倍回路１０３を構成する能動素子に作用する。間欠逓倍回路１０３を構成するＦＥＴは、制御信号２０２の電圧値によって動作点が制御される。ＦＥＴの動作点を制御することで、制御信号２０２の電圧値が高い区間（以下、オン区間）における変換利得を高く、電圧値が低い区間（以下、オフ区間）における変換利得を低くできる。そのため、信号２０３におけるオフ区間での主成分は周波数ｆ０／２の信号となり、間欠逓倍回路１０３から出力される周波数ｆ０の成分はオン区間とオフ区間で振幅値が大きく異なり、その差がオン／オフ比（単位：ｄＢ）となる。

間欠逓倍回路１０３から出力された信号２０３は、フィルタ１０４に入力される。フィルタ１０４は、周波数ｆ０帯の信号を通過させ、他の周波数帯成分を抑圧するスプリアス抑圧フィルタであり、例えば、ＢＰＦ（バンドパスフィルタ）、ＢＥＦ（バンドエリミネーションフィルタ）である。また、フィルタ１０４の帯域は、信号２０３のＯｎ区間のパルス幅の逆数の二倍以上の帯域を確保することが望ましく、これによりフィルタ１０４から信号２０４が出力される際の波形なまりを防止できる。フィルタ１０４は、信号２０３の、周波数ｆ０帯の信号を通過させ、周波数ｆ０／２帯の信号を抑圧する。これにより、出力端１０５は、周波数ｆ０帯の周波数成分を有したオン／オフ比の高い短パルス信号２０４を出力することができる。

特開２００８−３５４６７号公報

しかしながら、上述した特許文献１に記載のパルス発生回路は、間欠逓倍回路や能動増幅素子の利用に起因する問題が生じる。つまり、入出力間の遅延や増幅器（トランジスタ）の回復時間の影響での短パルス発生が困難であるという問題や、発生するアプリアスを抑圧するためのフィルタ回路を必要とするため回路規模の簡素化が図れないといった問題がある。

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、インパルス／ステップ応答の優れた微分器を用いてパルスの立ち上がり精度を良好にしたパルス生成回路を提供することにある。

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、短パルス信号を生成するパルス生成回路であって、入力信号を直接的に微分してパルスの立ち上がりを捉える第１の微分器と、前記入力信号の位相の変動量を位相変動量調整信号によって調整してパルス幅を決定する位相シフト回路と、前記位相シフト回路からの信号の振幅を利得調整信号によって調整する減衰器と、該減衰器からの信号を微分して前記パルスの立ち下がりを捉える第２の微分器と、前記第１の微分器からの信号と前記第２の微分器からの信号とを加減算して短パルス信号を出力する加減算器とを備えていることを特徴とする。

また、請求項２に記載の発明は、請求項１に記載の発明において、前記第１及び第２の微分器は、可変位相微分器であることを特徴とする。
また、請求項３に記載の発明は、請求項１に記載の発明において、前記第１及び第２の微分器は、ＲＣ微分器であることを特徴とする。
また、請求項４に記載の発明は、請求項１又は２に記載の発明において、前記第１及び第２の微分器は、ＬＣ微分器であることを特徴とする。

また、請求項５に記載の発明は、請求項１乃至４のいずれかに記載の発明において、前記位相シフト回路は、抵抗素子と容量素子を含む積分器の構成であることを特徴とする。
また、請求項６に記載の発明は、請求項１乃至４のいずれかに記載の発明において、前記位相シフト回路は、抵抗素子と容量素子を含むオールパスフィルタの構成であることを特徴とする。

また、請求項７に記載の発明は、請求項１乃至６のいずれかに記載の発明において、前記減衰器は、複数の抵抗素子と複数のスイッチを含む抵抗タップの構成であることを特徴とする。
また、請求項８に記載の発明は、請求項１乃至7のいずれかに記載の発明において、前記加減算器は、方向性結合器又はハイブリッドリングの構成であることを特徴とする。
また、請求項９に記載の発明は、請求項１乃至８のいずれかに記載の発明において、前記第１及び第２の微分器と前記位相シフト回路と前記減衰器との少なくとも１つは受動素子からなることを特徴とする。
また、請求項１０に記載の発明は、請求項１乃至９のいずれかに記載の発明において、前記パルス生成回路は、インパルス／ステップ応答性のある微分器を用いて短パルス信号を生成することを特徴とする。

本発明によれば、本発明のパルス発生回路を構成する位相シフト回路と減衰器と第１の微分器と第２の微分器と加減算器とのすべてを受動素子で構成することで、消費電流や歪の発生を最小限にすることができるとともに、間欠逓倍器の利用時にはそのアプリアスの除去のために必要だったフィルタ回路を不要にすることができる。これにより、回路構成の簡素化が図れ、ひいては低コスト化が図れるという効果を奏する。

従来のパルス発生回路を説明するための回路構成図である。（ａ）乃至（ｄ）は、図１に示したブロック構成図における信号及び制御信号のタイミングチャートを示す図である。本発明に係るパルス生成回路の実施例１を説明するための回路構成図である。（ａ）乃至（ｆ）は、図３に示した本発明に係るパルス生成回路の各部のノード電圧を示す図である。図３に示した第１及び第２の微分器の具体的な回路構成図である。（ａ），（ｂ）は、図５に示した微分器のステップ応答を示す図である。（ａ），（ｂ）は、図３に示した位相シフト回路の具体的な回路構成図である。図７（ａ），（ｂ）に示した位相シフト回路における一次遅れ要素の利得−位相周波数特性を示す図である。（ａ），（ｂ）は、図３に示した位相シフト回路の他の例を示す具体的な回路構成図である。（ａ），（ｂ）は、図９（ａ），（ｂ）に示した位相シフト回路における利得−位相周波数特性を示す図である。図３に示した減衰器の具体的な回路構成図である。（ａ），（ｂ）は、加減算器としてのハイブリッドリングの構成図である。（ａ），（ｂ）は、加減算器としてのハイブリッドリングの構成図である。（ａ），（ｂ）は、加減算器としての更に他のハイブリッドリングの構成図である。本発明に係るパルス生成回路の実施例２を説明するための回路構成図である。（ａ）乃至（ｉ）は、図１５に示した本発明に係るパルス生成回路の各部のノード電圧を示す図である。図１５に示した可変位相微分器の具体的な回路構成図である。

以下、図面を参照して本発明の実施例について説明する。

図３は、本発明に係るパルス生成回路の実施例１を説明するための回路構成図である。図中符号１は位相シフト回路、２は減衰器（Ａｔｔｅｎｕａｔｏｒ；アッテネータ）、３ａは第１の微分器，３ｂは第２の微分器、４は加減算器を示している。
本発明のパルス生成回路は、制御信号によって間欠的に動作することで短パルス信号を生成するパルス生成回路である。第１の微分器３ａは、入力信号１０１を直接的に微分してパルスの立ち上がりを捉えるものである。また、位相シフト回路１は、入力信号１０１の位相の変動量を位相変動量調整信号１０７によって調整してパルス幅を決定するものである。

また、減衰器２は、位相シフト回路１からの信号１０２の振幅を利得調整信号１０８によって調整するものである。また、第２の微分器３ｂは、減衰器２からの信号１０３を微分してパルスの立ち下がりを捉えるものである。また、加減算器４は、第１の微分器３ａからの信号１０４と第２の微分器３ｂからの信号１０５とを加減算して短パルス信号１０６を出力するものである。

図４（ａ）乃至（ｆ）は、図３に示した本発明に係るパルス生成回路の各部のノード電圧を示す図で、図４（ａ）は入力信号を示す図、図４（ｂ）は位相シフト回路からの信号を示す図、図４（ｃ）は減衰器からの信号を示す図、図４（ｄ）は第１の微分器からの信号を示す図、図４（ｅ）は第２の微分器からの信号を示す図、図４（ｆ）は減算器から出力される短パルス信号を示す図である。

図４（ａ）に示した入力信号１０１の振幅はＡである。図４（ｂ）に示した位相シフト回路１からの信号１０２は、位相シフト回路１の位相変動によりより短いパルスを生成することができ、入力信号１０１が位相シフト回路１を通過することでｔ１だけ遅延したことを示している。この信号１０２が減衰器２の入力信号になる。
また、図４（ｄ）に示した第１の微分器３ａの信号１０４は、時刻ｔ１において振幅がＡ×ＡＴＴ（減衰率）となっている。また、図４（ｃ）に示した減衰器２からの信号１０３は、第２の微分器３ｂの入力がＡ×ＡＴＴとなるように調整される。図４（ｃ）に示した減衰器２の減衰率（ＡＴＴ）は１以下である。

また、図４（ｅ）に示した第２の微分器３ｂの出力信号１０５は、加減算器４に入力される。第１の微分器３ａと第２の微分器３ｂとは同一の構造を有しているので、減衰器２と第２の微分器３ｂとの順番を入れ替えても動作に影響を与えない。また、図４（ｄ），（ｅ）に示した第１の微分器１３ａからの信号１０４及びは第２の微分器１３ｂからの信号１０５の傾きは、後述する図５に示すように、容量素子Ｃ１と抵抗素子Ｒ１からなる微分器の時定数τが等しい時に、τ＝Ｒ１Ｃ１によって決まる。

また、図４（ｆ）に示した第１の微分器３ａの出力１０４と第２の微分器３ｂの出力１０５との加減算を終えた出力信号１０６は、第１の微分器３ａの信号１０４と比べると、加減算を終えた出力信号１０６のパリス幅の方が狭く、かつ立ち下がりのエッジが鋭くなっている。つまり、また、図４（ｆ）に示した減算器４から出力される短パルスの出力信号１０６は、第２の微分器１３ｂからの信号１０５が立ち上がるタイミングの第１の微分器１３ａからの信号１０４の振幅と第２の微分器１３ｂからの信号１０５のピーク振幅とが同じになるように減衰器２を調整することで立ち下りエッジもシャープな短パルスが得られる。

入力信号１０１に繰り返し信号を用いる場合には、立ち上がり又は立ち下がりの一方をマスクする回路を前置する必要がある。マスク回路は、通常、信号パスに直列に挿入されたスイッチとそれをオン／オフする制御信号とからなる。
図５は、図３に示した第１及び第２の微分器の具体的な回路構成図である。図中符号Ｖｉ（ｔ）は入力電圧、ｉ（ｔ）は入力電流、Ｖｃ（ｔ）はコンデンサ端子電圧、Ｖ_Ｒ（ｔ）は抵抗端子電圧、ｑ（ｔ）はコンデンサの電荷を示している。

図５においては、ＲとＣとによる１次の微分器を示したが、ＬとＣとによる２次の微分器でも、更に高次の微分器も用いることができる。つまり、第１及び第２の微分器３ａ，３ｂは、ＲＣ微分器であってもＬＣ微分器であってもかまわない。この種の微分器を用いることの最大の利点は、エッジの強調機能である。これによって、スイッチング素子などを用いた一般的な短パルス発生器に比べて精度の良好な立ち上がりエッジを発生させることが可能になる。

図５に示した微分器の時間応答は、Ｖ_Ｒ（ｔ）＝Ｖｉ（ｔ）−Ｖｃ（ｔ）となり、ｑ（ｔ）＝０であるので、Ｖ_Ｒ（ｔ）＝０（ｔ＜０）、Ｅｅｘｐ（−ｔ／Ｒ_１Ｃ_１）（ｔ≧０）で示される。
図６（ａ），（ｂ）は、図５に示した微分器のステップ応答を示す図で、図６（ａ）は微分器のステップ入力信号、図６（ｂ）はそのステップ入力信号に対応する応答信号を示している。この図６（ａ），（ｂ）によると、ステップ応答は、入力の微係数に比例して立ち上がり、時定数Ｒ_１Ｃ_１を持ったエクスポネンシャル関数にしたがって減衰して０に漸近することがわかる。

図７（ａ），（ｂ）は、図３に示した位相シフト回路の具体的な回路構成図で、図７（ａ）は位相変動量調整信号がない状態の回路構成図で、図７（ｂ）は位相変動量調整信号がある場合の回路構成図を示している。この例では位相変動量調整信号１０７によって、Ｒ又はＣに直列なＳｃ，Ｓ_２Ｒをオン／オフさせることで位相変動量を可変としている。また、ＳｃとＣ_２Ｂの代わりに可変容量制御回路（バラクタ）などの回路を用いてもよい。

また、位相シフト回路１は、抵抗素子と容量素子を含む積分器（一次遅れ要素）の構成である。この場合の伝達関数は、
Ｈ（ｓ）＝Ｖ２／Ｖ１＝１／（１＋ＳＣ_２Ｒ_２）
で表される。
図８（ａ），（ｂ）は、図７（ａ），（ｂ）に示した位相シフト回路における一次遅れ要素の利得−位相周波数特性を示す図である。図８（ａ）は利得−周波数特性を示し、図８（ｂ）は位相−周波数特性を示している。上述した位相シフト回路は、極の周波数が１／２πＲ_２Ｃ_２において位相が４５°遅れるという特徴を有する。

図９（ａ），（ｂ）は、図３に示した位相シフト回路の他の例を示す具体的な回路構成図で、図９（ａ）は位相変動量調整信号がない状態の回路構成図で、図９（ｂ）は位相変動量調整信号がある場合の回路構成図を示している。この位相シフト回路は、抵抗素子と容量素子を含むオールパスフィルタの構成である。
この例では位相変動量調整信号１０７によって、Ｃに直列なＳｃのオン／オフを切り替えることで位相変動量を可変としている。この回路でも、図７（ｂ）のようにＲを切り替えたり、Ｃを可変容量制御回路（バラクタ）に変更するなどしても同様の効果を奏する。

図１０（ａ），（ｂ）は、図９（ａ），（ｂ）に示した位相シフト回路における利得−位相周波数特性を示す図である。図１０（ａ）は利得−周波数特性を示し、図１０（ｂ）は位相−周波数特性を示している。
オールパスフィルタとは、図１０（ａ），（ｂ）に示すように、利得−周波数特性がフラットで位相のみの変化するものの総称である。図９（ａ），（ｂ）に示した位相シフト回路にとどまらず多数の回路が存在する。

この位相シフト回路も一次遅れ要素の回路と同様にＲ，Ｃを変化させることで任意の位相シフト量を得ることができる。
位相シフト量θは、θ＝−２ｔａｎ^−１（ω／2πα_０）で表される。
ω＝０の時に、θ＝０
ω＝２πα_０の時に、θ＝−９０°
ω＝∞の時に、θ＝−１８０°
となる。
また、伝達関数は、
Ｈ（ｓ）＝（Ｓ−α_０）／（Ｓ＋α_０） α_０＝１／Ｒ_０Ｃ_０
θ＝−２ｔａｎ^−１（ω／2πα_０）
で表される。

図１１は、図３に示した減衰器の具体的な回路構成図である。この減衰器２は、複数の抵抗素子Ｒａ，Ｒｂ，Ｒｃと複数のスイッチＳａ，Ｓｂ，Ｓｃを含む抵抗タップの構成である。

この減衰器２の減衰量を遅延パルスの立ち上がりタイミングでの加減算器の入力の振幅が同じとなるように調整することで立ち下がりの鋭いパルスが得られる。このことは図４（ｆ）に示されている。
この場合の伝達関数は、
Ｈ（ｓ）＝Ｖ２／Ｖ１＝１（Ｓａ；閉時）＝（Ｒｃ＋Ｒｂ）／（Ｒａ＋Ｒｂ＋Ｒｃ）（Ｓｂ；閉時）
で表される。
減衰器の利得調整信号Ｃａ，Ｃｂ，ＣｃとスイッチＳａ，Ｓｂ，Ｓｃの状態間の真理値表とそれに対応した伝達関数を以下の表１に示す。

図１２（ａ），（ｂ）は、加減算器としてのラットレースハイブリッドリングの構成図で、加減算器のポートＡが入力の時の各ポートの状態を示す図で、図１２（ａ）はポートＣとＡとが絶縁されている図で、図１２（ｂ）にはポートＢとDにはポートＡ入力の−３ｄＢされた信号が出力されている図である。

図１３（ａ），（ｂ）は、加減算器としてのラットレースハイブリッドリングの構成図で、加減算器のポートＣが入力の時の各ポートの状態を示す図で、図１３（ａ）はポートＣとＡとが絶縁されている図で、図１３（ｂ）はポートＢとDにはポートＡ入力の−３ｄＢされた信号が出力されている図である。
上述した図１２（ａ），（ｂ）及び図１３（ａ），（ｂ）のいずれにおいても、絶縁を取るためには０（又は３６０°）位相の信号と１８０°位相の信号とを距離の関数として実現することで達成し、−３ｄＢ信号はλ／４×ｎ（ｎ＝１、３、５・・・奇数）を同じく距離の関数として実現していることがわかる。

ラットレースハイブリッドリングは、高周波回路においては一般的に知られた回路である。ポートＡ−Ｂ，Ｂ−Ｃ，Ｃ−Ｄ間はλ／４だけ離れて配置され、ポートＡ−Ｄ間は３λ／４離れて配置されている。この配置によって各ポート間の入出力関係は、以下の通りである。まず、ポートＣに信号を入力した場合、ポートＢには、ポートＣから時計回りに５λ／４だけリングを進んだ波と、ポートＣから反時計回りにλ／４進んだ波が到達する。これらの２波は同相になるので、足し合わされたものがポートＢに出力される。ポートＤもＢも同様に、時計回りと反時計回りの波が足し合わされて出力される。ポートＡには、ポートＣから時計回りにλ進んだ波と、ポートＣから反時計回りにλ／２進んだ波が到達する。これらの２波は逆相になるので打ち消され、ポートＡはポートＣからＩｓｏｌａｔｅされた形になる。したがって、ポートＡは全く関係なくなり、ポートＣから見るとポートＢとＤの２つのポートが対称に配置された回路のようになる。つまり、ポートＣからの入力は、ポートＢとＤに等分配されて出力される。この時、ポートＢとＤからの出力は同相になる。次に、ポートＡに信号を入力した場合、同様にして、ポートＣは全く関係なくなり、ポートＡから見るとポートＢとＤの２つのポートが配置された回路のようになる。つまり、ポートＡからの入力は、ポートＢとＤに分配されて出力される。この時、ポートＢとＤからの出力の位相は逆相（１８０°位相が異なる）になる。

図１４（ａ），（ｂ）は、加減算器としての更に他のラットレースハイブリッドリングの構成図で、図１４（ａ）は出力ポートＢの振る舞いを示す図で、図１４（ｂ）は出力ポートＤの振る舞いを示す図である。
ポートＡを入力１、ポートＣを入力２、ポートＢを加算ポート、ポートＤを減算ポートとして実現したものを加減算器として示している。ポートＡ，Ｃから同距離のポートＢを位相の基準とすると、ポートＣからの信号はポートＢとＤとで同位相となり、ポートＡからの信号はポートＢとＤとで逆位相となっていることから、ポートＢは加算、ポートＤは減算であることがわかる。つまり、図１４（ａ）において、ポートＡから第１の微分器３ａからの信号１０４が入力され、ポートＣから第２の微分器３ｂからの信号１０５が入力されると、ポートＢから加算器４の加算出力１０６が出力される。また、図１４（ｂ）において、ポートＡから第１の微分器３ａからの信号１０４が入力され、ポートＣから第２の微分器３ｂからの信号１０５が入力されると、ポートＤから減算器４の減算出力１０６が出力される。

また、第１の微分器３ａと第２の微分器３ｂと位相シフト回路１と減衰器２との少なくとも１つは受動素子からなっている。

図１５は、本発明に係るパルス生成回路の実施例２を説明するための回路構成図である。図中符号１1は位相シフト回路、１２はＡＴＴ（Ａｔｔｅｎｕａｔｏｒ；減衰器／アッテネータ）、１３ａは第１の可変位相微分器，１３ｂは第２の可変位相微分器、１４は加減算器を示している。つまり、図３に示した第１の微分器３ａと第２の微分器３ｂは、第１の可変位相微分器１３ａと第２の可変位相微分器１３ｂで構成されている。

本実施例２のパルス生成回路は、実施例１と同様に、制御信号によって間欠的に動作することで短パルス信号を生成するパルス生成回路である。第１の可変位相微分器１３ａは入力信号２０１を直接的に微分してパルスの立ち上がりを捉えるもので、第１の時定数調整信号２０９によって位相が可変されるものである。位相シフト回路１１は、入力信号２０１の位相の変動量を位相変動量調整信号２０７によって調整してパルス幅を決定するものである。

また、減衰器１２は、位相シフト回路１１からの信号２０２の振幅を利得調整信号２０８によって調整するものである。第２の可変位相微分器１３ｂは、減衰器１２からの信号２０３を微分してパルスの立ち下がりを捉えるもので、第２の時定数調整信号２１０によって位相が可変されるものである。減算器１４は、第１の可変位相微分器１３ａからの信号２０４と第２の可変位相微分器１３ｂからの信号２０５とを減算して短パルス信号を出力するものである。

このように、実施例２におけるパルス生成回路は、２つの可変位相微分器１３ａ，１３ｂを用い、パルスエッジ間の包絡線の形を任意に設定できる。この２つの可変位相微分器１３ａ，１３ｂの時定数は、第１の時定数調整信号２０９と第２の時定数調整信号２１０とによってその時定数が変えられる。
図１６（ａ）乃至（ｉ）は、図１５に示した本発明に係るパルス生成回路の各部のノード電圧を示す図で、図１６（ａ）は入力信号を示す図、図１６（ｂ）は位相シフト回路からの信号を示す図、図１６（ｃ）は減衰器からの信号を示す図、図１６（ｄ）は第１の可変位相微分器からの信号を示す図、図１６（ｅ）は第２の可変位相微分器からの信号を示す図、図１６（ｆ）は減算器から出力される短パルス信号を示す図、図１６（ｇ）乃至図１６（ｉ）は減衰器の減衰量を調整して、ｔ＝ｔ１以降の出力のエネルギーを最小化する作業を説明するための図である。

図１６（ａ）に示した入力信号２０１の振幅はＡである。図１６（ｂ）に示した位相シフト回路１１からの信号２０２は、位相シフト回路１１の位相変動によりより短いパルスを生成することができ、入力信号２０１が位相シフト回路１１を通過することでｔ１だけ遅延したことを示している。この信号２０２が減衰器１２の入力信号になる。
また、図１６（ｄ）に示した第１の可変位相微分器１３ａの信号２０４の時定数は、第２の可変位相微分器１３ｂからの信号２０５の時定数より大きく選ぶことがパルス波形を矩形に近づける観点から好ましい。実施例１と同様に、ｔ＝ｔ１での第１の可変位相微分器１３ａの出力振幅はＡ×ＡＴＴ（減衰率）となっている。

また、図１６（ｃ）に示した減衰器１２からの信号２０３は、第２の可変位相微分器１３ｂの入力がＡ×ＡＴＴとなるように調整される。
また、図１６（ｅ）に示した第２の可変位相微分器１３ｂの出力信号２０５の時定数は、第１の可変位相微分器１３ａの時定数よりも小さく選ばれる。また、実施例２においても、実施例１と同様に、減衰器１２と第２の可変位相微分器１３ｂとの順番を入れ替えても動作に影響を与えない。

また、図１６（ｆ）に示した第１の可変位相微分器１３ａの信号２０４と第２の可変位相微分器１３ｂの信号２０５との加減算を終えた出力信号２０６は、第１の可変位相微分器１３ａの時定数が、第２の可変位相微分器１３ｂの時定数よりも大きいため、ｔ＞ｔ１の領域で＋の低周波信号が存在している。他方、パルスの形は矩形に近づいており、目的通りの動作をしていることがわかる。

図１６（ｇ）に示した信号２０４’は、減衰器１２の減衰量を調整して、ＡＴＴ’＜ＡＴＴとし、第２の可変位相微分器１３ｂへの入力を大きくする。つまり、Ａ×ＡＴＴ＜Ａ×ＡＴＴ’とする。
図１６（ｈ）に示した信号２０５’は、第２の可変位相微分器１３ｂの出力で、減衰器１２の減衰量を調整して、ＡＴＴ’＜ＡＴＴとし、第２の可変位相微分器１３ｂの時定数を第１の可変位相微分器１３ａの時定数よりも小さくするという条件で調整されていることが重要である。この場合、実施例１と同様に、減衰器１２と第２の可変位相微分器１３ｂとの順番を入れ替えても動作に影響を与えない。

図１６（ｉ）に示した信号２０６’は、ＡＴＴ’＜ＡＴＴとし、第２の可変位相微分器１３ｂの時定数を第１の可変位相微分器１３ａの時定数よりも小さくするという条件があるので、ｔ＝ｔ１において、出力は負の値をとる。しかし、第２の可変位相微分器１３ｂの時定数は小さいので、加減算器の出力は正の値に一番振れた後、基準電圧に漸近する。この時、ｔ＞ｔ１での負の領域と正の領域とが等しくなるようにＡＴＴ’の値を調整する。なお、第２の可変位相微分器１３ｂの時定数も併せて調整すると負の領域のピーク値がｔ＝ｔ１での値を小さくできる可能性がある。

入力信号２０１に繰り返し信号を用いる場合には、実施例１と同様に、立ち上がり、もしくは立ち下がりの一方をマスクする回路を前置する必要がある。マスク回路は、通常信号パスに直列に挿入されたスイッチとそれをオン／オフする制御信号とからなる。
図１７は、図１５に示した可変位相微分器の具体的な回路構成図である。この第１及び第２の可変位相微分器の時定数を位相変化量制御信号ＣｎｔｌＡにしたがって、直列容量の値を切り替えることで位相変化量を変化させている。例えば、Ｓ_１Ａがオンし、微分器の容量がＣ_１＋Ｃ_１Ａになった時に、微分器の減衰は容量がＣ１のみの時よりなだらかになる。ここでは「位相」を基準に時刻から一定時間経過した点にあける振幅及び振幅の集合体とする。これにより、時定数の大きい系は、位相が遅れることが理解できる。
可変位相微分器の動作真理値及び直列容量の値を以下の表２に示す。

なお、実施例２においても、実施例１と同様に位相シフト回路、減衰器、加減算器を用いることができることは言うまでもない。したがって、実施例２においても、上述した実施例１と同様な効果を奏することも明らかである。

１，１１位相シフト回路
２，１２減衰器（Ａｔｔｅｎｕａｔｏｒ；アッテネータ）
３ａ第１の微分器
３ｂ第２の微分器
４，１４加減算器
１３ａ第１の可変位相微分器
１３ｂ第２の可変位相微分器
１０１発振回路
１０２制御信号発生回路
１０３間欠逓倍回路
１０４フィルタ
１０５出力端子
２０１〜２０４信号波形

Claims

短パルス信号を生成するパルス生成回路であって、
入力信号を直接的に微分してパルスの立ち上がりを捉える第１の微分器と、
前記入力信号の位相の変動量を位相変動量調整信号によって調整してパルス幅を決定する位相シフト回路と、
前記位相シフト回路からの信号の振幅を利得調整信号によって調整する減衰器と、
該減衰器からの信号を微分して前記パルスの立ち下がりを捉える第２の微分器と、
前記第１の微分器からの信号と前記第２の微分器からの信号とを加減算して短パルス信号を出力する加減算器と
を備えていることを特徴とするパルス生成回路。
前記第１及び第２の微分器は、可変位相微分器であることを特徴とする請求項１に記載のパルス生成回路。
前記第１及び第２の微分器は、ＲＣ微分器であることを特徴とする請求項１に記載のパルス生成回路。
前記第１及び第２の微分器は、ＬＣ微分器であることを特徴とする請求項１又は２に記載のパルス生成回路。
前記位相シフト回路は、抵抗素子と容量素子を含む積分器の構成であることを特徴とする請求項１乃至４のいずれかに記載のパルス生成回路。
前記位相シフト回路は、抵抗素子と容量素子を含むオールパスフィルタの構成であることを特徴とする請求項１乃至４のいずれかに記載のパルス生成回路。
前記減衰器は、複数の抵抗素子と複数のスイッチを含む抵抗タップの構成であることを特徴とする請求項１乃至６のいずれかに記載のパルス生成回路。
前記加減算器は、方向性結合器又はハイブリッドリングの構成であることを特徴とする請求項１乃至７のいずれかに記載のパルス生成回路。
前記第１及び第２の微分器と前記位相シフト回路と前記減衰器との少なくとも１つは受動素子からなることを特徴とする請求項１乃至８のいずれかに記載のパルス生成回路。
前記パルス生成回路は、インパルス／ステップ応答性のある微分器を用いて短パルス信号を生成することを特徴とする請求項１乃至９のいずれかに記載のパルス生成回路。