JP2013187771A - パルス生成回路 - Google Patents
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Abstract
【課題】インパルス/ステップ応答の優れた微分器を用いてパルスの立ち上がり精度を良好にしたパルス生成回路を提供すること。
【解決手段】微分器1は、第1の入力信号101を微分してパルスの立ち上がりを捉える。積分器2は、微分器1に入力される第1の入力信号101と逆位相の第2の入力信号102を積分する。第1のハイパスフィルタ3は、積分器2からの信号104を基準信号レベル108によって帯域制限する。加減算器4は、微分器1からの信号103と第1のハイパスフィルタ3からの信号106とを加減算して短パルス信号107を出力する。パルス発生回路を構成する微分器と積分器とハイパスフィルタと加減算器とのすべてを受動素子で構成することで、消費電流や歪の発生を最小限にすることができる。
【選択図】図3
【解決手段】微分器1は、第1の入力信号101を微分してパルスの立ち上がりを捉える。積分器2は、微分器1に入力される第1の入力信号101と逆位相の第2の入力信号102を積分する。第1のハイパスフィルタ3は、積分器2からの信号104を基準信号レベル108によって帯域制限する。加減算器4は、微分器1からの信号103と第1のハイパスフィルタ3からの信号106とを加減算して短パルス信号107を出力する。パルス発生回路を構成する微分器と積分器とハイパスフィルタと加減算器とのすべてを受動素子で構成することで、消費電流や歪の発生を最小限にすることができる。
【選択図】図3
Description
本発明は、パルス生成回路に関し、より詳細には、逓倍回路を間欠的に動作させる間欠逓倍回路を用いた短パルス生成技術を改良して更なる短パルス発生を可能にしたパルス生成回路に関する。
従来から短パルス生成技術として、UWB(Ultra Wide Band:超広帯域無線)技術の短パルス信号を用いた通信やレーダの開発が行なわれている。この超広帯域無線は、無線通信方式の一つで、近距離で高速通信が可能な無線技術で、データを1GHz程度の極めて広い周波数帯に拡散して送受信を行うものである。それぞれの周波数帯に送信されるデータは、ノイズ程度の強さしかないため、同じ周波数帯を使う無線機器と混信することがなく、消費電力も少ないという利点があり、位置測定、レーダ、無線通信の3つの機能を合わせ持っており、極めて独特な無線応用技術である。
短パルス信号を所望の周波数帯域の成分のみを持つ信号とするには、パルス信号をフィルタによって周波数帯域制限して特定の周波数成分のみを抜き出す方法、パルス状の制御信号により発振回路を間欠的に動作させる方法、パルス状の制御信号をミキサに入力してキャリア信号を窓掛けすることで短パルス信号を生成する方法などがある。
これらの短パルス生成回路は、要求される性能として低消費電力動作、高いオン/オフ比がある。また、低消費電力動作は、如何なる機器に搭載する際にも重要な性能となる。このため、高いオン/オフ比は、短パルス信号を用いた通信において通信品質を向上させるために重要な性能である。
これらの短パルス生成回路は、要求される性能として低消費電力動作、高いオン/オフ比がある。また、低消費電力動作は、如何なる機器に搭載する際にも重要な性能となる。このため、高いオン/オフ比は、短パルス信号を用いた通信において通信品質を向上させるために重要な性能である。
しかしながら、従来の短パルス生成回路では、高いオン/オフ比を実現するために増幅回路を用いているため、消費電力が増大するという課題を有し、また、回路規模が大きくなるという課題を有している。また、出力信号波形が歪むという課題も有している。
これらの問題を解決するために、例えば、特許文献1に記載のものは、逓倍回路を間欠的に動作させる間欠逓倍回路を用い、低消費電力で動作し、非常に高いオン/オフ比を実現する短パルス生成回路を提案したものである。
これらの問題を解決するために、例えば、特許文献1に記載のものは、逓倍回路を間欠的に動作させる間欠逓倍回路を用い、低消費電力で動作し、非常に高いオン/オフ比を実現する短パルス生成回路を提案したものである。
図1は、従来のパルス発生回路を説明するための回路構成図で、上述した特許文献1に記載のものである。図中符号101は発振回路、102は制御信号発生回路、103は間欠逓倍回路、104はフィルタ、105は出力端子、201〜204は信号波形を示している。発振回路101及び間欠逓倍回路103は、能動素子で構成されるアクティブ回路である。発振回路101は、連続信号を出力し、間欠逓倍回路103に入力する。間欠逓倍回路103が、制御信号発生回路102から出力される制御信号によって、間欠的に動作することで短パルス信号を生成する。フィルタ104は、短パルス信号のスプリアス成分を除去する。
図2(a)乃至(d)は、図1に示したブロック構成図における信号及び制御信号のタイミングチャートを示す図である。縦軸は全て電圧、横軸は全て時間である。発振回路101は、連続信号201を出力し、間欠逓倍回路103に入力する。制御信号発生回路102は、制御信号202を出力し、間欠逓倍回路103に入力する。制御信号202は、間欠逓倍回路103を構成する能動素子に作用する。間欠逓倍回路103を構成するFETは、制御信号202の電圧値によって動作点が制御される。FETの動作点を制御することで、制御信号202の電圧値が高い区間(以下、オン区間)における変換利得を高く、電圧値が低い区間(以下、オフ区間)における変換利得を低くできる。そのため、信号203におけるオフ区間での主成分は周波数f0/2の信号となり、間欠逓倍回路103から出力される周波数f0の成分はオン区間とオフ区間で振幅値が大きく異なり、その差がオン/オフ比(単位:dB)となる。
間欠逓倍回路103から出力された信号203は、フィルタ104に入力される。フィルタ104は、周波数f0帯の信号を通過させ、他の周波数帯成分を抑圧するスプリアス抑圧フィルタであり、例えば、BPF(バンドパスフィルタ)、BEF(バンドエリミネーションフィルタ)である。また、フィルタ104の帯域は、信号203のOn区間のパルス幅の逆数の二倍以上の帯域を確保することが望ましく、これによりフィルタ104から信号204が出力される際の波形なまりを防止できる。フィルタ104は、信号203の、周波数f0帯の信号を通過させ、周波数f0/2帯の信号を抑圧する。これにより、出力端105は、周波数f0帯の周波数成分を有したオン/オフ比の高い短パルス信号204を出力することができる。
しかしながら、上述した特許文献1に記載のパルス発生回路は、間欠逓倍回路や能動増幅素子の利用に起因する問題が生じる。つまり、入出力間の遅延や増幅器(トランジスタ)の回復時間の影響での短パルス発生が困難であるという問題や、発生するアプリアスを抑圧するためのフィルタ回路を必要とするため回路規模の簡素化が図れないといった問題がある。
本発明は、先願(整理番号;X1120166)において必要としていた位相シフタを無くすことにより回路を高集積回路に適した小型化を図ったものである。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、インパルス/ステップ応答の優れた微分器を用いてパルスの立ち上がり精度を良好にしたパルス生成回路を提供することにある。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、インパルス/ステップ応答の優れた微分器を用いてパルスの立ち上がり精度を良好にしたパルス生成回路を提供することにある。
本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、制御信号によって間欠的に動作することで短パルス信号を生成するパルス生成回路において、第1の入力信号を微分してパルスの立ち上がりを捉える微分器と、該微分器に入力される前記第1の入力信号と逆位相の第2の入力信号を積分する積分器と、該積分器からの信号を基準信号レベルによって帯域制限する第1のハイパスフィルタと、前記微分器からの信号と前記第1のハイパスフィルタからの信号とを加減算して短パルス信号を出力する加減算器とを備えていることを特徴とする。
また、請求項2に記載の発明は、請求項1に記載の発明において、前記微分器は、可変位相微分器であることを特徴とする。
また、請求項3に記載の発明は、請求項1に記載の発明において、前記微分器は、RC微分器であることを特徴とする。
また、請求項4に記載の発明は、請求項1に記載の発明において、前記微分器は、LC微分器であることを特徴とする。
また、請求項3に記載の発明は、請求項1に記載の発明において、前記微分器は、RC微分器であることを特徴とする。
また、請求項4に記載の発明は、請求項1に記載の発明において、前記微分器は、LC微分器であることを特徴とする。
また、請求項5に記載の発明は、請求項1乃至4のいずれかに記載の発明において、前記積分器は、可変位相積分器であることを特徴とする。
また、請求項6に記載の発明は、請求項1乃至4のいずれかに記載の発明において、前記積分器は、抵抗素子と容量素子を含む積分器の構成であることを特徴とする。
また、請求項7に記載の発明は、請求項1乃至6のいずれかに記載の発明において、前記第1のハイパスフィルタは、プログラマブル積分器であることを特徴とする。
また、請求項6に記載の発明は、請求項1乃至4のいずれかに記載の発明において、前記積分器は、抵抗素子と容量素子を含む積分器の構成であることを特徴とする。
また、請求項7に記載の発明は、請求項1乃至6のいずれかに記載の発明において、前記第1のハイパスフィルタは、プログラマブル積分器であることを特徴とする。
また、請求項8に記載の発明は、請求項1乃至6のいずれかに記載の発明において、前記第1のハイパスフィルタは、抵抗素子と容量素子を含む構成であることを特徴とする。
また、請求項9に記載の発明は、請求項1乃至8のいずれかに記載の発明において、前記加減算器は、方向性結合器またはハイブリッドリングの構成であることを特徴とする。
また、請求項10に記載の発明は、請求項1乃至9のいずれかに記載の発明において、前記微分器と前記加減算器との間に前記微分器からの信号を帯域制限する第2のハイパスフィルタをさらに備えていることを特徴とする。
また、請求項9に記載の発明は、請求項1乃至8のいずれかに記載の発明において、前記加減算器は、方向性結合器またはハイブリッドリングの構成であることを特徴とする。
また、請求項10に記載の発明は、請求項1乃至9のいずれかに記載の発明において、前記微分器と前記加減算器との間に前記微分器からの信号を帯域制限する第2のハイパスフィルタをさらに備えていることを特徴とする。
また、請求項11に記載の発明は、請求項1乃至10のいずれかに記載の発明において、前記積分器と前記第1のハイパスフィルタとの間に前記積分器からの信号の振幅を調整する減衰器をさらに備えていることを特徴とする。
また、請求項12に記載の発明は、請求項11に記載の発明において、前記減衰器は、複数の抵抗素子と複数のスイッチを含む抵抗タップの構成であることを特徴とする。
また、請求項12に記載の発明は、請求項11に記載の発明において、前記減衰器は、複数の抵抗素子と複数のスイッチを含む抵抗タップの構成であることを特徴とする。
また、請求項13に記載の発明は、請求項11又は12に記載の発明において、前記加減算器は、コモンモード抽出回路の構成であることを特徴とする。
また、請求項14に記載の発明は、請求項13に記載の発明において、前記コモンモード抽出回路は、複数の抵抗素子を含む抵抗分割の構成であることを特徴とする。
また、請求項15に記載の発明は、請求項1乃至14のいずれかに記載の発明において、前記微分器と前記積分器と前記第1のハイパスフィルタの少なくとも1つは受動素子からなることを特徴とする。
また、請求項14に記載の発明は、請求項13に記載の発明において、前記コモンモード抽出回路は、複数の抵抗素子を含む抵抗分割の構成であることを特徴とする。
また、請求項15に記載の発明は、請求項1乃至14のいずれかに記載の発明において、前記微分器と前記積分器と前記第1のハイパスフィルタの少なくとも1つは受動素子からなることを特徴とする。
本発明によれば、パルス発生回路を構成する微分器と積分器とハイパスフィルタと加減算器とのすべてを受動素子で構成することで、消費電流や歪の発生を最小限にすることができるとともに、入力信号を作動信号としたので、不用放射にも配慮した周辺環境にも優しいパルス発生回路を実現することができる。
以下、図面を参照して本発明の実施例について説明する。
図3は、本発明に係るパルス生成回路の実施例1を説明するための回路構成図である。図中符号1は微分器、2は積分器、3は第1のハイパスフィルタ(HPF)、4は加減算器を示している。
本発明のパルス生成回路は、制御信号によって間欠的に動作することで短パルス信号を生成するパルス生成回路である。微分器1は、第1の入力信号101を微分してパルスの立ち上がりを捉えるものである。また、積分器2は、微分器1に入力される第1の入力信号101と逆位相の第2の入力信号102を積分するものである。また、第1のハイパスフィルタ3は、積分器2からの信号104を基準信号レベル108によって帯域制限するものである。
本発明のパルス生成回路は、制御信号によって間欠的に動作することで短パルス信号を生成するパルス生成回路である。微分器1は、第1の入力信号101を微分してパルスの立ち上がりを捉えるものである。また、積分器2は、微分器1に入力される第1の入力信号101と逆位相の第2の入力信号102を積分するものである。また、第1のハイパスフィルタ3は、積分器2からの信号104を基準信号レベル108によって帯域制限するものである。
また、加減算器4は、微分器1からの信号103(105)と第1のハイパスフィルタ3からの信号106とを加減算して短パルス信号107を出力するものである。なお、本実施例1においては、微分器1からの信号103は、第1のハイパスフィルタ3を介することなく信号105となって加減算器4に入力される。
また、微分器1は、RC微分器又はLC微分器であってもよい。また、積分器2は、抵抗素子と容量素子を含む積分器の構成である。また、第1のハイパスフィルタ3は、プログラマブル積分器であってもよく、抵抗素子と容量素子を含む構成である。
また、微分器1は、RC微分器又はLC微分器であってもよい。また、積分器2は、抵抗素子と容量素子を含む積分器の構成である。また、第1のハイパスフィルタ3は、プログラマブル積分器であってもよく、抵抗素子と容量素子を含む構成である。
また、加減算器4は、方向性結合器又はハイブリッドリングの構成である。また、微分器1と加減算器4との間に微分器1からの信号を帯域制限する第2のハイパスフィルタ(図示せず)をさらに備えてもよい。また、微分器1と積分器2と第1のハイパスフィルタ3の少なくとも1つは受動素子からなる。
このような構成により、パルス発生回路を構成する微分器と積分器とハイパスフィルタと加減算器とのすべてを受動素子で構成することで、消費電流や歪の発生を最小限にすることができるとともに、入力信号を作動信号としたので、不用放射にも配慮した周辺環境にも優しいパルス発生回路を実現することができる。
このような構成により、パルス発生回路を構成する微分器と積分器とハイパスフィルタと加減算器とのすべてを受動素子で構成することで、消費電流や歪の発生を最小限にすることができるとともに、入力信号を作動信号としたので、不用放射にも配慮した周辺環境にも優しいパルス発生回路を実現することができる。
図4(a)乃至(f)は、図3に示した本発明に係るパルス生成回路の各部のノード電圧を示す図で、図4(a)は第1の入力信号を示す図、図4(b)は第2の入力信号を示す図、図4(c)は微分器からの信号を示す図、図4(d)は積分器からの信号を示す図、図4(e)は第1のハイパスフィルタからの信号を示す図、図4(f)は加減算器(本実施例1においては加算器)から出力される短パルス信号を示す図である。
図4(a)に示した第1の入力信号101の振幅は+Aである。図4(b)に示した第2の入力信号102の振幅は−Aである。図4(c)に示した微分器1からの信号103の最大値は+Aで、その時定数τ1=R1C1で、0に漸近する。また、t=t1での振幅はEとする。また、微分器1からの信号103の第1のハイパスフィルタ3を通過後の信号105は、影響がないので信号103と同じである。
また、図4(d)に示した積分器2からの信号104は、t=0で0、時定数τ2=R2C2で、−Aに漸近する。R2C2の値は、t=t1での振幅が−Eとなるように設計する。また、図4(e)に示した第1のハイパスフィルタ3からの信号106は、積分器2からの信号104の第1のハイパスフィルタ3を通過した後の信号で、その出力106が0に向かって漸近し始める時刻をt2とする。
また、図4(f)に示した加減算器4からの信号107は、微分器1からの信号103の第1のハイパスフィルタ3を通過後の信号105と、積分器2からの信号104の第1のハイパスフィルタ3を通過した後の信号106との加算した出力信号である。t=t1での振幅が、信号105では+Eで、信号106では−Eなので、出力信号107では0になる。これによって、微分器1の信号103より、本発明の出力信号107はパルスの幅を短くできる。
入力信号101に繰り返し信号を用いる場合には、立ち上がり又は立ち下がりの一方をマスクする回路を前置する必要がある。マスク回路は、通常、信号パスに直列に挿入されたスイッチとそれをオン/オフする制御信号とからなる。
図5は、図3に示した微分器の具体的な回路構成図である。図中符号Vi(t)は入力電圧、i(t)は入力電流、Vc(t)はコンデンサ端子電圧、VR(t)は抵抗端子電圧、q(t)はコンデンサの電荷を示している。
図5は、図3に示した微分器の具体的な回路構成図である。図中符号Vi(t)は入力電圧、i(t)は入力電流、Vc(t)はコンデンサ端子電圧、VR(t)は抵抗端子電圧、q(t)はコンデンサの電荷を示している。
図5においては、RとCとによる1次の微分器を示したが、LとCとによる2次の微分器でも、更に高次の微分器も用いることができる。つまり、微分器1は、RC微分器であってもLC微分器であってもかまわない。この種の微分器を用いることの最大の利点は、エッジの強調機能である。これによって、スイッチング素子などを用いた一般的な短パルス発生器に比べて精度の良好な立ち上がりエッジを発生させることが可能になる。
図5に示した微分器の時間応答は、VR(t)=Vi(t)−Vc(t)となり、q(t)=0であるので、VR(t)=0(t<0)、Eexp(−t/R1C1)(t≧0)で示される。
図6(a),(b)は、図5に示した微分器のステップ応答を示す図で、図6(a)は微分器のステップ入力信号、図6(b)はそのステップ入力信号に対応する応答信号を示している。この図6(a),(b)によると、ステップ応答は、入力の微係数に比例して立ち上がり、時定数R1C1を持ったエクスポネンシャル関数にしたがって減衰して0に漸近することがわかる。
図6(a),(b)は、図5に示した微分器のステップ応答を示す図で、図6(a)は微分器のステップ入力信号、図6(b)はそのステップ入力信号に対応する応答信号を示している。この図6(a),(b)によると、ステップ応答は、入力の微係数に比例して立ち上がり、時定数R1C1を持ったエクスポネンシャル関数にしたがって減衰して0に漸近することがわかる。
図7は、図3に示した積分器の具体的な回路構成図である。この積分器も上述した微分器と同様に、RとCによる1次の微分器を示したが、LとCとによる2次の積分器でも、更に高次の積分器も用いることができる。また、図7に示した積分器の時間応答は、VC(t)=0(t<0)、E(1−exp(−t/R2C2))(t≧0)で示される。
図8(a),(b)は、図7に示した積分器のステップ応答を示す図で、図8(a)はステップ入力、図8(b)はステップ応答を示している。積分器の過渡状態における時定数は、微分器の時定数と同じく、RとCとの積で表わすことが確認できた。
図8(a),(b)は、図7に示した積分器のステップ応答を示す図で、図8(a)はステップ入力、図8(b)はステップ応答を示している。積分器の過渡状態における時定数は、微分器の時定数と同じく、RとCとの積で表わすことが確認できた。
図9(a),(b)は、図3に示したハイパスフィルタ(HPF)の具体的な回路構成図で、図9(a)はハイパスフィルタの具体的な回路例、図9(b)はハイパスフィルタのDCでの等価回路を示している。
このハイパスフィルタでは、f=1/2πRCより高い周波数が通過して、f=1/2πRCより低い周波数は遮断される。このハイパスフィルタに期待される機能は、積分器の出力に現われるDC成分の除去であるため、トランスで代用することも可能である。図9(b)における伝達関数はH(s)=Vc/Vi=0(DCカット)である。
このハイパスフィルタでは、f=1/2πRCより高い周波数が通過して、f=1/2πRCより低い周波数は遮断される。このハイパスフィルタに期待される機能は、積分器の出力に現われるDC成分の除去であるため、トランスで代用することも可能である。図9(b)における伝達関数はH(s)=Vc/Vi=0(DCカット)である。
図10(a),(b)は、加減算器として用いられるラットレースハイブリッドリングの構成図で、加減算器のポートAが入力の時の各ポートの状態を示す図である。図10(a)はポートCとAとが絶縁されている図で、図10(b)にはポートBとDにはポートA入力の−3dBされた信号が出力されている図である。
図11(a),(b)は、加減算器として用いられるラットレースハイブリッドリングの構成図で、加減算器のポートCが入力の時の各ポートの状態を示す図で、図11(a)はポートCとAとが絶縁されている図で、図11(b)はポートBとDにはポートC入力の−3dBされた信号が出力されている図である。
上述した図10(a),(b)及び図11(a),(b)のいずれにおいても、絶縁を取るためには0(又は360°)位相の信号と180°位相の信号とを距離の関数として実現することで達成し、−3dB信号はλ/4×n(n=1、3、5・・・奇数)を同じく距離の関数として実現していることがわかる。
図11(a),(b)は、加減算器として用いられるラットレースハイブリッドリングの構成図で、加減算器のポートCが入力の時の各ポートの状態を示す図で、図11(a)はポートCとAとが絶縁されている図で、図11(b)はポートBとDにはポートC入力の−3dBされた信号が出力されている図である。
上述した図10(a),(b)及び図11(a),(b)のいずれにおいても、絶縁を取るためには0(又は360°)位相の信号と180°位相の信号とを距離の関数として実現することで達成し、−3dB信号はλ/4×n(n=1、3、5・・・奇数)を同じく距離の関数として実現していることがわかる。
ラットレースハイブリッドリングは、高周波回路においては一般的に知られた回路である。ポートA−B,B−C,C−D間はλ/4だけ離れて配置され、ポートA−D間は3λ/4離れて配置されている。この配置によって各ポート間の入出力関係は、以下の通りである。まず、ポートCに信号を入力した場合、ポートBには、ポートCから時計回りに5λ/4だけリングを進んだ波と、ポートCから反時計回りにλ/4進んだ波が到達する。これらの2波は同相になるので、足し合わされたものがポートBに出力される。ポートDもBも同様に、時計回りと反時計回りの波が足し合わされて出力される。ポートAには、ポートCから時計回りにλ進んだ波と、ポートCから反時計回りにλ/2進んだ波が到達する。これらの2波は逆相になるので打ち消され、ポートAはポートCからIsolateされた形になる。したがって、ポートAは全く関係なくなり、ポートCから見るとポートBとDの2つのポートが対称に配置された回路のようになる。つまり、ポートCからの入力は、ポートBとDに等分配されて出力される。この時、ポートBとDからの出力は同相になる。次に、ポートAに信号を入力した場合、同様にして、ポートCは全く関係なくなり、ポートAから見るとポートBとDの2つのポートが配置された回路のようになる。つまり、ポートAからの入力は、ポートBとDに分配されて出力される。この時、ポートBとDからの出力の位相は逆相(180°位相が異なる)になる。
図12(a),(b)は、加減算器として用いられる更に他のラットレースハイブリッドリングの構成図で、図12(a)は出力ポートBの振る舞いを示す図で、図12(b)は出力ポートDの振る舞いを示す図である。
ポートAを入力1、ポートCを入力2、ポートBを加算ポート、ポートDを減算ポートとして実現したものを加減算器として示している。ポートA,Cから同距離のポートBを位相の基準とすると、ポートCからの信号はポートBとDとで同位相となり、ポートAからの信号はポートBとDとで逆位相となっていることから、ポートBは加算、ポートDは減算であることがわかる。つまり、図13(a)において、ポートAから、微分器1を介したハイパスフィルタ3からの信号105が入力され、ポートCから、積分器2を介したハイパスフィルタ3からの信号106が入力されると、ポートBから加算器4の加算出力107が出力される。また、図12(b)において、ポートAから、微分器1を介したハイパスフィルタ3からの信号105が入力され、ポートCから、積分器2を介したハイパスフィルタ3からの信号106が入力されると、ポートDから減算器4の減算出力107が出力される。
ポートAを入力1、ポートCを入力2、ポートBを加算ポート、ポートDを減算ポートとして実現したものを加減算器として示している。ポートA,Cから同距離のポートBを位相の基準とすると、ポートCからの信号はポートBとDとで同位相となり、ポートAからの信号はポートBとDとで逆位相となっていることから、ポートBは加算、ポートDは減算であることがわかる。つまり、図13(a)において、ポートAから、微分器1を介したハイパスフィルタ3からの信号105が入力され、ポートCから、積分器2を介したハイパスフィルタ3からの信号106が入力されると、ポートBから加算器4の加算出力107が出力される。また、図12(b)において、ポートAから、微分器1を介したハイパスフィルタ3からの信号105が入力され、ポートCから、積分器2を介したハイパスフィルタ3からの信号106が入力されると、ポートDから減算器4の減算出力107が出力される。
図13は、本発明に係るパルス生成回路の実施例2を説明するための回路構成図である。図中符号11は微分器形可変位相回路(可変位相微分器)、12は積分器形可変位相回路(可変位相積分器)、13は減衰器(Attenuator;アッテネータ)、14はプログラマブルハイパスフィルタ(HPF)、15はコモンモ−ド抽出回路を示している。つまり、図14に示したパルス生成回路は、微分器形可変位相回路11と積分器形可変位相回路12と減衰器13とプログラマブルハイパスフィルタ14とコモンモ−ド抽出回路15で構成されている。
本実施例2のパルス生成回路においては、図3に示した実施例1における微分器1及び積分器2にそれぞれ位相可変機能を持たせて微分器形可変位相回路11及び積分器形可変位相回路12とするとともに、積分器形可変位相回路12の出力に減衰器13による利得調整機能をもたせ、さらに加減算器4の代わりにコモンモ−ド抽出回路15を用いたものである。
本実施例2のパルス生成回路は、上述した実施例1と同様に、制御信号によって間欠的に動作することで短パルス信号を生成するパルス生成回路である。
微分器形可変位相回路11は、位相変化量制御信号209によって位相可変され、第1の入力信号201を微分してパルスの立ち上がりを捉えるものである。また、積分器形可変位相回路12は、位相変化量制御信号209によって位相可変され、微分器形可変位相回路11に入力される第1の入力信号201と逆位相の第2の入力信号202を積分するものである。また、減衰器13は、積分器形可変位相回路12からの信号204の振幅を利得調整信号210によって調整するもので、複数の抵抗素子と複数のスイッチを含む抵抗タップの構成である。
微分器形可変位相回路11は、位相変化量制御信号209によって位相可変され、第1の入力信号201を微分してパルスの立ち上がりを捉えるものである。また、積分器形可変位相回路12は、位相変化量制御信号209によって位相可変され、微分器形可変位相回路11に入力される第1の入力信号201と逆位相の第2の入力信号202を積分するものである。また、減衰器13は、積分器形可変位相回路12からの信号204の振幅を利得調整信号210によって調整するもので、複数の抵抗素子と複数のスイッチを含む抵抗タップの構成である。
また、プログラマブルハイパスフィルタ14は、減衰器13からの信号205を基準信号レベル211によって帯域制限するものである。また、コモンモード抽出回路15は、微分器形可変位相回路11からの信号203とプログラマブルハイパスフィルタ14からの信号207を入力として加減算して短パルス信号208を出力するもので、このコモンモード抽出回路15は、複数の抵抗素子を含む抵抗分割の構成である。
このように、実施例2におけるパルス生成回路は、位相可変機能と減衰器とを組み合わせることで得られるパルスの幅を任意に選べるようになる。さらに、コモンモード抽出回路を用いることで、信号の周波数によらない信号処理が行えるようになり、回路の広帯域化が達成できる。
図14(a)乃至(g)は、図13に示した本発明に係るパルス生成回路の各部のノード電圧を示す図で、図14(a)は第1の入力信号を示す図、図14(b)は第2の入力信号を示す図、図14(c)は微分器形可変位相回路からの信号を示す図、図14(d)は積分器形可変位相回路からの信号を示す図、図14(e)は減衰器からの信号を示す図、図14(f)はプログラマブルハイパスフィルタからの信号を示す図、図14(g)はコモンモード抽出回路(本実施例2においては加算器)から出力される短パルス信号を示す図である。本実施例2では、上述した実施例1における加減算器4からの出力信号107のt=t2の近傍で発生している余剰の信号を最小化することが目的である。
図14(a)乃至(g)は、図13に示した本発明に係るパルス生成回路の各部のノード電圧を示す図で、図14(a)は第1の入力信号を示す図、図14(b)は第2の入力信号を示す図、図14(c)は微分器形可変位相回路からの信号を示す図、図14(d)は積分器形可変位相回路からの信号を示す図、図14(e)は減衰器からの信号を示す図、図14(f)はプログラマブルハイパスフィルタからの信号を示す図、図14(g)はコモンモード抽出回路(本実施例2においては加算器)から出力される短パルス信号を示す図である。本実施例2では、上述した実施例1における加減算器4からの出力信号107のt=t2の近傍で発生している余剰の信号を最小化することが目的である。
図14(a)に示した第1の入力信号201の振幅は+Aである。図14(b)に示した第2の入力信号202の振幅は−Aである。この第1の入力信号201と第2の入力信号202とで差動入力を構成している。
また、図14(c)に示した微分器形可変位相回路11からの信号203の最大値は+Aで、その時定数で0に漸近する。また、t=t1での振幅はA/2とする。また、図14(d)に示した積分器形可変位相回路12からの信号204は、t=0で0、その時定数で−Aに漸近する。微分器形可変位相回路11の振幅がA/2の時刻と積分器形可変位相回路12の振幅が最大になる時刻とが同じになるように積分器形可変位相回路12の位相を位相変化量制御信号209で調整する。つまり、t=t1において信号204の振幅がおおよそ−Aとなるように位相変化量制御信号209を用いて積分器形可変位相回路12の時定数を調整する。
また、図14(c)に示した微分器形可変位相回路11からの信号203の最大値は+Aで、その時定数で0に漸近する。また、t=t1での振幅はA/2とする。また、図14(d)に示した積分器形可変位相回路12からの信号204は、t=0で0、その時定数で−Aに漸近する。微分器形可変位相回路11の振幅がA/2の時刻と積分器形可変位相回路12の振幅が最大になる時刻とが同じになるように積分器形可変位相回路12の位相を位相変化量制御信号209で調整する。つまり、t=t1において信号204の振幅がおおよそ−Aとなるように位相変化量制御信号209を用いて積分器形可変位相回路12の時定数を調整する。
また、図14(e)に示した減衰器13からの信号205は、時刻t1における振幅が−A/2となる。つまり、利得調整信号210を用いて積分器形可変位相回路12の振幅が半分になるように調整する。また、図14(f)に示したプログラマブルハイパスフィルタ14からの信号207は、このプログラマブルハイパスフィルタ14のRの大きさを、位相変化量制御信号209を用いて増減させることで、信号207のtailの長さを増減させる。この波形において0に漸近していく部分(尾の部分)を“tail”という。また、図14(g)に示したコモンモード抽出回路15から出力される短パルス信号208は、プログラマブルハイパスフィルタ14の時定数を調整してtailを打ち消す。つまり、位相変化量制御信号209を用いてtailを調整し、短パルス信号208のt>t1以降の成分が0になるように調整する。したがって、コモンモード抽出回路15から出力される短パルス信号208は、微分器形可変位相回路11からの信号203のパルス幅よりも短くなっている。
入力信号201,202に繰り返し信号を用いる場合には、立ち上がり又は立ち下がりの一方をマスクする回路を前置する必要がある。マスク回路は、通常、信号パスに直列に挿入されたスイッチとそれをオン/オフする制御信号とからなる。
図15は、図13に示した微分器形可変位相回路の具体的な回路構成図である。この第1及び第2の可変位相微分器の時定数を位相変化量制御信号Cnt1Aにしたがって、直列容量の値を切り替えることで位相変化量を変化させている。例えば、S1Aがオンし、微分器の容量がC1+C1Aになった時に、微分器の減衰は容量がC1のみの時よりなだらかになる。ここでは“位相”を基準に時刻から一定時間経過した点にあける振幅及び振幅の集合体とする。これにより、時定数の大きい系は、位相が遅れることが理解できる。
微分器形可変位相回路の動作真理値及び直列容量の値を以下の表1に示す。
図15は、図13に示した微分器形可変位相回路の具体的な回路構成図である。この第1及び第2の可変位相微分器の時定数を位相変化量制御信号Cnt1Aにしたがって、直列容量の値を切り替えることで位相変化量を変化させている。例えば、S1Aがオンし、微分器の容量がC1+C1Aになった時に、微分器の減衰は容量がC1のみの時よりなだらかになる。ここでは“位相”を基準に時刻から一定時間経過した点にあける振幅及び振幅の集合体とする。これにより、時定数の大きい系は、位相が遅れることが理解できる。
微分器形可変位相回路の動作真理値及び直列容量の値を以下の表1に示す。
なお、実施例2においても、上述した実施例1と同様な効果を奏することも明らかである。
図16は、図13に示した積分器型可変位相回路の具体的な回路構成図である。この積分器型可変位相回路(可変位相積分器)の時定数を位相変化量制御信号Cnt2Aにしたがって並列容量の値を切り替えることで位相変化量を変化させている。Cを切り替える代わりにRを切り替えることでも等価な回路状態の変化が得られる。表2に可変位相積分器の動作真理値及び並列容量を示している。
図16は、図13に示した積分器型可変位相回路の具体的な回路構成図である。この積分器型可変位相回路(可変位相積分器)の時定数を位相変化量制御信号Cnt2Aにしたがって並列容量の値を切り替えることで位相変化量を変化させている。Cを切り替える代わりにRを切り替えることでも等価な回路状態の変化が得られる。表2に可変位相積分器の動作真理値及び並列容量を示している。
図17は、図13に示した本発明に係るパルス生成回路の減衰器の一例を示す具体的な回路構成図である。この減衰器13は、利得調整信号210(Ca,Cb,Cc)の状態によって入出力間の減衰量を変化させる回路である。複数の抵抗素子Ra,Rb,Rcと複数のスイッチSa,Sb,Scを含む抵抗タップの構成である。
この減衰器13の減衰量を遅延パルスの立ち上がりタイミングでの加減算器の入力の振幅が同じとなるように調整することで立ち下がりの鋭いパルスが得られる。このことは図14(g)に示されている。
この場合の伝達関数は、
H(s)=V2/V1=1(Sa;閉時)=(Rc+Rb)/(Ra+Rb+Rc)(Sb;閉時)
で表される。
減衰器の利得調整信号Ca,Cb,CcとスイッチSa,Sb,Scの状態間の真理値表とそれに対応した伝達関数を以下の表3に示す。
この場合の伝達関数は、
H(s)=V2/V1=1(Sa;閉時)=(Rc+Rb)/(Ra+Rb+Rc)(Sb;閉時)
で表される。
減衰器の利得調整信号Ca,Cb,CcとスイッチSa,Sb,Scの状態間の真理値表とそれに対応した伝達関数を以下の表3に示す。
図18は、図13に示したプログラマブルハイパスフィルタの具体的な回路構成図で、プログラマブルハイパスフィルタのRの大きさを位相変化量制御信号を用いて増減させることで、本実施例2における信号207のtailの長さを増減させる。この調整はRの代わりにCを増減させることでも実現できる。もちろんRとCの両方を用いて調整してもかまわない。
図19は、図13に示した本発明に係るパルス生成回路のコモンモード抽出回路の具体的な回路構成図である。このコモンモード抽出回路15の伝達関数は、Vcom=(V1+V2)/2で表わされる。この伝達関数と利得が加算回路の半分になってしまうという欠点を有するものの、広帯域である点や小型化が可能である点、高精度が得られるという多くの利点を有している。
1 微分器
2 積分器
3 第1のハイパスフィルタ(HPF)
4 加減算器
11 微分器形可変位相回路(可変位相微分器)
12 積分器形可変位相回路(可変位相積分器)
13 減衰器(Attenuator;アッテネータ)
14 プログラマブルハイパスフィルタ(HPF)
15 コモンモ−ド抽出回路
101 発振回路
102 制御信号発生回路
103 間欠逓倍回路
104 フィルタ
105 出力端子
201〜204 信号波形
2 積分器
3 第1のハイパスフィルタ(HPF)
4 加減算器
11 微分器形可変位相回路(可変位相微分器)
12 積分器形可変位相回路(可変位相積分器)
13 減衰器(Attenuator;アッテネータ)
14 プログラマブルハイパスフィルタ(HPF)
15 コモンモ−ド抽出回路
101 発振回路
102 制御信号発生回路
103 間欠逓倍回路
104 フィルタ
105 出力端子
201〜204 信号波形
Claims (15)
- 制御信号によって間欠的に動作することで短パルス信号を生成するパルス生成回路において、
第1の入力信号を微分してパルスの立ち上がりを捉える微分器と、
該微分器に入力される前記第1の入力信号と逆位相の第2の入力信号を積分する積分器と、
該積分器からの信号を基準信号レベルによって帯域制限する第1のハイパスフィルタと、
前記微分器からの信号と前記第1のハイパスフィルタからの信号とを加減算して短パルス信号を出力する加減算器と
を備えていることを特徴とするパルス生成回路。 - 前記微分器は、可変位相微分器であることを特徴とする請求項1に記載のパルス生成回路。
- 前記微分器は、RC微分器であることを特徴とする請求項1に記載のパルス生成回路。
- 前記微分器は、LC微分器であることを特徴とする請求項1に記載のパルス生成回路。
- 前記積分器は、可変位相積分器であることを特徴とする請求項1乃至4のいずれかに記載のパルス生成回路。
- 前記積分器は、抵抗素子と容量素子を含む積分器の構成であることを特徴とする請求項1乃至4のいずれかに記載のパルス生成回路。
- 前記第1のハイパスフィルタは、プログラマブル積分器であることを特徴とする請求項1乃至6のいずれかに記載のパルス生成回路。
- 前記第1のハイパスフィルタは、抵抗素子と容量素子を含む構成であることを特徴とする請求項1乃至6のいずれかに記載のパルス生成回路。
- 前記加減算器は、方向性結合器またはハイブリッドリングの構成であることを特徴とする請求項1乃至8のいずれかに記載のパルス生成回路。
- 前記微分器と前記加減算器との間に前記微分器からの信号を帯域制限する第2のハイパスフィルタをさらに備えていることを特徴とする請求項1乃至9のいずれかに記載のパルス生成回路。
- 前記積分器と前記第1のハイパスフィルタとの間に前記積分器からの信号の振幅を調整する減衰器をさらに備えていることを特徴とする請求項1乃至10のいずれかに記載のパルス生成回路。
- 前記減衰器は、複数の抵抗素子と複数のスイッチを含む抵抗タップの構成であることを特徴とする請求項11に記載のパルス生成回路。
- 前記加減算器は、コモンモード抽出回路の構成であることを特徴とする請求項11又は12に記載のパルス生成回路。
- 前記コモンモード抽出回路は、複数の抵抗素子を含む抵抗分割の構成であることを特徴とする請求項13に記載のパルス生成回路。
- 前記微分器と前記積分器と前記第1のハイパスフィルタの少なくとも1つは受動素子からなることを特徴とする請求項1乃至14のいずれかに記載のパルス生成回路。
Priority Applications (1)
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