JP5881568B2

JP5881568B2 - スキャン伝送ゲートウェイ装置

Info

Publication number: JP5881568B2
Application number: JP2012203173A
Authority: JP
Inventors: 洋一岡野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-09-14
Filing date: 2012-09-14
Publication date: 2016-03-09
Anticipated expiration: 2032-09-14
Also published as: JP2014060513A

Description

本発明の実施形態は、スキャン伝送ゲートウェイ装置に関する。

周期的にデータを交換するスキャン伝送においては、２つの伝送路間でデータを伝送する場合に、スキャン伝送ゲートウェイ装置が用いられる。

図１３は一般的なスキャン伝送ゲートウェイ装置及びその周辺構成を示す模式図である。図示するように、Ｎ台のノード装置＃１〜＃Ｎが接続された第１伝送路１と、Ｍ台のノード装置＃１〜＃Ｍが接続された第２伝送路２とが互いにスキャン伝送ゲートウェイ装置ＧＷを介して接続されている。なお、Ｎ台とＭ台とは、互いに異なる台数でもよく、互いに同一の台数でもよい。スキャン伝送ゲートウェイ装置ＧＷは、第１伝送路１と第２伝送路２の間に２台のノード装置＃ｊ，＃ｋを結合した装置として配置されている。これにより、第１伝送路１の伝送データはスキャン伝送ゲートウェイ装置ＧＷを経由して第２伝送路２のデータとして伝送される。例えば、第１伝送路１のノード装置＃１の送信データは、第２伝送路２のノード装置＃Ｍに受信される。

スキャン伝送は、図１４に示すように、例えば第１伝送路１に接続される各ノード装置＃１〜＃Ｎがいわゆるコモンメモリという同一構成のメモリをもっている。各コモンメモリ間でデータを周期的（サイクリック）に交換することで、各コモンメモリが同一データを保持している。そして、例えばノード装置＃１が送信するデータを各ノード装置＃２，＃３，…，＃Ｎで受信し、利用することができる。このようなスキャン伝送は、第２伝送路２の各ノード装置＃１，＃２，…，＃Ｎでも同様に実行される。

続いて、スキャン伝送の伝送路１，２間におけるデータの受け渡しについて説明する。スキャン伝送ゲートウェイ装置ＧＷにおいては、図１５（ａ）に示すように、第１通信ＬＳＩ（大規模集積回路）１１が第１伝送路１のデータを受信し、このデータを第１コモンメモリ１２に書込む。ＣＰＵ１３は、第１コモンメモリ１２内のデータを読み出して、第２コモンメモリ１４に書込む。第２通信ＬＳＩ１５は、第２コモンメモリ１４内のデータを読み出して、伝送路２へ送信する。

また逆に、スキャン伝送ゲートウェイ装置ＧＷにおいては、図１５（ｂ）に示すように、第２通信ＬＳＩ１５が第２伝送路２のデータを受信し、このデータを第２コモンメモリ１４に書込む。ＣＰＵ１３は、第２コモンメモリ１４内のデータを読み出して、第１コモンメモリ１２に書込む。第１通信ＬＳＩ１１は、第１コモンメモリ１２内のデータを読み出して、伝送路１へ送信する。

これにより、図１６に示すように、第１伝送路１のコモンメモリデータは、スキャン伝送ゲートウェイ装置ＧＷにおけるノード装置＃ｊで受信された後、ノード装置＃ｋに転送され、第２伝送路２のコモンメモリデータとして送信される。また逆に、第２伝送路２のコモンメモリデータは、スキャン伝送ゲートウェイ装置ＧＷにおけるノード装置＃ｋで受信された後、ノード装置＃ｊに転送され、第１伝送路１のコモンメモリデータとして送信される。

梅田祐二、外２名、「タイムクリティカルネットワークＴＣ−ｎｅｔTM１００とその応用」、東芝レビュー、株式会社東芝、２００２年、第５７巻、第９号、ｐ．４６−４９．

しかしながら、以上のようなスキャン伝送ゲートウェイ装置ＧＷでは、各伝送路１，２に送受信を行う２つの通信ＬＳＩ１１，１５と通信データを保存する２つのコモンメモリ１２，１４から構成され、各コモンメモリ１２，１４間でデータを交換するために内部バス上に転送を実現するＣＰＵ１３が必要となる。このため、２つの通信ＬＳＩ１１，１５とＣＰＵ１３で２個のコモンメモリ１２，１４をアクセスする調停制御も必要となる。

従って、このようなスキャン伝送ゲートウェイ装置ＧＷでは、ハードウェア構成が複雑になり、コストが高くなる。また、このようなスキャン伝送ゲートウェイ装置ＧＷでは、各伝送路１，２との送受信時間に加え、ＣＰＵ１３によるデータ転送時間を要するので、伝送速度の性能が低下する可能性がある。

本発明が解決しようとする課題は、ハードウェア構成を簡素化し、データ転送時間を削減し得るスキャン伝送ゲートウェイ装置を提供することである。

実施形態のスキャン伝送ゲートウェイ装置は、周期的に伝送データが交換されるスキャン伝送に用いられる第１伝送路と第２伝送路との間に配置されている。

前記スキャン伝送ゲートウェイ装置は、前記第１伝送路に接続された第１ノード装置と、前記第２伝送路に接続された第２ノード装置とを備えている。

前記第１ノード装置は、コモンメモリ、第１書込手段及び第１送出手段を備えている。

前記コモンメモリは、各コモンメモリオフセットアドレスで指定された記憶領域毎に前記伝送データを記憶可能なメモリである。

前記第１書込手段は、前記コモンメモリオフセットアドレスに対応する第１伝送路コモンメモリブロック番号と伝送データを前記第１伝送路から受けると、当該第１伝送路コモンメモリブロック番号に対応するコモンメモリオフセットアドレスを指定して当該伝送データを前記コモンメモリに書込む。

前記第１送出手段は、前記第２ノード装置により前記コモンメモリに書込まれた伝送データを、当該伝送データを記憶した記憶領域のコモンメモリオフセットアドレスに対応する第１伝送路コモンメモリブロック番号と共に前記第１伝送路に送出する。

前記第２ノード装置は、アドレスマッピングメモリ、第２書込手段及び第２送出手段を備えている。

前記アドレスマッピングメモリは、各マッピングメモリオフセットアドレスで指定された記憶領域毎に前記コモンメモリオフセットアドレスを記憶している。

前記第２書込手段は、前記マッピングメモリオフセットアドレスに対応する第２伝送路コモンメモリブロック番号と伝送データを前記第２伝送路から受けると、当該第２伝送路コモンメモリブロック番号に対応するマッピングメモリオフセットアドレスを指定して前記アドレスマッピングメモリからコモンメモリオフセットアドレスを読出し、当該コモンメモリオフセットアドレスを指定して当該伝送データを前記コモンメモリに書込む。

前記第２送出手段は、前記第１ノード装置により前記コモンメモリに伝送データが書き込まれると、当該伝送データを記憶したコモンメモリのコモンメモリオフセットアドレスに基づいて、当該コモンメモリオフセットアドレスの記憶領域を指定したマッピングメモリオフセットアドレスを前記アドレスマッピングメモリから調べ、当該マッピングメモリオフセットアドレスに対応する第２伝送路コモンメモリブロック番号と当該伝送データを前記第２伝送路に送出する。

第１の実施形態に係るスキャン伝送ゲートウェイ装置の構成を示す模式図である。同実施形態におけるアドレスマッピングメモリの構成を示す模式図である。同実施形態における第２伝送路コモンメモリブロック番号、マッピングメモリオフセットアドレス及びコモンメモリオフセットアドレスの関連を説明するための模式図である。同実施形態における動作を説明するための模式図である。同実施形態における動作を説明するための模式図である。同実施形態におけるメモリサイズの一例を説明するための模式図である。第２の実施形態に係るスキャン伝送ゲートウェイ装置の構成を示す模式図である。同実施形態における第１アドレスマッピングメモリの構成を示す模式図である。同実施形態における第２アドレスマッピングメモリの構成を示す模式図である。同実施形態における伝送路コモンメモリブロック番号、マッピングメモリオフセットアドレス及びコモンメモリオフセットアドレスの関連を説明するための模式図である。同実施形態における各アドレスマッピングメモリに記憶されたコモンメモリオフセットアドレス間の関連を説明するための模式図である。同実施形態における動作を説明するための模式図である。一般的なスキャン伝送ゲートウェイ装置及びその周辺構成を示す模式図である。一般的なスキャン伝送を説明するための模式図である。従来のスキャン伝送の伝送路間におけるデータの受け渡しを説明するための模式図である。従来のスキャン伝送を説明するための模式図である。

以下、各実施形態について図面を用いて説明するが、その前に各実施形態に共通する概要を述べる。

各実施形態に共通する概要は、図１３に示したように伝送路１，２に接続されたスキャン伝送ゲートウェイ装置ＧＷに関し、スキャン伝送ゲートウェイ装置ＧＷ内にアドレスマッピングメモリを配置した形態である。このとき、伝送路１の伝送データと伝送路２の伝送データのメモリ番地が異なる場合でもアドレスマッピングメモリにより、両方の伝送データをコモンメモリ同一番地に割り当てる。これにより、コモンメモリの伝送データは、伝送路１に接続された第１通信ＬＳＩから書込まれ、伝送路２に接続された第２通信ＬＳＩから読み出されることにより、伝送路１から伝送路２へデータ受け渡しが実現される。またはこの逆で、コモンメモリの伝送データは、伝送路２に接続された第２通信ＬＳＩから書込まれ、伝送路１に接続された第１通信ＬＳＩから読み出されることにより、伝送路２から伝送路１へデータ受け渡しが実現される。

以上が各実施形態に共通する概要である。なお、第１の実施形態は１つのアドレスマッピングメモリを用いた場合を示し、第２の実施形態は２つのアドレスマッピングメモリを用いた場合を示している。以下、順次、説明する。

＜第１の実施形態＞
図１は第１の実施形態に係るスキャン伝送ゲートウェイ装置の構成を示す模式図である。このスキャン伝送ゲートウェイ装置ＧＷは、周期的に伝送データが交換されるスキャン伝送に用いられる第１伝送路１と第２伝送路２との間に配置されている。スキャン伝送ゲートウェイ装置ＧＷは、第１伝送路１に接続された第１ノード装置＃ｊと、第２伝送路２に接続された第２ノード装置＃ｋとを備えている。

第１ノード装置＃ｊは、コモンメモリ２１及び第１通信ＬＳＩ２２を備えている。第２ノード装置＃ｋは、アドレスマッピングメモリ２３及び第２通信ＬＳＩ２４を備えている。コモンメモリ２１、第１通信ＬＳＩ２２、アドレスマッピングメモリ２３及び第２通信ＬＳＩ２４は内部バスを介して互いに接続されている。

ここで、コモンメモリ２１は、各コモンメモリオフセットアドレスで指定された記憶領域毎に伝送データを記憶可能なメモリである。コモンメモリオフセットアドレスとは、第１伝送路１の基準アドレスに対するオフセットアドレスである。

第１通信ＬＳＩ２２は、以下の２つの機能(f22-1),(f22-2)をもっている。

(f22-1) コモンメモリオフセットアドレスに対応する第１伝送路コモンメモリブロック番号と伝送データを第１伝送路１から受けると、当該第１伝送路コモンメモリブロック番号に対応するコモンメモリオフセットアドレスを指定して当該伝送データをコモンメモリ２１に書込む第１書込機能。

(f22-1) 第２ノード装置＃ｋによりコモンメモリ２１に書込まれた伝送データを、当該伝送データを記憶した記憶領域のコモンメモリオフセットアドレスに対応する第１伝送路コモンメモリブロック番号と共に第１伝送路１に送出する第１送出機能。

アドレスマッピングメモリ２３は、図２に示すように、各マッピングメモリオフセットアドレスで指定された記憶領域毎にコモンメモリオフセットアドレスを記憶している。

第２通信ＬＳＩ２４は、以下の２つの機能(f24-1),(f24-2)をもっている。

(f24-1) マッピングメモリオフセットアドレスに対応する第２伝送路コモンメモリブロック番号と伝送データを第２伝送路２から受けると、当該第２伝送路コモンメモリブロック番号に対応するマッピングメモリオフセットアドレスを指定してアドレスマッピングメモリ２３からコモンメモリオフセットアドレスを読出し、当該コモンメモリオフセットアドレスを指定して当該伝送データをコモンメモリ２１に書込む第２書込機能。

なお、「第２伝送路コモンメモリブロック番号（図３中、第２伝送路２のコモンメモリブロック番号）」、「マッピングメモリオフセットアドレス」及び「コモンメモリオフセットアドレス（図３中、第１伝送路１のコモンメモリオフセットアドレス）」は、図３に示すように、関連している。

また、図３に示すように、第２伝送路２上のコモンメモリはあるメモリサイズの固まりの集合として扱われ、コモンメモリブロック番号が付けられている。このブロック番号ごとに第１伝送路１のコモンメモリオフセットアドレスが設定され、第２伝送路２のコモンメモリアドレスと第１伝送路１のコモンメモリアドレスとが関連付けられる。

また、第２伝送路２のコモンメモリブロック番号に８０Ｈを掛け算すると、以下に示すように、第２伝送路２のコモンメモリアドレスが算出される。

Ｂｎ．０×８０Ｈ＝０Ｈ
Ｂｎ．１×８０Ｈ＝８０Ｈ
Ｂｎ．２×８０Ｈ＝１００Ｈ
Ｂｎ．３×８０Ｈ＝１８０Ｈ
すなわち、第２伝送路２のコモンメモリブロック番号は、実質的に、第２伝送路２のコモンメモリアドレスとして用いられる。

図３中、第２伝送路２のコモンメモリブロック番号とマッピングメモリオフセットアドレスとの関連付けは、予め決められて第２通信ＬＳＩ２４に設定されている。

(f24-2) 第１ノード装置＃ｊによりコモンメモリ２１に伝送データが書き込まれると、当該伝送データを記憶したコモンメモリ２１のコモンメモリオフセットアドレスに基づいて、当該コモンメモリオフセットアドレスの記憶領域を指定したマッピングメモリオフセットアドレスをアドレスマッピングメモリ２３から調べ、当該マッピングメモリオフセットアドレスに対応する第２伝送路コモンメモリブロック番号と当該伝送データを第２伝送路２に送出する第２送出機能。

次に、以上のように構成されたスキャン伝送ゲートウェイ装置の動作について図４及び図５を用いて説明する。

スキャン伝送ゲートウェイ装置においては、図４（ａ）に示すように、第１通信ＬＳＩ２２が、コモンメモリオフセットアドレスに対応する第１伝送路コモンメモリブロック番号と伝送データを第１伝送路１から受けると、当該第１伝送路コモンメモリブロック番号に対応するコモンメモリオフセットアドレスを指定して当該伝送データをコモンメモリ２１に書込む。

第２通信ＬＳＩ２４は、コモンメモリ２１に書込まれた伝送データを記憶したコモンメモリ２１のコモンメモリオフセットアドレスに基づいて、当該コモンメモリオフセットアドレスの記憶領域を指定したマッピングメモリオフセットアドレスをアドレスマッピングメモリ２３から調べ、当該マッピングメモリオフセットアドレスに対応する第２伝送路コモンメモリブロック番号と当該伝送データを第２伝送路２に送出する。なお、第２伝送路コモンメモリブロック番号と、マッピングメモリオフセットアドレスとの関連付け（対応）は、予め第２通信ＬＳＩ２４に設定されている。

また逆に、第２通信ＬＳＩ２４は、図４（ｂ）に示すように、第２伝送路２の伝送データを受信し、この伝送データをアドレスマッピングメモリ２３を経由してアドレスを変換してコモンメモリ２１に書込む。

例えば、第２通信ＬＳＩ２４は、予め設定された第２伝送路２コモンメモリブロック番号とマッピングメモリオフセットアドレスとの関連付けに基づき、受信した伝送データ内のコモンメモリブロック番号に関連付けられたマッピングメモリオフセットアドレスで指定されたアドレスマッピングメモリ２３内の記憶領域から第１伝送路１のコモンメモリオフセットアドレスを読み出す。また、第２通信ＬＳＩ２４は、受信した伝送データを、当該読み出した第１伝送路１のコモンメモリオフセットアドレスで指定したコモンメモリ２１内の記憶領域に書込む。

第１通信ＬＳＩ２２は、コモンメモリ２１内の伝送データを読出して、第１伝送路１へ送信する。

例えば、第１通信ＬＳＩ２２は、コモンメモリ２１内の伝送データを、当該第１伝送路１のコモンメモリオフセットアドレス（に第１伝送路１の基準アドレスを足したコモンメモリアドレス）に対応するコモンメモリブロック番号と共に、第１伝送路１上に伝送する。これにより、伝送路１に接続された各ノード装置＃１〜＃Ｎのコモンメモリのコモンメモリアドレスに当該伝送データが書き込まれる。

ここで、図４（ａ）及び図４（ｂ）に示す動作のタイミングについて図５を用いて補足的に述べる。第１伝送路１の伝送データは、第１ノード装置＃ｊで受信され、その後、第２ノード装置＃ｋの送信タイミングにおいて、アドレスマッピングされて第２伝送路２へ送信される。また逆に、第２伝送路２の伝送データは、第２ノード装置＃ｋで受信されると、第２ノード装置＃ｋの受信タイミングにおいてアドレスマッピングされて第１ノード装置＃ｊに受信され、第１伝送路１の伝送データとして送信される。

なお、以上のようなスキャン伝送の具体的なメモリサイズを図８に示す。伝送データのブロック数が２０４８個で、１ブロックのデータ量が１２８バイトの場合、コモンメモリ２１のメモリサイズは、２５６ｋＢ（＝２０４８×１２８）となる。一方、アドレスマッピングメモリ２３のメモリサイズは、１ブロックのデータ量が４バイト（＝３２ビット）の場合、８ｋＢ（＝２０４８×４）となる。従って、アドレスマッピングメモリ２３のメモリサイズ（８ｋＢ）は、コモンメモリ２１のメモリサイズ（２５６ｋＢ）に比べ、十分小さいことが分かる。

上述したように本実施形態によれば、第２通信ＬＳＩ２４が、第２伝送路２から受けた第２伝送路コモンメモリブロック番号に対応するマッピングメモリオフセットアドレスを指定してアドレスマッピングメモリ２３からコモンメモリオフセットアドレスを読出し、当該コモンメモリオフセットアドレスを指定して当該伝送データをコモンメモリ２１に書込む一方、コモンメモリ２１に伝送データが書き込まれると、当該伝送データを記憶したコモンメモリ２１のコモンメモリオフセットアドレスに基づいて、当該コモンメモリオフセットアドレスの記憶領域を指定したマッピングメモリオフセットアドレスをアドレスマッピングメモリ２３から調べ、当該マッピングメモリオフセットアドレスに対応する第２伝送路コモンメモリブロック番号と当該伝送データを第２伝送路２に送出する構成により、ハードウェア構成を簡素化し、データ転送時間を削減することができる。

補足すると、アドレスマッピングメモリ２３を追加した構成により、１つのコモンメモリと、転送用ＣＰＵとを省略して、ハードウェアを簡素化してコスト削減と信頼性向上を実現でき、ＣＰＵ転送時間を削減して性能劣化を防止することができる。

また、図５に示したように、データ受信又は送信タイミングのみコモンメモリ２１のアクセスが実行されるので、従来のデータ転送タイミングのコモンメモリアクセスが存在しない。これにより、性能劣化が防止されている。

また、第１伝送路１の伝送データのメモリ番地が第２伝送路２の伝送データのメモリ番地と同じ場合又は異なる場合でもアドレスマッピングメモリ２３により、伝送データをコモンメモリ２１の同一番地に書込むことができ、１個のコモンメモリ２１でデータを受け渡しすることができる。

また、第１伝送路１に接続される第１ノード装置＃ｊと第２伝送路２に接続される第２ノード装置＃ｋのそれぞれにコモンメモリ２１を配置するのではなく、どちらか一方だけ（この例では第１ノード装置＃ｊだけ）にコモンメモリ２１を配置することで、メモリ容量を減少させることができる。

また、従来のように第１ノード装置＃ｊ及び第２ノード装置＃ｋのそれぞれにコモンメモリ１２，１４を配置した場合、コモンメモリ１２，１４間のデータ転送には別途ＣＰＵ１３が必要になるが、本実施形態では、どちらか一方だけにコモンメモリ２１を配置するので、転送用のＣＰＵ１３を省略することができる。

さらに、第１ノード装置＃ｊと第２ノード装置＃ｋの一方だけにコモンメモリ２１を配置する構成により、従来のＣＰＵ１３によるデータ転送がなく、転送時間を削減することができる。

＜第２の実施形態＞
続いて、第２の実施形態に係るスキャン伝送ゲートウェイ装置について説明する。本実施形態は、２つのアドレスマッピングメモリを使用することにより、第１の実施形態に比べ、更にハードウェア構成の簡素化（具体的にはコモンメモリのメモリ容量の低減）を図るものである。

図７は第２の実施形態に係るスキャン伝送ゲートウェイ装置の構成を示す模式図である。このスキャン伝送ゲートウェイ装置ＧＷは、周期的に伝送データが交換されるスキャン伝送に用いられる第１伝送路１と第２伝送路２との間に配置されている。スキャン伝送ゲートウェイ装置ＧＷは、第１伝送路１に接続された第１ノード装置＃ｊと、第２伝送路２に接続された第２ノード装置＃ｋとを備えている。

第１ノード装置＃ｊは、コモンメモリ３１、第１アドレスマッピングメモリ３２及び第１通信ＬＳＩ３３を備えている。第２ノード装置＃ｋは、第２アドレスマッピングメモリ３４及び第２通信ＬＳＩ３５を備えている。コモンメモリ３１、第１アドレスマッピングメモリ３２、第１通信ＬＳＩ３３、第２アドレスマッピングメモリ３４及び第２通信ＬＳＩ３５は内部バスを介して互いに接続されている。

ここで、コモンメモリ３１は、各コモンメモリオフセットアドレスで指定された記憶領域毎に伝送データを記憶可能なメモリである。コモンメモリオフセットアドレスとは、第１伝送路１の基準アドレスに対するオフセットアドレスである。

第１アドレスマッピングメモリ３２は、図８に示すように、各第１マッピングメモリオフセットアドレスで指定された記憶領域毎にコモンメモリオフセットアドレスを記憶している。

第１通信ＬＳＩ３３は、以下の２つの機能(f33-1),(f33-2)をもっている。

(f33-1) 第１マッピングメモリオフセットアドレスに対応する第１伝送路コモンメモリブロック番号と伝送データを第１伝送路１から受けると、当該第１伝送路コモンメモリブロック番号に対応する第１マッピングメモリオフセットアドレスを指定して第１アドレスマッピングメモリ３２からコモンメモリオフセットアドレスを読出し、当該コモンメモリオフセットアドレスを指定して当該伝送データをコモンメモリ３１に書込む第１書込機能。

(f33-2) 第２ノード装置＃ｋによりコモンメモリ３１に伝送データが書き込まれると、当該伝送データを記憶したコモンメモリ３１のコモンメモリオフセットアドレスに基づいて、当該コモンメモリオフセットアドレスの記憶領域を指定した第１マッピングメモリオフセットアドレスを第１アドレスマッピングメモリ３２から調べ、当該第１マッピングメモリオフセットアドレスに対応する第１伝送路コモンメモリブロック番号と当該伝送データを第１伝送路１に送出する第１送出機能。

第２アドレスマッピングメモリ３４は、図９に示すように、各第２マッピングメモリオフセットアドレスで指定された記憶領域毎にコモンメモリオフセットアドレスを記憶している。

第２通信ＬＳＩ３５は、以下の２つの機能(f35-1),(f35-2)をもっている。

(f35-1) 第２マッピングメモリオフセットアドレスに対応する第２伝送路コモンメモリブロック番号と伝送データを第２伝送路２から受けると、当該第２伝送路コモンメモリブロック番号に対応する第２マッピングメモリオフセットアドレスを指定して第２アドレスマッピングメモリ３４からコモンメモリオフセットアドレスを読出し、当該コモンメモリオフセットアドレスを指定して当該伝送データをコモンメモリ３１に書込む第２書込機能。

(f35-2) 第１ノード装置＃ｊによりコモンメモリ３１に伝送データが書き込まれると、当該伝送データを記憶したコモンメモリ３１のコモンメモリオフセットアドレスに基づいて、当該コモンメモリオフセットアドレスの記憶領域を指定した第２マッピングメモリオフセットアドレスを第２アドレスマッピングメモリ３４から調べ、当該第２マッピングメモリオフセットアドレスに対応する第２伝送路コモンメモリブロック番号と当該伝送データを第２伝送路２に送出する第２送出機能。

なお、「第１伝送路コモンメモリブロック番号（図１０中、第１伝送路１のコモンメモリブロック番号）」、「マッピングメモリオフセットアドレス」及び「コモンメモリオフセットアドレス（第１アドレスマッピングメモリ３２に記憶されたコモンメモリオフセットアドレス）」は、図１０に示すように、関連している。

同様に、「第２伝送路コモンメモリブロック番号（図１０中、第２伝送路２のコモンメモリブロック番号）」、「マッピングメモリオフセットアドレス」及び「コモンメモリオフセットアドレス（第２アドレスマッピングメモリ３４に記憶されたコモンメモリオフセットアドレス）」は、図１０に示すように、関連している。

また、第１アドレスマッピングメモリ３３に記憶された「コモンメモリオフセットアドレス」と、第２アドレスマッピングメモリ３４に記憶された「コモンメモリオフセットアドレス」とは、図１０に示すように、関連している。例えば、第１アドレスマッピングメモリ３３に記憶されたコモンメモリオフセットアドレス“０００８０ｈ”は、図１１に示すように、第２アドレスマッピングメモリ３４に記憶されたコモンメモリオフセットアドレス“０００８０ｈ”，“０００Ａ０ｈ”に関連している。補足すると、第１の実施形態では、１ブロックに８０Ｈのメモリ容量を見込んでいたが、実際の伝送データのデータ量が少ないことから、第２の実施形態では、１ブロックに見込んだ８０Ｈのメモリ容量に複数ブロックの伝送データを記憶させる構成により、コモンメモリ３１のメモリ容量の低減を図っている（各伝送路１，２上のコモンメモリのメモリ容量が２５６ｋＢなので、本来、ＧＷ内のコモンメモリのアドレス範囲が０〜３ＦＦＦＦｈとなるが、図１０の例では、ＧＷ内のコモンメモリ３１のアドレス範囲として０〜１ＦＦＦＦｈのみ用いている。）。

次に、以上のように構成されたスキャン伝送ゲートウェイ装置の動作について図１２を用いて説明する。

スキャン伝送ゲートウェイ装置においては、図１２に示すように、第１通信ＬＳＩ３３が、第１マッピングメモリオフセットアドレスに対応する第１伝送路コモンメモリブロック番号と伝送データを第１伝送路１から受けると、当該第１伝送路コモンメモリブロック番号に対応する第１マッピングメモリオフセットアドレスを指定して第１アドレスマッピングメモリ３２からコモンメモリオフセットアドレスを読出し、当該コモンメモリオフセットアドレスを指定して当該伝送データをコモンメモリ３１に書込む。

第２通信ＬＳＩ３５は、コモンメモリ３１に伝送データが書き込まれると、当該伝送データを記憶したコモンメモリ３１のコモンメモリオフセットアドレスに基づいて、当該コモンメモリオフセットアドレスの記憶領域を指定した第２マッピングメモリオフセットアドレスを第２アドレスマッピングメモリ３４から調べ、当該第２マッピングメモリオフセットアドレスに対応する第２伝送路コモンメモリブロック番号と当該伝送データを第２伝送路２に送出する。

また逆に、第２通信ＬＳＩ３５は、第２マッピングメモリオフセットアドレスに対応する第２伝送路コモンメモリブロック番号と伝送データを第２伝送路２から受けると、当該第２伝送路コモンメモリブロック番号に対応する第２マッピングメモリオフセットアドレスを指定して第２アドレスマッピングメモリ３４からコモンメモリオフセットアドレスを読出し、当該コモンメモリオフセットアドレスを指定して当該伝送データをコモンメモリ３１に書込む。

第１通信ＬＳＩ３３は、コモンメモリ３１に伝送データが書き込まれると、当該伝送データを記憶したコモンメモリ３１のコモンメモリオフセットアドレスに基づいて、当該コモンメモリオフセットアドレスの記憶領域を指定した第１マッピングメモリオフセットアドレスを第１アドレスマッピングメモリ３２から調べ、当該第１マッピングメモリオフセットアドレスに対応する第１伝送路コモンメモリブロック番号と当該伝送データを第１伝送路１に送出する。

このとき、アドレスマッピングメモリ３２，３４は、図１０及び図１１に示したように、実際のスキャンブロック番号をコモンメモリオフセットアドレスの前半に変換することができる。すなわち、図１２に示したように、コモンメモリ３１の後半は未実装とすることができる。

上述したように本実施形態によれば、２つのアドレスマッピングメモリ３２，３４を用いてコモンメモリを１つにした構成としても、第１の実施形態と同様の効果を得ることができる。

また、アドレスマッピングメモリ３２，３４により伝送データのメモリ番地をコモンメモリ３１の前詰めに割り付けた場合には、コモンメモリ３１の容量を、実際のコモンメモリ空間より小さくすることができる。

以上説明した少なくとも一つの実施形態によれば、少なくとも１つのアドレスマッピングメモリを備えた構成により、１つのコモンメモリと、転送用ＣＰＵとを省略して、ハードウェアを簡素化してコスト削減と信頼性向上を実現でき、ＣＰＵ転送時間を削減して性能劣化を防止することができる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，２…伝送路、２１，３１…コモンメモリ、２２，２４，３３，３５…通信ＬＳＩ、２３，３２，３４…アドレスマッピングメモリ、ＧＷ…スキャン伝送ゲートウェイ装置。

Claims

周期的に伝送データが交換されるスキャン伝送に用いられる第１伝送路と第２伝送路との間に配置されたスキャン伝送ゲートウェイ装置であって、
前記第１伝送路に接続された第１ノード装置と、
前記第２伝送路に接続された第２ノード装置と、
を備え、
前記第１ノード装置は、
各コモンメモリオフセットアドレスで指定された記憶領域毎に前記伝送データを記憶可能なコモンメモリと、
前記コモンメモリオフセットアドレスに対応する第１伝送路コモンメモリブロック番号と伝送データを前記第１伝送路から受けると、当該第１伝送路コモンメモリブロック番号に対応するコモンメモリオフセットアドレスを指定して当該伝送データを前記コモンメモリに書込む第１書込手段と、
前記第２ノード装置により前記コモンメモリに書込まれた伝送データを、当該伝送データを記憶した記憶領域のコモンメモリオフセットアドレスに対応する第１伝送路コモンメモリブロック番号と共に前記第１伝送路に送出する第１送出手段と
を備え、
前記第２ノード装置は、
各マッピングメモリオフセットアドレスで指定された記憶領域毎に前記コモンメモリオフセットアドレスを記憶したアドレスマッピングメモリと、
前記マッピングメモリオフセットアドレスに対応する第２伝送路コモンメモリブロック番号と伝送データを前記第２伝送路から受けると、当該第２伝送路コモンメモリブロック番号に対応するマッピングメモリオフセットアドレスを指定して前記アドレスマッピングメモリからコモンメモリオフセットアドレスを読出し、当該コモンメモリオフセットアドレスを指定して当該伝送データを前記コモンメモリに書込む第２書込手段と、
前記第１ノード装置により前記コモンメモリに伝送データが書き込まれると、当該伝送データを記憶したコモンメモリのコモンメモリオフセットアドレスに基づいて、当該コモンメモリオフセットアドレスの記憶領域を指定したマッピングメモリオフセットアドレスを前記アドレスマッピングメモリから調べ、当該マッピングメモリオフセットアドレスに対応する第２伝送路コモンメモリブロック番号と当該伝送データを前記第２伝送路に送出する第２送出手段と
を備えたことを特徴とするスキャン伝送ゲートウェイ装置。
周期的に伝送データが交換されるスキャン伝送に用いられる第１伝送路と第２伝送路との間に配置されたスキャン伝送ゲートウェイ装置であって、
前記第１伝送路に接続された第１ノード装置と、
前記第２伝送路に接続された第２ノード装置と、
を備え、
前記第１ノード装置は、
各コモンメモリオフセットアドレスで指定された記憶領域毎に前記伝送データを記憶可能なコモンメモリと、
各第１マッピングメモリオフセットアドレスで指定された記憶領域毎に前記コモンメモリオフセットアドレスを記憶した第１アドレスマッピングメモリと、
前記第１マッピングメモリオフセットアドレスに対応する第１伝送路コモンメモリブロック番号と伝送データを前記第１伝送路から受けると、当該第１伝送路コモンメモリブロック番号に対応する第１マッピングメモリオフセットアドレスを指定して前記第１アドレスマッピングメモリからコモンメモリオフセットアドレスを読出し、当該コモンメモリオフセットアドレスを指定して当該伝送データを前記コモンメモリに書込む第１書込手段と、
前記第２ノード装置により前記コモンメモリに伝送データが書き込まれると、当該伝送データを記憶したコモンメモリのコモンメモリオフセットアドレスに基づいて、当該コモンメモリオフセットアドレスの記憶領域を指定した第１マッピングメモリオフセットアドレスを前記第１アドレスマッピングメモリから調べ、当該第１マッピングメモリオフセットアドレスに対応する第１伝送路コモンメモリブロック番号と当該伝送データを前記第１伝送路に送出する第１送出手段と
を備え、
前記第２ノード装置は、
各第２マッピングメモリオフセットアドレスで指定された記憶領域毎に前記コモンメモリオフセットアドレスを記憶した第２アドレスマッピングメモリと、
前記第２マッピングメモリオフセットアドレスに対応する第２伝送路コモンメモリブロック番号と伝送データを前記第２伝送路から受けると、当該第２伝送路コモンメモリブロック番号に対応する第２マッピングメモリオフセットアドレスを指定して前記第２アドレスマッピングメモリからコモンメモリオフセットアドレスを読出し、当該コモンメモリオフセットアドレスを指定して当該伝送データを前記コモンメモリに書込む第２書込手段と、
前記第１ノード装置により前記コモンメモリに伝送データが書き込まれると、当該伝送データを記憶したコモンメモリのコモンメモリオフセットアドレスに基づいて、当該コモンメモリオフセットアドレスの記憶領域を指定した第２マッピングメモリオフセットアドレスを前記第２アドレスマッピングメモリから調べ、当該第２マッピングメモリオフセットアドレスに対応する第２伝送路コモンメモリブロック番号と当該伝送データを前記第２伝送路に送出する第２送出手段と
を備えたことを特徴とするスキャン伝送ゲートウェイ装置。