KR20170072645A - 프로세서 및 프로세서에서 데이터를 처리하는 방법 - Google Patents

프로세서 및 프로세서에서 데이터를 처리하는 방법 Download PDF

Info

Publication number
KR20170072645A
KR20170072645A KR1020150181076A KR20150181076A KR20170072645A KR 20170072645 A KR20170072645 A KR 20170072645A KR 1020150181076 A KR1020150181076 A KR 1020150181076A KR 20150181076 A KR20150181076 A KR 20150181076A KR 20170072645 A KR20170072645 A KR 20170072645A
Authority
KR
South Korea
Prior art keywords
data
cache area
cache
source module
cached
Prior art date
Application number
KR1020150181076A
Other languages
English (en)
Other versions
KR102523418B1 (ko
Inventor
서웅
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150181076A priority Critical patent/KR102523418B1/ko
Priority to US15/344,267 priority patent/US10241922B2/en
Priority to CN201611035195.9A priority patent/CN106897246B/zh
Priority to EP16198478.6A priority patent/EP3182293B1/en
Priority to JP2016226782A priority patent/JP2017111802A/ja
Publication of KR20170072645A publication Critical patent/KR20170072645A/ko
Application granted granted Critical
Publication of KR102523418B1 publication Critical patent/KR102523418B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0895—Caches characterised by their organisation or structure of parts of caches, e.g. directory or tag array
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G06F15/781—On-chip cache; Off-chip memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0891—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using clearing, invalidating or resetting means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
    • G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G06F2212/604—Details relating to cache allocation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Hardware Design (AREA)
  • Software Systems (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

복수의 모듈들을 포함하는 프로세서는, 데이터를 요청하는 소스 모듈 및 요청된 데이터를 소스 모듈로 전송하는 목적지 모듈을 포함하고, 소스 모듈은 목적지 모듈로부터 수신된 데이터를 저장하는 크레딧 버퍼를 포함한다.

Description

프로세서 및 프로세서에서 데이터를 처리하는 방법{PROCESSOR AND METHOD FOR PROCESSING DATA THEREOF}
프로세서 및 프로세서에서 데이터를 처리하는 방법에 관한 것으로서, 특히 네트워크-온-칩(NOC)을 이용하는 프로세서에서 데이터를 처리하는 방법에 관한다.
시스템 온 칩(System On Chip, SOC)은 프로세서, 하드웨어 가속기, 메모리 등과 같은 다양한 모듈들을 통합한 것으로서, 각 모듈들 간에 서로 데이터를 주고 받기 위하여는 온-칩 통신 매개체가 필요하게 된다. 네트워크-온-칩(NOC)의 시스템은 칩 내부에 데이터 전송을 중계하는 라우터들을 배치시켜 모듈들 간에 분산적인 데이터 전송을 가능하게 하는 기술로서, 네트워크-온-칩(NOC)의 시스템을 보다 효율적으로 구현하기 위한 다양한 시도들이 진행되고 있다.
프로세서 및 프로세서에서 데이터를 처리하는 방법을 제공하는데 있다. 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 이하의 실시예들로부터 또 다른 기술적 과제들이 유추될 수 있다.
일 측면에 따르면, 복수의 모듈들을 포함하는 프로세서는, 데이터를 요청하는 소스 모듈; 및 상기 소스 모듈로부터 크레딧 기반 플로우 컨트롤(credit based flow control)을 이용하여 상기 데이터의 요청이 수신된 경우, 상기 요청된 데이터를 상기 크레딧 기반 플로우 컨트롤을 이용하여 상기 소스 모듈로 전송하는 목적지(destination) 모듈을 포함하고, 상기 소스 모듈은, 일부 엔트리들을 캐시(cache) 영역으로 할당하여 상기 목적지 모듈로부터 수신된 상기 데이터를 상기 할당된 캐시 영역에 캐싱하는(caching) 크레딧 버퍼(credit buffer)를 포함한다.
또한, 상기 소스 모듈은 요청될 상기 데이터와 상기 캐싱된 데이터 간의 매칭 여부에 기초하여, 상기 캐시 영역의 라이트 인덱스(write index) 값을 설정한다.
또한, 상기 소스 모듈은 요청될 상기 데이터의 어드레스와 상기 캐시 영역에 캐싱된 상기 데이터에 대응되는 태그 간의 태그 매칭(tag matching)을 수행하는 태그 매칭부를 더 포함한다.
또한, 상기 소스 모듈은 상기 태그 매칭의 결과가 캐시 미스(cache miss)인 경우, 상기 캐시 영역의 라이트 인덱스 값을 증가시킨다.
또한, 상기 소스 모듈은 상기 캐시 미스가 발생된 경우 상기 목적지 모듈로부터 상기 요청된 데이터를 수신하고, 상기 캐시 영역 내, 증가되기 전 상기 라이트 인덱스 값에 대응되는 엔트리에 상기 수신된 데이터를 캐싱한다.
또한, 상기 소스 모듈은 상기 캐시 영역으로 할당된 모든 엔트리들에 데이터들이 캐싱된 경우, 상기 캐시 영역으로 할당된 상기 엔트리들 중 최초 엔트리에 캐싱된 데이터를 삭제하고 상기 목적지 모듈로 크레딧 그랜트(credit grant)를 전송한다.
또한, 상기 소스 모듈은 상기 라이트 인덱스 값이 더 이상 증가할 수 없는 상태에서 상기 캐시 미스가 발생된 경우, 상기 라이트 인덱스 값이 초기화되도록 설정하고, 상기 초기화된 라이트 인덱스 값은 상기 크레딧 버퍼에서 상기 캐시 영역으로 할당 가능한 엔트리들 중, 최초 엔트리에 대응된다.
또한, 상기 소스 모듈은 요청될 상기 데이터의 어드레스와 상기 캐시 영역에 캐싱된 상기 데이터에 대응되는 태그 간의 태그 매칭의 결과를 저장하는 리퀘스트 FIFO 버퍼; 및 상기 저장된 태그 매칭의 결과가 캐시 히트(cache hit)인 경우 상기 캐시 영역 내 히트 인덱스(hit index)에 캐싱된 데이터의 리드(read)를 제어하고, 상기 저장된 태그 매칭의 결과가 캐시 미스인 경우 상기 캐시 영역의 라이트 인덱스 값이 증가되도록 제어하는 제어부를 더 포함한다.
또한, 상기 제어부는 상기 캐시 영역으로 할당된 모든 엔트리들에 데이터들이 캐싱된 상태에서 상기 캐시 미스가 발생된 경우, 상기 목적지 모듈로 크레딧 그랜트(credit grant)가 전송되도록 제어한다.
또한, 상기 복수의 모듈들은 상기 프로세서 내에 집적된, 라우터 및 IP(Intellectual Property) 중 적어도 하나를 포함한다.
또한, 상기 프로세서는 네트워크-온-칩(NOC)을 이용하여 상기 복수의 모듈들 간에 데이터를 송수신한다.
또한, 상기 크레딧 버퍼 내 할당된 상기 캐시 영역은 가변적이다(variable).
다른 측면에 따르면, 프로세서에서 데이터를 처리하는 방법은, 소스 모듈에서, 데이터의 요청을 생성하는 단계; 목적지(destination) 모듈에서, 크레딧 기반 플로우 컨트롤(credit based flow control)을 이용하여 상기 소스 모듈로부터 상기 데이터의 요청이 수신된 경우 상기 요청된 데이터를 상기 크레딧 기반 플로우 컨트롤을 이용하여 상기 소스 모듈로 전송하는 단계; 및 상기 소스 모듈에서, 크레딧 버퍼(credit buffer) 내 일부 엔트리들에 할당된 캐시(cache) 영역에 상기 목적지 모듈로부터 수신된 상기 데이터를 캐싱하는(caching) 단계를 포함한다.
또한, 상기 소스 모듈은 요청될 상기 데이터와 상기 캐싱된 데이터 간의 매칭 여부에 기초하여, 상기 캐시 영역의 라이트 인덱스(write index) 값을 설정한다.
또한, 요청될 상기 데이터의 어드레스와 상기 캐시 영역에 캐싱된 상기 데이터에 대응되는 태그 간의 태그 매칭(tag matching)을 수행하는 단계를 더 포함한다.
또한, 상기 태그 매칭의 결과가 캐시 미스(cache miss)인 경우, 상기 캐시 영역의 라이트 인덱스 값을 증가시키는 단계를 더 포함한다.
또한, 상기 전송하는 단계는 상기 캐시 미스가 발생된 경우에 상기 요청된 데이터를 상기 소스 모듈로 전송하고, 상기 캐싱하는 단계는 상기 캐시 영역 내, 증가되기 전 상기 라이트 인덱스 값에 대응되는 엔트리에 상기 목적지 모듈로부터 수신된 상기 데이터를 캐싱한다.
또한, 상기 캐시 영역으로 할당된 모든 엔트리들에 데이터들이 캐싱된 경우, 상기 캐시 영역으로 할당된 상기 엔트리들 중 최초 엔트리에 캐싱된 데이터를 삭제하는 단계; 및 상기 최초 엔트리에 캐싱된 데이터가 삭제된 경우 상기 목적지 모듈로 크레딧 그랜트(credit grant)를 전송하는 단계를 더 포함한다.
또한, 상기 라이트 인덱스 값이 더 이상 증가할 수 없는 상태에서 상기 캐시 미스가 발생된 경우, 상기 라이트 인덱스 값을 초기화하는 단계를 더 포함하고, 상기 초기화된 라이트 인덱스 값은 상기 크레딧 버퍼에서 상기 캐시 영역으로 할당 가능한 엔트리들 중, 최초 엔트리에 대응된다.
또한, 요청될 상기 데이터의 어드레스와 상기 캐시 영역에 캐싱된 상기 데이터에 대응되는 태그 간의 태그 매칭의 결과를 리퀘스트 FIFO 버퍼에 저장하는 단계; 및 상기 저장된 태그 매칭의 결과가 캐시 히트(cache hit)인 경우 상기 캐시 영역 내 히트 인덱스(hit index)에 캐싱된 데이터를 리드(read)하거나 또는 상기 저장된 태그 매칭의 결과가 캐시 미스인 경우 상기 캐시 영역의 라이트 인덱스 값을 증가시키도록 제어하는 단계를 더 포함한다.
도 1은 일 실시예에 따른 컴퓨팅 장치를 설명하기 위한 도면이다.
도 2는 일 실시예에 따른 프로세서 내의 어느 2개의 모듈들을 설명하기 위한 도면이다.
도 3은 일 실시예에 따른 소스 모듈의 블록도이다.
도 4는 일 실시예에 따른 소스 모듈 및 목적지 모듈 간에 수행되는 크레딧 기반 플로우 컨트롤을 설명하기 위한 도면이다.
도 5는 일 실시예에 따라 크레딧 기반 플로우 컨트롤을 이용하여 소스 모듈과 목적지 모듈이 데이터 통신을 수행하는 것을 설명하기 위한 도면이다.
도 6은 일 실시예에 따른 크레딧 버퍼 내 캐시 영역을 할당하는 것을 설명하기 위한 도면이다.
도 7은 일 실시예에 따라, 캐시 히트의 경우 캐시 영역에서의 데이터 액세스를 설명하기 위한 도면이다.
도 8은 일 실시예에 따른 캐시 미스의 경우 캐시 영역에서의 데이터 캐싱을 설명하기 위한 도면이다.
도 9는 일 실시예에 따른 캐시 미스의 경우 캐시 영역에서의 데이터 캐싱을 설명하기 위한 도면이다.
도 10은 일 실시예에 따른 캐시 미스의 경우 캐시 영역에서의 데이터 캐싱을 설명하기 위한 도면이다.
도 11은 일 실시예에 따른 소스 모듈 내 크레딧 버퍼에 할당된 캐시 영역을 이용하여 데이터를 캐싱하는 방법의 상세 흐름도이다.
도 12는 다른 실시예에 따라 크레딧 기반 플로우 컨트롤을 이용하여 소스 모듈과 목적지 모듈이 데이터 통신을 수행하는 것을 설명하기 위한 도면이다.
도 13은 일 실시예에 따른 프로세서에서 데이터를 처리하는 방법의 흐름도이다.
본 실시예들에서 사용되는 용어는 본 실시예들에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 기술분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 임의로 선정된 용어도 있으며, 이 경우 해당 실시예의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서, 본 실시예들에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 실시예들의 전반에 걸친 내용을 토대로 정의되어야 한다.
실시예들에 대한 설명들에서, 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 구성요소를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 실시예들에 기재된 “...부”, “...모듈”의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
본 실시예들에서 사용되는 “구성된다” 또는 “포함한다” 등의 용어는 명세서 상에 기재된 여러 구성 요소들, 도는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
하기 실시예들에 대한 설명은 권리범위를 제한하는 것으로 해석되지 말아야 하며, 해당 기술분야의 당업자가 용이하게 유추할 수 있는 것은 실시예들의 권리범위에 속하는 것으로 해석되어야 할 것이다. 이하 첨부된 도면들을 참조하면서 오로지 예시를 위한 실시예들을 상세히 설명하기로 한다.
도 1은 일 실시예에 따른 컴퓨팅 장치를 설명하기 위한 도면이다.
도 1을 참고하면, 컴퓨팅 장치(1)는 CPU(Central Processing Unit)(10), GPU(Graphics Processing Unit)(20), 메모리(30), I/O(Input/Output) 인터페이스(40), 네트워크 인터페이스(50) 및 네트워크-온-칩(NOC)(60)을 포함한다. 도 1에 도시된 컴퓨팅 장치(1)에는 실시예와 관련된 구성요소들만이 도시되어 있다. 따라서, 도 1에 도시된 구성요소들 외에 다른 범용적인 구성요소들이 더 포함될 수 있음을 당해 기술분야의 통상의 기술자라면 이해할 수 있다.
컴퓨팅 장치(1)는 데스크탑 컴퓨터, 노트북 컴퓨터, 스마트폰, PDA(personal digital assistants), 휴대형 미디어 플레이어, 비디오 게임용 콘솔, 텔레비젼 셋탑 박스, 태블릿 디바이스, 이북 리더, 웨어러블 디바이스 등을 예로 들 수 있지만, 이에 제한되지 않는다. 즉, 컴퓨팅 장치(1)는 프로세싱 기능을 갖는 장치로서, 컴퓨팅 장치(1)의 범주에는 다양한 장치들이 포함될 수 있다.
CPU(10) 및 GPU(20)는 컴퓨팅 장치(1) 내에서 수행될 다양한 연산들을 처리하는 하드웨어 컴포넌트들이다.
메모리(30)는 컴퓨팅 장치(1) 내에서 처리되는 각종 데이터들을 저장하는 하드웨어 컴포넌트로서, 예를 들어, 메모리(30)는 CPU(10) 및 GPU(20)에서 처리된 데이터들 및 처리될 데이터들을 저장할 수 있다. 또한, 메모리(30)는 CPU(10) 및 GPU(20)에 의해 구동될 애플리케이션들, 드라이버들, 운영체계(OS) 등을 저장할 수 있다. 메모리(30)는 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 RAM(random access memory), ROM(read-only memory), EEPROM(electrically erasable programmable read-only memory), CD-ROM, 블루레이 또는 다른 광학 디스크 스토리지, HDD(hard disk drive), SSD(solid state drive), 또는 플래시 메모리를 포함하며, 나아가서, 컴퓨팅 장치(1)에 액세스될 수 있는 외부의 다른 스토리지 디바이스를 포함할 수 있다.
I/O 인터페이스(40)는, 컴퓨팅 장치(1)에 사용자가 원하는 정보를 입력할 수 있는 키보드, 마우스 등과 같은 디바이스들로부터 사용자의 입력 정보를 수신하거나, 컴퓨팅 장치(1)에 연결된 또는 구비된 디스플레이 디바이스에서 컴퓨팅 장치(1)에서 처리된 정보가 디스플레이되도록 디스플레이 디바이스로 컴퓨팅 장치(1)의 처리 정보를 전송하는 하드웨어 컴포넌트이다.
네트워크 인터페이스(50)는 컴퓨팅 장치(1)가 외부 네트워크와 유선 또는 무선으로 통신할 수 있는 하드웨어 컴포넌트로서, Ethernet 모듈, Wi-Fi 모듈, Bluetooth 모듈, NFC(Near Field Communication) 모듈 등과 같은 다양한 유무선 통신 수단들을 포함한다.
네트워크-온-칩(NOC)(60)은 컴퓨팅 장치(1) 내의 하드웨어 컴포넌트들 간에 데이터를 송수신할 수 있도록 하드웨어 컴포넌트들을 연결시켜 주는 커뮤니케이션 시스템이다. 다시 말하면, 네트워크-온-칩(NOC)(60)은 칩 내에 다수의 IP(Intellectual Property)간에 라우터(router)를 통해 네트워킹함으로써 데이터를 처리할 수 있는 기술로써 구현된 것을 의미할 수 있다. 여기서, IP들 각각은 프로세서 코어, 하드웨어 액셀레이터, 라우터 등에 해당될 수 있다. 나아가서, IP들 각각은 프로세서 단위, 메모리 단위 등을 의미할 수도 있다. 도 1에 도시된, CPU(10), GPU(20), 메모리(30), I/O 인터페이스(40) 및 네트워크 인터페이스(50) 서로 간에는, 네트워크-온-칩(NOC)(60)을 통해 데이터 통신이 수행될 수 있다.
한편, 하드웨어 컴포넌트들 간의 데이터 통신 외에도, 일부 하드웨어 컴포넌트 내부의 모듈들도 네트워크-온-칩(NOC)을 이용하여 데이터 통신을 수행할 수 있다. 컴퓨팅 장치(1)에서 CPU(10) 및 GPU(20)와 같은 프로세싱 장치 각각의 내부에 구비된 모듈들 또는 코어들은 네트워크-온-칩(NOC)을 이용하여 데이터 통신을 수행할 수 있다. 한편, CPU(10), GPU(20) 외에도 컴퓨팅 장치(1) 내의 다른 하드웨어 컴포넌트들도 네트워크-온-칩(NOC)을 이용하여 구현될 수 있고, 컴퓨팅 장치(1)에서 네트워크-온-칩(NOC)을 이용하여 구현된 하드웨어 컴포넌트들의 개수도 다양할 수 있다.
도 2는 일 실시예에 따른 프로세서 내의 어느 2개의 모듈들을 설명하기 위한 도면이다. 본 실시예들에서 프로세서는, 도 1에 도시된 CPU(10) 또는 GPU(20)를 지칭할 수 있으나, 이에 제한되지 않고 메모리(30) 내에 구비된 프로세싱 유닛(예를 들어, 메모리 컨트롤러) 또는 네트워크 인터페이스(50) 내에 구비된 프로세싱 유닛 등도 지칭할 수 있다. 또한, 소스 모듈(210)은 데이터 요청을 생성하는 측의 IP 모듈이고, 목적지 모듈(220)은 소스 모듈(210)로부터 데이터 요청을 수신한 경우 소스 모듈(210)로 데이터를 전송하는 측의 IP 모듈인 것으로 설명하도록 한다.
소스 모듈(210)은 목적지 모듈(220)로부터 수신된 데이터를 크레딧 버퍼(credit buffer)(215)에 저장할 수 있다. 여기서, 크레딧 버퍼(215)의 저장은, 데이터 버퍼링 또는 데이터 캐싱(caching) 등과 같은 다양한 용도들을 포함하는 의미이다.
한편, 소스 모듈(210) 및 목적지 모듈(220) 각각은 프로세서 내의 프로세서 코어, 하드웨어 액셀레이터, 라우터 등과 같은 IP에 해당될 수 있다.
도 3은 일 실시예에 따른 소스 모듈의 블록도이다.
도 3을 참고하면, 소스 모듈(210)은 데이터 처리부(211), 크레딧 버퍼(215), 태그 매칭부(212), 리퀘스트 FIFO(first in first out) 버퍼(213) 및 제어부(214)를 포함할 수 있다. 도 3에 도시된 소스 모듈(210)에는 실시예와 관련된 구성요소들만이 도시되어 있다. 따라서, 도 3에 도시된 구성요소들 외에 다른 범용적인 구성요소들이 더 포함될 수 있음을 당해 기술분야의 통상의 기술자라면 이해할 수 있다.
데이터 처리부(211)는 처리되어야 할 데이터의 요청을 생성한다. 처리되어야 할 데이터는 데이터 처리부(211)에서 어느 연산을 수행하기 위해 필요한 데이터일 수 있다. 데이터 요청은 데이터가 리드(read)될 어드레스 또는 데이터의 시그니쳐(signature) 등과 같은 다양한 타입일 수 있다.
크레딧 버퍼(215)는, 데이터 처리부(211)에 의해 처리된 데이터 및 데이터 처리부(211)에 의해 처리될 데이터를 버퍼링할 수 있다. 나아가서, 크레딧 버퍼(215) 내에는, 데이터 캐싱을 위한 캐시 영역(217)이 포함된다. 캐시 영역(217)은 캐시(cache)와 유사한 역할을 하는 영역이지만, 크레딧 버퍼(215) 내에 구현되는 것이다. 즉, 소스 모듈(210)에는 크레딧 버퍼(215)와는 독립적인 캐시가 별도로 구비되지 않을 수 있다. 크레딧 버퍼(215) 내에 캐시와 유사한 역할을 수행하는 캐시 영역(217)이 할당됨으로써, 데이터 처리부(211)는 마치 별도의 캐시가 구비된 것과 같은 빠른 데이터 액세스가 가능할 수 있다. 소스 모듈(210)에서 크레딧 버퍼(215)와 캐시가 독립적으로 구현되는 경우라면, 크레딧 버퍼(215)는 단순히 데이터를 저장하고, 캐시에 데이터 처리부(211)가 필요한 데이터를 복사하여 주는 역할만을 수행하게 된다. 따라서, 이와 같은 경우에는, 크레딧 버퍼(215)와 캐시 간의 데이터 트래픽이 증가하게 되고, 불필요한 대역폭이 소모되어 버퍼 에너지가 낭비될 수도 있다. 하지만, 본 실시예와 같이, 크레딧 버퍼(215) 내에 캐시와 유사한 역할을 갖는 캐시 영역(217)이 구현된다면, 크레딧 버퍼(215)와 캐시 간의 데이터 트래픽, 불필요한 대역폭의 낭비를 줄일 수 있다.
태그 매칭부(212)는, 요청될 데이터의 어드레스와 캐시 영역(217)에 캐싱된 데이터에 대응되는 태그 간의 태그 매칭(tag matching)을 수행한다. 캐시 영역(217)에 데이터가 캐싱되는 경우, 캐싱된 데이터에 대해서는 목적지 모듈(도 2의 220)에 저장되어 있던 데이터 어드레스를 식별할 수 있는 태그가 함께 매핑될 수 있다. 이에 따라, 태그 매칭부(212)는, 태그를 이용하여, 요청될 데이터가 캐시 영역(217)에 캐싱되어 있는지를 식별할 수 있다.
태그 매칭부(212)는, 태그 매칭의 결과, 요청될 데이터가 캐시 영역(217)에 캐싱되어 있는 경우에는 캐시 히트(cache hit)로 판단하고, 요청될 데이터가 캐시 영역(217)에 캐싱되어 있지 않은 경우에는 캐시 미스(cache miss)로 판단한다.
리퀘스트 FIFO 버퍼(213)는, 요청될 데이터의 어드레스와 캐시 영역에 캐싱된 데이터에 대응되는 태그 간의 태그 매칭의 결과를 저장한다. 즉, 리퀘스트 FIFO 버퍼(213)는, 캐시 히트의 경우에는 캐시 영역(217)에서 히트된 엔트리를 나타내는 히트 인덱스(hit index) 또는 히트 플래그(hit flag)를 저장하고, 캐시 미스의 경우에는 미스 플래그(miss flag)를 저장할 수 있다.
제어부(214)는 태그 매칭부(212)의 태그 매칭의 결과에 따라, 크레딧 버퍼(215) 내 캐시 영역(217)에서의 데이터 리드/라이트를 제어한다. 보다 상세하게, 제어부(214)는 리퀘스트 FIFO 버퍼(213)에 저장된 태그 매칭의 결과가 캐시 히트인 경우 캐시 영역(217) 내 히트 인덱스에 캐싱된 데이터의 리드(read)를 제어하고, 저장된 태그 매칭의 결과가 캐시 미스인 경우 캐시 영역(217)의 라이트 인덱스(write index) 값이 증가되도록 제어한다. 본 실시예들에서 라이트 인덱스는, 새로운 데이터가 캐시 영역(217)에 캐싱되어야 할 때, 캐시 영역(217) 내 라이트될 엔트리를 나타내는 정보이다. 나아가서, 제어부(214)는 목적지 모듈(도 2의 220)로의 크레딧 그랜트(credit grant)의 전송을 제어할 수 있다.
한편, 본 실시예에 따른 소스 모듈(210)은 앞서 설명된 바와 같이, 크레딧 버퍼(215)를 포함하고, 이는 소스 모듈(210)이 크레딧 기반 플로우 컨트롤(credit based flow control)을 이용하여 다른 모듈(예를 들어, 목적지 모듈(도 2의 220))과 데이터를 송수신하기 위함이다. 본 실시예들에서는 네트워크-온-칩(NOC)을 이용하여 구현된 프로세서 내에서 크레딧 버퍼(215)를 이용한 크레딧 기반 플로우 컨트롤이 수행되는 것으로 설명되었으나, 이에 제한되지 않고 본 실시예들은 크레딧 버퍼(215)를 이용한 크레딧 기반 플로우 컨트롤이 수행될 수 있는 한, 네트워크-온-칩(NOC)을 이용하지 않고 구현된 프로세서에 대해서도 적용될 수 있다.
도 4는 일 실시예에 따른 소스 모듈 및 목적지 모듈 간에 수행되는 크레딧 기반 플로우 컨트롤을 설명하기 위한 도면이다.
도 4를 참고하면, 소스 모듈(210)이 목적지 모듈(220)에 데이터를 요청한 경우, 목적지 모듈(220)은 요청된 데이터를 소스 모듈(210)로 전송한다. 소스 모듈(210)은 목적지 모듈(220)로부터 수신된 데이터를 크레딧 버퍼(215)에 저장할 수 있다. 여기서, 크레딧 버퍼(215)는 총 6개의 엔트리들을 갖는, 6-엔트리 버퍼인 것으로 가정하여 설명하도록 한다.
목적지 모듈(220)은 소스 모듈(210) 내 크레딧 버퍼(215)의 크레딧 카운트(credit count)에 대한 정보를 미리 알고 있다. 크레딧 버퍼(215)의 크레딧 카운트는 크레딧 버퍼(215) 내 저장 가능한 엔트리들의 정보로서, 크레딧 버퍼(215)가 6-엔트리 버퍼이므로 도 4에서 최초의 크레딧 카운트는 6일 수 있다.
소스 모듈(210)이 데이터를 목적지 모듈(220)에 요청한 경우, 목적지 모듈(220)은 6 셀들의 데이터 패킷들(410)을 전송할 수 있다. 소스 모듈(210)은 각각의 데이터 패킷들(410)이 도착할 때마다, 요청된 데이터가 크레딧 버퍼(215)에 저장되었음을 나타내는 크레딧(420)을 목적지 모듈(220)로 리턴한다. 즉, 소스 모듈(210)은 목적지 모듈로 총 6개의 크레딧들(420)을 리턴할 수 있다. 목적지 모듈(220)은 소스 모듈(210)로부터 크레딧(420)이 수신될 때마다, 크레딧 카운트를 하나씩 감소시킨다. 크레딧(420)이 계속적으로 수신되어 크레딧 카운트가 0으로 되는 경우에는, 목적지 모듈(220)은 크레딧 버퍼(215)가 풀(full)이기 때문에 더 이상 데이터를 수신할 수 없다는 것을 알 수 있다.
한편, 크레딧 버퍼(215)에서 어느 데이터(430)가 리드되어 데이터(430)의 처리가 완료된 경우, 크레딧 버퍼(215)에서 데이터(430)는 삭제될 수 있다. 이때, 크레딧 버퍼(215)는 엔트리가 비워졌음을 목적지 모듈(220)에 알려주기 위하여, 목적지 모듈(220)로 크레딧 그랜트(credit grant)를 전송한다. 목적지 모듈(220)은 크레딧 그랜트를 수신할 때마다, 크레딧 카운트를 1만큼 증가시킨다.
위와 같은 크레딧 기반 플로우 컨트롤의 방식으로, 소스 모듈(210)과 목적지 모듈(220)은 데이터를 주고 받을 수 있다.
도 5는 일 실시예에 따라 크레딧 기반 플로우 컨트롤을 이용하여 소스 모듈과 목적지 모듈이 데이터 통신을 수행하는 것을 설명하기 위한 도면이다.
도 5를 참고하면, 소스 모듈(210)의 크레딧 버퍼(215)는, 크레딧 버퍼(215)의 일부 엔트리들을 캐시 영역(217)으로 할당한다. 크레딧 버퍼(215) 내에서 할당된 캐시 영역(217)은 가변적(variable)이다. 소스 모듈(210)은 목적지 모듈(220)로부터 수신된 데이터를 크레딧 버퍼(215) 내 할당된 캐시 영역(217)에 캐싱할 수 있다.
501 단계에서, 데이터 처리부(211)는 데이터의 요청을 생성한다. 예를 들어, 데이터 처리부(211)는 데이터의 어드레스를 지정함으로써, 데이터 요청을 생성할 수 있다.
502 단계에서, 태그 매칭부(212)는, 요청될 데이터의 어드레스와, 캐시 영역(217)에 캐싱된 데이터에 대응되는 태그 간의 태그 매칭을 수행한다. 태그 매칭부(212)는, 태그 매칭의 결과, 요청될 데이터가 캐시 영역(217)에 캐싱되어 있는 경우에는 캐시 히트로 판단하고, 요청될 데이터가 캐시 영역(217)에 캐싱되어 있지 않은 경우에는 캐시 미스로 판단한다.
503 단계에서, 리퀘스트 FIFO 버퍼(213)는, 요청될 데이터의 어드레스와, 캐시 영역에 캐싱된 데이터에 대응되는 태그 간의 태그 매칭의 결과를 저장한다. 리퀘스트 FIFO 버퍼(213)는, 캐시 히트의 경우에는 캐시 영역(217)에서 히트된 엔트리를 나타내는 히트 인덱스 또는 히트 플래그를 저장하고, 캐시 미스의 경우에는 미스 플래그를 저장할 수 있다.
한편, 도 5에서 점선으로 표시된 화살표는 캐시 히트의 경우를 나타내고, 1점쇄선으로 표시된 화살표는 캐시 미스의 경우를 나타낸다.
504 단계에서, 제어부(214)는 리퀘스트 FIFO 버퍼(213)에 저장된 태그 매칭의 결과가 캐시 히트인 경우, 캐시 영역(217) 내 히트 인덱스에 캐싱된 데이터의 리드(read)를 제어한다.
505 단계에서, 데이터 처리부(211)는 캐시 영역(217)으로부터 리드된 데이터를 처리한다. 즉, 캐시 히트의 경우, 데이터 처리부(211)에 의한 데이터 요청은 목적지 모듈(220)로 전달되지 않고, 소스 모듈(210) 내에서 처리된다.
앞서 502 단계에서, 태그 매칭부(212)의 태그 매칭 결과가 캐시 미스인 경우, 데이터 처리부(211)의 데이터 요청(데이터의 어드레스)은 목적지 모듈(220)로 전송된다.
504 단계에서, 제어부(214)는 리퀘스트 FIFO 버퍼(213)에 저장된 태그 매칭의 결과가 캐시 미스인 경우, 목적지 모듈(220)로부터 수신된 데이터를 현재 설정되어 있는 라이트 인덱스 값에 대응되는 엔트리에 캐싱한다. 그리고 나서, 제어부(214)는 캐시 영역(217)의 라이트 인덱스 값을 증가시킴으로써, 새로운 라이트 인덱스를 설정한다. 즉, 소스 모듈(210)은 요청될 데이터와 캐싱된 데이터 간의 매칭 여부에 기초하여, 캐시 영역(217)의 라이트 인덱스 값을 설정할 수 있다.
한편, 제어부(214)는 캐시 영역(217)에서 어느 엔트리에 캐싱된 데이터가 삭제될 때마다 목적지 모듈(220)로 크레딧 그랜트를 전송할 수 있다.
위와 같이, 소스 모듈(210)과 목적지 모듈(220) 간에 크레딧 기반 플로우 컨트롤을 이용한 데이터 통신이 수행될 때, 크레딧 버퍼(215) 내 캐시 영역(217)에 캐싱된 데이터가 데이터 액세스에 활용됨으로써, 별도의 캐시가 구비되지 않더라도 데이터 처리부(211)는 빠른 데이터 처리가 가능할 수 있다.
이하 도 6 내지 도 10에서는, 크레딧 버퍼(215) 내 캐시 영역(217)의 활용 방법에 대해 보다 상세하게 설명하기로 한다.
도 6은 일 실시예에 따른 크레딧 버퍼 내 캐시 영역을 할당하는 것을 설명하기 위한 도면이다.
도 6을 참고하면, 크레딧 버퍼(215)는 총 N개(N은 자연수)의 엔트리들을 갖는 것으로 가정한다. 즉, 크레딧 버퍼(215)에는 0번째 엔트리부터 N-1번째 엔트리까지 데이터의 저장이 가능하다.
캐시 영역(217)은, 크레딧 버퍼(215)의 총 N개의 엔트리들 중, 일부의 엔트리들에 할당될 수 있다. 예를 들어, 캐시 영역(217)은, N보다 작은 K개(K는 자연수)의 엔트리들에 할당된 것으로 가정한다. 캐시 영역(217)의 최초 할당시, 캐시 영역(217)은 0번째 엔트리부터 K-1번째 엔트리까지에 할당될 수 있으나, 이에 제한되지 않고 캐시 영역(217)의 최초 시작 엔트리는 0번째 엔트리가 아닐 수도 있다.
라이트 인덱스(610)는, 데이터의 라이트가 완료된 엔트리의 다음 엔트리를 나타낸다. 도 6에 도시된 바와 같이, 캐시 영역(217)에서 0번째 엔트리부터 K-2번째 엔트리까지 데이터가 모두 라이트된 경우, 라이트 인덱스(610)는 K-1번째 엔트리를 나타낼 수 있다.
이와 같이, 본 실시예에 따른 소스 모듈(210)은, 크레딧 버퍼(215) 내에 캐시 영역(217)을 할당함으로써, 별도의 캐시를 구비하지 않더라도, 데이터 캐싱이 가능할 수 있다.
도 7은 일 실시예에 따라, 캐시 히트의 경우 캐시 영역에서의 데이터 액세스를 설명하기 위한 도면이다.
도 7을 참고하면, 데이터 처리부(211)는 특정 어드레스(예를 들어, 0x01F)의 데이터 요청(701)을 생성할 수 있다. 태그 매칭부(212)는 요청된 데이터의 어드레스 0x01F에 매칭되는 태그가 존재하는지를 판단하기 위한 태그 매칭(702)을 수행한다. 태그 매칭부(212)는 어드레스 0x01F에 매칭되는 태그 0x01F가 존재하는 경우, 캐시 히트인 것으로 판단한다. 이에 따라, 히트 인덱스는, 태그 0x01F가 캐시 영역(217)에서 2번째 엔트리를 지정하는 것을 나타낼 수 있다. 즉, 히트 인덱스는, 캐시 히트인 경우, 매칭된 태그에 대응되는 캐시 영역(217) 내 엔트리를 나타내는 정보로서, 태그에 대응되는 캐시 영역(217) 내 엔트리에는, 어드레스 0x01F의 데이터가 캐싱되어 있다. 제어부(214)는 캐시 영역(217) 내 2번째 엔트리에 캐싱된, 어드레스 0x01F의 데이터를 리드한다.
즉, 도 7에서 설명된 바와 같이, 소스 모듈(210) 내 크레딧 버퍼(215)의 일부에 캐시 영역(217)이 할당됨으로써, 마치 캐시가 실제로 존재하는 것과 같이, 데이터의 빠른 액세스가 가능할 수 있다.
도 8은 일 실시예에 따른 캐시 미스의 경우 캐시 영역에서의 데이터 캐싱을 설명하기 위한 도면이다.
도 8을 참고하면, 데이터 처리부(211)는 특정 어드레스(예를 들어, 0x08F)의 데이터 요청(801)을 생성할 수 있다. 태그 매칭부(212)는 요청된 데이터의 어드레스 0x08F에 매칭되는 태그가 존재하는지를 판단하기 위한 태그 매칭(802)을 수행한다. 태그 매칭부(212)는 어드레스 0x08F에 매칭되는 태그가 존재하지 않으므로, 캐시 미스인 것으로 판단한다. 이에 따라, 목적지 모듈(220)은 소스 모듈(210)로부터 어드레스 0x08F의 데이터에 대한 요청을 수신한다.
목적지 모듈(220)로부터 어드레스 0x08F의 데이터가 수신된 경우, 크레딧 버퍼(215) 내 캐시 영역(217)의 현재 라이트 인덱스 값에 대응되는 엔트리에 어드레스 0x08F의 데이터가 캐싱된다. 도 8에서는, 캐시 영역(217)의 0번째 엔트리부터 K-4번째 엔트리까지 이미 데이터들이 캐싱되어 있으므로, 현재 라이트 인덱스 값(증가되기 전 라이트 인덱스 값)은 K-3번째 엔트리에 대응될 수 있다. 따라서, 어드레스 0x08F의 데이터는 캐시 영역(217)의 K-3번째 엔트리에 캐싱된다.
제어부(214)는, 현재 라이트 인덱스 값에 대응되는 K-3번째 엔트리에는 더 이상 데이터를 캐싱할 수 없으므로, 라이트 인덱스 값을 증가시켜 새로운 라이트 인덱스를 설정한다. 즉, 제어부(214)는, 새로운 라이트 인덱스 값은 K-2번째 엔트리인 것으로 설정한다.
다시 말하면, 소스 모듈(210)(제어부(214))은 요청될 데이터와 캐싱된 데이터 간의 매칭 여부에 기초하여, 캐시 영역(217)의 라이트 인덱스 값을 설정할 수 있다. 캐시 미스가 발생된 경우, 소스 모듈(210)(제어부(214))은 캐시 영역(217)의 라이트 인덱스 값을 증가시킨다.
도 9는 일 실시예에 따른 캐시 미스의 경우 캐시 영역에서의 데이터 캐싱을 설명하기 위한 도면이다.
도 9를 참고하면, 앞서 도 8에서 설명된 캐시 영역(217)의 모든 엔트리들(0번째 엔트리부터 K-1번째 엔트리까지)에 데이터들이 캐싱된 경우를 설명하도록 한다.
크레딧 버퍼(215) 내에서 캐시 영역(217)으로 할당된 엔트리들은 총 K개의 엔트리들로 고정될 수 있다. K개의 엔트리들(0번째 엔트리부터 K-1번째 엔트리까지)에 데이터들이 모두 캐싱된 경우, 라이트 인덱스 값은 K번째 엔트리에 대응되는 것으로 설정되지만, K번째 엔트리는 현재 캐시 영역(217)의 외부에 해당된다. 라이트 인덱스 값이 캐시 영역(217)의 외부인 K번째 엔트리에 대응되므로, 캐시 영역(217)은 새로 할당될 필요가 있다. 왜냐하면, 목적지 모듈(220)로부터 새로 수신된 데이터는 캐시 영역(217)에 캐싱될 수 있어야 하기 때문이다. 따라서, 캐시 영역(217)으로 할당된 K개의 엔트리들(0번째 엔트리부터 K-1번째 엔트리까지) 중 최초 엔트리(0번째 엔트리)에 캐싱된 데이터(901)는 삭제되고, 크레딧 버퍼(215) 내에서 캐시 영역(217)은 1번째 엔트리부터 K번째 엔트리까지인 것으로 새로 할당된다.
한 개의 엔트리가 비워지고 캐시 영역(217)이 새로 할당됨으로써, 캐시 영역(217)에는 캐싱 가능한 여분의 엔트리가 생겼으므로, 목적지 모듈(220)로 크레딧 그랜트가 전송될 수 있다.
도 10은 일 실시예에 따른 캐시 미스의 경우 캐시 영역에서의 데이터 캐싱을 설명하기 위한 도면이다.
도 10을 참고하면, 라이트 인덱스 값이 계속적으로 증가되어, 현재 라이트 인덱스 값이 크레딧 버퍼(215)의 최종 엔트리(N-1번째 엔트리)에 대응되는 경우를 설명하도록 한다.
현재 라이트 인덱스 값이 크레딧 버퍼(215)의 최종 엔트리(N-1번째 엔트리)에 대응되는 상태에서 캐시 미스가 발생된 경우, 목적지 모듈(220)로부터 수신된 데이터(1001)는, 현재 라이트 인덱스 값(N-1번째 엔트리)에 따라 N-1번째 엔트리에 캐싱된다. 현재 라이트 인덱스 값이 나타내는 엔트리에는 데이터(1001)가 캐싱되었으므로, 새로운 라이트 인덱스 값을 설정하기 위하여 현재 라이트 인덱스 값이 증가되어야 하지만, N-1번째 엔트리는 크레딧 버퍼(215)의 최종 엔트리에 해당되는바, 라이트 인덱스 값은 더 이상 증가될 수 없다. 그러므로, 라이트 인덱스 값은 초기화된다. 초기화된 라이트 인덱스 값은 크레딧 버퍼(215)에서 캐시 영역(217)으로 할당 가능한 엔트리들 중, 최초 엔트리(0번째 엔트리)에 대응된다.
즉, 라이트 인덱스 값이 더 이상 증가될 수 없는 경우, 캐시 영역(217)은 0번째 엔트리 및 N-7번째 엔트리부터 N-1번째 엔트리까지인 것으로 새로 할당된다.
도 11은 일 실시예에 따른 소스 모듈 내 크레딧 버퍼에 할당된 캐시 영역을 이용하여 데이터를 캐싱하는 방법의 상세 흐름도이다.
1101 단계에서, 데이터 처리부(211)는 데이터 요청을 생성한다.
1102 단계에서, 태그 매칭부(212)는 요청될 데이터의 어드레스와, 캐시 영역(217)에 캐싱된 데이터에 대응되는 태그 간의 태그 매칭을 수행한다.
1103 단계에서, 태그 매칭부(212)는 태그 매칭을 수행한 결과, 캐시 히트인지 또는 캐시 미스인지 여부를 판단한다.
1104 단계에서, 캐시 히트인 경우, 제어부(214)는 히트 인덱스에 대응되는 엔트리에 캐싱된 데이터가 리드되도록 크레딧 버퍼(215)(캐시 영역(217))를 제어한다.
1105 단계에서, 캐시 미스인 경우, 제어부(214)는 현재 라이트 인덱스에 대응되는 엔트리에, 목적지 모듈(220)로부터 수신된 데이터를 캐싱한다.
1106 단계에서, 제어부(214)는, 현재 라이트 인덱스에 대응되는 엔트리에 데이터가 캐싱됨으로써, 캐시 영역(217)이 풀(full)인지 여부를 판단한다.
1107 단계에서, 캐시 영역(217)이 풀이 아닌 경우, 제어부(214)는 라이트 인덱스 값을 증가시킨다.
1108 단계에서, 캐시 영역(217)이 풀인 경우, 제어부(214)는 라이트 인덱스 값의 증가가 더 이상 불가능한지 여부를 판단한다.
1109 단계에서, 라이트 인덱스 값의 증가가 가능한 경우, 제어부(214)는 캐시 영역(217) 내 최초 엔트리에 캐싱된 데이터가 삭제되도록 크레딧 버퍼(215)(캐시 영역(217))를 제어한다.
1110 단계에서, 제어부(214)는 라이트 인덱스 값을 증가시킨다.
1111 단계에서, 제어부(214)는 목적지 모듈(220)로 크레딧 그랜트가 전송되도록 제어한다.
1112 단계에서, 라이트 인덱스 값의 증가가 블가능한 경우, 제어부(214)는 캐시 영역(217) 내 최초 엔트리에 캐싱된 데이터가 삭제되도록 크레딧 버퍼(215)(캐시 영역(217))를 제어한다.
1113 단계에서, 제어부(214)는 라이트 인덱스 값을 초기화한다.
1114 단계에서, 제어부(214)는 목적지 모듈(220)로 크레딧 그랜트가 전송되도록 제어한다.
도 12는 다른 실시예에 따라 크레딧 기반 플로우 컨트롤을 이용하여 소스 모듈과 목적지 모듈이 데이터 통신을 수행하는 것을 설명하기 위한 도면이다.
도 12를 참고하면, 도 5에 도시된 바와 달리, 데이터 요청은 목적지 모듈(220)로 바로 전송되고, 태그 매칭은 목적지 모듈(220)로부터 수신된 데이터에 대해 수행된다.
소스 모듈(210)의 크레딧 버퍼(215)는, 크레딧 버퍼(215)의 일부 엔트리들을 캐시 영역(217)으로 할당한다. 소스 모듈(210)은 목적지 모듈(220)로부터 수신된 데이터를 크레딧 버퍼(215) 내 할당된 캐시 영역(217)에 캐싱할 수 있다.
1201 단계에서, 데이터 처리부(211)는 데이터의 요청을 생성한다. 예를 들어, 데이터 처리부(211)는 데이터의 어드레스를 지정함으로써, 데이터 요청을 생성할 수 있다.
데이터 요청(데이터 어드레스)은 목적지 모듈(220)로 바로 전송된다. 목적지 모듈(220)이 데이터 요청을 수신한 경우, 목적지 모듈(220)은 해당 어드레스의 데이터를 소스 모듈(210)로 전송한다.
1202 단계에서, 태그 매칭부(212)는, 수신된 데이터의 어드레스와, 캐시 영역(217)에 캐싱된 데이터에 대응되는 태그 간의 태그 매칭을 수행한다. 태그 매칭부(212)는, 태그 매칭의 결과, 수신된 데이터가 캐시 영역(217)에 캐싱되어 있는 경우에는 캐시 히트로 판단하고, 수신된 데이터가 캐시 영역(217)에 캐싱되어 있지 않은 경우에는 캐시 미스로 판단한다.
1203 단계에서, 리퀘스트 FIFO 버퍼(213)는, 수신된 데이터의 어드레스와, 캐시 영역에 캐싱된 데이터에 대응되는 태그 간의 태그 매칭의 결과를 저장한다. 리퀘스트 FIFO 버퍼(213)는, 캐시 히트의 경우에는 캐시 영역(217)에서 히트된 엔트리를 나타내는 히트 인덱스 또는 히트 플래그를 저장하고, 캐시 미스의 경우에는 미스 플래그를 저장할 수 있다.
한편, 도 12에서 점선으로 표시된 화살표는 캐시 히트의 경우를 나타내고, 1점쇄선으로 표시된 화살표는 캐시 미스의 경우를 나타낸다.
1204 단계에서, 제어부(214)는 리퀘스트 FIFO 버퍼(213)에 저장된 태그 매칭의 결과가 캐시 히트인 경우, 캐시 영역(217) 내 히트 인덱스에 캐싱된 데이터의 리드(read)를 제어한다.
1205 단계에서, 데이터 처리부(211)는 캐시 영역(217)으로부터 리드된 데이터를 처리한다. 즉, 도 5와 달리 목적지 모듈(220)로 데이터 요청이 전송되어 목적지 모듈(220)로부터 데이터가 수신된다 할지라도, 도 5와 마찬가지로 캐시 히트의 경우에는 캐시 영역(217)으로부터 데이터가 리드된다. 즉, 이미 캐싱된 데이터가 존재하므로, 데이터 요청에 의해 목적지 모듈(220)로부터 수신된 데이터는 처리되지 않는다. 이는, 데이터 처리부(211)가 캐싱된 데이터에 액세스하는 것이, 현재 수신된 데이터에 액세스하는 것보다 빠르고 효율적이기 때문일 수 있다.
1204 단계에서, 제어부(214)는 리퀘스트 FIFO 버퍼(213)에 저장된 태그 매칭의 결과가 캐시 미스인 경우, 목적지 모듈(220)로부터 수신된 데이터를 현재 설정되어 있는 라이트 인덱스 값에 대응되는 엔트리에 캐싱한다. 그리고 나서, 제어부(214)는 캐시 영역(217)의 라이트 인덱스 값을 증가시킴으로써, 새로운 라이트 인덱스를 설정한다. 즉, 소스 모듈(210)은 수신된 데이터와 캐싱된 데이터 간의 매칭 여부에 기초하여, 캐시 영역(217)의 라이트 인덱스 값을 설정할 수 있다.
한편, 제어부(214)는 캐시 영역(217)에서 어느 엔트리에 캐싱된 데이터가 삭제될 때마다 목적지 모듈(220)로 크레딧 그랜트를 전송할 수 있다.
위와 같이 다른 실시예에 따르더라도, 도 5에서 설명된 실시예와 마찬가지로, 소스 모듈(210)과 목적지 모듈(220) 간에 크레딧 기반 플로우 컨트롤을 이용한 데이터 통신이 수행될 때, 크레딧 버퍼(215) 내 캐시 영역(217)에 캐싱된 데이터가 데이터 액세스에 활용됨으로써, 별도의 캐시가 구비되지 않더라도 데이터 처리부(211)는 빠른 데이터 처리가 가능할 수 있다.
도 13은 일 실시예에 따른 프로세서에서 데이터를 처리하는 방법의 흐름도이다. 도 13에 도시된, 프로세서의 데이터 처리 방법은, 앞서 설명된 도면들에서 설명된 실시예들에 관련되므로, 이하 생략된 내용이라 할지라도, 앞서 도면들에서 설명된 내용들은 도 13의 방법에도 적용될 수 있다.
1301 단계에서, 소스 모듈(210)은, 데이터의 요청을 생성한다.
1302 단계에서, 목적지 모듈(220)은, 소스 모듈(210)로부터 크레딧 기반 플로우 컨트롤을 이용하여 데이터의 요청이 수신된 경우 요청된 데이터를 크레딧 기반 플로우 컨트롤을 이용하여 소스 모듈(210)로 전송한다.
1303 단계에서, 소스 모듈(210)은, 크레딧 버퍼(215) 내 일부 엔트리들에 할당된 캐시 영역(217)에 목적지 모듈(220)로부터 수신된 데이터를 캐싱한다.
본 실시예들에 따른 장치는 프로세서, 프로그램 데이터를 저장하고 실행하는 메모리, 디스크 드라이브와 같은 영구 저장부(permanent storage), 외부 장치와 통신하는 통신 포트, 터치 패널, 키(key), 버튼 등과 같은 사용자 인터페이스 장치 등을 포함할 수 있다. 소프트웨어 모듈 또는 알고리즘으로 구현되는 방법들은 상기 프로세서상에서 실행 가능한 컴퓨터가 읽을 수 있는 코드들 또는 프로그램 명령들로서 컴퓨터가 읽을 수 있는 기록 매체 상에 저장될 수 있다. 여기서 컴퓨터가 읽을 수 있는 기록 매체로 마그네틱 저장 매체(예컨대, ROM(read-only memory), RAM(random-access memory), 플로피 디스크, 하드 디스크 등) 및 광학적 판독 매체(예컨대, 시디롬(CD-ROM), 디브이디(DVD: Digital Versatile Disc)) 등이 있다. 컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템들에 분산되어, 분산 방식으로 컴퓨터가 판독 가능한 코드가 저장되고 실행될 수 있다. 매체는 컴퓨터에 의해 판독가능하며, 메모리에 저장되고, 프로세서에서 실행될 수 있다.
본 실시예는 기능적인 블록 구성들 및 다양한 처리 단계들로 나타내어질 수 있다. 이러한 기능 블록들은 특정 기능들을 실행하는 다양한 개수의 하드웨어 또는/및 소프트웨어 구성들로 구현될 수 있다. 예를 들어, 실시 예는 하나 이상의 마이크로프로세서들의 제어 또는 다른 제어 장치들에 의해서 다양한 기능들을 실행할 수 있는, 메모리, 프로세싱, 로직(logic), 룩 업 테이블(look-up table) 등과 같은 직접 회로 구성들을 채용할 수 있다. 구성 요소들이 소프트웨어 프로그래밍 또는 소프트웨어 요소들로 실행될 수 있는 것과 유사하게, 본 실시예는 데이터 구조, 프로세스들, 루틴들 또는 다른 프로그래밍 구성들의 조합으로 구현되는 다양한 알고리즘을 포함하여, C, C++, 자바(Java), 어셈블러(assembler) 등과 같은 프로그래밍 또는 스크립팅 언어로 구현될 수 있다. 기능적인 측면들은 하나 이상의 프로세서들에서 실행되는 알고리즘으로 구현될 수 있다. 또한, 본 실시예는 전자적인 환경 설정, 신호 처리, 및/또는 데이터 처리 등을 위하여 종래 기술을 채용할 수 있다. “매커니즘”, “요소”, “수단”, “구성”과 같은 용어는 넓게 사용될 수 있으며, 기계적이고 물리적인 구성들로서 한정되는 것은 아니다. 상기 용어는 프로세서 등과 연계하여 소프트웨어의 일련의 처리들(routines)의 의미를 포함할 수 있다.
본 실시예에서 설명하는 특정 실행들은 예시들로서, 어떠한 방법으로도 기술적 범위를 한정하는 것은 아니다. 명세서의 간결함을 위하여, 종래 전자적인 구성들, 제어 시스템들, 소프트웨어, 상기 시스템들의 다른 기능적인 측면들의 기재는 생략될 수 있다. 또한, 도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
본 명세서(특히 특허청구범위에서)에서 “상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 또한, 범위(range)를 기재한 경우 상기 범위에 속하는 개별적인 값을 포함하는 것으로서(이에 반하는 기재가 없다면), 상세한 설명에 상기 범위를 구성하는 각 개별적인 값을 기재한 것과 같다. 마지막으로, 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 상기 단계들은 적당한 순서로 행해질 수 있다. 반드시 상기 단계들의 기재 순서에 한정되는 것은 아니다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (20)

  1. 복수의 모듈들을 포함하는 프로세서에 있어서,
    데이터를 요청하는 소스 모듈; 및
    상기 소스 모듈로부터 크레딧 기반 플로우 컨트롤(credit based flow control)을 이용하여 상기 데이터의 요청이 수신된 경우, 상기 요청된 데이터를 상기 크레딧 기반 플로우 컨트롤을 이용하여 상기 소스 모듈로 전송하는 목적지(destination) 모듈을 포함하고,
    상기 소스 모듈은, 일부 엔트리들을 캐시(cache) 영역으로 할당하여 상기 목적지 모듈로부터 수신된 상기 데이터를 상기 할당된 캐시 영역에 캐싱하는(caching) 크레딧 버퍼(credit buffer)를 포함하는, 프로세서.
  2. 제 1 항에 있어서,
    상기 소스 모듈은
    요청될 상기 데이터와 상기 캐싱된 데이터 간의 매칭 여부에 기초하여, 상기 캐시 영역의 라이트 인덱스(write index) 값을 설정하는, 프로세서.
  3. 제 1 항에 있어서,
    상기 소스 모듈은
    요청될 상기 데이터의 어드레스와 상기 캐시 영역에 캐싱된 상기 데이터에 대응되는 태그 간의 태그 매칭(tag matching)을 수행하는 태그 매칭부를 더 포함하는, 프로세서.
  4. 제 3 항에 있어서,
    상기 소스 모듈은
    상기 태그 매칭의 결과가 캐시 미스(cache miss)인 경우, 상기 캐시 영역의 라이트 인덱스 값을 증가시키는, 프로세서.
  5. 제 4 항에 있어서,
    상기 소스 모듈은
    상기 캐시 미스가 발생된 경우 상기 목적지 모듈로부터 상기 요청된 데이터를 수신하고,
    상기 캐시 영역 내, 증가되기 전 상기 라이트 인덱스 값에 대응되는 엔트리에 상기 수신된 데이터를 캐싱하는, 프로세서.
  6. 제 4 항에 있어서,
    상기 소스 모듈은
    상기 캐시 영역으로 할당된 모든 엔트리들에 데이터들이 캐싱된 경우, 상기 캐시 영역으로 할당된 상기 엔트리들 중 최초 엔트리에 캐싱된 데이터를 삭제하고 상기 목적지 모듈로 크레딧 그랜트(credit grant)를 전송하는, 프로세서.
  7. 제 6 항에 있어서,
    상기 소스 모듈은
    상기 라이트 인덱스 값이 더 이상 증가할 수 없는 상태에서 상기 캐시 미스가 발생된 경우, 상기 라이트 인덱스 값이 초기화되도록 설정하고,
    상기 초기화된 라이트 인덱스 값은
    상기 크레딧 버퍼에서 상기 캐시 영역으로 할당 가능한 엔트리들 중, 최초 엔트리에 대응되는, 프로세서.
  8. 제 1 항에 있어서,
    상기 소스 모듈은
    요청될 상기 데이터의 어드레스와 상기 캐시 영역에 캐싱된 상기 데이터에 대응되는 태그 간의 태그 매칭의 결과를 저장하는 리퀘스트 FIFO 버퍼; 및
    상기 저장된 태그 매칭의 결과가 캐시 히트(cache hit)인 경우 상기 캐시 영역 내 히트 인덱스(hit index)에 캐싱된 데이터의 리드(read)를 제어하고, 상기 저장된 태그 매칭의 결과가 캐시 미스인 경우 상기 캐시 영역의 라이트 인덱스 값이 증가되도록 제어하는 제어부를 더 포함하는, 프로세서.
  9. 제 8 항에 있어서,
    상기 제어부는
    상기 캐시 영역으로 할당된 모든 엔트리들에 데이터들이 캐싱된 상태에서 상기 캐시 미스가 발생된 경우, 상기 목적지 모듈로 크레딧 그랜트(credit grant)가 전송되도록 제어하는, 프로세서.
  10. 제 1 항에 있어서,
    상기 복수의 모듈들은
    상기 프로세서 내에 집적된, 라우터 및 IP(Intellectual Property) 중 적어도 하나를 포함하는, 프로세서.
  11. 제 1 항에 있어서,
    상기 프로세서는
    네트워크-온-칩(NOC)을 이용하여 상기 복수의 모듈들 간에 데이터를 송수신하는, 프로세서.
  12. 제 1 항에 있어서,
    상기 크레딧 버퍼 내 할당된 상기 캐시 영역은
    가변적인(variable), 프로세서.
  13. 프로세서에서 데이터를 처리하는 방법에 있어서,
    소스 모듈에서, 데이터의 요청을 생성하는 단계;
    목적지(destination) 모듈에서, 크레딧 기반 플로우 컨트롤(credit based flow control)을 이용하여 상기 소스 모듈로부터 상기 데이터의 요청이 수신된 경우 상기 요청된 데이터를 상기 크레딧 기반 플로우 컨트롤을 이용하여 상기 소스 모듈로 전송하는 단계; 및
    상기 소스 모듈에서, 크레딧 버퍼(credit buffer) 내 일부 엔트리들에 할당된 캐시(cache) 영역에 상기 목적지 모듈로부터 수신된 상기 데이터를 캐싱하는(caching) 단계를 포함하는, 방법.
  14. 제 13 항에 있어서,
    상기 소스 모듈은
    요청될 상기 데이터와 상기 캐싱된 데이터 간의 매칭 여부에 기초하여, 상기 캐시 영역의 라이트 인덱스(write index) 값을 설정하는, 방법.
  15. 제 13 항에 있어서,
    요청될 상기 데이터의 어드레스와 상기 캐시 영역에 캐싱된 상기 데이터에 대응되는 태그 간의 태그 매칭(tag matching)을 수행하는 단계를 더 포함하는, 방법.
  16. 제 15 항에 있어서,
    상기 태그 매칭의 결과가 캐시 미스(cache miss)인 경우, 상기 캐시 영역의 라이트 인덱스 값을 증가시키는 단계를 더 포함하는, 방법.
  17. 제 16 항에 있어서,
    상기 전송하는 단계는
    상기 캐시 미스가 발생된 경우에 상기 요청된 데이터를 상기 소스 모듈로 전송하고,
    상기 캐싱하는 단계는
    상기 캐시 영역 내, 증가되기 전 상기 라이트 인덱스 값에 대응되는 엔트리에 상기 목적지 모듈로부터 수신된 상기 데이터를 캐싱하는, 방법.
  18. 제 16 항에 있어서,
    상기 캐시 영역으로 할당된 모든 엔트리들에 데이터들이 캐싱된 경우, 상기 캐시 영역으로 할당된 상기 엔트리들 중 최초 엔트리에 캐싱된 데이터를 삭제하는 단계; 및
    상기 최초 엔트리에 캐싱된 데이터가 삭제된 경우 상기 목적지 모듈로 크레딧 그랜트(credit grant)를 전송하는 단계를 더 포함하는, 방법.
  19. 제 18 항에 있어서,
    상기 라이트 인덱스 값이 더 이상 증가할 수 없는 상태에서 상기 캐시 미스가 발생된 경우, 상기 라이트 인덱스 값을 초기화하는 단계를 더 포함하고,
    상기 초기화된 라이트 인덱스 값은
    상기 크레딧 버퍼에서 상기 캐시 영역으로 할당 가능한 엔트리들 중, 최초 엔트리에 대응되는, 방법.
  20. 제 13 항에 있어서,
    요청될 상기 데이터의 어드레스와 상기 캐시 영역에 캐싱된 상기 데이터에 대응되는 태그 간의 태그 매칭의 결과를 리퀘스트 FIFO 버퍼에 저장하는 단계; 및
    상기 저장된 태그 매칭의 결과가 캐시 히트(cache hit)인 경우 상기 캐시 영역 내 히트 인덱스(hit index)에 캐싱된 데이터를 리드(read)하거나 또는 상기 저장된 태그 매칭의 결과가 캐시 미스인 경우 상기 캐시 영역의 라이트 인덱스 값을 증가시키도록 제어하는 단계를 더 포함하는, 방법.
KR1020150181076A 2015-12-17 2015-12-17 프로세서 및 프로세서에서 데이터를 처리하는 방법 KR102523418B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020150181076A KR102523418B1 (ko) 2015-12-17 2015-12-17 프로세서 및 프로세서에서 데이터를 처리하는 방법
US15/344,267 US10241922B2 (en) 2015-12-17 2016-11-04 Processor and method
CN201611035195.9A CN106897246B (zh) 2015-12-17 2016-11-09 处理器和使用处理器处理数据的方法
EP16198478.6A EP3182293B1 (en) 2015-12-17 2016-11-11 Processor and method using credit-based flow control
JP2016226782A JP2017111802A (ja) 2015-12-17 2016-11-22 プロセッサ及びプロセッサでデータを処理する方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150181076A KR102523418B1 (ko) 2015-12-17 2015-12-17 프로세서 및 프로세서에서 데이터를 처리하는 방법

Publications (2)

Publication Number Publication Date
KR20170072645A true KR20170072645A (ko) 2017-06-27
KR102523418B1 KR102523418B1 (ko) 2023-04-19

Family

ID=57391774

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150181076A KR102523418B1 (ko) 2015-12-17 2015-12-17 프로세서 및 프로세서에서 데이터를 처리하는 방법

Country Status (5)

Country Link
US (1) US10241922B2 (ko)
EP (1) EP3182293B1 (ko)
JP (1) JP2017111802A (ko)
KR (1) KR102523418B1 (ko)
CN (1) CN106897246B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230076430A (ko) 2021-11-24 2023-05-31 성균관대학교산학협력단 네트워크-온-칩에서의 데이터 무결성 검증을 위한 태그 생성 및 인증기

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11048645B2 (en) 2018-02-01 2021-06-29 Samsung Electronics Co., Ltd. Memory module, operation method therof, and operation method of host
CN110580202A (zh) * 2019-06-04 2019-12-17 阿里巴巴集团控股有限公司 服务器系统内消息的处理方法、装置及系统
US11269524B2 (en) * 2019-10-07 2022-03-08 Samsung Electronics Co., Ltd. Methods and systems for managing data transfer between a UFS host and a UFS target

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010022661A (ko) * 1998-06-08 2001-03-26 롤페스 요하네스 게라투스 알베르투스 메모리 및 데이터 예비인출 유닛을 갖는 프로세서
US20060136671A1 (en) * 2004-12-22 2006-06-22 Santosh Balakrishnan Software controlled dynamic push cache
KR20130131135A (ko) * 2012-05-23 2013-12-03 삼성전자주식회사 ＱｏＳ 기반 캐시 컨트롤러 및 그 동작 방법
US20140089600A1 (en) * 2012-09-27 2014-03-27 Apple Inc. System cache with data pending state
KR101472079B1 (ko) * 2008-06-23 2014-12-24 어드밴스드 마이크로 디바이시즈, 인코포레이티드 효율적인 로드 큐 스누핑
US20140379992A1 (en) * 2013-06-25 2014-12-25 International Business Machines Corporation Two handed insertion and deletion algorithm for circular buffer

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6515963B1 (en) 1999-01-27 2003-02-04 Cisco Technology, Inc. Per-flow dynamic buffer management
JP2003512746A (ja) 1999-05-21 2003-04-02 エイヴィシー・システムズ フリット・キャッシングを備えたファブリック・ルータ
US6747949B1 (en) 1999-05-21 2004-06-08 Intel Corporation Register based remote data flow control
US7304949B2 (en) 2002-02-01 2007-12-04 International Business Machines Corporation Scalable link-level flow-control for a switching device
US6904507B2 (en) 2002-09-30 2005-06-07 Agilent Technologies, Inc. Buffer management architecture and method for an infiniband subnetwork
US20060274789A1 (en) * 2005-06-07 2006-12-07 Fong Pong Apparatus and methods for a high performance hardware network protocol processing engine
US20080126771A1 (en) * 2006-07-25 2008-05-29 Lei Chen Branch Target Extension for an Instruction Cache
US7644233B2 (en) * 2006-10-04 2010-01-05 International Business Machines Corporation Apparatus and method for supporting simultaneous storage of trace and standard cache lines
US8804752B2 (en) 2011-05-31 2014-08-12 Oracle International Corporation Method and system for temporary data unit storage on infiniband host channel adaptor
CN102306093B (zh) * 2011-08-04 2014-03-05 北京北大众志微系统科技有限责任公司 实现现代处理器间接转移预测的装置及方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010022661A (ko) * 1998-06-08 2001-03-26 롤페스 요하네스 게라투스 알베르투스 메모리 및 데이터 예비인출 유닛을 갖는 프로세서
US20060136671A1 (en) * 2004-12-22 2006-06-22 Santosh Balakrishnan Software controlled dynamic push cache
KR101472079B1 (ko) * 2008-06-23 2014-12-24 어드밴스드 마이크로 디바이시즈, 인코포레이티드 효율적인 로드 큐 스누핑
KR20130131135A (ko) * 2012-05-23 2013-12-03 삼성전자주식회사 ＱｏＳ 기반 캐시 컨트롤러 및 그 동작 방법
US20140089600A1 (en) * 2012-09-27 2014-03-27 Apple Inc. System cache with data pending state
US20140379992A1 (en) * 2013-06-25 2014-12-25 International Business Machines Corporation Two handed insertion and deletion algorithm for circular buffer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230076430A (ko) 2021-11-24 2023-05-31 성균관대학교산학협력단 네트워크-온-칩에서의 데이터 무결성 검증을 위한 태그 생성 및 인증기

Also Published As

Publication number Publication date
EP3182293B1 (en) 2018-11-07
US20170177491A1 (en) 2017-06-22
KR102523418B1 (ko) 2023-04-19
CN106897246A (zh) 2017-06-27
JP2017111802A (ja) 2017-06-22
CN106897246B (zh) 2021-06-29
EP3182293A1 (en) 2017-06-21
US10241922B2 (en) 2019-03-26

Similar Documents

Publication Publication Date Title
US11138143B2 (en) Techniques for command validation for access to a storage device by a remote client
US10455063B2 (en) Packet flow classification
US10303618B2 (en) Power savings via dynamic page type selection
EP3057272B1 (en) Technologies for concurrency of cuckoo hashing flow lookup
US7308523B1 (en) Flow-splitting and buffering PCI express switch to reduce head-of-line blocking
EP2478441B1 (en) Read and write aware cache
WO2015078219A1 (zh) 一种信息缓存方法、装置和通信设备
US9092365B2 (en) Splitting direct memory access windows
KR102212269B1 (ko) I/o 패킷 압축을 위한 레지스터 파일
CN110837479B (zh) 数据处理方法、相关设备及计算机存储介质
US10452604B2 (en) Method and bus for accessing dynamic random access memory
US10049035B1 (en) Stream memory management unit (SMMU)
US20240232111A1 (en) Network credit return mechanisms
KR20170072645A (ko) 프로세서 및 프로세서에서 데이터를 처리하는 방법
US11789885B2 (en) Ordered delivery of data packets based on type of path information in each packet
CN116685943A (zh) 可编程原子单元中的自调度线程
CN114072779A (zh) 基于互连地址的QoS规则
US20150058593A1 (en) Merging direct memory access windows
EP4309039A1 (en) Memory operations management in computing systems
CN111865794A (zh) 一种逻辑端口的关联方法、系统、设备及数据传输系统
US11599415B2 (en) Memory tiering techniques in computing systems
JP2009088622A (ja) バッファメモリを有するパケット転送装置および方法
TW202349214A (zh) 輸入／輸出裝置的位址變換預取出

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right