JP5819907B2 - デジタル送受信機 - Google Patents
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Description
特許文献2は、送受信機の送信部分のためのデジタルアップコンバータおよび受信部分のためのデジタルダウンコンバータを有する無線送受信機を開示する。送受信機は、アナログ−デジタルコンバータ、デジタル−アナログコンバータ、およびRF部をさらに含む。RF部は、アナログ設計されており、かつ信号をキャリア周波数範囲に(から)アップコンバート(ダウンコンバート)する目的を果たす。デジタル信号のアップコンバージョンおよびダウンコンバージョンは、ベース帯域周波数と中間周波数との間で行われる。
少なくとも2つのオーバーサンプリング部(314、315)であって、それぞれは、サンプルホールド回路に接続される複数のFIR低域通過フィルタを備え、入力I信号およびQ信号を(1/2)NTのオーバーサンプリング比でオーバーサンプリングし、ここで、(1/2)NTは、任意の整数である、オーバーサンプリング部と、
オーバーサンプリング部(314、315)に接続される、少なくとも2つの時間離散シグマ−デルタ低域通過変調器(316、317)であって、オーバーサンプリングされたI信号およびQ信号を、1並列セットのゼロビット信号および符号ビット信号として3レベルを表す双シリアル信号であるシングル/1.5ビットフォーマットに変換する時間離散シグマ−デルタ低域通過変調器と、
シングル/1.5ビットフォーマットの入力I信号および入力Q信号を、DUC(310)の出力において、シングル/1.5ビットフォーマットにおいて利用可能なデジタル帯域通過信号(IDL)に変換する少なくとも1つの直交変調部(340)と、
を備え、
前記少なくとも2つの時間離散シグマ−デルタ低域通過変調器(316、317)は、シストリックアレイとして実現される。
少なくとも2つのオーバーサンプリング部であって、それぞれサンプルホールド回路に接続される1組み合わせのFIR低域通過フィルタを利用して、入力I信号およびQ信号を(1/2)NTのオーバーサンプリング比でオーバーサンプリングし、ここで、(1/2)NTは、任意の整数である、オーバーサンプリング部と、
オーバーサンプリングされたI信号およびQ信号をパラレルデータフォーマットのデジタル帯域通過信号に変換するための少なくとも1つの直交変調部と、
少なくとも1つの直交変調部(340)に接続され、パラレルデータフォーマットのデータ帯域通過信号をDUCの出力においてシングル/1.5ビットフォーマットにおいて利用可能なデジタル帯域通過信号(IDL)に変換する少なくとも1つの時間離散シグマ−デルタ帯域通過変調器であって、前記1.5ビットフォーマットは1並列セットのゼロビット信号および符号ビット信号として3レベルを表す双シリアル信号である、時間離散シグマ−デルタ低域通過変調器と、
を備え、
前記少なくとも1つの時間離散シグマ−デルタ帯域通過変調器(318)は、シストリックアレイとして実現される。
シングル/1.5ビットフォーマットの少なくとも1つの入力デジタル帯域通過信号(RS)を2:1サブサンプリングされたシングル/1.5ビットフォーマットのI信号およびQ信号に変換するための少なくとも1つの直交復調部と、
少なくとも1つの直交復調部に接続され、それぞれFIRデシメータを利用して、任意の整数である(1/4)NRのサブサンプリング比を適用することによってシングル/1.5ビットフォーマットの入力I信号およびQ信号をサブサンプリングされたパラレルデータフォーマットに変換する少なくとも2つのデシメータ部と、
デシメータ部に接続され、それぞれFIR低域通過フィルタを利用して、2のサブサンプリング比でパラレルデータフォーマットのI信号およびQ信号をさらにサブサンプリングする少なくとも2つのサブサンプリング部とを備え、
前記デジタルダウンコンバータ(DDC)ブロック(3701〜3706)は、それぞれ出力格納レジスタ(380)に接続される並列ビットスライス(381〜386)から構成されるシストリックアレイとして実現される。
前記1.5ビットフォーマットは1並列セットのゼロビット信号および符号ビット信号として3レベルを表す双シリアル信号である。
る。
他のデータは、BSC12によって、サービングおよびゲートウェイGPRSサポートノード(GSN)18に送信され、かつさらにインターネットなどのデータネットワーク40へ転送される。すべての通信フローが双方向であってもよいことが理解される。また、データは、データネットワーク40および/または電話ネットワーク30から反対方向にBTS100へ送信される。BTS100から、データは、無線波によってRF信号として移動局2へ送信される。数個の移動局2が1つのBTS12と同時に通信してもよい。
塔上装置102は、塔上装置のそばまたはそこからある距離だけ離れた特定のハウジング内に存在してもよい基地局104に接続される。
このように、より短い同軸ケーブル132を使用して、アンテナまたはアンテナ素子130を遠隔無線部134に接続し得る。遠隔無線部134は、CPRIまたはOBSAI規格にしたがって、変調RF信号をデジタルデータフォーマットの通信信号に変換する。次いで、通信信号は、光ファイバ136を介してデジタル無線サーバ138に転送される。
デジタル無線サーバ138は、デジタル無線サーバ128と本質的に同一か、または同様である。
このように、4:3モードにおけるDTRXは、2つの部分、すなわち、DUC310およびDDC350、に分割される。DUC310およびDDC350は、それぞれベース帯域をキャリア周波数アップコンバージョンに、およびキャリア周波数をベース帯域ダウンコンバージョンに提供する。
よびQSD↑2zは、低域通過フィルタ3360および3370にそれぞれ印加される。
低域通過フィルタ3360および3370において、信号ISD↑2zおよびQSD↑2zは、それぞれ2つのラインに分割される。一方のラインは、加算器3340および33
50にそれぞれ印加され、他方のラインは、レジスタ3320および3330にそれぞれ通される。レジスタ3320および3330において、信号は、1クロックサイクルだけ遅延され、次いで加算器3340および3350にそれぞれ印加される。その結果、複製された隣接サンプルを示す信号IDS↑2およびQDS↑2が得られる。これらの例を図7b、図8(d)および図8(e)に示す。
およびQSD↑2は、それぞれ乗算器3460および3470において、複素キャリア信号(Iは、それぞれの同相成分を示し、およびQは、それぞれの直交成分を示す)の2つの成分I0およびQ0とペアごとに乗算される。信号I0およびQ0の例を図8(c)および図8(f)にそれぞれ示す。得られた信号積I0・IDS↑2(図8(g)に示す)およびQ0・QDS↑2(図8(i)に否定されて示す)をコンパレータ段3480に与えると、直交変調器3410の出力において、ダウンリンクチャネルに対する複素デジタル帯域通過信号の同相成分IDLが生成される。その結果得られる信号IDLの例を図8(h)に示す。
MおよびNについての値は、任意の整数であるが、DDCブロックの出力ワード長さは、Nを越えないのがよい。
Claims (10)
- デジタルベース帯域信号を送信するための無線通信システムにおいて使用可能であり、入力デジタルベース帯域信号をデジタル帯域通過信号(IDL)にアップコンバートするデジタルアップコンバータ(DUC)(310)であって、前記デジタルベース帯域信号は、同相成分(I信号)および直交成分(Q信号)を含み、前記デジタルアップコンバータは、
少なくとも2つのオーバーサンプリング部(314、315)であって、それぞれは、サンプルホールド回路に接続される複数のFIR低域通過フィルタを備え、前記入力I信号および前記入力Q信号を(1/2)NTのオーバーサンプリング比でオーバーサンプリングし、ここで、(1/2)NTは、任意の整数である、少なくとも2つのオーバーサンプリング部と、
前記オーバーサンプリング部の第一の1つ(314)に接続される、第一の時間離散シグマ−デルタ低域通過変調器(316)であって、前記オーバーサンプリングされたI信号を、1並列セットのゼロビット信号および符号ビット信号として3レベルを表す双シリアル信号であるシングルビット/1.5ビットフォーマット(I SD )に変換する、第一の時間離散シグマ−デルタ低域通過変調器と、
前記オーバーサンプリング部の第二の1つ(315)に接続される、第二の時間離散シグマ−デルタ低域通過変調器(317)であって、前記オーバーサンプリングされたQ信号を、1並列セットのゼロビット信号および符号ビット信号として3レベルを表す双シリアル信号であるシングルビット/1.5ビットフォーマット(Q SD )に変換する、第二の時間離散シグマ−デルタ低域通過変調器と、
シングル/1.5ビットフォーマットの、前記第一の時間離散シグマ−デルタ低域通過変調器からの前記変換された入力I信号(I SD )と前記第二の時間離散シグマ−デルタ低域通過変調器からの前記変換された入力Q信号(Q SD )とを、前記DUC(310)の出力において、シングルビットフォーマットまたは1.5ビットフォーマットにおいて利用可能なデジタル帯域通過信号(IDL)に変換する少なくとも1つの直交変調部(340)と、
を備えるデジタルアップコンバータ。 - 請求項1に記載のデジタルアップコンバータ(DUC)(310)において、
前記直交変調は、シングル/1.5ビットフォーマットの前記I信号および前記Q信号を2:1多重化および循環否定することによって行われる、デジタルアップコンバータ(DUC)(310)。 - 請求項1または2に記載のデジタルアップコンバータ(DUC)(310)において、
前記I信号および前記Q信号を少なくとも2つのシリアルリンク(260)を介してパケットデータフレームフォーマットにおいて受信し、さらなる処理のために、前記I信号および前記Q信号をそれぞれ同じパラレルデータフォーマットの少なくとも2つのパラレル同期データストリームに変換し、かつ前記2つのパラレル同期データストリームを前記少なくとも2つのオーバーサンプリング部(314、315)に提供する少なくとも2つのSerDesデコーダ・バッファ段(312、313)をさらに備える、デジタルアップコンバータ(DUC)(310)。 - 請求項1または2に記載のデジタルアップコンバータ(DUC)(310)において、
少なくとも1つのシリアルリンク(260)を介して、パケットデータフレームフォーマットにおいてインタレースされた前記I信号および前記Q信号を受信し、さらに、さらなる処理のために、前記I信号および前記Q信号をそれぞれ同じパラレルデータフォーマットの少なくとも2つのパラレル同期データストリームに逆多重化し、かつ前記2つのパラレル同期データストリームを前記少なくとも2つのオーバーサンプリング部(314、315)に提供する少なくとも1つのSerDesデコーダ・フレームバッファ+デマルチプレクサ段(311)をさらに備える、デジタルアップコンバータ(DUC)(310)。 - 請求項1〜4のいずれかに記載のデジタルアップコンバータ(DUC)(310)において、
前記2:1多重化および循環否定によって直交変調を行うための少なくとも1つの直交変調部(340)は、2:1マルチプレクサ、論理ANDおよびEXORゲート、ならびにフリップフロップのみを使用することによってパイプライン化構造において実現される、デジタルアップコンバータ(DUC)(310)。 - 請求項1〜5のいずれかに記載のデジタルアップコンバータ(DUC)(310)において、
前記DUC(310)は、前記デジタル帯域通過信号(IDL)のマルチビットフォーマットを利用する、デジタルアップコンバータ(DUC)(310)。 - 請求項3〜6のいずれかに記載のデジタルアップコンバータ(DUC)(310)において、
前記DUC(310)は、パラレルデータフォーマットとして16ビットフォーマットを利用する、デジタルアップコンバータ(DUC)(310)。 - 請求項1〜7のいずれかに記載のデジタルアップコンバータ(DUC)(310)において、
前記DUC(310)は、マイクロエレクトロニクス技術によりモノリシックに集積されるか、またはマルチチップモジュールとして集積される、デジタルアップコンバータ(DUC)(310)。 - デジタルベース帯域信号を送信および受信するための無線通信システムにおいて使用可能なデジタル送受信機(DTRX)(300)であって、前記DTRX(300)は、
請求項1〜8のいずれかに記載の少なくとも1つのデジタルアップコンバータ(DUC)(310)と、
デジタルベース帯域信号を受信するための無線通信システムにおいて使用可能であり、少なくとも1つの入力デジタル帯域通過信号(RS)をデジタルベース帯域信号にダウンコンバートする少なくとも1つのデジタルダウンコンバータ(DDC)(350)であって、前記デジタルベース帯域信号は、同相成分(I信号)および直交成分(Q信号)を含み、前記デジタルダウンコンバータは、
シングルビット/1.5ビットフォーマットの前記少なくとも1つの入力デジタル帯域通過信号(RS)を2:1サブサンプリングされたシングル/1.5ビットフォーマットのI信号およびQ信号に変換するための少なくとも1つの直交復調部(360)であって、前記1.5ビットフォーマットは1並列セットのゼロビット信号および符号ビット信号として3レベルを表す双シリアル信号である、少なくとも1つの直交復調部と、
前記少なくとも1つの直交復調部(360)に接続され、それぞれFIRデシメータを利用して、任意の整数である(1/4)NRのサブサンプリング比を適用することによってシングル/1.5ビットフォーマットの前記入力I信号および前記入力Q信号をサブサンプリングされたパラレルデータフォーマットに変換する少なくとも2つのデシメータ部(356、357)と、
前記デシメータ部(356、357)に接続され、それぞれFIR低域通過フィルタを利用して、2のサブサンプリング比でパラレルデータフォーマットの前記I信号および前記Q信号をさらにサブサンプリングする少なくとも2つのサブサンプリング部(354、355)と、
を備える少なくとも1つのデジタルダウンコンバータ(DDC)(350)と、
を備えるデジタル送受信機(DTRX)。 - 請求項9に記載のデジタル送受信機(DTRX)(300)において、
前記DTRX(300)は、マイクロエレクトロニクス手段によりモノリシックに集積されるか、またはマルチチップモジュールとして集積される、デジタル送受信機(DTRX)(300)。
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