CN101490948B - 数字收发器 - Google Patents

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Abstract

一种适用于无线电通信系统中的数字收发器(DTRX)，用于发送和接收数字基带信号，其中DTRX(330)包括：至少一个数字上转换器(DUC)(310)，用于发送数字基带信号；和至少一个数字下转换器(DDC)，用于接收数字基带信号。在本发明的一方面，所述DUC(310)包括：至少两个过采样单元(314、315)，至少一个正交调制模块(340)，和至少一个时间离散西格玛-德尔塔带通调制器(318)。所述数字下转换器包括：至少一个正交解调模块(360)，至少两个抽取单元(356、357)，至少两个子采样单元(354、355)。该数字基带信号包括同相信号(I-信号)和正交信号(Q-信号)。

Description

数字收发器
技术领域
本发明关于一种无线电收发器及天线系统。尤其是本发明关于用于无线电通信系统的基站收发台和数字收发器。
发明背景
移动通信技术在近年已经大幅发展，目前可通用的高性能数字移动电话即是例证。根据用户的需要，移动通信已经在世界许多区域具有几乎100％覆盖面积。用户希望从其所在的任何位置都能通过他们的移动电话(移动台)进行通信。
因此，移动台的数量和已建立的通信链路的数量正在增加。此外，通过通信链路传输的数据量也正稳定增加，因为其不仅被期望传输高质量的语音消息或短消息，还要增加数据量，例如图像，电影或音乐等。
为了实现这些目标，基站收发台(BTS)需要在移动台的范围内。然后在移动台和基站收发台之间建立通信链路，其中通信数据通过射频信号在移动台和基站收发台发送和接收。基站收发台进一步将通信资料传输到电话或其它通信网络。
移动运营商必需保证他们的客户可以在任何位置都与基站收发台建立连接。因此，基站收发台不得不分散以便获得更大的覆盖面积。此外，足够数量的基站收发台需要安装在城镇区域，那里要同时实现大量的移动通信。
现代化的基站收发台需要覆盖很宽的频带和高动态范围。
为了提供更好的接入，基站收发台的天线通常在暴露位置，如屋顶，塔顶或支架上，以便不被墙壁或景观本身遮挡，并且覆盖面积也可以最大化。
现有技术
本领域内公知的基站收发台(BTS)通常包含塔顶装置和基站
塔顶装置主要包含形成天线的多个天线单元，天线安装在暴露位置如屋顶，支架等，这样射频信号可以在尽可能较少障碍下在移动台和基站之间交互。当暴露地安装时，天线也广泛可见。然而这并不总是理想的，并且频繁引起与居住在天线附近居民之间的问题。
现有技术中公知的塔顶装置的天线通过天线的天线单元与用于收发射频信号的无线电单元连接。无线电单元用于作为射频信号变为数字基带信号的变换器，并且通常与基站内的基站收发台所需的其它电子设备位于一处。目前，基站需要理想的空间，通常是小房间大小。这种房间或空间可以位于地下室内或安装有天线的建筑物屋顶上。基站和无线电单元与天线相距相等距离，因此需要在它们之间建立连接。
无线电单元和天线单元利用共轴电缆连接，以便尽可能远的防止电噪声。这些共轴电缆目前长度约为10-50m，这是由于天线和无线电单元之间的距离。电路长度是能量和信号对噪声损失的固有缺陷。共轴电缆经常沿着建筑物外部铺设，因此不美观。
第No.6,611,570 B1号美国专利揭露一种数字上下行变频器以及数字收发器。例如，可编程数字中频接收器包含可编程存储器，时钟生成器，西格玛德尔塔转换器，数字下变频器以及抽取滤波器网络。
第WO 2004/043030 A1号国际专利申请描述一种无线电收发器，其具有用于收发器发送部分的数字上变频器和用于收发器接收部分的数字下变频器。收发器进一步包含模数转换器，数模转换器以及射频单元。射频单元是模拟设计，并用于将信号上转换为载频范围，或从载频范围下转换信号。数字信号的上转换和下转换在基带频率和中频之间进行。
第EP 1 429 231 A1号欧洲专利申请显示一种使用数字下变频器和数字上变频器。数字下变频器包含用于降低采样频率的抽取滤波器。数字上变频器包含用于将采样频率相乘的插补器。数控振荡器提供正弦信号或余弦信号的相对精确的数字表示，以便允许上/下变频器模拟模拟混频器的表现。
第WO 2005/120001 A3号国际专利申请描述了一种包含数字带通西格玛德尔塔调制器的全数字发送器。发送器包含数字上变频器功能，其与数字带通西格玛德尔塔调制器组合操作以便在采样频率生成调制数字信号，采样频率是发送频率的倍数。这种设计需要西格玛德尔塔调制器在发送频率的倍数下工作，如西格玛德尔塔调制器在相对高频下操作。
因此，需要一种可减小或避免射频信号电损失的系统。
还需要一种需要较少空间并易于安装和维护的基站收发台。
发明内容
因此，本发明目的在于提供一种不使用用于传输信号的共轴电缆的基站收发台。
本发明的目的是提供一种数字无线电单元中使用的上变频器。
本发明另一目的是提供一种数字无线电单元中使用的下变频器。
本发明又一目的是提供一种数字无线电单元中使用的收发器。
本发明再一目的是提供需要少量空间的快速收发器。
本发明再一目的是提供一种可以安装在靠近天线的基站收发台的塔顶装置上的数字无线电单元。
本发明再一目的是提供用于全数字天线的数字无线电单元。
本发明的这些目的以及其它目的通过数字上转换器(DUC)实现，该数字上转换器(DUC)适用于无线电通信系统中，用于发送数字基带信号，以将接收到的数字基带信号上转换为数字带通信号(IDL)，该数字带通信号包括同相信号(I-信号)和正交信号(Q-信号)。该数字基带信号(IDL)可以在输出端实现。该数字上转换器包括：
至少两个过采样单元(314、315)，其每一个包括连接至采样和保持电路的多个FIR(有限脉冲响应)低通滤波器，以过采样率1/2NT过采样接收的I-信号和接收的Q-信号，其中1/2NT为任意整数；
至少两个时间离散西格玛-德尔塔低通调制器(316、317)，其连接至过采样单元(314、315)，以将过采样的I-信号和过采样的Q-信号转换为单个比特或1.5比特格式，其为双列信号，该双列信号将3电平表示为零位信号和符号位信号的并行设置；
至少一个正交调制模块(340)，将接收的单个比特或1.5比特格式的I-信号和接收的单个比特或1.5比特格式的Q-信号转换为在DUC(310)的输出端的数字带通信号(IDL)，其适合于为单个比特或1.5比特格式。
该无线电通信系统也可以是无线电通信系统的子系统。在本发明特别的应用中，该无线电通信系统是移动通信系统。
正交调制可以通过对接收的单个比特或1.5比特格式的I-信号和Q-信号执行2:1复用和循环否定来执行。
在本发明的一方面，数字上转换器(DUC)可以包括至少两个串行/解串解码器和缓存段，其通过至少两个串行链路接收分组数据帧格式的I-信号和Q-信号，将所述I-信号和Q-信号转换为至少两个并行同步数据流，且将所述的两个并行同步数据流提供给所述的两个过采样单元，所述两个并行同步数据流中每一个皆为相同的并行数据格式以用于进一步处理。
在本发明的另一方面，数字上转换器(DUC)可以包括串行/解串解码器和帧缓存加解复用模块，其通过至少一串行链路接收分组数据帧格式的已插值的I-信号和Q-信号，且进一步将所述I-信号和Q-信号解复用为至少两个并行同步数据流，且将所述的两个并行同步数据流提供给所述至少两个过采样单元，所述两个并行同步数据流中每一个皆为相同的并行数据格式以用于进一步处理。
正交调制可以通过对单个比特或1.5比特格式的过采样的I-信号和Q-信号执行2:1复用和循环否定来执行。
在另一方面，时间离散西格玛-德尔塔带通调制器被实现为脉动阵列。
在可替换的另一方面，该数字上转换器(DUC)包括：
至少两个过采样单元，其每一个利用连接至采样和保持电路的多个FIR低通滤波器的组合，以过采样率1/2NT过采样接收的I-信号和接收的Q-信号，其中1/2NT为任意整数；
至少一个正交调制模块，将所述过采样的I-信号和过采样的Q-信号转换为并行数据格式的数字带通信号；
至少一个时间离散西格玛-德尔塔带通调制器，连接至所述至少一个正交调制模块(340)，将并行数据格式的数字带通信号转换为数字带通信号(IDL)，其适合于以单个比特或1.5比特格式在DUC的输出端，其为双列信号，该双列信号将3电平表示为零位信号和符号位信号的并行设置。
正交调制可以通过对过采样的I-信号和Q-信号执行2:1复用和循环否定来执行。
该数字上转换器可进一步包括串行/解串解码器和帧缓存加解复用模块，其通过至少一串行链路接收分组数据帧格式的已插值的I-信号和Q-信号，且进一步解复用并将所述信号转换为至少两个并行同步数据流，所述两个并行同步数据流中每一个皆为相同的并行数据格式以用于进一步处理。
该数字上转换器可进一步包括至少两个串行/解串解码器和缓存段，其通过至少两个串行链路接收分组数据帧格式的I-信号和Q-信号，将所述I-信号和Q-信号转换为至少两个并行同步数据流，所述两个并行同步数据流中每一个皆为相同的并行数据格式以用于进一步处理。
所述至少一个时间离散西格玛-德尔塔带通调制器可以被实现为脉动阵列。
在另一方面，所述至少一个用于通过2:1复用和循环否定来执行正交调制的正交调制单元在流水线结构中仅使用2:1复用器、逻辑与(AND)门和异或(EXOR)门和触发器实现。
所述DUC可以利用数字带通信号(IDL)的多比特格式。所述DUC可以利用16比特格式作为并行数据格式。
所述DUC可以被整体地微电子集成或被集成为多芯片模组。
本发明的目的也可以通过数字下转换器(DDC)实现，该数字下转换器(DDC)适用于无线电通信系统中，用于接收数字带通信号，以将接收到的数字带通信号(RS)下转换为数字基带信号，该数字基带信号包括同相信号(I-信号)和正交信号(Q-信号)。该数字下转换器包括：至少一个正交解调模块，将接收到的至少一单个比特或1.5比特格式的数字带通信号(RS)转换为被2:1子采样的单个比特或1.5比特格式的I-信号和Q-信号；至少两个抽取单元，其连接至所述至少一个正交解调模块，每一个利用FIR抽取器通过为任意整数的1/4NR子采样率将接收的单个比特或1.5比特格式的I-信号和Q-信号转换为子采样的并行数据格式；至少两个子采样单元，连接至所述抽取单元，其每一个利用FIR低通滤波器以进一步通过子采样率2子采样并行数据格式的I-信号和Q-信号。该1.5比特为表示3电平为零位信号和符号位信号的并行设置的双列信号。
所述数字下转换器可以进一步包括：至少两个串行/解串编码器和缓冲段，其连接至子采样单元，用于将每个以相同并行数据格式接收的子采样的I-信号和Q-信号转换了串行分组数据帧格式，且通过至少两个连接至DDC的并行链路将所述信号在分组数据流中发送。
在本发明可替换的另一方面，DDC包括：至少一个复用器和缓冲器加串行/解串编码器段，其连接至子采样单元，用于插值以相同并行数据格式接收的子采样的I-信号和Q-信号的采样以转换为复用的I/Q信号格式，且用于将复用的I/Q信号格式转换为串行分组数据帧格式，且通过至少一个连接至DDC输出端的至少一并行链路将所述信号在分组数据流中发送。
所述至少一个正交解调模块可以通过1:2解复用和循环否定执行正交解调制。
在本发明的一方面，所述至少一个正交解调模块在流水线结构中仅通过使用1:2解复用器、逻辑AND和EXOR门和触发器的实现。
在本发明的一方面，抽取单元的每一个实现为M个数字下转换(DDC)模块的阵列，其跟随有并行加法器段的流水线级联，且同时输入的单个比特或1.5比特格式的数字带通信号(RS)通过双列位移寄存器被分配至DDC模块的M个输入端，其中M为任意整数。
数字下转换(DDC)模块中的每一个被实现为脉动阵列，其被构建在连接至输出存储寄存器的并行位片中；从而所述位片的每一个包括对每个比特的FIR系数反转，其跟随有进一步连接至同步清除累加器和连接至子采样和保持段的1x1.5比特乘法器；从而，所述位片通过使用2:1复用器，一比特全加法器，逻辑AND和EXOR门和触发器的实现。
在本发明的一方面，至少一个数字上转换器(DUC)和至少一个数字下转换器(DDC)形成适用于无线电通信系统中的数字收发器(DTRX)，用于发送和接收数字基带信号。
在一方面，DDC，DUC或DTRX实现为脉动阵列。
在另一方面，DDC，DUC或DTRX利用数字带通信号(IDL)的多比特格式。该多比特格式是16比特格式。
在本发明的一方面，DDC，DUC或DTRX集成在数字无线电单元的微无线电中。DDC，DUC或DTRX可以被整体地微电子集成或被集成为多芯片模组。该竭诚可以通过微电子方式实现。
对于本领域的技术人员来说是显而易见的：依照本发明的DDC，DUC和DTRX在任何无线电通信系统中应用是有利的，且本发明并不仅限于移动通信系统。本发明可以应用于依照特定无线电通信系统的要求收发器，发送器或接收单元。
附图说明
图1为移动通信网络。
图2为根据现有技术和本发明的基站结构。
图3a至图3c为根据本发明的所有数字天线系统的不同结构。
图4a为根据本发明的用于频分双工无线电链接的数字无线电单元的元件的细节。
图4b为图4a中C-集线器和μ-无线电之间使用的数字帧格式的示例。
图4c为根据本发明的用于时分双工无线电链接的微型无线电元件的细节。
图5为根据本发明的在4:1模式下数字收发器(DTRX)的功能模块图。
图6a和图6b为4:3模式下数字收发器的两个实施例的功能模块图。
图7a为具有1:2过采样前段的通用数字正交调制器的模块图，其与图5中的数字上转换器的通过复用和循环否定进行正交调制模块具有相同的功能。
图7b为具有图7a的1:2过采样前段的通用数字正交调制器的信号的示例。
图8a至图8i为图7a所示的同相位内数字正交调制器的不同线路上的信号的示例。
图9为图5的数字上转换器的通过2:1复用和循环否定进行正交调制的模块的流水线实现。
图10为其后连接有低通抽取器的通用数字正交解调器结构，其与图5的数字下转换器的通过解复用和循环否定进行正交解调的模块以及低通抽取器具有相同功能。
图11为图10的不同线路的信号的示例。
图12为用于数字下转换的脉动N:1抽取器的模块图。
图13为实现1.5比特信号的N:1抽取的脉动数字下转换器模块。
图14为用于N:1抽取的脉动数字下转换器模块内的卷积单元的位片。
具体实施方式
图1所示为移动通信网络的总示意图。当移动台2处于基站收发台(BTS)100的范围4内时，移动台2通过无线电链接与基站收发台100通信。移动台2可以是任何移动或非移动通信装置，其通常在800MHz至几GHz的射频(RF)内允许通过无线电链接通信。移动台的一个普通示例是移动电话，掌上电脑和数据卡等，但不限于此。
如果移动台2处于基站收发台100的范围内，那么可以在移动台2和基站收发台100之间建立通信。数据通信可以用于传输语音和/或数据。在通信过程中，基站收发台100发送移动台2通过无线电下行链路接收的射频信号，并接收移动台2通过无线电上行链路发送的射频信号。在频分双工(FDD)模式下，使用两个不同的频带区分无线电上行链路和无线电下行链路。然而，在时分双工(TDD)模式下，上行链路和下行链路方向上仅使用一个频带。通过在上行链路和下行链路交替使用相同的频带在时域上实现分隔。因此，在时分双工模式下，天线加上带通滤波器周期性地切换到发送路径或接收路径。这两种模式在不同的移动无线电标准内使用，尽管频分双工比时分双工更普遍。
数据(包括数据通信数据和语音数据)从基站收发台100发送到基站控制器12。基站控制器(BSC)12区分语音数据和数据通信数据，并将语音数据和SMS发送到移动交换中心(MSC)16，语音数据和SMS从移动交换中心16被进一步发送到与之连接的电话网络30。其它数据被基站控制器12发送到服务和网关GPRS支持节点(GSN)18，并被进一步传输到数据网络40如因特网。可以理解的是所有的通信流可都以在两个方向上。反方向地，数据从数据网络40和/或电话网络30发送到基站收发台100，其中数据从基站收发台100通过无线电波作为射频信号发送到移动台2。若干个移动台2可以同时与一个基站控制器12通信。
图2所示为基站收发台100的三个不同结构。所有的基站收发台100都包含通常安装在高处如屋顶或塔顶上的塔顶装置102以便将基站收发台100的覆盖面积最大化，塔顶装置102在介绍中描述。塔顶装置102连接到基站104，基站104可以位于距离塔顶装置一定距离或旁边的特定建筑内。
在本领域内公知的第一结构(A)中，用于从移动台2接收或发送无线电信号的一组天线或天线单元120通过同轴电缆122连接到转交(collocated)无线电单元124。模拟射频由这组天线或天线单元120接收，并被传输到转交无线电单元124。在转交无线电单元124内，模拟无线电射频信号被放大，与载频分离并变为数字信号。然后数字信号被进一步传输到数字无线电服务器128，数字信号从数字无线电服务器128通过并传输到基站控制器12，如图1所示，或反之。同轴电缆的长度影响信噪比以及基站收发台100的效率，以及所需电子元件的耗电和结构。
如上所述，在多数情况下塔顶装置位于暴露的位置，如塔顶，屋顶或支架上，以将天线覆盖的区域最大化。因此同轴电缆122的长度毫无效率地变长。
在第二结构(B)中，远程无线电单元134安装在塔顶装置102上。通过这样的方式，可以使用更短的同轴电缆132以便连接天线或天线单元130与远程无线电单元134。远程无线电单元134根据通用射频接口或开放式基站结构接口标准将调制后的射频信号变为数字数据格式的通信信号。然后通信信号通过光纤136传输到数字无线电服务器138，其基本与数字无线电服务器128相同或相似。
在结构(A)和结构(B)内，多个天线单元形成天线120和130，其分别通过同轴电缆122和132连接到一个无线电单元124和134。无线电单元124和134必需将从多个天线单元接收到的信号分离，以便分离并行处理的不同的通信链接。
在本发明的第三结构(C)中，数字无线电单元200直接连接到形成天线的多个天线单元220。每个天线单元220因此直接连接到数字无线电单元或其元件。在本实施例中，无需同轴电缆连接数字无线电单元200与天线单元220。数字无线电单元200将通过天线单元220从移动台2接收/发送至移动台2的射频信号变为依照通用射频接口或开放式基站结构接口标准/接口的信号。然后这些信号通过光纤传输到基站104内的数字无线电服务器208。光纤因此可以长达40km，允许基站104相对于塔顶装置位于远程位置。
本发明的优点是仅需要安装天线元件220和数字无线电单元200在天线的位置。基站104可以位于稍远距离。可以在城镇区域内允许天线的高密度，以便连接若干塔顶装置到其中的单个基站104。
因此在所有结构(A)，(B)和(C)中，数字无线电服务器128，138和208可以是相同类型。
图3a至图3c所示为本发明不同实施例的数字无线电单元200。数字无线电单元200包含至少一个天线单元220，至少一个微型无线电230和至少一个C-集线器240。
在图3a所示的实施例中，数字无线电单元200包含一个直接连接到一个微型无线电230和一个C-集线器240的天线单元220。微型无线电230在接收和发送方向与C-集线器240通信。微型无线电与C-集线器之间的双向串行接口是基于广泛公知的‘SerDes’标准。C-集线器230通过例如图2所示的光纤进一步连接到数字无线电服务器208。
图3a的多个实施例可以以矩阵形式分布或连接。
在图3b所示的实施例中，C-集线器240连接到两个微型无线电230。每个微型无线电230在发送和接收方向与C-集线器240通信。并且，每个微型无线电230都通过本领域公知的被称为威尔金森(Wilkinson)分配器225连接两个天线单元220。
图3c所示为本发明另一实施例。在本实施例中，多个微型无线电230连接到一个C-集线器240，因此每个微型无线电230在发送和接收方向都和这个C-集线器240通信。图3c所示为16个微型无线电230，但本发明不仅限于此。在本实施例中，每个微型无线电230都连接到天线单元220。若干个C-集线器240中的每个都与8个微型无线电230和8个天线单元240连接到一起，形成16或更多天线单元220的矩阵。
本领域技术人员显而易见的是实施例仅为示例，任何数量的微型无线电230都可以连接到C-集线器240。本领域技术人员还显而易见的是每个微型无线电230的天线单元220的数量可以根据特定应用的需要变化，尽管每个微型无线电230优选为具有一个或两个天线单元220。此外，多个C-集线器240可以连接到一起(如图3c所示，其中包含2个C-集线器240)。
此外，被称为“微型嗅探器(sniffer)”(μS)250可以连接到一个C-集线器240，用于监听和校准目的。微型嗅探器250是一种具有反向接收和发送频带的特殊微型无线电。微型嗅探器250可以通过相同或相似的接口连接到C-集线器240。微型嗅探器250还可以附加的具有天线255，天线255可由天线单元或其它形式组成。微型嗅探器250向天线单元220发送导频信号，并侦测天线单元220发出的辐射，因此向C-集线器240提供微型无线电230为校准目的所需的反馈控制信息。
图4a所示为本发明通过数字双向串行链路(260)连接的微型无线电230和C-集线器240共同组成的数字无线电单元200的细节。天线单元220直接连接到微型无线电230。天线单元220可以例如安装在分布或连接有微型无线电230的天线板或其它电路板上。在另一个实施例中，微型无线电230可以直接实现于印刷板上。
图4a所示的微型无线电230在频分双工模式下操作，因此在其天线单元入口处包含频分双工滤波单元232，其通过使用嵌入滤波单元232中的两个带通滤波器的组合分离上行链路和下行链路中的射频信号。
在上行链路方向，通过天线单元220接收并由频分双工滤波单元232滤波的RF(射频)信号被低噪声模-数转换器(ADC)235变为数字带通信号RS。模-数转换器235和数字下转换器DDC 350通过接收时钟振荡器(RCLK)237计时。数字带通信号RS被集成在数字收发器(DTRX)300内的下转换器(DDC)350下转换为数字基带信号。数字收发器数字300位于微型无线电230的数字端口，数字基带信号通过其传输到C-集线器240。
模-数转换器235包含低噪声放大器，其后连接有时间连续西格玛德尔塔(Sigma-Delta)带通调制器，二者都是本领域公知的。时间连续西格玛德尔塔带通调制器通过使用2或3电平量化器在采样率为4或4/3倍射频载频将输入的射频信号变为数字带通信号RS。因此，数字带通信号RS包含分别由1或2比特编码的+1，-1或+1，0，-1代表性电平。与包含3个以上代表性电平的“多比特”格式相比，这种数字信号格式进一步称为“单个/1.5比特”或“双列(bi-serial)”。
在下行链路方向，从C-集线器240接收到的数字基带信号被输入微型无线电230的数字收发器300，其在数字收发器300内被数字上转换器(DUC)310上转换为数字带通信号IDL。然后数字带通信号IDL被传输到功率数-模转换器(PDAC)234，并在功率数-模转换器234内变为射频信号。功率数-模转换器234和数字上转换器310被发射时钟振荡器(TCLK)236在采样率为4或4/3倍射频载频下计时。然后射频信号通过频分双工滤波单元232并藉由天线单元220发射。射频发射器中通常使用的单独的功率放大器不是必需的，这是因为功率数-模转换器(PDAC)234提供足够功率的射频信号以便通过天线单元220发射。
图4c中所示的微型无线电230在时分双工模式下操作，因此在其天线单元入口处包含时分双工滤波单元233，其后连接有时分双工开关239，时分双工开关239在时域内分离上行链路和下行链路中的射频信号。时分双工开关239由周期信号238控制，周期信号238在收发时钟振荡器(TRCLK)单元2367内使用同步计数器生成，同步计数器从发送时钟信号导出周期信号238，这是本领域公知的方法。收发时钟振荡器单元2367进一步为微型无线电230的发送路径和接收路径提供公共采样时钟，并使用另一同步计数器为数字下转换器(350)提供子采样脉冲(3781)。公共采样时钟是足够的，这是因为在时分双工模式下，上行链路和下行链路使用相同的载频，因此4或4/3倍载频的采样时钟频率(如上所述)也同样用于上行链路和下行链路。在时分双工模式下操作的微型无线电230的所有其它元件和功能与图4a所示的在频分双工模式下操作的微型无线电230相同。
数字上转换器(DUC)310包含一个时间离散西格玛德尔塔带通调制器或可替换的两个时间离散西格玛德尔塔低通调制器。在这两种情况下，调制器使用仅在输出端提供单个比特或1.5比特信号的2或3电平进行粗量化。因此，数字上转换器(DUC)310生成的数字带通信号IDL仅包含分别由1或2比特编码的+1，-1或+1，0，-1代表性电平。因此，功率数-模转换器(PDAC)234仅分别使用2或3个电压电平，以便在模拟域中表示数字带通信号IDL。
发射时钟振荡器(TCLK)236和接收时钟振荡器(RCLK)237每个都主要包含嵌入用于同步目的的锁相环(PLL)内的电压控制振荡器(VCO)。使用电压控制振荡器加锁相环的时钟振荡器在本领域内是公知的，并且可以采用标准元件和架构。
需要指出的是，信号IDL和RS的采样在2电平格式中表示的本发明的那些实施例可以理解为本发明中使用3电平格式表示信号IDL和RS的采样的实施例的特例。在这两种情况下，采用2的补码运算。在主要实施例中，代表性电平+1，0，-1被2比特编码，其中高位比特代表符号位，同时低位比特代表出现零采样时被清空的零位(低位)。因此，本发明的主要实施例也可以通过将零位总保持在高位(非零)而在使用2电平格式的特殊模式下操作。
微型无线电230连接到C-集线器240。微型无线电230与C-集线器240之间的双向串行链路(260)是基于公知的“SerDes(串联/解串器)”标准。
在本领域内公知的是，串联/解串器使用自计时(self-clocking)和叫做“8B/10B”的无直流信道编码，“8B/10B”通过包含10个比特的码字表示每个数据字节，同时提供10个比特的专用序列用于同步。串联/解串器的功能基本包含并串以及串并转换，信道编码和解码加计时恢复，以及同步。
在低成本互补金属氧化物半导体(CMOS)技术中，由于8B/10B信道编码的0.8编码率，串联/解串器支持高达2.5千兆波特的符号率，其代表每秒2.0千兆比特的总数据率，等于每秒250兆字节。
微型无线电230与C-集线器240之间的双向串行链路(260)使用的数据格式的示例如图4b中所示，下文将详细描述。
C-集线器240包含振幅相位校准器(APA)241，其包含帧缓存和串行器/解串器。振幅相位校准器241具有用于连接N个微型无线电的N个端口。多个微型无线电230和231连接到结合图3c描述的其中一个C-集线器240。在总数为N的微型无线电230和231中，每个均连接到N端口的相位校准器241的端口，并且从每个微型无线电230和231发送和接收的信号都被C-集线器240的后续元件并行和/或串行的处理。附加的第一和后续的微型无线电231可以和图4a所示更详细的微型无线电230相似。
C-集线器240包含用于将复杂基带信号的采样频率调整为射频载频的采样率转换器(SRC)242，频率复用器/解复用器(FMDX)243，包含围绕集线器的时分复用器/解复用器(TMDX)的单元244，以及主串行器/解串行器(SerDes)249加一个或多个串行器/解串行器(SerDes)248，以作为进一步的元件。
时分复用器/解复用器和集线器单元244在相邻信令信息控制的公共无线电接口和/或开放式基站架构接口格式的数据流的分组数据处理和分配。因此，只有这些专门由连接的微型无线电230和231接收和发送的数据分组才被交给或从频率复用器/解复用器(FMDX)243交出以便进一步处理。其它数据分组藉由支持被称为级联的公共无线电接口和/或开放式基站架构接口链接通过。数据分组包含给定分组格式的基带信号的I和Q采样，其被相邻信令信息识别。分组格式定义采样的数量和字符长度，由所述采样表示的基带信号的带宽以及子载波的频率。
频率复用器/解复用器(FMDX)单元243包含几个数字调制器和解调器，用于同时将各种基带信号上和下变换为各个子载波频率，或从其变得。通过使用简单的加法器段，调制后的信号易于在频域被组合，以允许多载波操作。
C-集线器240的所有元件被微型控制器(μCTRL)245控制，其通过控制总线247连接微型控制器(μCTRL)245，并由包含嵌入锁相环(PLL)内的电压控制振荡器(VCO)的主时钟振荡器(MCLK)单元246计时，其中锁相环用于同步目的。主时钟振荡器246必需与公共无线电接口和/或开放式基站架构接口传输信号(其格式均使用自同步串行/解串器协议)的时钟频率同步，其中传输信号从主串行器/解串器(SerDes)249内的时钟恢复单元获得。主时钟振荡器(MCLK)246也和微型无线电230/231的发送时钟振荡器236和接收时钟振荡器237同步。
C-集线器240的所有元件可以是本领域技术人员公知的商品元件。
包含一个或多个电光转换器(E/O)258和259的小尺寸架构模块(SFF)250分别连接到串行器/解串行器248和249。电光转换器是本领域内公知的，并用于将数字电信号变为光学信号，其可以利用公知的标准例如公共无线电接口或开放式基站架构接口通过例如光纤传输给图2所示的数字无线电服务器。
图4b所示为微型无线电230和C-集线器240之间的双向串行接口的数据格式。包含FL字节的数据帧格式用于每个方向。如图4b中所示，报头包含帧同步字节和控制字节，接下来是K数据字节和一些自由用于任意用途的非专用剩余字节。因此，帧仅被部分有效负载。与帧数据缓冲组合的这部分有效负载帧格式允许微型无线电230的收发路径中使用的载频的调谐，而数字收发器300内的过采样率NT和NR保持恒定，双向串行接口的时钟频率也总是2.5GHz。
如果复杂基带信号的每个同相位和正交分量具有每个采样16比特或2字节的优选格式，在每个串行2.5GHz链接上传输的采样率(SR)通过SR＝125·K/FL获得，单位是MHz。
实际上，FL包含几百字节，而SR在120MHz的范围内。
因此，在4:1模式下，微型无线电230中使用的载频在传输路径中通过步长ΔfCT＝1/4NT·SRT/FLT被调谐，在接收路径中通过步长ΔfCR＝1/4NR·SRR/FLR被调谐。
当微型无线电230用于使用结合图5详细描述的数字收发器300的4:1模式中时，微型无线电230在2GHz左右载频支持带宽为60MHz的复杂基带信号。根据香农采样定理(Shannon’s sampling theorem)，这种复杂基带信号的每个分量都需要采样率至少60MHz。
因此，约为2的细微可调过采样率通过C-集线器240内的采样率转换器(SRC)242被加载到双向串行接口上使用的那些采样率SRT和SRR，其中C-集线器240适应基带采样率。
图5所示为4:1操作模式下数字收发器300的功能模块图。数字收发器300可以在约2GHz载频和60MHz带宽上工作。数字收发器300被分为两部分，数字上转换器310和数字下转换器350，其分别提供基带至载频的上转换和提供载频至基带的下转换。
在4:1模式下和传输方向上，根据图4b所示的数据格式依照串行/解串器标准的从C-集线器240发出的数据信号被应用到数字上转换器310作为I-信号(同相信号)和Q-信号(正交信号)。数据信号可以在2.5Gbps的速率下被输入。这两个信号在串行/解串解码器和缓存312和313处首先被解码，并被缓存，缓存312和313分别用于I-信号I0和Q-信号Q0。然后数据信号进一步以16比特字节长度信号分别传输给单元314和315，其包含I-信号和Q-信号被1:1/2·NT过采样的采样保持级加FIR低通滤波器。串行/解串解码器和缓存312和313以及通过采样保持加FIR低通滤波器进行过采样的单元314和315是本领域内公知的，并可以应用标准元件和架构。
然后I-信号和Q-信号都被进一步分别传输给脉动(systolic)西格玛-德尔塔低通调制器316和317，其在我们的未授权美国分案(代理人案号为90561US)以及第GB 0611096.9号英国专利申请中被描述，申请日均为2006年6月2日。本专利申请的教授内容此处通过引用被列入。
西格玛-德尔塔低通调制器316输出3电平信号ISD，并且西格玛-德尔塔低通调制器317输出3电平信号QSD。包含+1，0，-1值的两个3电平信号都由2比特表示，因此被进一步称为“2比特信号”。
2比特信号ISD和QSD都用于通过复用和循环否定进行正交调制的模块340，信号ISD和QSD在其中被1:2过采样，循环否定，并且被2:1复用操作为用于图4a所示的功率数-模转换器234的单个2-比特输出信号IDL。通过复用和循环否定进行正交调制的模块340的功能将结合图7a和图7b以及图8a至图8i详细描述。
在接收方向，也代表3电平(+1，0，-1)的2-比特信号RS在数字收发器300从图4a所示的模-数转换器235接收，并施加至数字收发器300内的数字下转换器350的通过解复用和循环否定进行正交解调的模块360。2-比特信号RS被1:2解复用，循环否定和2:1子采样为2-比特I-信号IDM和2-比特Q-信号QDM。通过解复用和循环否定进行正交解调的模块360的功能将结合图10和图11详细描述。
信号IDM和QDM分别进一步通过脉动FIR抽取器模块356和357，在那里信号通过FIR滤波和1/4·NR:1子采样被抽取，并作为16-比特I-信号和16-比特Q-信号输出。脉动FIR抽取器模块356和357将结合图12，图13和图14详细描述。
I-信号和Q-信号分别从脉动FIR抽取器模块356和357作为16比特信号进一步传输到FIR低通和子采样模块354和355，在FIR低通和子采样模块354和355中I-信号和Q-信号被2:1子采样。然后I-信号和Q-信号都分别进入串行/解串编码器和缓存352和353，在那里I-信号和Q-信号从数字下转换器350输出，并发送给图4a中的C-集线器240。FIR低通和子采样模块354和355以及串行/解串编码器和缓存352和353是本领域内公知的，并且可以应用标准元件和架构。
图6a和图6b所示为4:3操作模式下(4:3模式)数字收发器300的两个不同可选实施例的功能模块图。在4:3模式下，数字收发器300可以在20MHz带宽和约2GHz载频下工作。
在4:3模式下，数字收发器300及其元件可以与结合图5描述的用于4:1模式下的数字收发器相同或相似。因此，4:3模式下的数字收发器被分为两部分，数字上转换器310和数字下转换器350，其分别提供基带至载频的上转换和载频至基带的下转换。
与4:1模式相比，在4:3模式下从C-集线器240发出的数据信号仅作为单个比特流被用于数字上转换器310。数据信号可以在2.5Gbps速率下输入。输入的信号被串行/解串解码器和帧缓存加解复用模块311首先解码，缓存，并被解复用变为I-信号和Q-信号。被解复用和分离的I-信号和Q-信号分别被进一步作为16-比特字节长度信号单独传输给通过采样保持加FIR低通滤波器进行过采样的单元314和315，如上文结合图5的描述。本实施例的所有进一步的信号处理与上文所述的4:1相似。I-信号和Q-信号分别进一步经过通过采样保持加FIR低通滤波器进行过采样的单元314和315以进入脉动西格玛-德尔塔低通调制器316和317。
每个西格玛-德尔塔低通调制器316和317都输出由2比特表示的3电平信号(+1，0，-1)，因此被称为“2-比特信号”。西格玛-德尔塔低通调制器316和317的2-比特输出信号都连接到通过复用和循环否定进行正交调制的模块340，在其中I-信号和Q-信号被1:2过采样，循环否定和被2:1复用变为加载到图4a所示的功率数-模转换器234的2-比特输出信号。然而在4:3模式下，采样率为fSampling＝4/3·fCarrier。
在图6a所示的实施例和类似图5所示的实施例的接收方向中，2-比特信号从图4a所示的模-数转换器235被接收，并用于在4:3模式下工作的数字收发器300内的数字下转换器350的通过解复用和循环否定进行正交解调的模块360。信号被1:2解复用，循环否定和通过fSampling＝4/3·fCarrier被2:1子采样变为I-信号(同相信号)和Q-信号(正交信号)。2-比特I-信号和2-比特Q-信号分别进一步到达脉动FIR抽取器356和357，然后分别作为16-比特信号转移到FIR低通和子采样模块354和355。
与图5所示的4:1模式实施例相反，在4:3模式下，两个16-比特信号接着被加载到一个复用器加帧缓存加串行/解串编码器351，被复用的信号从其中由数字下转换器350输出，并发送到图4a所示的C-集线器240。
图6b所示为4:3模式下数字收发器300的另一实施例。在本实施例中和数字上转换器310的发送方向上，可与图5和图6a的通过复用和循环否定进行正交调制的模块340相比的通过复用和循环否定进行正交调制的模块340直接连接到两个通过采样保持加FIR低通滤波器进行过采样的单元314和315。单元314和315的输出端的I-信号和Q-信号被1:2过采样，循环否定和被2:1复用变为加载到一个脉动西格玛德尔塔带通调制器318的一个16-比特输出信号，其在我们的未授权的美国分案(代理人案号为90561US)以及第GB 0611096.9号英国专利申请中被描述，申请日均为2006年6月2日。然后脉动西格玛德尔塔带通调制器318的2-比特输出信号提供给功率数-模转换器234。
本实施例中的接收数字下转换器350可以与结合图6a描述的接收数字下转换器相似。
图7a图示了包含与1:2过采样前段3200组合的通用数字正交调制器3410的单元3400。过采样前段3200包含两个等抽头FIR低通滤波器3360和3370以及输入信号ISD和QSD流入的两个插值模块3260和3270。需要在正交调制之前进行1:2过采样，这是因为信号ISD和QSD由产生很大带外量化噪声的西格玛德尔塔低通调制器输出。没有过采样前段3200，带外量化噪声将被正交调制过程在调制器输出端变为带通信号IDL的带通。图7b图示了对应信号的示例。
在下面的第一步中，单元3400的功能将结合图7a和图7b详细描述。在第二步中，将图示用于与本发明实施例相关的特殊情况下，单元3400的功能等于图5的数字收发器300的数字上转换器310的通过复用和循环否定进行正交调制的模块340的功能。然而，通过复用和循环否定进行正交调制的模块340的实现与单元3400的实现相比更加简单。
从图5所示的脉动西格玛-德尔塔低通调制器316发出的2-比特I-信号ISD被假定用于过采样前段3200的插值模块3260。并行地，从脉动西格玛-德尔塔低通调制器317发出的2-比特Q-信号QSD被假定用于过采样前段3200的插值模块3270。输入信号IDS和QDS序列的示例分别如图8a和图8b所示。
在插值模块3260和3270，信号IDS和QDS被分别1:2过采样。首先，时钟频率被加倍，并在信号IDS和QDS内插入零采样获得信号ISD↑2z和QSD↑2z。信号QSD和QSD↑2z的示例如图7b所示。然后信号ISD↑2z和QSD↑2z分别加载到低通滤波器3360和3370，信号ISD↑2z和QSD↑2z在其中被分为两条线路。一条线路是直接分别用于加法器3340和3350，而另一条线路是分别通过寄存器3320和3330。在寄存器3320和3330内，信号被延迟一个时钟周期，然后分别提供给加法器3340和3350，产生表示复制相邻采样的信号IDS↑2和QDS↑2，其示例如图7b，图8d和图8e所示。
需要指出的是，作为等抽头FIR低通滤波的插值结果的相邻采样的复制可以使用采样保持段实现。在更高过采样率的情况下，使用采样保持段比使用等抽头FIR低通滤波器更经济。因此，在图5，图6a和图6b所示的过采样模块314和315内使用采样保持段。
信号IDS↑2和QDS↑2被进一步用于正交调制器3410。在通用数字正交调制器3410内，过采样输入信号ISD↑2和QSD↑2在乘法器3460和3470内分别被复合载体信号的两个分量I0和Q0(I表示各个同相分量，Q表示各个正交分量)两两相乘。信号I0和Q0的示例分别如图8c和8f所示。将图8g中所示的信号乘积结果I0·IDS↑2和图8i中被否定的Q0·QDS↑2提供给比较器段3480以便在正交调制器3410的输出端获得复合数字带通信号的同相分量IDL用于下行链路通道。最终示例信号IDL如图8h所示。
四倍于载频的采样频率的优选选择被图8中的信号图论证。在特定情况下，正交调制器3410和过采样前段3200一起对输入信号ISD和QSD进行插值，而输入信号ISD和QSD被循环否定以便生成图8h所示的输出信号IDL。
因此，图7a的通用数字正交调制器3410与过采样前段3200的可以共同被更简单的电路340取代，如图9所示，其只包含对输入信号ISD和QSD进行插值的复用器348和循环控制反转器，只要2-比特输入信号ISD和QSD在2的互补计数法中产生。因此，循环否定可以通过将代表3电平信号(+1，0，-1)标记的高位比特进行逆变实现，这是仅在非零情况下，同时代表0的低位比特在任何情况下都保持不变。
图9所示为通过2:1复用和循环反转在4:3模式下进行正交调制的单元340。2-比特输入信号ISD和QSD首先被读入寄存器341，并被传输到由时钟除法器342计时的循环否定模块343。在循环否定模块343内，仅在非零情况下I-信号和Q-信号通过反转高位比特被循环否定。接着，被循环否定的I-信号和Q-信号在被2:1复用器348插值操作之前传输到寄存器344。被2:1复用器348插值的I-信号和Q-信号被第二时钟除法器347触发。因此，在重复时钟循环中，I-信号和Q-信号在通过复用被插值的过程中都被1:2过采样，变为一个传输到寄存器349的2-比特信号，其从寄存器349作为IDL信号输出到功率数-模转换器234。
根据图9的2:1复用和循环否定实现的正交调制可以作为仅仅使用低成本CMOS技术的流水线逻辑实现，即使在被以几GHz计时的高速应用中。
图10中所示为其后连接有两个低通抽取器356和357的通用数字正交解调器3600。输入的接收器信号RS通过乘法器3660和3670分别与共轭复合载波信号的两个分量I0和Q0相乘，其中I0代表同相分量，Q0代表正交分量。正交解调器3600的每个输出信号IDM和QDM都通过包含其后连接有子采样器的低通滤波器的低通抽取器356和357，以便在低通抽取器356和357的输出端获得复杂基带信号的两个分量IBB和QBB。
四倍于载频的采样频率的最好选择是由图11所示的信号图论证。在这种特定情况下，作为图11b中示例的信号RS的采样分别交替通过图11d和图11e所示的解调器输出端IDM和QDM，同时被解调器过程循环否定。因此，两个乘法器3660和3670可以经济地被简单的解复用器和循环控制反转器替换，只要2-比特输入信号RS在2的互补计数法内给定。因此，循环否定可以通过将代表3电平信号(+1，0，-1)标记的高位比特反转实现，这是仅在非零情况下，同时代表0的低位比特在任何情况下都保持不变。
作为本发明的较佳实施例，根据图10的通用数字正交解调器3600的功能是作为图5的数字收发器300的数字下转换器350的低通抽取器模块356和357连接的通过解复用和循环否定进行正交解调的模块360实现。模块360可以作为仅使用低成本CMOS技术的简单的流水线逻辑实现，即使在被以几GHz计时的高速应用中
并且，低通抽取器356和357可以在采样接收器信号RS的一半采样频率下操作，这是因为两个抽取器输入信号IDM和QDM的每个第二采样交替为0值。
图12所示为用于数字下转换的脉动FIR抽取器的模块图。图示的示例用于1.5比特信号的数字抽取。脉动FIR抽取器包含具有与N:1子采样组合的NxM系数的FIR滤波器，并可以被用于分别作为图5的数字下转换器350内的子采样单元356和357。
进行FIR滤波加子采样的抽取过程是使用M个脉动数字下转换器模块3701、3702至3706实现。M个数字下转换器模块3701、3702至3706可以平行排列和工作。每一个数字下转换器模块3701、3702至3706都通过N滤波系数加子采样的子集进行双列输入信号的卷积。因此，所有M数字下转换器模块3701、3702至3706可以同时在长度N的连续窗口内工作以便同时进行卷积。
1.5比特信号，即表示3电平(+1，0，-1)的双列输入信号，在输入端3721、3722至3726加载到数字下转换器模块3701、3702至3706作为一组并行的零位信号和符号位信号。
每个连续窗口都包含字节长度为L的N滤波系数和输入信号的N个采样，输入信号由位于每个数字下转换器模块3701、3702至3706的信号输入端3721、3722至3726之间的位移寄存器3712至3716按时间对齐。
卷积加采样是通过将每个N滤波系数与输入信号的N个采样的相关一个相乘，并在长度N的窗口内累积乘积结果而实现。
最后，所有M数字下转换器模块3701、3702至3706的并行输出信号由并行加法器段的流水线级联390相加。然而，M和N的值是任意整数，数字下转换器模块的输出字节长度应该不超过N。
图13所示为数字下转换器模块370的脉动实现，数字下转换器模块370可以是图12的N＝6的数字下转换器模块3701、3702至3706的实施例。脉动数字下转换器模块370实现1.5比特信号的6:1抽取，该信号代表使用2的补码运算通过每个采样2比特编码的3电平(+1，0，-1)。在这种情况下，脉动实现表示在系数位的流动方向上的2维流水线(即“水平流水线”)，以及在载波位的流动方向上的2维流水线(即“垂直流水线”)。通过定义，“脉动矩阵”仅包含2进制逻辑单元，如AND门，EXOR门和复用器加一比特全加器，触发器和线路，如图13和图14所示。
在本发明的每个实施例中经常使用的2的补码运算中，MSB表示代表A值符号的最高有效位。当最高有效位被设定(高位)时A是负的，当最高有效位清空(低位)时，A是正的。当LSB被设定(高位)时，最低有效位表示n比特码字内的2-n的值。
并且，包含有跟随最低有效位的代表性符号位(Representative Notation Bit，RNB)。代表性符号位总是被设定(高位)，表示2-(n+1)的常数值。通过引入代表性符号位获得的代表性电平符号用于允许数字下转换器模块370的脉动实现，这是因为其抑制所谓的“载波波纹效应(carry ripple through effect)”。如本领域中所公知的，这种效应通常发生在2的补码运算中码字被否定时。当通过引入代表性符号位获得的代表性电平符号被提供时，A的给定码字可以通过所有位从最高有效位变为最低有效位，同时代表性符号位保持不变而否定。
如图13中所示，脉动数字下转换器模块370包含卷积加子采样单元，其包含多个L位片381、382、383至386且连接具有并行输出的输出存储寄存器380。通常L＜N位片被并行设置，但本发明并不限于L＜N位片数量。所有图13内所示的触发器FF和输出存储寄存器380都在表示3电平(+1，0，-1)的双列输入信号3720的采样率下被计时。
位片381，382，383至386共同执行卷积加子采样处理，这是通过将双列输入信号3720采样与字节长度L(包含代表性符号位)的FIR滤波系数相乘，并在N采样时钟脉冲上累积乘积结果。每个位片381，382，383至386的FIR滤波系数利用反馈“FIR系数旋转器”被按位加载到位移寄存器，其中系数位被旋转。然而，在代表性符号位片381内，FIR系数旋转器和跟随的EXOR门被静态高位信号3812取代，这是因为如上所述代表性符号位总是被设定。
卷积加子采样过程在所有位片381，382，383至386内同时进行，但是由于触发器FF产生的垂直流水线导致在从RNB经由LSB到MSB的方向上相互延迟。因此，每个子采样循环的卷积结果的第一部分在代表性符号位片381内获得，同时每个子采样循环的卷积结果的最后部分在L-1时钟脉冲之后在MSB片386内获得。因此，每个位片的卷积加子采样循环的结果通过复用器被立即存储在具有反馈的采样和保持触发器内。这允许在任何一个位片381，382，383至386内永久运行卷积加子采样过程，而无需等待到下一个位片结束。
如N＝6的图13内所示，当子采样脉冲3871降低时，在N个时钟脉冲之后每个位片执行卷积加子采样循环。最后，在最高有效位片386完成卷积加子采样过程的循环之后，所有位片381，382，383至386利用延迟计算的全部卷积加子采样循环的所有中间的每个位片的存储结果被输出存储寄存器380并行接收。
所有的位片381，382，383至386具有相同的元件以便进行卷积加子采样处理的各个部分。然而在代表性符号位381内，FIR系数旋转器和跟随的EXOR门被静态高信号3812替代，这是因为如上所述代表性符号位总是被设定。
图14所示为更详细的脉动数字下转换器模块370内的卷积加子采样单元的一个位片382，383至386的示例。作为用于一个位电平和N＝6的描述，卷积加子采样单元的位片包含4个连续功能性子单元。配置有称为“FIR系数旋转器”的反馈的位移寄存器3730载入有在FIR旋转器3730内旋转的N系数比特。
N系数比特在1x1.5比特乘法器单元3740中通过代表3电平(+1，0，-1)的双列输入信号3720的采样连续相乘，其中“符号位”在负输入采样的情况下被设置为(高位状态)，且同时“零位”相对于非零输入采样设置。该乘法通过使用EXOR门3742和AND门374对系数比特的通过、拟制或反转而简单执行。FIR滤波器系数通常在包括RNB(如上所述的)的2的补码代表电平符号中给出。从而将给定FIR滤波器系数的所有比特从LSB到MSB反转执行各个系数的否定。
这些连续1x1.5复用的结果在同步清除累加器3760中积累直到下采样脉冲3781变为低。如图4a所述，下采样脉冲3781在接收时钟振荡器单元237中利用从接收时钟信号中导出脉冲3781的同步计数器生成，该方法在本领域所习知。
该下采样脉冲3781是仅1进N出(在该例子中N＝6)的在下一时钟脉冲的上升沿为低状态的连续采样间隔，加上通过接着的子采样和保持段3780接收累加器3760的内容，同时累加器3760被同步清除且卷积加子采样处理的下一个循环马上开始。在该配置中，不需要额外的清除和读出循环，从而保持卷积加子采样和读出处理直接前进且严格同步。
应当注明的是：总是被设置的系数的RNB同样包括在卷积加子采样处理中。这是通过特别的RNB片381而完成的，其中系数反转器和接着的EXOR门被静态高位信号3812所取代。

Claims (26)

1.一种适用于无线电通信系统中的数字上转换器(310)，用于发送数字基带信号，以将接收到的数字基带信号上转换为数字带通信号(IDL)，该数字基带信号包括同相信号和正交信号，该数字上转换器包括：
至少两个过采样单元(314、315)，其每一个包括连接至采样和保持电路的多个有限脉冲响应低通滤波器，以过采样率1/2NT过采样接收的同相信号和接收的正交信号，其中1/2NT为任意整数；
至少两个时间离散西格玛-德尔塔低通调制器(316、317)，其连接至过采样单元(314、315)，以将过采样的同相信号和过采样的正交信号转换为单个比特或1.5比特格式，其为双列信号，该双列信号将3电平表示为零位信号和符号位信号的并行设置；
至少一个正交调制模块(340)，将接收的单个比特或1.5比特格式的同相信号和接收的单个比特或1.5比特格式的正交信号转换为数字上转换器(310)的输出端的数字带通信号(IDL)，其适合于为单个比特格式或1.5比特格式。
2.如权利要求1所述的数字上转换器(310)，其中，通过对单个比特或1.5比特格式的同相信号和正交信号执行2:1复用和循环否定来执行正交调制。
3.如权利要求1或2所述的数字上转换器(310)，其进一步包括至少两个串行/解串解码器和缓存段(312、313)，其通过至少两个串行链路(260)接收分组数据帧格式的同相信号和正交信号，将所述同相信号和正交信号转换为至少两个并行同步数据流，且将所述的两个并行同步数据流提供给所述的两个过采样单元(314、315)，所述两个并行同步数据流中每一个皆为相同的并行数据格式以用于进一步处理。
4.如权利要求1或2所述的数字上转换器(310)，其进一步包括串行/解串解码器和帧缓存加解复用模块(311)，其通过至少一串行链路(260)接收分组数据帧格式的已插值的同相信号和正交信号，且进一步将所述同相信号和正交信号解复用为至少两个并行同步数据流，且将所述的两个并行同步数据流提供给所述至少两个过采样单元(314、315)，所述两个并行同步数据流中每一个皆为相同的并行数据格式以用于进一步处理。
5.如权利要求1或2所述的数字上转换器(310)，其中，所述至少两个时间离散西格玛-德尔塔低通调制器(316、317)被实现为脉动阵列。
6.一种适用于无线电通信系统中的数字上转换器(310)，用于发送数字基带信号，以将接收到的数字基带信号上转换为数字带通信号(IDL)，该数字基带信号包括同相信号和正交信号，该数字上转换器包括：
至少两个过采样单元(314、315)，其每一个利用连接至采样和保持电路的多个有限脉冲响应低通滤波器的组合，以过采样率1/2NT过采样接收的同相信号和接收的正交信号，其中1/2NT为任意整数；
至少一个正交调制模块(340)，将所述过采样的同相信号和过采样的正交信号转换为并行数据格式的数字带通信号；
至少一个时间离散西格玛-德尔塔带通调制器(318)，连接至所述至少一个正交调制模块(340)，将并行数据格式的数字带通信号转换为数字上转换器(310)的输出端的数字带通信号(IDL)，其适合于为单个比特或1.5比特格式，该1.5比特格式为双列信号，该双列信号将3电平表示为零位信号和符号位信号的并行设置。
7.如权利要求6所述的数字上转换器(310)，其中，通过对过采样的同相信号和正交信号执行2:1复用和循环否定来执行正交调制。
8.如权利要求6或7所述的数字上转换器(310)，其进一步包括串行/解串解码器和帧缓存加解复用模块(311)，其通过至少一串行链路(260)接收分组数据帧格式的已插值的同相信号和正交信号，且进一步解复用并将所述信号转换为至少两个并行同步数据流，所述两个并行同步数据流中每一个皆为相同的并行数据格式以用于进一步处理。
9.如权利要求6或7所述的数字上转换器(310)，其进一步包括至少两个串行/解串解码器和缓存段(312、313)，其通过至少两个串行链路(260)接收分组数据帧格式的同相信号和正交信号，将所述同相信号和正交信号转换为至少两个并行同步数据流，所述两个并行同步数据流中每一个皆为相同的并行数据格式以用于进一步处理。
10.如权利要求6或7所述的数字上转换器(310)，其中，所述至少一个时间离散西格玛-德尔塔带通调制器(318)被实现为脉动阵列。
11.如权利要求1、2、6和7中任一项所述的数字上转换器(310)，其中，所述至少一个用于通过2:1复用和循环否定来执行正交调制的正交调制单元(340)在流水线结构中仅使用2:1复用器、逻辑与门和异或门和触发器实现。
12.如权利要求1、2、6和7中任一项所述的数字上转换器(310)，其中，所述数字上转换器(310)利用数字带通信号(IDL)的多比特格式。
13.如权利要求1、2、6和7中任一项所述的数字上转换器(310)，其中，所述数字上转换器(310)利用16比特格式作为并行数据格式。
14.如权利要求1、2、6和7中任一项所述的数字上转换器(310)，其中，所述数字上转换器(310)被整体地微电子集成或被集成为多芯片模组。
15.一种适用于无线电通信系统中的数字下转换器(350)，用于接收数字带通信号，以将接收到的数字带通信号(RS)下转换为数字基带信号，该数字基带信号包括同相信号和正交信号，该数字下转换器包括：
至少一个正交解调模块(360)，将接收到的至少一单个比特或1.5比特的数字带通信号(RS)转换为被2:1子采样的单个比特或1.5比特格式的同相信号和正交信号，该1.5比特格式为双列信号，该双列信号将3电平表示为零位信号和符号位信号的并行设置；
至少两个抽取单元(356、357)，其连接至所述至少一个正交解调模块(360)，每一个利用有限脉冲响应抽取器通过为任意整数的1/4NR子采样率将接收的单个比特或1.5比特格式的同相信号和正交信号转换为子采样的并行数据格式；
至少两个子采样单元(354、355)，连接至所述抽取单元(356、357)，其每一个利用有限脉冲响应低通滤波器以进一步通过子采样率2子采样并行数据格式的同相信号和正交信号。
16.如权利要求15所述的数字下转换器(350)，其进一步包括：
至少两个串行/解串编码器和缓冲段(352，353)，其连接至子采样单元(354、355)，用于将每个以相同并行数据格式接收的子采样的同相信号和正交信号转换成串行分组数据帧格式，且通过至少两个连接至数字下转换器(350)的并行链路(260)将所述信号在分组数据流中发送。
17.如权利要求15所述的数字下转换器(350)，其进一步包括：
至少一个复用器和缓冲器加串行/解串编码器段(351)，其连接至子采样单元(354、355)，用于插值以相同并行数据格式接收的子采样的同相信号和正交信号的采样以转换为复用的I/Q信号格式，且用于将复用的I/Q信号格式转换为串行分组数据帧格式，且通过连接至数字下转换器(350)输出端的至少一并行链路(260)将所述信号在分组数据流中发送。
18.如权利要求15-16任一项所述的数字下转换器(350)，其中，所述至少一个正交解调模块(360)通过1:2解复用和循环否定执行正交解调制。
19.如权利要求18所述的数字下转换器(350)，其中，所述至少一个正交解调模块(360)仅通过使用1:2解复用器、逻辑与门和异或门和触发器在流水线结构中实现。
20.如权利要求15-17中任一项所述的数字下转换器(350)，其中，两个抽取单元(356、357)的每一个实现为M个数字下转换模块(3701至3706)的阵列，其跟随有并行加法器段的流水线级联，且同时输入的单个比特或1.5比特格式的数字带通信号(RS)通过双列位移寄存器(3712至3716)被分配至数字下转换模块的M个输入端(3721至3726)，其中M为任意整数。
21.如权利要求20所述的数字下转换器(350)，其中，数字下转换模块(3701至3706)中的每一个被实现为脉动阵列，其被构建在连接至输出存储寄存器(380)的并行位片(381至386)中；
从而所述位片的每一个包括对每个比特(3730)的有限脉冲响应系数反转器，其跟随有进一步连接至同步清除累加器(3760)和连接至子采样和保持段(3780)的1x1.5比特乘法器(3740)；
从而，所述位片仅通过使用2:1复用器，一比特全加法器，逻辑与门和异或门和触发器来实现。
22.如权利要求15-17任一项所述的数字下转换器(350)，其中，数字下转换器(350)利用数字带通信号(RS)的多比特格式。
23.如权利要求15-17任一项所述的数字下转换器(350)，其中，数字下转换器(350)利用16比特格式作为并行数据格式。
24.如权利要求15-17任一项所述的数字下转换器(350)，其中，数字下转换器(350)被整体地微电子集成或被集成为多芯片模组。
25.一种适用于无线电通信系统中的数字收发器(330)，用于发送和接收数字基带信号，其中数字收发器(330)包括：
至少一个如权利要求1-14任一项所述的数字上转换器(310)；
至少一个如权利要求15-24任一项所述的数字下转换器(350)。
26.如权利要求25所述的数字收发器(330)，其中，数字收发器(330)被整体地微电子集成或被集成为多芯片模组。
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