JP5461987B2 - デジタル送受信機 - Google Patents

Description

本発明は、無線送受信機およびアンテナシステムに関する。特に、本発明は、無線通信システムのための送受信基地局およびデジタル送受信機に関する。

近年、無線技術が大きく進歩してきた。これは、現在入手可能な高性能デジタル携帯電話を見ても明らかである。移動通信は、ユーザの要求に答えて世界の多くの地域がほぼ１００％の受信可能エリアとなってきた。ユーザは、どこにいようとも携帯電話（移動局）を介して通信できることを所望する。

その結果、移動局の数および確立する通信リンクの数が増加している。加えて、高品質な音声メッセージまたはショートメッセージだけでなく、画像、映画または音楽などの増え続けるデータ量を転送することが所望されるので、通信リンクを介して転送されるデータ量は、着実に増加している。

着信可能となるためには、送受信基地局（ＢＴＳ）が移動局の範囲内に存在しなければならない。次いで、移動局とＢＴＳとの間に通信リンクが確立される。この通信リンクにおいて、通信データは、ＲＦ信号によって移動局およびＢＴＳから送受信される。ＢＴＳは、通信データをさらに電話または他の通信ネットワークへ転送する。

移動サービスプロバイダは、顧客がほぼどこからでもＢＴＳに確実にアクセスできるようにしなければならない。したがって、ＢＴＳは、高度な受信可能エリアを実現するために分散されなければならない。加えて、多数の移動通信が同時に行われる必要のある都市エリアにおいては、十分な数のＢＴＳが設置されなければならない。

現代のＢＴＳは、周波数帯域幅が広く、かつダイナミックレンジが高くなければならない。

良好なアクセスを提供するために、ＢＴＳのアンテナは、通常、屋上、塔の先端部（塔上）、マスト上などの露出した場所に設置されるので、壁または地形そのものに遮られることがなく、かつ受信可能エリアが最大化され得る。

当該技術分野で公知の送受信基地局（ＢＴＳ）は、通常、塔上装置および基地局を備える。

塔上装置は、主に、屋上、マストなどの露出した場所に取り付けられるアンテナを形成する複数のアンテナ素子からなり、そこへ向かって、またはそこからＲＦ信号が移動局へ送信されるので、障壁は可能な限り少なくなる。露出するように取り付けられる場合、アンテナは広範囲に見られ得ることにもなる。しかし、これは必ずしも所望されることではなく、しばしばアンテナの近くに住む住民に懸念を生じさせる。

当該技術分野で公知の塔上装置のアンテナは、アンテナのアンテナ素子を介してＲＦ信号を送受信するための無線部に接続される。無線部は、ＲＦ信号をデジタルベース帯域信号に変換するコンバータとして機能し、通常、基地局内のＢＴＳに必要なさらなる電子装置と共に配置される。現在、基地局は、相当なスペース（通常、小さな部屋の大きさ）を必要とする。この部屋またはコンテナは、アンテナが取り付けられる建物の地下または屋上に配置されてもよい。基地局および無線部は、アンテナからある程度の距離だけ離れているので、それらの間には接続が必要である。

無線部およびアンテナ素子は、電気ノイズから可能な限り遮蔽するために同軸ケーブルを用いて接続される。これらの同軸ケーブルの長さは、アンテナと無線部との距離によるので現在のところ約１０〜５０ｍである。ケーブルの長さは、エネルギー損失および信号対ノイズの損失という固有の短所を有する。同軸ケーブルは、建物の外側に沿って這わせてあることが多く、その結果見苦しい。

特許文献１は、デジタルアップおよびダウンコンバータならびにデジタル送受信機を開示する。例えば、プログラマブルデジタル中間周波数受信器は、プログラマブルメモリ、クロック発生器、シグマ−デルタコンバータ、デジタルダウンコンバータ、および間引きフィルタネットワークを含む。
特許文献２は、送受信機の送信部分のためのデジタルアップコンバータおよび受信部分のためのデジタルダウンコンバータを有する無線送受信機を開示する。送受信機は、アナログ−デジタルコンバータ、デジタル−アナログコンバータ、およびＲＦ部をさらに含む。ＲＦ部は、アナログ設計されており、かつ信号をキャリア周波数範囲に（から）アップコンバート（ダウンコンバート）する目的を果たす。デジタル信号のアップコンバージョンおよびダウンコンバージョンは、ベース帯域周波数と中間周波数との間で行われる。

特許文献３は、数値制御発振器を使用するデジタルダウンコンバータおよびデジタルアップコンバータを示す。デジタルダウンコンバータは、サンプリング周波数を低減するためのデシメータ（ｄｅｃｉｍａｔｏｒ）を含む。デジタルアップコンバータは、サンプリング周波数を増加するための補間器を含む。数値制御発振器は、アップ／ダウンコンバータがアナログ周波数ミキサの動作を模倣できるようにするために、正弦信号または余弦信号の比較的正確なデジタル表現を与える。

特許文献４は、デジタル帯域通過シグマ−デルタ変調器を含むフルデジタル送信器を記載する。送信器は、デジタル帯域通過シグマ−デルタ変調器と組み合わさって動作して、送信周波数の数倍のサンプリング周波数で変調デジタル信号を生成するデジタルアップコンバータ機能を含む。この構成は、送信周波数の数倍で機能するためにシグマ−デルタ変調器を必要とする、すなわち、シグマ−デルタ変調器は、比較的高い周波数で動作される。

米国特許６６１１５７０ Ｂ１ 国際公開ＷＯ ２００４／０４３０３０ Ａ１ 欧州特許出願ＥＰ １ ４２９ ２３１ Ａ１ 国際公開ＷＯ ２００５／１２０００１ Ａ３

したがって、ＲＦ信号の電気的損失を最小化または回避するシステムが要求される。

また、スペースをあまり必要とせず、かつ設置および保守がより簡単なＢＴＳが求められる。

したがって、本発明の目的は、信号を転送するための同軸ケーブルの使用を回避する送受信基地局を提供することである。

本発明の目的は、デジタル無線部において使用するためのアップコンバータを提供することである。

本発明の別の目的は、デジタル無線部において使用するためのダウンコンバータを提供することである。

本発明のさらなる目的は、デジタル無線部において使用するための送受信機を提供することである。

本発明の別の目的は、必要なスペースの小さい高速な送受信機を提供することである。

本発明のさらなる目的は、アンテナの近傍のＢＴＳの塔上装置において設置され得るデジタル無線部を提供することである。

本発明のさらなる目的は、フルデジタルアンテナ用のデジタル無線部を提供することである。

本発明のこれらの目的および他の目的は、デジタルベース帯域信号を送信するための無線通信システムにおいて使用可能であり、入力デジタルベース帯域信号をデジタル帯域通過信号（Ｉ_DL）にアップコンバートするデジタルアップコンバータ（ＤＵＣ）（３１０）であって、デジタルベース帯域信号は、同相成分（Ｉ信号）および直交成分（Ｑ信号）を含む、デジタルアップコンバータによって解決される。デジタル帯域通過信号（Ｉ_DL）は、出力において利用可能であってもよい。デジタルアップコンバータは、
少なくとも２つのオーバーサンプリング部（３１４、３１５）であって、それぞれは、サンプルホールド回路に接続される複数のＦＩＲ低域通過フィルタを備え、入力Ｉ信号およびＱ信号を（１／２）Ｎ_Tのオーバーサンプリング比でオーバーサンプリングし、ここで、（１／２）Ｎ_Tは、任意の整数である、オーバーサンプリング部と、
オーバーサンプリング部（３１４、３１５）に接続される、少なくとも２つの時間離散シグマ−デルタ低域通過変調器（３１６、３１７）であって、オーバーサンプリングされたＩ信号およびＱ信号を、１並列セットのゼロビット信号および符号ビット信号として３レベルを表す双シリアル信号であるシングル／１．５ビットフォーマットに変換する時間離散シグマ−デルタ低域通過変調器と、
シングル／１．５ビットフォーマットの入力Ｉ信号および入力Ｑ信号を、ＤＵＣ（３１０）の出力において、シングル／１．５ビットフォーマットにおいて利用可能なデジタル帯域通過信号（Ｉ_DL）に変換する少なくとも１つの直交変調部（３４０）と
を備え、
前記少なくとも２つの時間離散シグマ−デルタ低域通過変調器（３１６、３１７）は、シストリックアレイとして実現される。

無線通信システムは、また無線通信システムのサブシステムであり得る。本発明の特定の用途において、無線通信システムは、移動通信システムである。

直交変調は、シングル／１．５ビットフォーマットのＩ信号およびＱ信号を２：１多重化および循環否定することによって行われてもよい。

本発明の一態様において、デジタルアップコンバータ（ＤＵＣ）は、Ｉ信号およびＱ信号を少なくとも２つのシリアルリンクを介してパケットデータフレームフォーマットにおいて受信し、さらなる処理のために、当該信号をそれぞれ同じパラレルデータフォーマットの少なくとも２つのパラレル同期データストリームに変換し、かつ２つのパラレル同期データストリームをオーバーサンプリング部に提供する少なくとも２つのＳｅｒＤｅｓデコーダ・バッファ段を備える。

本発明の別の態様において、デジタルアップコンバータ（ＤＵＣ）は、少なくとも１つのシリアルリンクを介して、パケットデータフレームフォーマットにおいてインタレースされたＩ信号およびＱ信号を受信し、さらに、さらなる処理のために、当該信号をそれぞれ同じパラレルデータフォーマットの少なくとも２つのパラレル同期データストリームに逆多重化および変換し、かつ２つのパラレル同期データストリームをオーバーサンプリング部に提供する少なくとも１つのＳｅｒＤｅｓデコーダ・フレームバッファ＋デマルチプレクサ段を備える。

直交変調は、オーバーサンプリングされたＩ信号およびＱ信号を２：１多重化および循環否定することによって行われてもよい。

別の態様において、デジタルアップコンバータ（ＤＵＣ）は、
少なくとも２つのオーバーサンプリング部であって、それぞれサンプルホールド回路に接続される１組み合わせのＦＩＲ低域通過フィルタを利用して、入力Ｉ信号およびＱ信号を（１／２）Ｎ_Tのオーバーサンプリング比でオーバーサンプリングし、ここで、（１／２）Ｎ_Tは、任意の整数である、オーバーサンプリング部と、
オーバーサンプリングされたＩ信号およびＱ信号をパラレルデータフォーマットのデジタル帯域通過信号に変換するための少なくとも１つの直交変調部と、
少なくとも１つの直交変調部（３４０）に接続され、パラレルデータフォーマットのデータ帯域通過信号をＤＵＣの出力においてシングル／１．５ビットフォーマットにおいて利用可能なデジタル帯域通過信号（Ｉ_DL）に変換する少なくとも１つの時間離散シグマ−デルタ帯域通過変調器であって、前記１．５ビットフォーマットは１並列セットのゼロビット信号および符号ビット信号として３レベルを表す双シリアル信号である、時間離散シグマ−デルタ低域通過変調器と
を備え、
前記少なくとも１つの時間離散シグマ−デルタ帯域通過変調器（３１８）は、シストリックアレイとして実現される。

直交変調は、オーバーサンプリングされたＩ信号およびＱ信号を２：１多重化および循環否定することによって行われてもよい。

デジタルアップコンバータは、少なくとも１つのシリアルリンクを介して、パケットデータフレームフォーマットにおいてインタレースされたＩ信号およびＱ信号を受信し、かつさらに、さらなる処理のために、信号をそれぞれ同じパラレルデータフォーマットの少なくとも２つのパラレル同期データストリームに逆多重化および変換する少なくとも１つのＳｅｒＤｅｓデコーダ・フレームバッファ＋デマルチプレクサ段をさらに備えてもよい。

デジタルアップコンバータは、Ｉ信号およびＱ信号を少なくとも２つのシリアルリンクを介してパケットデータフレームフォーマットにおいて受信し、かつさらなる処理のために、当該信号をそれぞれ同じパラレルデータフォーマットの少なくとも２つのパラレル同期データストリームに変換する少なくとも２つのＳｅｒＤｅｓデコーダ・バッファ段をさらに備えてもよい。

さらなる態様において、２：１多重化および循環否定によって直交変調を行うための少なくとも１つの直交変調部は、２：１マルチプレクサ、論理ＡＮＤおよびＥＸＯＲゲート、ならびにフリップフロップのみを使用することによってパイプライン化構造において実現される少なくとも１つの直交変調部である。

ＤＵＣは、デジタル帯域通過信号（Ｉ_ＤＬ）のマルチビットフォーマットを利用してもよい。ＤＵＣは、パラレルデータフォーマットとして１６ビットフォーマットを利用してもよい。

ＤＵＣは、マイクロエレクトロニクス技術によりモノリシックに集積され、またはマルチチップモジュールとして集積されてもよい。

また、本発明の目的は、デジタルベース帯域信号を受信するための無線通信システムにおいて使用可能であり、少なくとも１つの入力デジタル帯域通過信号（Ｒ_S）をデジタルベース帯域信号にダウンコンバートするデジタルダウンコンバータ（ＤＤＣ）であって、デジタルベース帯域信号は、同相成分（Ｉ信号）および直交成分（Ｑ信号）を含む、デジタルダウンコンバータによって解決される。デジタルダウンコンバータは、
シングル／１．５ビットフォーマットの少なくとも１つの入力デジタル帯域通過信号（Ｒ_S）を２：１サブサンプリングされたシングル／１．５ビットフォーマットのＩ信号およびＱ信号に変換するための少なくとも１つの直交復調部と、
少なくとも１つの直交復調部に接続され、それぞれＦＩＲデシメータを利用して、任意の整数である（１／４）Ｎ_Rのサブサンプリング比を適用することによってシングル／１．５ビットフォーマットの入力Ｉ信号およびＱ信号をサブサンプリングされたパラレルデータフォーマットに変換する少なくとも２つのデシメータ部と、
デシメータ部に接続され、それぞれＦＩＲ低域通過フィルタを利用して、２のサブサンプリング比でパラレルデータフォーマットのＩ信号およびＱ信号をさらにサブサンプリングする少なくとも２つのサブサンプリング部とを備え、
前記デジタルダウンコンバータ（ＤＤＣ）ブロック（３７０１〜３７０６）は、それぞれ出力格納レジスタ（３８０）に接続される並列ビットスライス（３８１〜３８６）から構成されるシストリックアレイとして実現される。
前記１．５ビットフォーマットは１並列セットのゼロビット信号および符号ビット信号として３レベルを表す双シリアル信号である。

デジタルダウンコンバータは、サブサンプリング部に接続され、同じパラレルデータフォーマットで入力した各サブサンプリングされたＩ信号およびＱ信号をシリアルパケットデータフレームフォーマットに変換し、かつ当該信号をパケットデータストリームにして、ＤＤＣの出力に接続された少なくとも２つのシリアルリンクを介して送信する少なくとも２つのＳｅｒＤｅｓエンコーダ・バッファ段をさらに備えてもよい。

本発明の別の態様において、ＤＤＣは、サブサンプリング部に接続され、同じパラレルデータフォーマットで入力したサブサンプリングされたＩ信号およびＱ信号のサンプルを多重化Ｉ／Ｑ信号フォーマットにインタレースし、多重化Ｉ／Ｑ信号フォーマットをシリアルパケットデータフレームフォーマットに変換し、かつ多重化されたＩ／Ｑ信号をシリアルパケットデータストリームにして、ＤＤＣの出力に接続された少なくとも１つのシリアルリンクを介して送信する少なくとも１つのマルチプレクサ・バッファ＋ＳｅｒＤｅｓエンコーダ段を備える。

少なくとも１つの直交復調部は、１：２逆多重化および循環否定によって直交復調を行ってもよい。

本発明の一態様において、１：２逆多重化および循環否定によって直交復調を行う少なくとも１つの直交復調部は、１：２デマルチプレクサ、論理ＡＮＤおよびＥＸＯＲゲート、ならびにフリップフロップのみを使用することによってパイプライン化構造において実現される。

ＤＤＣの一態様において、デシメータ部は、それぞれ１アレイのＭ個のデジタルダウンコンバータ（ＤＤＣ）ブロックおよびその後段の１パイプライン化カスケードの並列加算器段として実現され、シングル／１．５ビットフォーマットの入力デジタル帯域通過信号（Ｒ_Ｓ）は、１アレイの双シリアルシフトレジスタによってＤＤＣブロックのＭ個の入力に分散され、ここで、Ｍは、任意の整数である。

ビットスライスは、それぞれ１ビットについてのＦＩＲ係数リボルバ、その後段の１×１．５ビット乗算器、さらに１×１．５ビット乗算器が接続される同期してクリアされるアキュムレータ、およびアキュムレータが接続されるサブサンプルホールド段を備え、これにより、ビットスライスは、２：１マルチプレクサ、１ビットフル加算器、論理ＡＮＤおよびＥＸＯＲゲート、ならびにフリップフロップのみを使用することによって実現される。

本発明の一態様において、少なくとも１つのデジタルアップコンバータ（ＤＵＣ）および少なくとも１つのダウンコンバータ（ＤＤＣ）が、デジタルベース帯域信号を送信および受信するための無線通信システムにおいて使用可能なデジタル送受信機（ＤＴＲＸ）を構成する。

一態様において、ＤＤＣ、ＤＵＣまたはＤＴＲＸは、シストリックアレイとして実現される。

さらなる態様において、ＤＤＣ、ＤＵＣまたはＤＴＲＸは、デジタル帯域通過信号（Ｉ_ＤＬ）のマルチビットフォーマットを利用する。マルチビットフォーマットは、１６ビットフォーマットであってもよい。

本発明の一態様において、ＤＵＣ、ＤＤＣまたはＤＴＲＸは、デジタル無線部のマイクロ無線機において集積される。ＤＵＣ、ＤＤＣまたはＤＴＲＸは、マイクロエレクトロニクス技術によりモノリシックに集積され得るか、またはマルチチップモジュールとして集積され得る。集積化は、マクロエレクトロニクス手段によって実現され得る。

本発明に係るＤＵＣ、ＤＤＣまたはＤＴＲＸは、任意の無線通信システムにおいて適用され得るという利点があり、かつ本発明が移動通信システムに限定されないことは、当業者にとって明らかである。本発明は、特定の無線通信システムの要件にしたがって、送受信機、送信機、または受信機部において適用されてもよい。

移動通信ネットワークを示す。 従来技術および本発明に係る基地局構成を示す。 本発明に係るフルデジタルアンテナシステムの異なる構成を示す。 本発明に係るＦＤＤ無線リンクに対するデジタル無線部の構成要素を詳細に示す。 図４ａにおけるμ−無線機とＣハブとの間に使用されるデータフレームフォーマットの例を示す。 本発明に係るＴＤＤ無線リンクに対するマイクロ無線機の構成要素を詳細に示す。 ４：１モードにおける本発明に係るデジタル送受信機（ＤＴＲＸ）の機能ブロック図を示す。 図６ａおよび図６ｂは、４：３モードにおけるデジタル送受信機（ＤＴＲＸ）の機能ブロック図の２つの実施形態を示す。 図６ａおよび図６ｂは、４：３モードにおけるデジタル送受信機（ＤＴＲＸ）の機能ブロック図の２つの実施形態を示す。 図５のＤＵＣの多重化および循環否定による直交変調ブロックとしての同一機能を有する１：２オーバーサンプリング前段を有する一般のデジタル直交変調器のブロック図を示す。 図７ａの１：２オーバーサンプリング前段を有する一般のデジタル直交変調器の信号の代表例を示す。 図７ａに示す同相バージョンのデジタル直交変調器の異なるラインでの信号の例を示す。 図５のＤＵＣの２：１多重化および循環否定による直交変調ブロックのパイプライン化による実現を示す。 図５のＤＤＣの逆多重化および循環否定による直交復調ブロックおよび低域通過デシメータとしての同一機能をともに有する一般のデジタル直交復調器およびその後段の低域通過デシメータの構造を示す。 図１０の異なるラインでの信号の代表例を示す。 デジタルダウンコンバージョンに対するシストリックＮ：１デシメータのブロック図を示す。 １．５ビット信号のＮ：１間引きを実現するシストリックＤＤＣブロックを示す。 Ｎ：１間引きのためのシストリックＤＤＣブロックにおける畳み込み部のビットスライスを示す。

本発明の特徴は、詳細な説明および図面を読むことによってより良く理解されるかもしれない。同一の符号は、同一または同様の構成要素を示す。

図１は、移動通信ネットワークの概略を示す。移動局２は、送受信基地局（ＢＴＳ）１００の範囲４内に存在する場合に、無線リンクを介してＢＴＳ１００と通信し得る。移動局２は、通常８００ＭＨｚから数ＧＨｚまでの範囲の無線周波数（ＲＦ）で、無線リンクを介して通信可能な任意の移動または固定通信デバイスである。移動局の一般例は、携帯電話、ポケットＰＣ、データカードなどであるが、これらに限定されない。

移動局２がＢＴＳ１００の範囲内に存在するならば、移動局２とＢＴＳ１００との間にデータ通信が確立されてもよい。データ通信を使用して音声および／またはデータを転送してもよい。通信中に、ＢＴＳ１００は、無線ダウンリンクを介して移動局２によって受け取られるＲＦ信号を送信し、かつ無線アップリンクを介して移動局２によって送られたＲＦ信号を受け取る。周波数分割二重（ＦＤＤ）モードにおいて、２つの異なる周波数帯域を利用して、無線ダウンリンクを無線アップリンクから分離する。しかし、時間分割二重（ＴＤＤ）モードにおいては、１つの周波数帯域だけがダウンリンクおよびアップリンク双方向に使用される。分離は、同じ周波数帯域を使用し、ダウンリンクおよびアップリンク方向に交互に、時間ドメインにおいて行われる。したがって、ＴＤＤモードにおいて、アンテナ＋帯域通過フィルタは、送信路または受信路のいずれか一方へ周期的に切り換えられる。両モードは、異なる移動無線規格において利用されるが、ＦＤＤは、ＴＤＤよりも普及している。

ＢＴＳ１００から、データ（データ通信データおよび音声データを含む）が基地局コントローラ１２に転送される。基地局コントローラ（ＢＳＣ）１２は、音声データおよびデータ通信データを分離し、そして音声データおよびＳＭＳデータを移動切り換えセンタ（ＭＳＣ）１６へ送信する。さらに、移動切り換えセンタ（ＭＳＣ）１６から、音声データおよびＳＭＳデータは、ＭＳＣ１６がリンクされた電話ネットワーク３０へ転送される。他のデータは、ＢＳＣ１２によって、サービングおよびゲートウェイＧＰＲＳサポートノード（ＧＳＮ）１８に送信され、かつさらにインターネットなどのデータネットワーク４０へ転送される。すべての通信フローが双方向であってもよいことが理解される。また、データは、データネットワーク４０および／または電話ネットワーク３０から反対方向にＢＴＳ１００へ送信される。ＢＴＳ１００から、データは、無線波によってＲＦ信号として移動局２へ送信される。数個の移動局２が１つのＢＴＳ１２と同時に通信してもよい。

図２は、送受信基地局（ＢＴＳ）１００の３つの異なる構成を示す。すべてのＢＴＳ１００は、ＢＴＳ１００の受信可能エリアを最大化するために、上記導入部において述べたように、屋上または塔上などの高い位置に通常取り付けられる塔上装置１０２を備える。塔上装置１０２は、塔上装置のそばまたはそこからある距離だけ離れた特定のハウジング内に存在してもよい基地局１０４に接続される。

当該技術分野において公知の第１の構成（Ａ）において、無線信号を移動局２に対して受信および送信するための１セットのアンテナまたはアンテナ素子１２０が同軸ケーブル１２２を用いて配列無線部１２４にリンクされる。アナログＲＦが、アンテナまたはアンテナ素子１２０のセットにおいて受信され、そして配列無線部１２４に渡される。配列無線部１２４において、アナログ無線ＲＦ信号は、増幅され、キャリア周波数から分離され、かつデジタル信号に変換される。次いで、デジタル信号は、さらにデジタル無線サーバ１２８に転送される。デジタル無線サーバ１２８から、デジタル信号は、図１に示すＢＳＣ１２に渡される。その逆も同様である。同軸ケーブルの長さは、信号対ノイズ比およびＢＴＳ１００の効率に影響を与える。消費電力および必要な電子構成要素の構成についても同様である。

上記のように、塔上装置は、多くの場合、アンテナによる受信可能エリアを最大化するために、塔上、屋上またはマスト上などの露出した場所に配置される。したがって、同軸ケーブル１２２の長さは、非効率なほどに長くなってもよい。

第２の構成（Ｂ）において、遠隔無線部１３４が、塔上装置１０２に取り付けられる。このように、より短い同軸ケーブル１３２を使用して、アンテナまたはアンテナ素子１３０を遠隔無線部１３４に接続し得る。遠隔無線部１３４は、ＣＰＲＩまたはＯＢＳＡＩ規格にしたがって、変調ＲＦ信号をデジタルデータフォーマットの通信信号に変換する。次いで、通信信号は、光ファイバ１３６を介してデジタル無線サーバ１３８に転送される。デジタル無線サーバ１３８は、デジタル無線サーバ１２８と本質的に同一か、または同様である。

構成（Ａ）および（Ｂ）において、複数のアンテナ素子は、アンテナ１２０、１３０を構成する。アンテナ１２０、１３０は、１本の同軸ケーブル１２２、１３２を介して１つの無線部１２４、１３４に接続される。次いで、無線部１２４、１３４は、並列に取り扱われる異なる通信リンクを分離するために、複数のアンテナ素子から受け取った信号を分離しなければならない。

本発明に係る第３の構成（Ｃ）において、デジタル無線部２００がアンテナを構成する複数のアンテナ素子２２０に直接に接続される。これにより、アンテナ素子２２０のそれぞれ１つは、デジタル無線部またはその構成要素に直接に接続される。この実施形態においては、デジタル無線部２００をアンテナ素子２２０に結合するために同軸ケーブルを必要としない。デジタル無線部２００は、移動局２に対してアンテナ素子２２０を介して送受信されるＲＦ信号をＣＰＲＩまたはＯＢＳＡＩ規格／インタフェースにしたがって信号に変換する。次いで、これらの信号は、光ファイバを介して、基地局１０４に配置されたデジタル無線サーバ２０８へ転送される。これにより、光ファイバは、最大で４０ｋｍの長さでもよく、基地局１０４を塔上装置に対して遠隔配置することが可能となる。

本発明の一利点は、アンテナ素子２２０だけをデジタル無線部２００とともにアンテナの位置に設置すればよいことである。基地局１０４は、ある距離だけ離してもよい。また、特にアンテナ密度の高い都市エリアにおいては、数個の塔上装置を基地局１０４のうちの１つに接続することが可能である。

これにより、デジタル無線サーバ１２８、１３８、２０８は、すべての構成（Ａ）、（Ｂ）および（Ｃ）において同じタイプであってもよい。

図３（ａ）〜図３（ｃ）は、本発明に係るデジタル無線部２００の異なる実施形態を示す。デジタル無線部２００は、少なくとも１つのアンテナ素子２２０、少なくとも１つのマイクロ無線機２３０、および少なくとも１つのハブ２４０を備える。

図３（ａ）に示す実施形態において、デジタル無線部２００は、１つのマイクロ無線機２３０および１つのＣハブ２４０に直接に接続された１つのアンテナ素子２２０を備える。マイクロ無線機２３０は、送受信方向にＣハブ２４０と通信する。マイクロ無線機とＣハブとの間の双方向シリアルインタフェースは、「ＳｅｒＤｅｓ」と呼ばれる周知の規格に基づく。Ｃハブ２３０は、さらにデジタル無線サーバ２０８に接続される（具体的には、図２に示すように光ファイバを介して）。

図３（ａ）の実施形態の複数をアレイ状に配置および結合してもよい。

図３（ｂ）に示す実施形態において、Ｃハブ２４０は、２つのマイクロ無線機２３０に接続される。マイクロ無線機２３０のそれぞれは、Ｃハブ２４０と送受信方向に通信する。さらに、各マイクロ無線機２３０は、２つのアンテナ素子２２０に当該技術分野において公知のいわゆるウィルキンソンスプリッタ２２５を介して接続される。

図３（ｃ）は、本発明の別の実施形態を示す。この実施形態において、複数のマイクロ無線機２３０が、１つのＣハブ２４０に接続され、これにより、マイクロ無線機２３０のそれぞれは、送受信方向にＣハブ２４０と通信する。１６個のマイクロ無線機２３０を図３（ｃ）に示すが、これは本発明を限定しない。この例において、マイクロ無線機２３０のそれぞれ１つは、アンテナ素子２２０に接続される。それぞれ８つのマイクロ無線機２３０および８つのアンテナ素子２４０を有する数個のＣハブ２４０を連結して、１６個以上のアンテナ素子２２０のアレイを形成してもよい。

上記に示す実施形態があくまで例であり、かつ任意の数のマイクロ無線機２３０がＣハブ２４０に接続されてもよいことは、当業者には自明であろう。また、１マイクロ無線機２３０当たりのアンテナ素子２２０の数が特定のアプリケーションの要求にしたがって変化し得ることは、当業者にはまた自明であるが、１マイクロ無線機２３０当たり１または２つのアンテナ素子２２０が好適である。加えて、複数のＣハブ２４０が結合され得る（２つのＣハブ２４０を含む図３（ｃ）のように）。

加えて、いわゆる「マイクロスニファ」（μＳ）２５０が監視および較正のためにＣハブ２４０のうちの１つに接続され得る。マイクロスニファ２５０は、逆送受信周波数帯域を有する特殊なマイクロ無線機である。マイクロスニファ２５０は、同じまたは同様のインタフェースを介してＣハブ２４０に接続され得る。マイクロスニファ２５０は、アンテナ素子の形態または別の形態を有してもよいアンテナ２５５をさらに有する。マイクロスニファ２５０は、パイロット信号をアンテナ素子２２０へ向けて送信し、およびアンテナ素子２２０から放射された電波を検出するので、較正のためにマイクロ無線機２３０が必要とするフィードバック制御情報をＣハブ２４０に対して提供する。

図４ａは、デジタル双方向シリアルリンク（２６０）を介して接続され、本発明に係るデジタル無線部２００をともに構成するマイクロ無線機２３０およびＣハブ２４０をより詳細に示す。アンテナ素子２２０は、マイクロ無線機２３０に直接接続される。アンテナ素子２２０は、例えば、マイクロ無線機２３０が配置または装着されるアンテナ基板または別の回路基板上に取り付けられてもよい。１つの別の実施形態において、マイクロ無線機２３０は、プリント基板上に直接に実現されてもよい。

図４ａに示すマイクロ無線機２３０は、ＦＤＤモードで動作され、したがって、そのアンテナ素子の入口にＦＤＤフィルタ部２３２を備える。ＦＤＤフィルタ部２３２は、フィルタ部２３２に組み込まれた２つの帯域通過フィルタの組み合わせを利用することによってＲＦ信号をアップリンクおよびダウンリンク方向に分離する。

アップリンク方向において、アンテナ素子２２０を介して受信され、かつＦＤＤフィルタ部２３２によってフィルタリングされるＲＦ（無線周波数）信号は、低ノイズアナログ−デジタルコンバータ（ＡＤＣ）２３５によってデジタル帯域通過信号Ｒ_Ｓに変換される。ＡＤＣ２３５およびデジタルダウンコンバータＤＤＣ３５０は、受信クロック発振器（ＲＣＬＫ）２３７によってクロックされる。デジタル帯域通過信号Ｒ_Ｓは、デジタル送受信機（ＤＴＲＸ）３００に組み込まれたデジタルダウンコンバータ（ＤＤＣ）３５０によってデジタルベース帯域信号にダウンコンバートされる。ＤＴＲＸ３００は、マイクロ無線機２３０のデジタルポートに配置される。デジタルベース帯域信号は、そのデジタルポートからＣハブ２４０へ転送される。

ＡＤＣ２３５は、低ノイズ増幅器およびその後段の連続時間シグマ−デルタ帯域通過変調器を備える（両方とも当該技術分野で公知）。連続時間シグマ−デルタ帯域通過変調器は、２または３レベル量子化器を利用して、入力されたＲＦ信号をデジタル帯域通過信号Ｒ_Ｓに変換する（ここで、サンプリングレートは、ＲＦキャリア周波数の４または４／３倍である）。このように、デジタル帯域通過信号Ｒ_Ｓは、代表レベル＋１、−１または＋１、０、−１を含む（それぞれ１または２ビットで符号化される）。さらに、このデジタル信号フォーマットは、３より多くの代表レベルを含む「多ビット」フォーマットとは異なり、「シングル／１．５ビット」または「双シリアル（ｂｉ−ｓｅｒｉａｌ）」と呼ばれる。

ダウンリンク方向において、Ｃハブ２４０から受信されたデジタルベース帯域信号は、マイクロ無線機２３０のＤＴＲＸ３００に入力される。ＤＴＲＸ３００において、デジタルベース帯域信号は、デジタルアップコンバータ（ＤＵＣ）３１０によってデジタル帯域通過信号Ｉ_ＤＬにアップコンバートされる。次いで、デジタル帯域通過信号Ｉ_ＤＬは、パワーデジタル−アナログコンバータ（ＰＤＡＣ）２３４に転送され、そこでＲＦ信号に変換される。ＰＤＡＣ２３４およびＤＵＣ３１０は、送信クロック発振器（ＴＣＬＫ）２３６によってクロックされる（ここで、サンプリングレートは、ＲＦキャリア周波数の４または４／３倍である）。次いで、ＲＦ信号は、ＦＤＤフィルタ部２３２に通され、そしてアンテナ素子２２０を介して放射される。ＲＦ送信器に通常使用される単独の電力増幅器は、必要でない。なぜなら、パワーデジタル−アナログコンバータ（ＰＤＡＣ）２３４がアンテナ素子２２０を介して放射されるべき十分なパワーを有するＲＦ信号を提供するからである。

図４ｃに示すマイクロ無線機２３０は、ＴＤＤモードで動作され、したがって、そのアンテナ素子の入口にＴＤＤフィルタ部２３３、およびその後段のＴＤＤスイッチ２３９を備える。ＴＤＤスイッチ２３９は、時間ドメイン内でアップリンクおよびダウンリンク方向にＲＦ信号を分離する。ＴＤＤスイッチ２３９は、周期信号２３８によって制御される。周期信号２３８は、送信クロック信号から周期信号２３８を導出する同期カウンタを利用して、送受信クロック発振器（ＴＲＣＬＫ）部２３６７内で生成される。この方法は、当該技術分野で周知である。ＴＲＣＬＫ部２３６７は、マイクロ無線機２３０の送信路および受信路のための共通のサンプリングクロック、および別の同期カウンタを利用するＤＤＣ（３５０）のためのサブサンプリングパルス（３７８１）をさらに提供する。共通のサンプリングクロックで十分である。なぜなら、ＴＤＤモードにおいて、アップリンクおよびダウンリンクで同じキャリア周波数が使用され、したがって、アップリンクおよびダウンリンクで同じサンプリングクロック周波数（キャリア周波数の４または４／３倍（上記参照））が使用されるからである。ＴＤＤモードで動作されるマイクロ無線機２３０のすべての他の構成要素および機能は、ＦＤＤモードにおいて動作されるマイクロ無線機２３０について図４ａに示されるものと同じである。

デジタルアップコンバータ（ＤＵＣ）３１０は、１つの時間離散シグマ−デルタ帯域通過変調器、あるいは２つの時間離散シグマ−デルタ低域通過変調器を含む。両方の場合において、変調器は、２または３レベルを使用することによって粗い量子化を行う（出力においてシングル／１．５ビット信号を提供するだけである）。このように、デジタルアップコンバータ（ＤＵＣ）３１０によって生成されるデジタル帯域通過信号Ｉ_ＤＬは、代表レベル＋１、−１または＋１、０、−１（それぞれ、１または２ビットで符号化される）を含むだけである。したがって、パワーデジタル−アナログコンバータ（ＰＤＡＣ）２３４は、アナログドメインにおいてデジタル帯域通過信号Ｉ_ＤＬを表すために、それぞれ２または３電圧レベルを利用するだけである。

送信クロック発振器（ＴＣＬＫ）部２３６および受信クロック発振器（ＲＣＬＫ）部２３７は、それぞれ主に、同期化のために使用される位相ロックループ（ＰＬＬ）内に組み込まれた電圧制御発振器（ＶＣＯ）を備える。ＶＣＯ＋ＰＬＬを利用するクロック発振器は、当該技術分野において公知であり、標準の構成要素または構成が適用されてもよい。

なおここで、信号Ｉ_ＤＬおよびＲ_Ｓのサンプルが２レベルフォーマットで表される本発明のこれらの実施形態は、信号Ｉ_ＤＬおよびＲ_Ｓのサンプルを表すために３レベルフォーマットを利用する本発明の実施形態の特殊な場合として解釈され得る。両方の場合において、２の補数の演算が適用される。主な実施形態の場合、代表レベル＋１、０、−１は、２ビットで符号化される。ここで、上位ビットは、符号ビットを示し、他方下位ビットは、ゼロサンプルが生じた場合にクリア（ＬＯＷ状態）されるゼロビットを示す。このように、本発明の主な実施形態は、ゼロビットを常にＨＩＧＨ状態（非ゼロ）に維持することによって、２レベルフォーマットを使用する特定モードにおいても動作され得る。

マイクロ無線機２３０は、Ｃハブ２４０に接続される。マイクロ無線機２３０とＣハブ２４０との間の双方向シリアルリンク（２６０）は、「ＳｅｒＤｅｓ」と呼ばれる周知の規格に基づく。

当該技術分野において公知のように、ＳｅｒＤｅｓは、「８Ｂ／１０Ｂ」と呼ばれる自己クロックかつＤＣフリーなチャネルコードを利用する。「８Ｂ／１０Ｂ」は、各データバイトを１０ビットを含むコードワードで表し、他方１０ビットの専用シーケンスが同期化のために提供される。ＳｅｒＤｅｓ機能は、パラレル−シリアルおよびシリアル−パラレル変換、チャネル符号化および復号、ならびにクロック回復および同期化を基本的に備える。

低コストＣＭＯＳ技術において、ＳｅｒＤｅｓは、２．５ギガボーまでのシンボルレートをサポートする。２．５ギガボーは、２．０ギガビット／秒の総データレートを表し、これは、８Ｂ／１０Ｂチャネルコードのコードレート０．８による２５０メガバイト／秒に相当する。

マイクロ無線機２３０とＣハブ２４０との間の双方向シリアルリンク（２６０）上で使用されるデータフォーマットの例を図４ｂに示し、その詳細は後述する。

Ｃハブ２４０は、フレームバッファおよびシリアライザ／デシリアライザを含む振幅および位相アライナ（ＡＰＡ）２４１を備える。ＡＰＡ２４１は、Ｎ個のマイクロ無線を接続するためのＮ個のポートを有する。複数のマイクロ無線機２３０、２３１は、図３（ｃ）を参照して説明したようにＣハブ２４０のうちの１つに接続されてもよい。全部でＮ個のマイクロ無線機２３０、２３１のそれぞれは、Ｎポート位相アライナ２４１のうちの１つのポートに接続されてもよく、かつマイクロ無線機２３０、２３１のうちのそれぞれ１つから受信および送信される信号は、Ｃハブ２４０のうちの後段の構成要素によって並列および／または直列に処理される。さらなる第１および次のマイクロ無線２３１は、マイクロ無線機２３０と同一であってもよい（より詳細には図４ａを参照）。

Ｃハブ２４０は、さらなる構成要素として、複素ベース帯域信号のサンプリング周波数をＲＦキャリア周波数に調節するためのサンプリングレートコンバータ（ＳＲＣ）２４２、周波数マルチプレクサ／デマルチプレクサ（ＦＭＤＸ）２４３、ハブ周辺の時間マルチプレクサ／デマルチプレクサ（ＴＭＤＸ）を備えるユニット２４４、ならびに最後に、マスタシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）２４９および１つ以上のシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）２４８を備える。

ＴＭＤＸおよびハブ部２４４は、隣接シグナリング情報によって制御されるＣＰＲＩおよび／またはＯＢＳＡＩフォーマットのデータストリームのパケットデータハンドリングおよび分配を行う。このように、接続されたマイクロ無線機２３０、２３１によって専用に受信および送信されるデータパケットだけがさらなる処理のためにＦＭＤＸ部２４３に対して受け渡しされる。他のデータパケットは、いわゆるカスケーディングをサポートするＣＰＲＩおよび／またはＯＢＳＡＩリンクを介して通過される。データパケットは、隣接シグナリング情報によって識別される所与のパケットフォーマットのベース帯域信号のＩおよびＱサンプルを含む。パケットフォーマットは、サンプルの数およびワード長、そのサンプルによって表されるベース帯域信号の帯域幅、ならびにそのサブキャリアの周波数を定義する。

周波数マルチプレクサ／デマルチプレクサ（ＦＭＤＸ）部２４３は、種々のベース帯域信号をそれぞれのサブキャリア周波数へ／から同時にアップおよびダウンコンバートするための数個のデジタル変調器および復調器を備える。変調信号は、簡単な加算器段を使用することによって周波数ドメインにおいて容易に組み合わせられ得る。したがって、多キャリア動作が可能となる。

Ｃハブ２４０のすべての構成要素は、それらが制御バス２４７を介して接続されるマイクロコントローラ（μＣＴＲＬ）２４５によって制御され、かつマスタクロック発振器（ＭＣＬＫ）部２４６によってクロックされる。マスタクロック発振器（ＭＣＬＫ）部２４６は、同期化のために使用される位相ロックループ（ＰＬＬ）に組み込まれた電圧制御発振器（ＶＣＯ）を備える。マスタクロック発振器２４６は、マスタシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）２４９内のクロック回復部によって導出されるＣＰＲＩおよび／またはＯＢＳＡＩ伝送信号（どちらのフォーマットも自己クロックＳｅｒＤｅｓプロトコルを利用する）のクロック周波数に同期させなければならない。また、マスタクロック発振器（ＭＣＬＫ）２４６は、マイクロ無線機２３０／２３１の送信クロック発振器２３６および受信クロック発振器２３７を同期させる。

Ｃハブ２４０のすべての構成要素は、当業者に公知の市販の構成要素であり得る。

１つ以上の電気−光コンバータ（Ｅ／Ｏ）２５８および２５９を備えるスモールフォームファクタモジュール（ＳＦＦ）２５０が、ＳｅｒＤｅｓ２４８および２４９にそれぞれ接続される。電気−光コンバータは、当該技術分野において公知であり、デジタル電気信号を光信号に変換するために適用される。変換された光信号は、ＣＰＲＩ（公用無線インタフェース）またはＯＢＳＡＩなどの公知の規格を用いて転送され得る（具体的には、図２に示すように光ファイバを介してデジタル無線サーバへ）。

図４ｂは、マイクロ無線機２３０とＣハブ２４０との間の双方向シリアルインタフェースのデータフォーマットを示す。ＦＬバイトを含むデータフレームフォーマットがいずれの方向にも使用される。図４ｂに示すように、ヘッダは、フレーム同期化バイトおよび制御バイトを含む。それに続いてＫデータバイトおよび任意の目的に自由に使えるいくつかの非専用残バイトがある。このように、フレームは、ペイロードを一部に含むだけである。この部分ペイロードフレームフォーマットをフレームデータバッファリングと組み合わせると、マイクロ無線機２３０の送信路および受信路の両方において使用されるキャリア周波数の調整が可能となるが、ＤＴＲＸ３００内のオーバーサンプリング比Ｎ_ＴおよびＮ_Ｒは、一定のままであり、かつ双方向シリアルインタフェースのクロックレートは、常に２．５ＧＨｚである。

複素ベース帯域信号の各同相および直交成分について１サンプル当たり１６ビットまたは２バイトの好適なフォーマットを仮定すると、各シリアル２．５ＧＨｚリンクを介して送信されるサンプリングレート（ＳＲ）は、ＳＲ＝１２５・Ｋ／ＦＬ（単位：ＭＨｚ）で与えられる。

実際には、ＦＬは、数百バイトを含み、他方ＳＲは、１２０ＭＨｚの範囲である。

このように、４：１モードでマイクロ無線機２３０において使用されるキャリア周波数は、送信路においてはステップサイズΔｆ_ＣＴ＝（１／４）Ｎ_Ｔ・ＳＲ_Ｔ／ＦＬ_Ｔ、および受信路においてはステップサイズΔｆ_ＣＲ＝（１／４）Ｎ_Ｒ・ＳＲ_Ｒ／ＦＬ_Ｒによって調整され得る。

図５を参照して詳細に説明したようにマイクロ無線機２３０がＤＴＲＸ３００を利用して４：１モードで使用される場合、マイクロ無線機２３０は、約２ＧＨｚのキャリア周波数で帯域幅が６０ＭＨｚである複素ベース帯域信号をサポートする。シャノンのサンプリング定理によると、この複素ベース帯域信号の各成分は、サンプリングレートが少なくとも６０ＭＨｚであることを必要とする。

このように、約２の微調整オーバーサンプリング比が、双方向シリアルインタフェース上で利用されるこれらのサンプリングレートＳＲ_ＴおよびＳＲ_Ｒに対してベース帯域サンプリングレートに適合するＣハブ２４０内でサンプリングレートコンバータ（ＳＲＣ）２４２によって適用される。

図５は、４：１動作モードにおけるＤＴＲＸ３００の機能ブロック図を示す。ＤＴＲＸ３００は、約２ＧＨｚのキャリア周波数において６０ＭＨｚの帯域幅にわたり動作してもよい。ＤＴＲＸ３００は、２つの部分に分割される（すなわち、ＤＵＣ３１０およびＤＤＣ３５０）。ＤＵＣ３１０およびＤＤＣ３５０は、それぞれベース帯域をキャリア周波数アップコンバージョンに、およびキャリア周波数をベース帯域ダウンコンバージョンに提供する。

４：１モードおよび送信方向において、ＳｅｒＤｅｓ規格に基づく図４ｂに示すデータフォーマットにしたがうＣハブ２４０からのデータ信号が、Ｉ信号（同相信号）およびＱ信号（直交信号）としてＤＵＣ３１０に印加される。データ信号は、２．５Ｇｂｐｓのレートで入力されてもよい。両方の信号は、Ｉ信号Ｉ_０およびＱ信号Ｑ_０のためのＳｅｒＤｅｓデコーダ・バッファ３１２および３１３においてそれぞれまず復号およびバッファリングされる。次いで、データ信号は、１６ビットワード長信号としてユニット３１４および３１５にそれぞれ転送される。ユニット３１４および３１５は、サンプルホールド段＋ＦＩＲ低域通過フィルタを備え、ここでＩ信号およびＱ信号は、１：（１／２）・Ｎ_Ｔによってオーバーサンプリングされる。ＳｅｒＤｅｓデコーダ・バッファ３１２および３１３、ならびに サンプルホールドによるオーバーサンプリング＋ＦＩＲ低域通過フィルタ部３１４および３１５は、当該技術分野において公知であり、標準の構成要素または構造が適用されてもよい。

次いで、Ｉ信号およびＱ信号の両方は、さらにシストリックシグマ−デルタ低域通過変調器３１６および３１７にそれぞれ転送される。シストリックシグマ−デルタ低域通過変調器３１６および３１７は、同時係属中の米国仮出願（代理人整理番号：９０５６１ＵＳ）および英国特許出願第ＧＢ ０６１１０９６．９．号（共に２００６年６月２日出願）に記載される。この出願の教示するところは、本明細書中に参照により援用される。

シグマ−デルタ低域通過変調器３１６は、３レベル信号Ｉ_ＳＤを出力し、シグマ−デルタ低域通過変調器３１７は、３レベル信号Ｑ_ＳＤを出力する。値＋１、０、−１を含む両方の３レベル信号は、それぞれ２ビットで表され、したがってさらに「２ビット信号」と呼ばれる。

両方の２ビット信号Ｉ_ＳＤおよびＱ_ＳＤは、多重化および循環否定（ｃｙｃｌｉｃ ｎｅｇａｔｉｏｎ）による直交変調ブロック３４０に印加される。多重化および循環否定による直交変調ブロック３４０において、信号Ｉ_ＳＤおよび信号Ｑ_ＳＤは、１：２でオーバーサンプリングされ、循環的に否定され、そして２：１多重化されて、図４ａに示すＰＤＡＣ２３４に印加される１つの２ビット出力信号Ｉ_ＤＬとなる。多重化および循環否定による直交変調ブロック３４０の機能は、図７ａ、図７ｂおよび図８（ａ）〜図８（ｉ）を参照して詳細に説明される。

受信方向において、同様に３レベル（＋１、０、−１）を表す２ビット信号Ｒ_Ｓが、ＤＴＲＸ３００において図４ａに示すＡＤＣ２３５から受信され、そしてＤＴＲＸ３００におけるＤＤＣ３５０の逆多重化および循環否定による直交復調ブロック３６０に適用される。２ビット信号Ｒ_Ｓは、１：２逆多重化され、循環否定され、そして２：１サブサンプリングされて、２ビットＩ信号Ｉ_ＤＭおよび２ビットＱ信号Ｑ_ＤＭとなる。逆多重化および循環否定による直交復調ブロック３６０の機能は、図１０および図１１を参照して詳細に説明される。

信号Ｉ_ＤＭおよびＱ_ＤＭは、シストリックＦＩＲデシメータ（ｄｅｃｉｍａｔｏｒ）ブロック３５６および３５７にそれぞれ渡される。シストリックＦＩＲデシメータブロック３５６および３５７において、これらの信号は、ＦＩＲフィルタリングおよび（１／４）・Ｎ_Ｒ：１サブサンプリングによって間引かれ（ｄｅｃｉｍａｔｅｄ）、そして１６ビットＩ信号および１６ビットＱ信号として出力される。シストリックＦＩＲデシメータブロック３５６および３５７は、図１２、図１３および図１４を参照して詳細に説明される。

シストリックＦＩＲデシメータブロック３５６および３５７から、Ｉ信号およびＱ信号は、１６ビット信号としてＦＩＲ低域通過およびサブサンプリングブロック３５４および３５５にそれぞれさらに転送される。ＦＩＲ低域通過およびサブサンプリングブロック３５４および３５５において、Ｉ信号およびＱ信号は、２：１サブサンプリングされる。次いで、Ｉ信号およびＱ信号の両方は、ＳｅｒＤｅｓエンコーダおよびバッファ３５２および３５３にそれぞれ渡される。ＳｅｒＤｅｓエンコーダおよびバッファ３５２および３５３から、図４ａに示すように、Ｉ信号およびＱ信号は、ＤＤＣ３５０から出力され、そしてＣハブ２４０に送信される。ＦＩＲ低域通過およびサブサンプリングブロック３５４および３５５ならびにＳｅｒＤｅｓエンコーダおよびバッファ３５２および３５３は、当該技術分野において公知であり、標準の構成要素または構造が適用されてもよい。

図６ａおよび図６ｂは、４：３動作モード（４：３モード）におけるＤＴＲＸ３００の２つの異なる別の実施形態の機能ブロック図を示す。４：３モードにおいて、ＤＴＲＸ３００は、約２ＧＨｚのキャリア周波数において２０ＭＨｚの帯域幅で機能してもよい。

４：３モードにおいて、ＤＴＲＸ３００およびその構成要素は、図５を参照して説明したような４：１モードにおいて使用されるＤＴＲＸと同じかまたは同様であってもよい。このように、４：３モードにおけるＤＴＲＸは、２つの部分、すなわち、ＤＵＣ３１０およびＤＤＣ３５０、に分割される。ＤＵＣ３１０およびＤＤＣ３５０は、それぞれベース帯域をキャリア周波数アップコンバージョンに、およびキャリア周波数をベース帯域ダウンコンバージョンに提供する。

４：１モードとは異なり、４：３モードにおけるＣハブ２４０からのデータ信号が、１つのビットストリームのみとしてＤＵＣ３１０に印加される。データ信号は、２．５Ｇｂｐｓのレートで入力されてもよい。入力信号は、まずＳｅｒＤｅｓデコーダ・フレームバッファ・デマルチプレクサブロック３１１によって復号され、バッファリングされ、そして逆多重化されて、Ｉ信号およびＱ信号となる。逆多重化および分離されたＩ信号およびＱ信号は、図５を参照して上記に説明したように、１６ビットワード長さ信号としてそれぞれサンプルホールドによるオーバーサンプリング＋ＦＩＲ低域通過フィルタ部３１４および３１５にさらに転送される。本実施形態のすべてのさらなる信号処理は、上記の４：１モードと同一である。Ｉ信号およびＱ信号は、サンプルホールドによるオーバーサンプリング＋ＦＩＲ低域通過フィルタユニット３１４および３１５からシストリックシグマ−デルタ低域通過変調器３１６および３１７へそれぞれさらに渡される。

シグマ−デルタ低域通過変調器３１６および３１７のそれぞれは、２ビットで表される３レベル信号（＋１、０、−１）を出力する。この信号は、「２ビット信号」と呼ばれる。シグマ−デルタ低域通過変調器３１６および３１７の２ビット出力信号の両方は、多重化および循環否定による直交変調ブロック３４０に接続される。多重化および循環否定による直交変調ブロック３４０において、Ｉ信号およびＱ信号は、１：２でオーバーサンプリングされ、循環否定され、そして２：１多重化されて１つの２ビット出力信号となり、この２ビット出力信号は、図４ａに示されるＰＤＡＣ２３４に印加される。しかし、４：３モードにおいて、サンプリングレートは、ｆ_{サンプリング}＝４／３・ｆ_キャリアである。

図６ａに示され、かつ図５の実施形態に類似する実施形態の受信方向において、２ビット信号は、図４に示されるＡＤＣ２３５から受信され、そして４：３モードで動作するＤＴＲＸ３００におけるＤＤＣ３５０の逆多重化および循環否定による直交復調ブロック３６０に印加される。信号は、１：２逆多重化され、循環否定され、そして２：１サブサンプリングされて、ｆ_{サンプリング}＝４／３・ｆ_キャリアでＩ信号（同相信号）およびＱ信号（直交信号）となる。２ビットＩ信号および２ビットＱ信号は、さらにシストリックＦＩＲデシメータ３５６および３５７にそれぞれ渡され、そして１６ビット信号としてＦＩＲ低域通過およびサブサンプリングブロック３５４および３５５にそれぞれ転送される。

図５に示される４：１モード実施形態とは異なり、４：３モードにおいては、両方の１６ビット信号が次いで１つのマルチプレクサ・フレームバッファ・ＳｅｒＤｅｓエンコーダ３５１に印加される。このマルチプレクサ、フレームバッファ、およびＳｅｒＤｅｓエンコーダ３５１から、図４ａに示すように、多重化され信号が出力ＤＤＣ３５０から出力され、そしてＣハブ２４０に送信される。

図６ｂは、４：３モードにおけるＤＴＲＸ３００のさらに別の例を図示する。本実施形態およびＤＵＣ３１０の送信方向において、多重化および循環否定による直交変調ブロック３４０（図５および図６ａの実施形態の多重化および循環否定による直交変調ブロック３４０と同等であってもよい）は、サンプルホールドによるオーバーサンプリング＋ＦＩＲ低域通過フィルタ部３１４および３１５の両方に直接に接続される。ユニット３１４および３１５の出力に提供されるＩ信号およびＱ信号は、１：２でオーバーサンプリングされ、循環否定され、そして２：１多重化されて、１つの１６ビット出力信号となる。この１６ビット出力信号は、１つのシストリックシグマ−デルタ帯域通過変調器３１８に印加される。この１つのシストリックシグマ−デルタ帯域通過変調器３１８は、同時係属中の米国仮出願（代理人整理番号：９０５６１ＵＳ）および英国特許出願第ＧＢ ０６１１０９６．９．号（共に２００６年６月２日出願）に記載される。次いで、この１つのシストリックシグマ−デルタ帯域通過変調器３１８の２ビット出力信号は、ＰＤＡＣ２３４に印加される。

本実施形態において、受信ＤＤＣ３５０は、図６ａを参照して説明したものと同一であってもよい。

図７ａは、１：２オーバーサンプリング前段３２００と組み合わされた一般のデジタル直交変調器３４１０を備えるユニット３４００を示す。オーバーサンプリング前段３２００は、２つのタップの等しいＦＩＲ低域通過フィルタ３３６０および３３７０、ならびに入力信号Ｉ_ＳＤおよびＱ_ＳＤが与えられる２つの補間ブロック３２６０および３２７０からなる。直交変調器の前にオーバーサンプリング１：２が必要となる。なぜなら、信号Ｉ_ＳＤおよびＱ_ＳＤは、著しい帯域外量子化ノイズを生成するシグマ−デルタ低域通過変調器によって出力されるからである。オーバーサンプリング前段３２００がなければ、帯域外量子化雑音が直交変調処理によってシフトされて、変調器出力において帯域通過信号Ｉ_ＤＬの通過帯域に入り込む。図７ｂは、対応する信号の具体例を示す。

後述の第１のステップにおいて、図７ａおよび図７ｂを参照してユニット３４００の機能を説明する。第２のステップにおいて、実施形態に関連する特殊な場合について、ユニット３４００の機能が図５のＤＴＲＸ３００のＤＵＣ３１０の多重化および循環否定による直交変調ブロック３４０の機能と同等であることを示す。しかし、多重化および循環否定による直交変調ブロック３４０は、ユニット３４００よりもずっと簡単に実現される。

図５に示すようなシストリックシグマ−デルタ低域通過変調器３１６からの２ビットＩ信号Ｉ_ＳＤは、オーバーサンプリング前段３２００の補間ブロック３２６０に印加されると仮定する。並行して、シストリックシグマ−デルタ低域通過変調器３１７からの２ビットＱ信号Ｑ_ＳＤは、オーバーサンプリング前段３２００の補間ブロック３２７０に印加されると仮定する。入力信号Ｉ_ＤＳおよびＱ_ＤＳのシーケンスの例を図８（ａ）および図８（ｂ）にそれぞれ示す。

補間ブロック３２６０および３２７０において、Ｉ_ＳＤおよびＱ_ＳＤは、それぞれ１：２オーバーサンプリングされる。まず、クロックレートは、倍にされ、かつゼロサンプルが信号Ｉ_ＳＤおよびＱ_ＳＤに挿入され、信号Ｉ_{ＳＤ↑２ｚ}およびＱ_{ＳＤ↑２ｚ}を得る。信号Ｑ_ＳＤおよびＱ_{ＳＤ↑２ｚ}についての例を図７ｂに示す。次いで、信号Ｉ_{ＳＤ↑２ｚ}およびＱ_{ＳＤ↑２ｚ}は、低域通過フィルタ３３６０および３３７０にそれぞれ印加される。低域通過フィルタ３３６０および３３７０において、信号Ｉ_{ＳＤ↑２ｚ}およびＱ_{ＳＤ↑２ｚ}は、それぞれ２つのラインに分割される。一方のラインは、加算器３３４０および３３５０にそれぞれ印加され、他方のラインは、レジスタ３３２０および３３３０にそれぞれ通される。レジスタ３３２０および３３３０において、信号は、１クロックサイクルだけ遅延され、次いで加算器３３４０および３３５０にそれぞれ印加される。その結果、複製された隣接サンプルを示す信号Ｉ_ＤＳ↑２およびＱ_ＤＳ↑２が得られる。これらの例を図７ｂ、図８（ｄ）および図８（ｅ）に示す。

なお、タップの等しいＦＩＲ低域通過フィルタリングによる補間の結果としての隣接サンプルの複製は、サンプルホールド段を使用することによっても行われ得ることに留意すべきである。オーバーサンプリング比がより高い場合、サンプルホールド段を使用することは、タップの等しいＦＩＲ低域通過フィルタよりもずっと経済的である。したがって、サンプルホールド段は、図５、図６ａおよび図６ｂで示すようにオーバーサンプリングブロック３１４および３１５内で利用される。

信号Ｉ_ＤＳ↑２およびＱ_ＤＳ↑２は、さらに直交変調器３４１０に印加される。一般のデジタル直交変調器３４１０において、オーバーサンプリングされた入力信号Ｉ_ＳＤ↑２およびＱ_ＳＤ↑２は、それぞれ乗算器３４６０および３４７０において、複素キャリア信号（Ｉは、それぞれの同相成分を示し、およびＱは、それぞれの直交成分を示す）の２つの成分Ｉ_０およびＱ_０とペアごとに乗算される。信号Ｉ_０およびＱ_０の例を図８（ｃ）および図８（ｆ）にそれぞれ示す。得られた信号積Ｉ_０・Ｉ_ＤＳ↑２（図８（ｇ）に示す）およびＱ_０・Ｑ_ＤＳ↑２（図８（ｉ）に否定されて示す）をコンパレータ段３４８０に与えると、直交変調器３４１０の出力において、ダウンリンクチャネルに対する複素デジタル帯域通過信号の同相成分Ｉ_ＤＬが生成される。その結果得られる信号Ｉ_ＤＬの例を図８（ｈ）に示す。

キャリア周波数の４倍のサンプリング周波数を選択した好適な例を図８の信号図に示す。この特定の場合において、直交変調器３４１０およびオーバーサンプリング前段３２００はともに、入力信号Ｉ_ＳＤおよびＱ_ＳＤの両方をインタレースし、他方入力信号Ｉ_ＳＤおよびＱ_ＳＤ信号は、循環否定され、図８（ｈ）に図示するような出力信号Ｉ_ＤＬを生成する。

したがって、図７ａのオーバーサンプリング前段３２００をともなう一般のデジタル直交変調器３４１０は、２ビット入力信号Ｉ_ＳＤおよびＱ_ＳＤが２の補数表現で生成される場合、図９に示すずっとより簡単な、入力信号Ｉ_ＳＤおよびＱ_ＳＤをインタレースするためのマルチプレクサ３４８、および周期的に制御されるインバータだけを備える回路３４０によって置き換えられ得る。このように、循環否定は、非ゼロの場合だけ３レベル信号（＋１、０、−１）の符号を表す上位ビットを反転し、他方ゼロを表す下位ビットをいずれの場合も変更しないままにすることによって行われ得る。

図９は、２：１多重化および周期的反転によって４：３モードで直交変調を行うユニット３４０を示す。２ビット入力信号Ｉ_ＳＤおよびＱ_ＳＤは、まずレジスタ３４１に読み込まれ、クロックドライバ３４２によってクロックされる循環否定ブロック３４３へ転送される。循環否定ブロック３４３において、ＩおよびＱ信号は、非ゼロの場合だけ上位ビットを反転することによって循環的に否定される。その後、循環否定されたＩおよびＱ信号は、レジスタ３４４中へ転送され、その後２：１マルチプレクサ３４８によってインタレースされる。２：１マルチプレクサ３４８によるＩおよびＱのインタレースは、別のクロックドライバ３４７により開始される。このように、複製されたクロックサイクルにおいて、ＩおよびＱ信号の両方は、多重化によってインタレースされながら１：２オーバーサンプリングされて、１つの２ビット信号となる。この２ビット信号は、レジスタ３４９に転送され、そこからＩ_ＤＬ信号としてＰＤＡＣ２３４へ向けて出力される。

図９に係る２：１多重化および循環否定による直交変調は、数ＧＨｚでクロックされる高速アプリケーションにおいても低コストＣＭＯＳ技術のみを使用するパイプライン化論理として実現され得る。

一般のデジタル直交復調器３６００ならびにその後段の２つの低域通過デシメータ３５６および３５７を図１０に図示する。入力受信信号Ｒ_Ｓは、乗算器３６６０および３６７０によって共役複素キャリア信号の２つの成分Ｉ_０およびＱ_０をそれぞれ乗算される。ここで、Ｉ_０は、同相成分を表し、およびＱ_０は、直交成分を表す。直交復調器３６００の各出力信号Ｉ_ＤＭおよびＱ_ＤＭは、低域通過デシメータ３５６および３５７を通る。低域通過デシメータ３５６および３５７は、低域通過フィルタおよびその後段のサブサンプラを備え、低域通過デシメータ３５６および３５７の出力において複素ベース帯域信号の２つの成分Ｉ_ＢＢおよびＱ_ＢＢを得る。

キャリア周波数の４倍のサンプリング周波数を選択した好適な例を図１１の信号図に示す。この特定の場合において、図１１（ｂ）において例として示す信号Ｒ_Ｓのサンプルは、復調処理によって循環否定されつつ、図１１（ｄ）および図１１（ｅ）においてそれぞれ例として示す復調器出力Ｉ_ＤＭおよびＱ_ＤＭに交互に渡される。したがって、２つの乗算器３６６０および３６７０は、２ビット入力信号Ｒ_Ｓが２の補数表現で与えられる場合、簡単なデマルチプレクサおよび周期的に制御されたインバータによって経済的に置き換えられ得る。このように、循環否定は、非ゼロの場合だけ３レベル信号Ｒ_Ｓ（＋１、０、−１）の符号を表す上位ビットを反転し、他方ゼロを表す下位ビットをいずれの場合も変更しないままにすることによって行われる。

本発明の好適な実施形態として、図１０に係る一般のデジタル直交復調器３６００の機能は、図５のＤＴＲＸ３００のＤＤＣ３５０の低域通過デシメータ３５６および３５７が後段に続く逆多重化および循環否定による直交復調ブロック３６０として実装される。ブロック３６０は、数ＧＨｚでクロックされる高速アプリケーションにおいても低コストＣＭＯＳ技術のみを使用する簡単なパイプライン化論理として実現され得る。

さらに、低域通過デシメータ３５６および３５７は、サンプリングされた受信信号Ｒ_Ｓのサンプリング周波数の半分で動作され得る。なぜなら、デシメータ入力信号Ｉ_ＤＭおよびＱ_ＤＭの両方のサンプルは、１つおきに交互に値がゼロになるからである。

図１２は、デジタルダウンコンバージョンのために利用されるシストリックＦＩＲデシメータのブロック図を示す。図示の例は、１．５ビット信号のデジタル間引き（ｄｅｃｉｍａｔｉｏｎ）のために採用される。シストリックＦＩＲデシメータは、Ｎ：１サブサンプリングと組み合わされたＮ×Ｍ個の係数を有するＦＩＲフィルタを備え、かつ図５のＤＤＣ３５０内でサブサンプリング部３５６および３５７としてそれぞれ適用され得る。

間引き処理実行ＦＩＲフィルタリング＋サブサンプリングは、複数のＭシストリックＤＤＣブロック３７０１、３７０２〜３７０６を使用して実現される。複数のＭ個のＤＤＣブロック３７０１、３７０２〜３７０６は、並列に配置および動作してもよい。Ｍ個のＤＤＣブロック３７０１、３７０２〜３７０６のそれぞれ１つは、双シリアル入力信号と１サブセットのＮ個のフィルタ係数との畳み込み＋サブサンプリングを行う。このように、Ｍ個のＤＤＣブロック３７０１、３７０２〜３７０６のすべては、長さＮの連続ウィンドウにおいて同時に動作し、共同で畳み込みを実施する。

１．５ビット信号（３レベル（＋１、０、−１）を表す双シリアル入力信号）は、ＤＤＣブロック３７０１、３７０２〜３７０６に、入力３７２１、３７２２〜３７２６において、並列セットのゼロビット信号および符号ビット信号として印加される。

連続ウィンドウのそれぞれ１つは、ワード長さＬのＮ個のフィルタ係数および入力信号のＮ個のサンプルを含み、ＤＤＣブロック３７０１、３７０２〜３７０６のそれぞれの信号入力３７２１、３７２２〜３７２６間に配置されるシフトレジスタ３７１２〜３７１６によって時間的に整列される。

畳み込み＋サブサンプリングは、Ｎフィルタ係数のそれぞれ１つを入力信号のＮ個のサンプルのうちの対応する１つと乗算し、そして得られる積を長さＮのウィンドウ内に蓄積することによって実行される。

最後に、Ｍ個のＤＤＣブロック３７０１、３７０２〜３７０６のすべての並列出力信号は、並列加算器段のパイプライン化カスケード３９０によって加算されなけばならない。ＭおよびＮについての値は、任意の整数であるが、ＤＤＣブロックの出力ワード長さは、Ｎを越えないのがよい。

図１３は、Ｎ＝６についての図１２のＤＤＣブロック３７０１、３７０２〜３７０６の実施形態となり得るＤＤＣブロック３７０をシストリックに実現したものを示す。シストリックＤＤＣブロック３７０は、２の補数演算を利用して１サンプル当たり２ビットで符号化された３レベル（＋１、０、−１）を表す１．５ビット信号の６：１間引きを実現する。この文脈において、シストリック実現は、係数ビットのフロー方向（すなわち、「水平パイプライン化」）およびキャリービットのフロー方向（すなわち、「垂直パイプライン化」）における２次元パイプライン化を示す。定義によると、「シストリックアレイ」は、図１３および図１４に示すように、ＡＮＤゲート、ＥＸＯＲゲートおよびマルチプレクサのような２値論理要素、ならびに１ビットフル加算器、フリップフロップおよび配線のみを備える。

本発明のいずれの実施形態においても常に利用される２の補数演算において、ＭＳＢは、値Ａの符号を表す最上位ビットを示す。Ａは、ＭＳＢが設定された（ＨＩＧＨ状態）場合に負となり、ＭＳＢがクリアされた（ＬＯＷ状態）場合に正となる。ＬＳＢは、ｎビットのコードワードにおいて、ＬＳＢが設定された（ＨＩＧＨ状態）場合の２^−ｎの値を表す最下位ビットを示す。

さらに、代表表記ビット（Ｒｅｐｒｅｓｅｎｔａｔｉｖｅ Ｎｏｔａｔｉｏｎ Ｂｉｔ（ＲＮＢ））がＬＳＢの後に含まれる。ＲＮＢは、常に設定され（ＨＩＧＨ状態）、２^{−（ｎ＋１）}の一定値を表す。ＲＮＢを導入することによって得られるこの代表レベル表記は、ＤＤＣブロック３７０のシストリック実現を可能にするために使用される。なぜなら、これにより、いわゆる「キャリー波及効果（ｃａｒｒｙ ｒｉｐｐｌｅ ｔｈｒｏｕｇｈ ｅｆｆｅｃｔ）」が抑制されるからである。当該技術分野において公知なように、この効果は、通常、２の補数演算においてコードワードが否定された場合に生じる。ＲＮＢの導入による代表レベル表記が提供される場合、Ａに対して与えられるコードワードは、ＲＮＢを変更しないまま、ＭＳＢからＬＳＢのすべてのビットを反転することによって簡単に否定され得る。

図１３に示すように、シストリックＤＤＣブロック３７０は、複数のＬビットスライス３８１、３８２、３８３〜３８６から構成される畳み込み＋サブサンプリング部、およびその後段の並列出力を有する出力格納レジスタ３８０を備える。通常、Ｌ＜Ｎビットスライスが並列に配置されるが、本発明は、Ｌ＜Ｎビットスライスの数に限定されない。図１３に示すすべてのフリップフロップＦＦおよび出力格納レジスタ３８０は、３レベル（＋１、０、−１）を表す双シリアル入力信号３７２０のサンプリングレートでクロックされる。

ビットスライス３８１、３８２、３８３〜３８６は、共同で、双シリアル入力信号３７２０にサンプルごとにワード長さＬのＦＩＲフィルタ係数（ＲＮＢを含む）を乗算し、そして得られた積をＮ個のサンプリングクロックパルスにわたって蓄積することによって畳み込み＋サブサンプリング処理を行う。ビットスライス３８２、３８３〜３８６のそれぞれについてのＦＩＲフィルタ係数は、ビットごとにフィードバックを有するシフトレジスタ（「ＦＩＲ係数リボルバ（ｒｅｖｏｌｖｅｒ）」と呼ばれる）にロードされる。ＦＩＲ係数リボルバにおいて、係数ビットが回転される。しかし、ＲＮＢスライス３８１内では、ＦＩＲ係数リボルバおよびその後段のＥＸＯＲゲートは、固定ＨＩＧＨ信号３８１２に置き換えられる。なぜなら、ＲＮＢは、上記のように常に設定されるからである。

畳み込み＋サブサンプリング処理は、ビットスライス３８１、３８２、３８３〜３８６のすべてにおいて同時に実行するが、ＲＮＢからＬＳＢを介してＭＳＢへの方向にフリップフロップＦＦによる垂直パイプライン化によって手動で遅延させる。したがって、１サブサンプリングサイクル当たりの畳み込み結果の第１の部分は、ＲＮＢスライス３８１において得られ、他方１サブサンプリングサイクル当たりの畳み込み結果の最後の部分は、ＭＳＢスライス３８６においてＬ−１クロックパルス後に得られる。このように、１ビットスライス当たりの畳み込み＋サブサンプリングサイクルの結果は、マルチプレクサを介してフィードバックを備えるサンプルホールドフリップフロップにおいて中間的に格納される。これにより、次のビットスライスが終了するまで待つ必要がなく、ビットスライス３８１、３８２、３８３〜３８６のいずれの１つにおいても恒久的に実行する畳み込み＋サブサンプリング処理が可能にされる。

Ｎ＝６について図１３に示すように、サブサンプリングパルス３７８１がＬＯＷになった場合にＮクロックパルス後に１ビットスライス当たり１畳み込み＋サブサンプリングサイクルが実行される。最後に、ビットスライス３８１、３８２、３８３〜３８６のすべてによる遅延を用いて計算された全畳み込み＋サブサンプリングサイクルの中間的にビットスライス毎に格納される結果は、ＭＳＢスライス３８６がその畳み込みおよびサブサンプリング処理サイクルを終了した後に出力格納レジスタ３８０によって並列に引き継がれる。

ビットスライス３８１、３８２、３８３〜３８６のすべては、同じ構成要素を有して、畳み込みおよびサブサンプリング処理のそれぞれの部分を実施する。しかし、ＲＮＢスライス３８１内において、ＦＩＲ係数リボルバおよびその後段のＥＸＯＲゲートは、固定ＨＩＧＨ信号３８１２に置き換えられる。なぜなら、ＲＮＢは、上記のように常に設定されるからである。

図１４は、シストリックＤＤＣブロック３７０内の畳み込み＋サブサンプリング部の１つのビットスライス３８２、３８３〜３８６の例をより詳細に示す。１つのビットレベルおよびＮ＝６に対して図示するように、畳み込み＋サブサンプリング部の１つのビットスライスは、４つの連続した機能サブユニットを備える。フィードバックを備えるシフトレジスタ（「ＦＩＲ係数リボルバ」と呼ばれる）３７３０には、Ｎ係数のビットがロードされ、これらのビットは、ＦＩＲ係数リボルバ３７３０内で回転される。

Ｎ係数のビットは、１×１．５ビット乗算器部３７４０において、３レベル（＋１、０、−１）を表す双シリアル入力信号３７２０のサンプルと連続して乗算される。ここで、「符号ビット」は、入力サンプルが負の場合に設定され（ＨＩＧＨ状態）、他方「ゼロビット」は、入力サンプルが非ゼロの場合に設定される。乗算は、ＥＸＯＲゲート３７４２およびＡＮＤゲート３７４４を使用して係数ビットを通過、抑制または反転することによって簡単に実行される。ＦＩＲフィルタ係数は、通常、ＲＮＢを含む２の補数代表レベル表記で与えられる（上記参照）。このように、与えられたＦＩＲフィルタ係数のビットのすべて（ＬＳＢからＭＳＢ）を反転することによってそれぞれの係数の否定が行われる。

これらの連続した１×１．５ビット乗算の結果は、サブサンプリングパルス３７８１がＬＯＷになるまで、同期してクリアされるアキュムレータ３７６０に蓄積される。図４ａに示すように、サブサンプリングパルス３７８１は、パルス３７８１を受信クロック信号から導出する同期カウンタを利用して受信クロック発振器部２３７内で生成される。この方法は、当該技術分野において周知である。

サブサンプリングパルス３７８１は、ＬＯＷ状態において、Ｎ個（ここに示す例では、Ｎ＝６）の連続サンプリング間隔のうち１つだけである。このため、次のクロックパルスの立ち上がりエッジにおいて、アキュムレータ３７６０の内容がその後段のサブサンプルホールド段３７８０によって引き継がれ、他方アキュムレータ３７６０は、同期してクリアされ、そして畳み込み＋サブサンプリング処理の次のサイクルが直ちに開始される。この構成において、余分なクリアまたは読み出しサイクルが必要にならない。したがって、畳み込み＋サブサンプリングおよび読み出し処理は、容易さおよび正確な同期が維持される。

なお、係数のＲＮＢが常に設定されることもまた畳み込み＋サブサンプリング処理に含まれることに留意すべきである。これは、係数リボルバおよびその後段のＥＸＯＲゲートが固定ＨＩＧＨ信号３８１２によって置き換えられる、特殊なＲＮＢスライス３８１によって行われる。

Claims (10)

1. デジタルベース帯域信号を受信するための無線通信システムにおいて使用可能であり、少なくとも１つの入力デジタル帯域通過信号（Ｒ_S）をデジタルベース帯域信号にダウンコンバートするデジタルダウンコンバータ（ＤＤＣ）（３５０）であって、前記デジタルベース帯域信号は、同相成分（Ｉ信号）および直交成分（Ｑ信号）を含み、前記デジタルダウンコンバータは、
   シングルビット／１．５ビットフォーマットの前記少なくとも１つの入力デジタル帯域通過信号（Ｒ_S）を２：１サブサンプリングされたシングル／１．５ビットフォーマットのＩ信号およびＱ信号に変換するための少なくとも１つの直交復調部（３６０）であって、前記１．５ビットフォーマットは１並列セットのゼロビット信号および符号ビット信号として３レベルを表す双シリアル信号である、直交復調部と、
   前記少なくとも１つの直交復調部（３６０）に接続され、それぞれＦＩＲデシメータを利用して、任意の整数である（１／４）Ｎ_Rのサブサンプリング比を適用することによってシングル／１．５ビットフォーマットの前記入力Ｉ信号および前記入力Ｑ信号をサブサンプリングされたパラレルデータフォーマットに変換する少なくとも２つのデシメータ部（３５６、３５７）と、
   前記デシメータ部（３５６、３５７）に接続され、それぞれＦＩＲ低域通過フィルタを利用して、２のサブサンプリング比でパラレルデータフォーマットの前記Ｉ信号および前記Ｑ信号をさらにサブサンプリングする少なくとも２つのサブサンプリング部（３５４、３５５）と
   を備え、
   前記デジタルダウンコンバータ（ＤＤＣ）ブロック（３７０１〜３７０６）は、それぞれ出力格納レジスタ（３８０）に接続される並列ビットスライス（３８１〜３８６）から構成されるシストリックアレイとして実現される、デジタルダウンコンバータ。
2. 請求項１に記載のデジタルダウンコンバータ（ＤＤＣ）（３５０）において、
   前記サブサンプリング部（３５４、３５５）に接続され、同じパラレルデータフォーマットで入力した各サブサンプリングされたＩ信号およびＱ信号をシリアルパケットデータフレームフォーマットに変換し、かつ前記信号をパケットデータストリームにして、前記ＤＤＣ（３５０）の出力に接続された少なくとも２つのシリアルリンク（２６０）を介して送信する少なくとも２つのＳｅｒＤｅｓエンコーダ・バッファ段（３５２、３５３）をさらに備える、デジタルダウンコンバータ（ＤＤＣ）（３５０）。
3. 請求項１に記載のデジタルダウンコンバータ（ＤＤＣ）（３５０）において、
   前記サブサンプリング部（３５４、３５５）に接続され、同じパラレルデータフォーマットで入力した前記サブサンプリングされたＩ信号および前記サブサンプリングされたＱ信号のサンプルを多重化Ｉ／Ｑ信号フォーマットにインタレースし、前記多重化Ｉ／Ｑ信号フォーマットをシリアルパケットデータフレームフォーマットに変換し、かつ前記多重化されたＩ／Ｑ信号をシリアルパケットデータストリームにして、前記ＤＤＣ（３５０）の出力に接続された少なくとも１つのシリアルリンク（２６０）を介して送信する少なくとも１つのマルチプレクサ・バッファ＋ＳｅｒＤｅｓエンコーダ段（３５１）をさらに備える、デジタルダウンコンバータ（ＤＤＣ）（３５０）。
4. 請求項１〜２のいずれかに記載のデジタルダウンコンバータ（ＤＤＣ）（３５０）において、
   前記少なくとも１つの直交復調部（３６０）は、１：２逆多重化および循環否定によって直交復調を行う、デジタルダウンコンバータ（ＤＤＣ）（３５０）。
5. 請求項４に記載のデジタルダウンコンバータ（ＤＤＣ）（３５０）において、
   前記少なくとも１つの直交復調部（３６０）は、１：２デマルチプレクサ、論理ＡＮＤおよびＥＸＯＲゲート、ならびにフリップフロップのみを使用することによってパイプライン化構造において実現される、デジタルダウンコンバータ（ＤＤＣ）（３５０）。
6. 請求項１〜５のいずれかに記載のデジタルダウンコンバータ（ＤＤＣ）（３５０）において、
   前記デシメータ部（３５６、３５７）は、それぞれ１アレイのＭ個のデジタルダウンコンバータ（ＤＤＣ）ブロック（３７０１〜３７０６）およびその後段の１パイプライン化カスケードの並列加算器段（３９０）として実現され、シングル／１．５ビットフォーマットの前記入力デジタル帯域通過信号（Ｒ_S）は、１アレイの双シリアルシフトレジスタ（３７１２〜３７１６）によって前記ＤＤＣブロックのＭ個の入力（３７２１〜３７２６）に分散され、ここで、Ｍは、任意の整数である、デジタルダウンコンバータ（ＤＤＣ）（３５０）。
7. 請求項６に記載のデジタルダウンコンバータ（ＤＤＣ）（３５０）において、
   前記ビットスライスは、それぞれ１ビットについてのＦＩＲ係数リボルバ（３７３０）、その後段の１×１．５ビット乗算器（３７４０）、さらに前記１×１．５ビット乗算器（３７４０）が接続される同期してクリアされるアキュムレータ（３７６０）、および前記アキュムレータ（３７６０）が接続されるサブサンプルホールド段（３７８０）を備え、
   これにより、前記ビットスライスは、２：１マルチプレクサ、１ビットフル加算器、論理ＡＮＤおよびＥＸＯＲゲート、ならびにフリップフロップのみを使用することによって実現される、
   デジタルダウンコンバータ（ＤＤＣ）（３５０）。
8. 請求項１〜７のいずれかに記載のデジタルダウンコンバータ（ＤＤＣ）（３５０）において、
   前記ＤＤＣ（３５０）は、前記デジタル帯域通過信号（ＲＳ）のマルチビットフォーマットを利用する、デジタルダウンコンバータ（ＤＤＣ）（３５０）。
9. 請求項１〜８のいずれかに記載のデジタルダウンコンバータ（ＤＤＣ）（３５０）において、
   前記ＤＤＣ（３５０）は、パラレルデータフォーマットとして、１６ビットフォーマットを利用する、デジタルダウンコンバータ（ＤＤＣ）（３５０）。
10. 請求項１〜９のいずれかに記載のデジタルダウンコンバータ（ＤＤＣ）（３５０）において、
    前記ＤＤＣ（３５０）は、マイクロエレクトロニクス技術によりモノリシックに集積されるか、またはマルチチップモジュールとして集積される、デジタルダウンコンバータ（ＤＤＣ）（３５０）。

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