JP5805387B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に関する。

例えば携帯電話やノート型ＰＣ（Personal Computer）などのように、表示機能を有し、装置が備えるバッテリ（内部電源の一例）で駆動する表示装置では、例えば駆動時間をより長くするために省電力化が求められている。また、例えばテレビジョン受像機などのように外部電源で駆動する表示装置においても、省電力化は社会的に求められている。例えば上記のような表示装置では、ブランキング期間などのように画素が電荷を保持する期間やビデオ・メモリが画像データを保持する期間（以下、「保持期間」と示す。）においても、表示デバイスを構成するドライバ（駆動回路）や電源回路は動作状態にある。近年、例えばＭＩＰ（Memory In Pixel）技術のように静止画像を低消費で表示する技術が開発されているが、ＭＩＰ技術などの省電力化技術における低消費化の基本思想は保持期間をどれだけ長く確保できるかにあるといえる。

このような中、表示装置の省電力化を図る技術が開発されている。表示を一時的に停止する待機状態において、ドライバを駆動させるための基準駆動信号を生成する駆動信号生成部への基準クロックの入力を遮断する技術としては、例えば、特許文献１が挙げられる。また、全走査信号線を非走査状態とする非リフレッシュ期間において、データ信号を表示パネル内のデータ信号線に取り込むために使用されるクロック信号を生成するＰＬＬ（Phase Locked Loop）回路を停止させる技術としては、例えば、特許文献２が挙げられる。また、非走査期間において、ＤＣ／ＤＣコンバータ（Direct Current to Direct Current converter）における入力電圧の電圧変換を停止する技術としては、例えば、特許文献３が挙げられる。また、パワーセーブモードにおいて、電源回路が発生させる電源電圧を計時手段を用いて、所定期間ごとにオンオフ制御する技術としては、例えば、特許文献４が挙げられる。

特開２０１０−００８９５４号公報 特開２００４−０７８１２４号公報 特開２００９−０５３４２７号公報 特開２００２−１７５０６２号公報

上記特許文献１〜特許文献４に示すような、表示装置の省電力化を図る従来の技術（以下、総称して「従来の技術」と示す場合がある。）は、例えば非走査期間などのように通常の表示動作を行っていない期間において、当該通常の表示動作に係る回路などを停止させる。よって、従来の技術を用いる場合には、表示装置の省電力化をある程度は図ることができる可能性はある。

しかながら、例えば特許文献１に示すような、待機状態において駆動信号生成部への基準クロックの入力を遮断する技術（以下、「従来の技術１」と示す場合がある。）は、基準クロックが入力されることが前提の技術である。また、従来の技術１では、待機状態において表示装置が備える電源回路の動作を制限することについて、考慮がなされていない。よって、従来の技術１を用いたとしても、待機状態において例えば電源回路は駆動し続けることから、表示装置の省電力化を十分に図ることができるとは限らない。

また、例えば特許文献２に示すような、非リフレッシュ期間においてクロック信号を生成するＰＬＬ回路を停止させる技術（以下、「従来の技術２」と示す場合がある。）は、表示装置が備える回路を部分的に停止させるものであり、上記従来の技術１と同様に、例えば非リフレッシュ期間において表示装置が備える電源回路の動作を制限することについて、考慮がなされていない。よって、従来の技術２を用いたとしても、非リフレッシュ期間において例えば電源回路は駆動し続けることから、表示装置の省電力化を十分に図ることができるとは限らない。

また、例えば特許文献３に示すような、非走査期間において、ＤＣ／ＤＣコンバータにおける入力電圧の電圧変換を停止する技術（以下、「従来の技術３」と示す場合がある。）は、コントローラから供給される制御信号に基づいてＤＣ／ＤＣコンバータにおける電圧変換を停止する。ここで、従来の技術３のようにＤＣ／ＤＣコンバータにおける入力電圧の電圧変換を停止した場合には、ＤＣ／ＤＣコンバータから出力される電圧の電位が減衰していくことから、例えば保持期間（上記非走査期間に対応）が長いときには、保持時間経過後には放電によって所望の電位が得られないこととなる。しかしながら、従来の技術３では、上記保持時間経過後には放電によって所望の電位が得られない恐れがあることについて、何らの考慮もなされていない。よって、従来の技術３を用いたとしても、保持時間経過後の通常動作における正常な動作と表示装置の省電力化との両立を図ることができない恐れがある。

また、例えば特許文献４に示すような、パワーセーブモードにおいて、電源電圧を計時手段を用いて所定期間ごとにオンオフ制御する技術（以下、「従来の技術４」と示す場合がある。）は、発振回路のクロック信号をカウントすること、または、垂直同期信号などの外部入力信号をカウントすることによって電源電圧のオン、オフを制御している。ここで、電源回路が発生させる電源電圧をオフした場合には、上記のように従来の技術３と同様に、電源回路から出力される電源電圧の電位が減衰していくが、従来の技術４は、単に所定期間ごとに電源回路から出力される電源電圧をオンオフ制御しているに過ぎないので、当該所定の時間が電源電圧をオフすることが可能な時間に適しているとは限らない。よって、保持期間（従来の技術４におけるパワーセーブモードに相当する。）を十分に確保できない恐れがあることから、従来の技術４を用いたとしても、表示装置の省電力化を十分に図ることができるとは限らない。

したがって、従来の技術を用いたとしても、表示装置の省電力化を十分に図ることができるとは限らない。

本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、表示期間内に設けられた保持期間においてさらなる省電力化を図ることが可能な、新規かつ改良された表示装置を提供することにある。

上記目的を達成するために、本発明の第１の観点によれば、表示部と、上記表示部を駆動させる駆動部と、基準クロック信号を生成する発振部と、上記基準クロック信号に基づいて上記駆動部の駆動タイミングを制御するタイミング制御部と、上記基準クロック信号に基づく信号に基づいて入力される入力電圧を電圧変換した駆動電圧を上記表示部および上記駆動部に供給する電源部と、上記電源部から供給される上記駆動電圧に基づく電圧の電圧値と所定の第１閾値とを比較し、比較結果に基づいて第１検出信号を選択的に出力する電源制御部と、を備え、上記表示部に画像を表示させる表示期間内には、上記表示部を構成する画素、またはメモリが、表示されている画像に対応するデータを保持している保持期間が間欠的に設けられ、上記保持期間において、上記電源部は、上記第１検出信号が入力されないときには上記電圧変換を行わず、上記第１検出信号が入力されたときに上記電圧変換を選択的に行う表示装置が提供される。

かかる構成によって、表示期間内に設けられた保持期間において電源部における電圧変換動作の停止および当該動作の自動的な再開を可能とし、保持期間においてさらなる省電力化を図ることができる。

また、上記保持期間の経過を示す第２検出信号を出力する時間検出部をさらに備え、上記タイミング制御部は、上記駆動部を駆動させているか否かを示す状態信号を出力し、上記時間検出部は、入力される上記状態信号が駆動させていることを示すとき、上記保持期間の長さを規定する電圧を蓄え、入力される上記状態信号が駆動させていないことを示すとき、時間の経過に伴い減衰する蓄えられた上記電圧の電圧値と所定の第２閾値とを比較し、比較結果に基づいて上記第２検出信号を選択的に出力し、上記発振部は、上記保持期間において、上記第２検出信号が入力されないときには上記基準クロック信号を生成せず、上記第２検出信号が入力されたときに上記基準クロック信号の生成を選択的に行ってもよい。

また、上記電源制御部、および上記時間検出部は、上記表示装置の外部から入力される信号によらず、上記表示装置内で完結して動作してもよい。

また、上記電源制御部、および上記時間検出部は、上記保持期間内の少なくとも一部の期間において、上記表示装置におけるクロッキングによる動的動作を完全に停止させてもよい。

また、上記電源制御部は、入力される上記駆動電圧を分圧する分圧回路と、上記分圧回路から出力される、上記駆動電圧に基づく電圧としての分圧された上記駆動電圧の電圧値と、上記第１閾値とを比較して上記第１検出信号を選択的に出力する比較回路とを備えてもよい。

また、上記電源制御部は、上記駆動電圧に基づく電圧としての入力される上記駆動電圧の電圧値と、上記第１閾値とを比較して上記第１検出信号を選択的に出力する比較回路を備えてもよい。

また、上記電源制御部は、上記比較回路から出力される上記第１検出信号からノイズを除去するフィルタ回路をさらに備えてもよい。

また、上記比較回路は、上記駆動電圧に基づく電圧の電圧値が上記第１閾値以下である場合に上記第１検出信号を選択的に出力してもよい。

また、上記比較回路は、上記駆動電圧に基づく電圧の電圧値が上記第１閾値以上である場合に上記第１検出信号を選択的に出力してもよい。

また、上記時間検出部は、上記保持期間の長さを規定する電圧を蓄えることが可能なキャパシタを有する積分回路と、上記保持期間において、上記キャパシタに蓄えられた上記保持期間の長さを規定する電圧の電圧値と上記第２閾値とを比較して上記第２検出信号を選択的に出力する比較回路と、上記状態信号に基づいて、上記状態信号が駆動させていることを示すときに上記保持期間の長さを規定する電圧を上記キャパシタに選択的に蓄えさせ、上記状態信号が駆動させていないことを示すときに上記キャパシタに蓄えられた上記保持期間の長さを規定する電圧を上記比較回路に出力させるスイッチング回路とを備えてもよい。

また、上記時間検出部は、上記比較回路から出力される上記第２検出信号からノイズを除去するフィルタ回路をさらに備えてもよい。

本発明によれば、表示期間内に設けられた保持期間においてさらなる省電力化を図ることができる。

本発明の実施形態に係る表示装置に係る構成の前提となる技術について説明するための説明図である。 本発明の実施形態に係る表示装置に係る構成の前提となる技術について説明するための説明図である。 本発明の実施形態に係る保持期間の一例を示す説明図である。 本発明の実施形態に係る保持期間の一例を示す説明図である。 本発明の実施形態に係る保持期間の一例を示す説明図である。 本発明の実施形態に係る保持期間の一例を示す説明図である。 本発明の実施形態に係る表示装置の構成の一例を示すブロック図である。 本発明の実施形態に係る電源制御部の構成を説明するための説明図である。 本発明の実施形態に係る電源制御部の構成の一例を示す説明図である。 本発明の実施形態に係る電源制御部の動作を説明するための説明図である。 本発明の実施形態に係る電源制御部の他の構成例を示す説明図である。 本発明の実施形態に係る電源制御部の他の構成例を示す説明図である。 本発明の実施形態に係る時間検出部の構成を説明するための説明図である。 本発明の実施形態に係る時間検出部の構成の一例を示す説明図である。 本発明の実施形態に係る時間検出部の動作を説明するための説明図である。 本発明の実施形態に係る時間検出部の他の構成例を示す説明図である。 本発明の実施形態に係る時間検出部の他の構成例を示す説明図である。 本発明の実施形態に係る表示装置における、第２検出信号に含まれうるノイズの影響を低減するための構成の一例を示す説明図である。

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

（前提）
本発明の実施形態に係る表示装置（以下、「表示装置１００」と示す場合がある。）の構成について説明する前に、表示装置１００に係る構成の前提となる技術について説明する。

図１、図２は、本発明の実施形態に係る表示装置１００に係る構成の前提となる技術について説明するための説明図である。図１は、一般的な表示装置１０と、表示装置１０を制御する制御装置２０との接続関係を示している。ここで、図１では、表示装置１０が「Ｄｉｓｐｌａｙ Ｓｙｓｔｅｍ Ｍｏｄｕｌｅ」であり、制御装置２０が「Ｈｏｓｔ Ｐｒｏｃｅｓｓｏｒ」である例を示している。また、図２は、表示装置１０の構成の一例を示している。ここで、図２は、表示装置１０が液晶ディスプレイ（Liquid Crystal Display。ＬＣＤ）である例を示しているが、表示装置１０は、液晶ディスプレイに限られない。

表示装置１０と制御装置２０とは、例えば、表示装置１０に電源を供給するシステム電源線と、表示装置１０に表示させる画像（動画像／静止画像）を示す画像データの送信用のビデオ・ポートと、コマンドの送受信用のコマンド・ポートとで接続される。

ここで、制御装置２０は、コマンド・ポートを介して表示開始・停止などの命令（コマンド）を送信して、表示装置１０を制御する。表示装置１０は、制御装置２０から送信される各種命令に応じた応答をコマンド・ポートを介して行う。

また、ビデオ・ポートは、表示装置１０が備える表示部（図２に示す「Ｄｉｓｐｌａｙ Ｐａｎｅｌ」）における表示画面に画像を表示させるための画像データを、表示装置１０−制御装置２０間で送受信するために用いられる。制御装置２０は、例えば、表示装置１０が表示画面に画像を表示させている表示状態の間、画像データを送信し続ける（ビデオ・タイプの構成の場合）。なお、例えば、表示装置１０が一画面分以上のビデオ・メモリを備えている場合には、画像データがコマンドの一部として扱われ、画像データは、表示装置１０−制御装置２０間においてコマンド・ポートを介して送受信されてもよい。上記の場合には、表示装置１０と制御装置２０とは、ビデオ・ポートで接続されていなくてよい（コマンド・タイプの構成）。

表示装置１０の中には、例えば、表示部の表示能力を最大限に生かした表示モード（以下、「ノーマル表示モード」と示す場合がある。）と、ある条件化の静止画をノーマル表示モードのときよりもより低消費電力で表示する表示モード（以下「アイドル表示モード」と示す場合がある。）を有するものがある。ここで、アイドル表示モードでは、例えば、表示装置１０が備えるビデオ・メモリなどのメモリ（例えば図２に示す「Ｖｉｄｅｏ Ｍｅｍｏｒｙ」）に記憶されている画像データを用い、表示装置１０が備える発振部（図２に示す「Ｏｓｃｉｌｌａｔｏｒ」）が生成する基準クロック信号をクロック源として駆動する。つまり、アイドル表示モードでは、表示装置１０は、自走することとなる。よって、アイドル表示モードでは、制御装置２０と表示装置１０間における通信は必要なくなり、また、表示装置１０は自走して静止画像を表示するので、ノーマル表示モードと比較して低消費電力で画像を表示することが可能となる。また、アイドル表示モードにおいては、低消費電力化の手段として、例えば、表示階調を２値にすることや、低フレーム・レートで駆動するなどの手段がある。

アイドル表示モードを有する表示装置１０は、コマンド・タイプの構成で実現されることに限られず、例えば、アイドル表示モードで画像を表示する際の解像度に応じたビデオ・メモリと、発振部とを有することによって、ビデオ・タイプの構成でも実現可能である。ここで、上記ビデオ・メモリは、例えば、集積されたドライバ（例えばドライバＩＣ）などの半導体の内部に形成される。なお、ＭＩＰ技術を用いる場合には、表示部を構成する画素（例えば、図２では符号１２で表されている。）に画像データを保持する機能を持たせることができ、この場合には、表示装置１０は、ビデオ・メモリを備えていなくてもよい。以下では、画素が画像データを保持する機能を有している場合を主に例に挙げて説明する。

また、表示装置１０は、電源部（図２に示す「Ｐｏｗｅｒ Ｃｉｒｃｕｉｔ」）や、表示部の各電極を駆動する駆動部（図２では、「Ｇａｔｅ Ｄｒｉｖｅｒ」、「Ｓｏｕｒｃｅ Ｄｒｉｖｅｒ」、「ＶＣＯＭ Ｄｒｉｖｅｒ」の３つのドライバで構成される例を示している。）、タイミング制御部（図２に示す「Timing Controller」）を備える。ここで、電源部は、発振部が生成する基準クロック信号に基づく信号に基づいて、例えばシステム電源線を介して入力される入力電圧を電圧変換した駆動電圧を出力する。ここで、上記基準クロック信号に基づく信号は、例えばタイミング制御部で生成される。また、タイミング制御部は、基準クロック信号に基づいて駆動部の駆動タイミングを制御する。

例えば表示装置１０がＭＩＰ技術を用いた画素を備える場合には、画像データの動的保持を行う画素を用いるために、表示装置１０は、たとえ静止画像を表示するときであっても、ある一定周期で当該画素に保持された画像データをリフレッシュするなどの駆動を行い続けなければならない。また、静的保持を行う画素を用いた場合においても、画素リークによってデータを保持し続けられず、リフレッシュ動作を要する。また、表示装置１０が、例えば液晶ディスプレイである場合には、画素を構成する液晶素子（例えば図２に示すＥ。表示素子の一例）の劣化を軽減するために一定周期で極性反転駆動が行われる。

また、例えば図２に示すようなアクティブ・マトリクス方式の表示装置１０は、例えば線順次駆動走査方式を用いて画像データを表示画面に表示する。ここで、上記方式を用いる場合には、画素に対して画像データを書き込んでいる時間と、画素が画像データを保持しており駆動部は次の画素の書き込みのための準備をしている期間とが存在する。本発明の実施形態では、画素が画像データを保持している期間、または、ビデオ・メモリなどのメモリが画像データを保持している期間を、「保持期間」という。また、本発明の実施形態に係る保持期間としては、例えば、垂直方向保持期間と水平方向保持期間とが挙げられる。

［本発明の実施形態に係る保持期間の例］
図３〜図６は、本発明の実施形態に係る保持期間の一例を示す説明図である。図３〜図６においてＴ_ＨＬＤで示す期間が、保持期間に該当する。

図３に示す保持期間は、一般的にブランキング期間や、ポーチ期間などとよばれる期間である。例えば、表示装置１０は、画像データの書き込みをＢｕｒｓｔ書き込みにより行うことによって、ブランキング期間の割合を増やすことが可能である。

また、図４〜図６は、ＭＩＰ技術を用いた場合における保持期間の一例である。図４は、画素の保持容量性を高めリフレッシュ・レートを低く設定する技術（ＭＩＰ−ＤＲＡＭ技術）を用いた場合における保持期間を示している。ＭＩＰ−ＤＲＡＭ技術を用いる場合には、一定期間で画像データの再書き込み（図４に示す「Ｉｍｇ．」）が必要となり、画像データの書き込み間隔が保持期間（Ｔ_ＨＬＤ）となる。また、図５は、ＭＩＰ−ＤＲＡＭ技術を発展させて画素のリフレッシュを簡易な駆動で行うことを可能とした技術（ＭＩＰ−ＤＲＡＭ２技術）を用いた場合における保持期間を示している。ＭＩＰ−ＤＲＡＭ２技術を用いる場合には、画像データを書き込んだ後、ある一定周期でリフレッシュ駆動（図５に示す「Ｒｅｆ．」）が必要となり、リフレッシュ間隔が保持期間（Ｔ_ＨＬＤ）となる。また、図６は、画素として静的保持可能な回路を用いる技術（ＭＩＰ−ＳＲＡＭ技術）を用いた場合における保持期間を示している。ＭＩＰ−ＳＲＡＭ技術を用いる場合には、画像データを書き込んだ後、画像データを保持することは可能であるが、その後もある一定周期で極性反転駆動を行う必要があり、極性反転（図６に示す「Ｉｎｖ．」）の間隔が保持期間（Ｔ_ＨＬＤ）となる。

例えば図４〜図６に示すようなＭＩＰ技術を用いることによって、画素が画像データを保持する時間を長くすることが可能となるので、表示装置１０における全体の駆動時間に占める保持期間が長くなる。つまり、例えば図４〜図６に示すようなＭＩＰ技術を用いることによって、表示部に画像を表示させる表示期間内（動的に動作している画素への書き込み期間と、定常的な電圧を保持している保持期間が存在する。）において、保持期間（Ｔ_ＨＬＤ）の占有率を高めることが可能となる。よって、表示装置１０は、例えば図４〜図６に示すようなＭＩＰ技術を用いることによって、低消費電力で駆動を行うことができる。上記のように例えば図４〜図６に示すようなＭＩＰ技術を用いることによって低消費電力で駆動を行うことが可能となることから、ＭＩＰ技術は、例えば、携帯電話などのバッテリ（内部電源の一例）で駆動する表示装置におけるメニュー表示や、時計やアイコンなどの簡易的な静止画像の表示に用いられる。

（従来の技術を用いる場合における問題）
次に、従来の技術を用いる場合における問題について、表示装置１０を例に挙げて説明する。保持期間では、駆動回路（駆動部）の出力（ドライバ出力）は、定常的な電圧を保持して動的な動作は停止状態にあるが、例えばタイミングコントローラ（タイミング制御部）の一部や、電源回路（電源部）、発振回路（発振部）などは動的に動作しており、電力を消費している。

ここで、例えばアイドル表示モードにおいてＭＩＰ技術が用いられた表示状態では、ノーマル表示モードにおける表示時と比較すると、保持期間を非常に長く確保することが可能である。そのため、保持期間中における電力を削減することは、表示装置１０全体の消費電力の削減に大きく寄与することになる。そのため、保持期間においては、表示装置１０の内部回路の動的動作を停止させることが、低消費電力化（省電力化）を図る上で望ましい。

しかしながら、例えばＭＩＰ−ＤＲＡＭ技術やＭＩＰ−ＤＲＡＭ２技術を用いる場合には、画素が画像データを容量成分で保持しているため、同じ画像データを表示画面に表示させ続けているときであっても、画素に対する画像データの再書き込みやリフレッシュが必要となる。また、例えば表示装置１０が液晶ディスプレイである場合、液晶ディスプレイは液晶素子の劣化を軽減するために一定周期で極性反転駆動を行う必要があるため、ＭＩＰ−ＳＲＡＭ技術を用いたとしても表示部の駆動を完全に停止することはできず、一定周期で動的動作をさせ続けなければならない。したがって、表示装置１０では、上記のようなＭＩＰ技術を用いたとしても、表示期間中の間欠動作は必須となる。

ここで、例えば従来の技術１〜従来の技術４のような従来の技術では、保持期間中に電源回路の昇圧クロック周期を下げることや発振回路の発振周波数を下げることによって低消費電力化を行っている。しかしながら、従来の技術を用いた表示装置では、表示装置の内部において次の書き込み期間のための準備動作などのアイドリング動作をし続けている。したがって、従来の技術を用いたとしても、表示期間内に設けられた保持期間における省電力化は望むべくもない。

（本発明の実施形態に係る表示装置１００）
［本発明の実施形態に係る表示装置１００の概要］
上記のように、従来の技術を用いたとしても、表示期間内に設けられた保持期間における省電力化は望めない。そこで、本発明の実施形態に係る表示装置１００では、表示期間内に設けられた保持期間において、表示装置１００における動的動作を停止させることによって、表示期間内に設けられた保持期間においてさらなる省電力化を図る。本発明の実施形態に係る表示装置１００は、例えば後述する構成例をとることによって、表示期間内に設けられた保持期間の少なくとも一部の期間において、表示装置１００における基準クロック信号に基づくクロッキングによる動的動作を完全に停止させることが可能であるが、本発明の実施形態に係る表示装置１００の構成は、上記に限られない。例えば、本発明の実施形態に係る表示装置１００は、表示期間内に設けられた保持期間において、従来の技術が用いられる場合に駆動し続ける構成要素のうちの一部の構成要素における動的動作を停止させることも可能である。上記の構成であっても、本発明の実施形態に係る表示装置１００は、従来の技術を用いる場合と比較して、表示期間内に設けられた保持期間においてさらなる省電力化を図ることができる。

また、図３〜図６に示すように、例えばビデオ・メモリなどのメモリを用いる場合やＭＩＰ技術を用いる場合であっても、表示期間中の間欠動作は必要である。そこで、本発明の実施形態に係る表示装置１００は、動的動作の停止移行後において、動的動作の再開の必要性、または、動的動作の再開の必要性および所定の時間の経過を検知して、自動的に動的動作を再開する機構を備える。また、本発明の実施形態に係る表示装置１００は、上記機構を小規模な回路構成で実現する。

［本発明の実施形態に係る表示装置１００の構成例］
次に、本発明の実施形態に係る表示装置１００の構成例について説明する。図７は、本発明の実施形態に係る表示装置１００の構成の一例を示すブロック図である。ここで、図７は、図２と同様に、表示装置１００が液晶ディスプレイである例を示しているが、表示装置１００は、液晶ディスプレイに限られない。

表示装置１００は、表示部１０２と、駆動部１０４と、発振部１０６と、タイミング制御部１０８と、電源部１１０と、電源制御部１１２と、時間検出部１１４とを備える。なお、図７では示していないが、表示装置１００は、例えば図２に示す表示装置１０のようにビデオ・メモリを備える構成であってもよい。

また、図７では、表示装置１００が時間検出部１１４を備える構成を示しているが、本発明の実施形態に係る表示装置１００の構成は、図７に示す構成に限られない。例えば、本発明の実施形態に係る表示装置１００は、時間検出部１１４を備えない構成をとることも可能である。上記の場合、本発明の実施形態に係る表示装置１００は、例えば、表示期間内に設けられた保持期間において、従来の技術が用いられる場合に駆動し続ける構成要素のうちの一部の構成要素における動的動作を停止させることとなる。

表示部１０２は、例えばマトリクス状（行列状）に配置された複数の画素を備える。画素の構成としては、例えば、図２の画素１２に示す構成が挙げられる。なお、本発明の実施形態に係る画素の構成は、図２に示す構成に限られない。図７では、表示部１０２として「Ｄｉｓｐｌａｙ Ｐａｎｅｌ」を示している。

駆動部１０４は、表示部１０２を駆動させて、表示部１０２の表示画面に画像を表示させる。ここで、図７では、駆動部１０４として、表示部１０２の各電極を駆動する「Ｇａｔｅ Ｄｒｉｖｅｒ」、「Ｓｏｕｒｃｅ Ｄｒｉｖｅｒ」、「ＶＣＯＭ Ｄｒｉｖｅｒ」を示している。

発振部１０６は、基準クロック信号を生成する役目を果たし、例えばタイミング制御部１０８や電源部１１０などの各部に生成した基準クロック信号を出力する。ここで、発振部１０６としては、例えば、水晶発振器（X'tal Oscillator）や、温度補償型水晶発振器（Temperature Compensated X'tal Oscillator）などの発振回路が挙げられる。また、低精度の周波数を使用するシステムにおいては、発振部１０６は、ＣＲ発振回路でも構わない。図７では、発振部１０６として「Ｏｓｃｉｌｌａｔｏｒ」を示している。

タイミング制御部１０８は、基準クロック信号に基づいて駆動部１０４の駆動タイミングを制御する。また、タイミング制御部１０８は、基準クロック信号に基づいて電源部１１０における電圧変換動作を制御する信号（基準クロック信号に基づく信号）を生成し、生成した基準クロック信号に基づく信号（例えば後述する「Ｐｕｍｐｉｎｇ Ｃｌｏｃｋ」）を電源部１１０へ出力する。

また、タイミング制御部１０８は、駆動部１０４を駆動させているか否かを示す状態信号を出する。ここで、本発明の実施形態に係る状態信号は、例えば、信号レベルがハイレベルであるかローレベルであるかによって、駆動部１０４を駆動させているか否かを示す。本発明の実施形態に係る状態信号がどの信号レベルのときに駆動させていることを示すかは、例えばインバータ（論理反転回路）などを用いることによって、状態信号が入力される構成要素に応じて適宜替えることが可能である。例えば、後述する状態信号ＰＤ_Ｅｎは、ハイレベルのときに駆動させていることを示し、後述する時間検出部１１４に入力される状態信号Ｔｉｍｅｒ_Ｏｎは、ローレベルのときに駆動させていることを示す。なお、本発明の実施形態に係る表示装置１００が、後述する状態信号ＰＤ_Ｅｎと状態信号Ｔｉｍｅｒ_Ｏｎとが駆動させていることを同一の信号レベルで示す構成をとることができることは、言うまでもない。

電源部１１０は、基準クロック信号に基づく信号に基づいて入力される入力電圧（例えばシステム電源線から入力される電圧）を電圧変換した駆動電圧を、例えば表示部１０２や駆動部１０４などの各部へ供給する。電源部１１０としては、例えば、チャージ・ポンプなどのＤＣ／ＤＣコンバータで構成される電源回路が挙げられる。

電源制御部１１２は、電源部１０２から供給される駆動電圧に基づく電圧の電圧値と、第１基準電圧の電圧値（所定の第１閾値）とを比較し、比較結果に基づいて第１検出信号を選択的に出力する。つまり、電源制御部１１２は、電源部１０２を監視する役目を果たす。ここで、本発明の実施形態に係る「信号の選択的な出力」とは、他の構成要素を動作させるための“有効な”信号レベルの信号を出力することをいう。

また、電源部１１０は、保持期間において、電源制御部１１２から選択的に出力される第１検出信号が入力されないときには電圧変換を行わず、第１検出信号が入力されたときに電圧変換を選択的に行う。つまり、本発明の実施形態に係る第１検出信号とは、電源部１１０における電圧変換動作（動的動作の一例）を制御するための信号である。ここで、本発明の実施形態に係る電源部１１０に入力される第１検出信号とは、電源制御部１１２から出力される第１検出信号そのもの、または、電源制御部１１２から出力される第１検出信号が例えば論理和回路などを介して入力される信号（すなわち、電源制御部１１２から出力される第１検出信号に基づく信号）をいう。

上記のように、保持期間において、電源部１１０における電圧変換動作（動的動作の一例）を電源制御部１１２が制御することによって、表示装置１００は、表示期間内に設けられた保持期間においてさらなる省電力化を図る。なお、表示装置１００が電源制御部１１２を備える意義や、電源制御部１１２の具体的な構成例については、後述する。

時間検出部１１４は、保持期間の経過を示す第２検出信号を出力する。ここで、時間検出部１１４は、例えば従来の技術４のように、発振回路のクロック信号をカウントすること、または、垂直同期信号などの外部入力信号をカウントすることなく、保持期間の経過を検知して、検知した場合に第２検出信号を選択的に出力する。より具体的には、時間検出部１１４は、入力される状態信号が駆動させていることを示すとき、保持期間の長さを規定する電圧を蓄える。そして、時間検出部１１４は、入力される状態信号が駆動させていないことを示すとき、時間の経過に伴い減衰する蓄えられた電圧の電圧値と、第２基準電圧の電圧値（所定の第２閾値）とを比較し、比較結果に基づいて第２検出信号を選択的に出力する。

また、発振部１０６は、保持期間において、第２検出信号が入力されないときには基準クロック信号を生成せず、第２検出信号が入力されたときに基準クロック信号の生成を選択的に行う。つまり、本発明の実施形態に係る第２検出信号とは、発振部１０６における基準クロック信号の生成動作（動的動作の一例）を制御するための信号である。ここで、本発明の実施形態に係る発振部１０６に入力される第２検出信号とは、時間検出部１１４から出力される第２検出信号そのもの、または、時間検出部１１４から出力される第２検出信号が例えば論理和回路などを介して入力される信号（すなわち、時間検出部１１４から出力される第２検出信号に基づく信号）をいう。

上記のように、保持期間において、発振部１０６における基準クロック信号の生成動作（動的動作の一例）を時間検出部１１４が制御することによって、表示装置１００は、表示期間内に設けられた保持期間においてさらなる省電力化を図る。なお、表示装置１００が時間検出部１１４を備える意義や、時間検出部１１４の具体的な構成例については、後述する。

本発明の実施形態に係る表示装置１００は、例えば図２、図７に示すように、電源制御部１１２と、時間検出部１１４とをさらに備えることによって、表示期間内に設けられた保持期間においてさらなる省電力化を図る。以下、表示装置１００が図７に示す構成を有する場合を例に挙げて、本発明の実施形態に係る表示装置１００が有する機能および作用効果について説明する。

図２に示すような表示装置１０が保持期間において動的動作を停止できない理由としては、例えば、表示装置を駆動させるための駆動電圧が、入力される入力電圧（例えばシステム電源線から入力される電圧）よりも高いため、電源部において定期的な昇圧動作を行わなければならないことが挙げられる。

図２に示す画素１２を例に挙げて説明すると、保持期間（Ｔ_ＨＬＤ）では、各画素がＶＣＯＭ電極に対して画素容量が容量結合した状態となり、ＶＣＯＭ電極を基点に画素容量によって画素電位が保持されている状態である。このとき、画素書き込み用トランジスタ（図２に示すトランジスタＴｒ）はオフ状態であり、ソース駆動線（Ｓ[ｘ]）の影響を受けない。また、ゲート駆動線（Ｇ[ｘ]）は、例えば高電位であるＶＧＨと低電位であるＶＧＬの２値デジタル駆動をしており、画素書き込み用トランジスタを駆動している。ここで、画素書き込み用トランジスタは、例えば図２に示すようにＮ型を用いることが一般的であるので、保持期間では全てのゲート駆動線はＶＧＬ電位を出力し、保持している。また、ＶＣＯＭ電極も、ゲート駆動線と同様に一定電位を保持した状態である。画素容量のリークの観点を無視した場合、上記定常状態を保持している間は表示画像も保持されることとなる。

また、駆動部を構成する各ドライバは、出力値が定常電位を保持した状態であるため、ドライバ回路およびその制御を行っているタイミング制御部を構成するタイミングコントローラ回路も定常状態を保持することとなる。上記各回路は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）で構成されるため、理想トランジスタで構成した場合には電力の消費は起こさないが、実際にはスタティックな静止電流のみによる電力の消費が生じる。また、駆動部を構成するドライバのうちのソース駆動線を駆動するソースドライバの出力端には、例えばオペアンプを使用する場合が多くあるが、保持状態では、ＣＭＯＳバッファにて電源電圧を出力するか、ハイ・インピーダンス状態とし、当該ＣＭＯＳオペアンプのバイアス電流を切ることによって、定常電流をなくすことが可能である。

上記を鑑みると、保持状態では、理想的なスイッチング素子を用いて回路設計をした場合、消費する電流は全くないこととなる。また、上記の場合、画素の各電極には、定常的な電圧バイアスをかけておけばよい。したがって、電源部を構成する電源回路は、表示部の駆動に必要な電位を保持していればよいこととなる。

また、電源部を構成する電源回路には、例えばチャージ・ポンプなどのＤＣ／ＤＣコンバータが多く用いられる。電源回路における駆動電圧の出力部分には、例えば電位を保持しておくためのキャパシタ（ストレージ容量）が、グランドＧＮＤなどの安定している電位との間に設けられている。上記キャパシタ自身のリークを無視すれば、保持期間では電位的バイアス値は保持され、電流の消費先がないため昇圧した電位は下がらないこととなる。

しかしながら、実際には、上記前提条件で無視してきた部分のリーク電流や自然放電（以下、「リーク電流」と示す。）が存在するために、昇圧電位（駆動電圧の電位）は、時間が経過するにつれて徐々に減衰することになる。

そこで、本発明の実施形態に係る表示装置１００は、電源制御部１１２を備え、電源制御部１１２が、電源部１１０から出力される駆動電圧の減衰量を監視する。そして、電源制御部１１２は、一定量の減衰を検知した場合に、第１検出信号を選択的に出力して、電源部１１０を構成する電源回路に昇圧動作（電圧変換動作）を行わせる。また、電源制御部１１２は、電源部１１０における上記昇圧動作によって駆動電圧が駆動のために必要十分な電位に達したことを検知した場合には、第１検出信号の選択的な出力を停止し、電源部１１０における上記昇圧動作を停止させる。

したがって、表示装置１００は、保持期間において、リーク電流による駆動電圧の電圧降下に対応すると共に、電源部１１０が動的動作を停止している状態をより長くとることが可能となる。

図８、本発明の実施形態に係る電源制御部１１２の構成を説明するための説明図である。ここで、図８は、表示装置１００の構成のうち、電源制御部１１２に係る一部の構成を示している。また、図８では、タイミング制御部１０８の構成の一部を示している。図８に示す「Ｄｅｔｅｃｔ ｌｅｖｅｌ」は、電源部１１０から供給される駆動電圧を示している（以下、同様とする。）。また、図８に示す「Ｄｅｔｅｃｔｉｏｎ」は、第１検出信号を示している（以下、同様とする。）。

電源制御部１１２から出力される第１検出信号は、発振部１０６と、タイミング制御部１０８を構成する論理和回路１２０とに入力される。発振部１０６は、例えばハイレベルの第１検出信号（検知されたことを示す第１検出信号。以下、同様とする。）が入力された場合に基準クロック信号を生成する。そして、発振部１０６は、生成した基準クロック信号を、タイミング制御部１０８を構成する昇圧用クロック生成回路１２２（図８に示す「ＤＣ／ＤＣ Ｃｌｏｃｋ Ｇｅｎ．」）に出力する。また、論理和回路１２０は、状態信号ＰＤ_Ｅｎと第１検出信号との論理和に応じた出力信号を、昇圧用クロック生成回路１２２と発振部１０６とに出力する。タイミング制御部１０８は、例えばハイレベルの出力信号が入力されているときに、電源部１１０に昇圧動作（電圧変換動作）を行わせる“有効な”信号レベル（例えばハイレベル）の昇圧用クロック（Ｐｕｍｐｉｎｇ Ｃｌｏｃｋ。基準クロック信号に基づく信号）を電源部１１０へ出力する。そして、電源部１１０は、入力された昇圧用クロックに基づいて昇圧動作（電圧変換動作）を行う。

ここで、状態信号ＰＤ_Ｅｎは、例えば信号レベルがハイレベルのときに駆動させていることを示すので、表示期間内における保持期間外では、タイミング制御部１０８は、電源部１１０に昇圧動作を行わせる信号レベルの昇圧用クロックを出力する。よって、例えば表示部１０２の駆動に係る初期化時やノーマル表示モード時など、電源部１１０における昇圧停止がふさわしくない状態では、状態信号ＰＤ_Ｅｎによって、電源制御部１１２の機能が実質的に無効化される。

また、表示期間内における保持期間では、状態信号ＰＤ_Ｅｎは、駆動させていないことを示すローレベルとなるので、電源制御部１１２からハイレベルの第１検出信号が出力されない限り、タイミング制御部１０８は、電源部１１０に昇圧動作を行わせる信号レベルの昇圧用クロックを出力しない。

したがって、表示装置１００は、図８に示す構成によって、保持期間において、電源部１１０における電圧変換動作（動的動作の一例）を電源制御部１１２により制御することができる。

〔電源制御部１１２の構成例〕
次に、電源制御部１１２の構成について、より具体的に説明する。

図９は、本発明の実施形態に係る電源制御部１１２の構成の一例を示す説明図である。また、図１０は、本発明の実施形態に係る電源制御部１１２の動作を説明するための説明図である。

電源制御部１１２は、抵抗Ｒ_ＤＴ１と抵抗Ｒ_ＤＴ２とで構成される分圧回路と、コンパレータ（比較回路）とを備える。

コンパレータは、分圧回路から出力される、分圧された駆動電圧（駆動電圧に基づく電圧）の電圧値と、第１基準電圧の電圧値（所定の第１閾値）とを比較して“有効な”第１検出信号を選択的に出力する。換言すると、コンパレータは、検知対象電位（Ｄｅｔｅｃｔ ｌｅｖｅｌ）から生成させる比較対象電位（ＶＣＭＰ１）と基準電位（ＶＲＥＦ１）とを比較し、一定量の電圧減衰が起こったか否かが２値化された第１検出信号（Ｄｅｔｅｃｔｉｏｎ）を出力する。

ここで、第１基準電圧の電圧値は、例えば表示部１０２を構成する画素回路（例えば画素が、図２に示す画素１２である場合には、トランジスタＴｒのゲート端子を基準とする。）などに応じて、予め規定される。また、検知対象電位（Ｄｅｔｅｃｔ ｌｅｖｅｌ）は、電源部１１０を構成する電源回路における昇圧電位を用いることができるが、検知対象電位（Ｄｅｔｅｃｔ ｌｅｖｅｌ）は、上記に限られない。例えば、電源部１１０から出力される駆動電圧が複数ある場合（電源が複数ある場合）には、表示装置１００は、当該複数の駆動電圧の電位のうち、最も減衰速度の早い電位を、検知対象電位（Ｄｅｔｅｃｔ ｌｅｖｅｌ）とすることが可能である。なお、電源部１１０から出力される駆動電圧が複数ある場合（電源が複数ある場合）、表示装置１００は、電源制御部１１２を図９に示す回路を複数備える構成とし、当該複数の駆動電圧の電位それぞれを検知対象電位（Ｄｅｔｅｃｔ ｌｅｖｅｌ）としてもよい。

図１０に示すように、保持期間（図１０に示す「Ｈｏｌｄｉｎｇ Ｓｔａｔｅ」）では、駆動電圧の電位の減衰によって、ＶＣＭＰ１も減衰する（図１０に示すＡ）。電源制御部１１２は、例えばＶＣＭＰ１がＶＲＥＦ１以下（または未満）となったときに、一定量の電圧減衰が起こったことを示すハイレベルの第１検出信号（“有効な”第１検出信号）を出力する（図１０に示すＢ）。上記第１検出信号の出力によって、電源部１１０に昇圧動作（電圧変換動作）を行わせる信号レベルの昇圧用クロック（Ｐｕｍｐｉｎｇ Ｃｌｏｃｋ）が出力されて（図１０に示すＣ）、電源部１１０は、昇圧動作を行う。

また、電源部１１０が昇圧動作を行うと駆動電圧が変化することから、ＶＣＭＰ１は増大する。よって、電源制御部１１２は、例えばＶＣＭＰ１がＶＲＥＦ１より大きく（または以上）となったとき、一定量の電圧減衰が起こったことを示さないハイレベルの第１検出信号（“無効な”第１検出信号）を出力する（図１０に示すＤ）。上記によって、表示装置１００では、電源部１１０における昇圧動作が停止することとなる。

なお、電源制御部１１２における第１検出信号の出力方法は、上記に限られない。例えば、電源制御部１１２は、昇圧用クロック（Ｐｕｍｐｉｎｇ Ｃｌｏｃｋ）のクロック数が所定の閾値を超えた（または以上となった）ことを示す判定結果に基づいて、“無効な”第１検出信号を出力することも可能である。ここで、上記判定（駆動電圧の電位が一定の水準を満たしたか否かの判定）は、タイミング制御部１０８が行ってもよいし、電源制御部１１２が行ってもよい。

また、図１０では、電源制御部１１２が、ＶＣＭＰ１がＶＲＥＦ１以下（または未満）となったときに、“有効な”第１検出信号を出力する構成を示したが、本発明の実施形態に係る電源制御部１１２の構成は、上記に限られない。例えば、ＶＣＭＰ１とＶＲＥＦ１の検知電位の上下関係は、図１０に示す関係と逆であってもよい。

本発明の実施形態に係る電源制御部１１２は、例えば図９に示す構成を有することによって、“有効な”第１検出信号を選択的に出力する。なお、本発明の実施形態に係る電源制御部１１２の構成は、図９に示す構成に限られない。

図１１、図１２は、本発明の実施形態に係る電源制御部１１２の他の構成例を示す説明図である。電源制御部１１２は、例えば図１１に示すように、分圧回路を備えずに、入力される駆動電圧の電圧値と、第１基準電圧の電圧値（所定の第１閾値）とを直接的に比較して“有効な”第１検出信号を選択的に出力する構成をとってもよい。図１１に示す構成の場合、第１基準電圧の電圧値は、図９に示す第１基準電圧の電圧値よりも高く設定されることとなる。

また、図１２に示すように、電源制御部１１２は、ローパス・フィルタなどのフィルタ（図１２に示す「Ｌ．Ｐ．Ｆ．」）をさらに備え、第１検出信号のノイズを除去してもよい。また、図１１に示す構成においても、さらにローパス・フィルタなどのフィルタをさらに備えることが可能である。例えば図１２に示すようにフィルタをさらに備えることによって、第１検出信号に含まれうるノイズの影響を低減させることができるので、表示装置１００は、保持期間におけるさらなる省電力化を、より確実に図ることができる。なお、電源制御部１１２が図９、図１１に示すようにフィルタを備えていない構成である場合において、仮に、第１検出信号に含まれるノイズによって、保持期間に電源部１１０が動作したとしても、表示装置１００の動作に何らの問題を引き起こさない。保持期間における電源部１１０の動的動作の停止は、消費電力を低減させるために行うものであるからである。

表示装置１００が、例えば図９、図１１、図１２に示すような構成を有する電源制御部１１２を備えることによって、電源部１１０における昇圧動作（電圧変換動作）を停止させることができる。よって、表示装置１００は、電源制御部１１２を備えることによって、表示期間内に設けられた保持期間においてさらなる省電力化を図ることができる。

ここで、電源部１１０における昇圧動作（電圧変換動作）が停止している場合には、表示装置１００において、駆動電圧を電源として動的動作する回路は存在しなくなる。つまり、電源部１１０における昇圧動作（電圧変換動作）が停止している場合には、発振部１０６における基準クロック信号の生成動作（動的動作の一例）が停止していても特段の問題が生じない。つまり、上記の場合、表示装置１００は、発振部１０６における基準クロック信号の生成動作（動的動作の一例）を停止させれば、さらなる省電力化を図ることが可能となる。そこで、次に、発振部１０６における基準クロック信号の生成動作（動的動作の一例）の停止、および当該動作の自動的な再開を可能とする、時間検出部１１４について説明する。

図１３、本発明の実施形態に係る時間検出部１１４の構成を説明するための説明図である。ここで、図１３は、表示装置１００の構成のうち、時間検出部１１４に係る一部の構成を示している。また、図１３では、タイミング制御部１０８の構成の一部を示している。図１３に示す「Ｔｉｍｅｒ」は、第２検出信号を示している（以下、同様とする。）。

時間検出部１１４から出力される第２検出信号は、タイミング制御部１０８を構成する論理和回路１２４に入力される。論理和回路１２４は、状態信号Ｔｉｍｅｒ_Ｏｎ（図１３の例では反転されたＴｉｍｅｒ_Ｏｎ）と第２検出信号との論理和に応じた出力信号を、発振部１０６と、タイミング制御部１０８を構成するコントローラ１２６（図１３に示す「Ｃｏｎｔｒｏｌｌｅｒ」。例えばタイミング制御部１０８における駆動タイミングの制御処理を行う役目を果たす。）とに出力する。発振部１０６は、論理和回路１２４から“有効な”出力信号（例えばハイレベルの出力信号）が出力される場合に基準クロック信号を生成し、また、“無効な”出力信号（例えばローレベルの出力信号）が出力される場合には、基準クロック信号を生成しない。以下、時間検出部１１４の具体的な構成例を挙げつつ、時間検出部１１４について説明する。

〔時間検出部１１４の構成例〕
図１４は、本発明の実施形態に係る時間検出部１１４の構成の一例を示す説明図である。また、図１５は、本発明の実施形態に係る時間検出部１１４の動作を説明するための説明図である。

時間検出部１１４は、抵抗Ｒ_ＴＩＭおよびキャパシタＣ_ＴＩＭ（より厳密には、さらにトランジスタＴＲ２のオン抵抗）からら構成される積分回路と、コンパレータ（比較回路）と、トランジスタＴＲ１およびトランジスタＴＲ２から構成されるスイッチング回路とを備える。

例えば表示部１０２の駆動に係る初期化を行うためには、基準クロック信号が必要であるため、発振部１０６は、基準クロック信号の生成（発振）を行う必要がある。よって、初期化を行う初期状態ではタイミング制御部１０８によって制御されている状態信号Ｔｉｍｅｒ_Ｏｎは、“有効”（例えばローレベルの状態信号）となっている。このとき、トランジスタＴＲ２はオフし、トランジスタＴＲ１がオンしているため、キャパシタＣ_ＴＩＭには電源電位（保持期間の長さを規定する電圧の電位）が充電される（例えば図１５に示す「Ｎｏｍａｌ Ｓｔａｔｅ」に対応）。また、上記の場合には、論理和回路１２４からは“有効な”出力信号が出力されて、発振部１０６は、基準クロック信号の生成動作（動的動作の一例）を行う。

保持期間に移行した場合には、タイミング制御部１０８が“無効な”状態信号Ｔｉｍｅｒ_Ｏｎ（例えばハイレベルの状態信号）を出力することによって、トランジスタＴＲ１がオフし、トランジスタＴＲ２がオンする。上記によって、キャパシタＣ_ＴＩＭと抵抗Ｒ_ＴＩＭおよびトランジスタＴＲ２のオン抵抗によって、ＶＳＳ電位へ電流を引き抜く形の積分回路が形成され、これら受動素子の定数によって決まる時定数にしたがって、過渡特性を示しながら比較対象電位（ＶＣＭＰ２）レベルは減衰する（図１５に示すＥ）。

コンパレータは、時間の経過に伴い減衰する、キャパシタＣ_ＴＩＭに蓄えられた保持期間の長さを規定する電圧の電圧値と、第２基準電圧の電圧値（所定の第２閾値）とを比較して“有効な”第２検出信号を選択的に出力する。換言すると、コンパレータは、比較対象電位（ＶＣＭＰ２）と基準電位（ＶＲＥＦ２）とを比較し、発振部１０６における基準クロック信号の生成動作（動的動作の一例）を停止させる保持期間（図１５に示す「Ｈｏｌｄｉｎｇ Ｔｉｍｅ」）が終了したか否かが２値化された第２検出信号（Ｔｉｍｅｒ）を出力する。

より具体的には、コンパレータは、例えば、比較対象電位（ＶＣＭＰ２）が基準電位（ＶＲＥＦ２）より大きい場合（または、以上の場合）には、“無効な”第２検出信号を出力し、比較対象電位（ＶＣＭＰ２）が基準電位（ＶＲＥＦ２）以下の場合（または、未満の場合）には、“有効な”第２検出信号を出力する（図１５に示すＦ）。

時間検出部１１４は、例えば図１４に示す構成をとることによって、“有効な”第２検出信号を選択的に出力することができる。ここで、保持期間において“有効な”第２検出信号が出力された場合には、論理和回路１２４からは“有効な”出力信号が出力されて、発振部１０６は、基準クロック信号の生成動作（動的動作の一例）を行う。よって、表示部１０２は駆動することとなる（図１５に示すＧ）。また、保持期間では“無効な”状態信号Ｔｉｍｅｒ_Ｏｎ（例えばハイレベルの状態信号）が出力されるので、保持期間において“無効な”第２検出信号が出力された場合には、論理和回路１２４からは“無効な”出力信号が出力されて、発振部１０６は、基準クロック信号の生成動作（動的動作の一例）を停止する。

よって、時間検出部１１４は、例えば図１４に示す構成をとることによって、基準クロック信号を必要とせずに一定の時間間隔を計測することができ、基準クロック信号の発振源である発振部１０６における自動発振開始を制御することが可能となる。

また、発振部１０６が基準クロック信号を生成して表示部１０２におけるリフレッシュ動作等の所定の動作が行われた後、タイミング制御部１０８が“無効な”状態信号Ｔｉｍｅｒ_Ｏｎ（例えばハイレベルの状態信号）を出力することによって、発振部１０６における基準クロック信号の生成動作（動的動作の一例）は停止する。

時間検出部１１４が、例えば図１４に示す構成をとることによって、発振部１０６における基準クロック信号の生成動作（動的動作の一例）を選択的に停止させることが可能となる。また、発振部１０６における基準クロック信号の生成動作が停止しているときには、タイミング制御部１０８が駆動部の１０４の駆動タイミングの制御に用いるベースクロック（基準クロック信号）が停止することとなるので、表示装置１００において動的動作を行っている回路がなくなる。また、発振部１０６における基準クロック信号の生成動作（動的動作の一例）も停止するので、発振部１０６が基準クロック信号の生成に要する電力も低減される。したがって、表示装置１００は、時間検出部１１４を備えることによって、表示期間内に設けられた保持期間においてさらなる省電力化を図ることができる。

また、上記のように、時間検出部１１４は、基準クロック信号を必要とせずに一定の時間間隔を計測することが可能である。上述したように、例えば表示装置１００が、図５に示すＭＩＰ−ＤＲＡＭ２技術を用いる場合には、保持期間中（Ｔ_ＨＬＤ）に発振（発振部１０６における基準クロック信号の生成動作）を停止し、リフレッシュ動作（Ｒｅｆ．）では発振を開始して、リフレッシュ駆動を行う必要がある。ここで、例えば図３〜図６に示すように、保持期間は表示装置１００が採用する技術によって異なるが、本発明の実施形態に係る表示装置１００では、例えば以下に示す数式１〜数式８を用いて回路定数もしくは比較対象電圧を決定することによって、保持期間を設定することが可能である。以下では、保持期間をＴ_ＨＬＤ＝１［ｓｅｃ］に設定する場合を例に挙げて説明する。

〔保持期間の設定方法の一例〕
図１４に示す回路構成では、タイマー総抵抗およびタイマー時定数は下記の数式１、数式２で表される。

・・・（数式１）

・・・（数式２）

また、過渡特性の観点より下記の数式３、数式４が成り立つ。

・・・（数式３）

・・・（数式４）

Ｔ_ＨＬＤ＝１［ｓｅｃ］、ＶＤＤ＝２［Ｖ］、ＶＲＥＦ２＝１．２［Ｖ］、ＶＳＳ＝０［Ｖ］、Ｒ_{ＯＮ−ＴＲ２}＝３００［Ω］（トランジスタＴＲ２のオン抵抗の抵抗値）としたとき、Ｒ_ＴＩＭおよびＣ_ＴＩＭの回路定数を決定する場合には、例えば数式４よりτ_TIMが算出される（数式５）。

・・・（数式５）

また、数式２より下記の数式６に示す関係が成り立つ。

・・・（数式６）

したがって、Ｃ_ＴＩＭ＝２．２［ｕＦ］としたとき、R_TIMを、数式５、数式６より、約８８９．５［ｋΩ］に設定すれば、保持期間を約１秒に設定することができることが分かる（数式７）。

・・・（数式７）

なお、本発明の実施形態に係る保持期間の設定方法は、上記に限られない。例えば、回路定数を先に決定し、比較対象電位を調整することも可能である。例えば、Ｔ_ＨＬＤ＝１［ｓｅｃ］、ＶＤＤ＝２［Ｖ］、ＶＳＳ＝０［Ｖ］、Ｃ_ＴＩＭ＝２．２［ｕＦ］、Ｒ_{ＴＩＭ−ＡＬＬ}＝１［ＭΩ］としたときには、数式３よりＶＲＥＦ２が算出される（数式８）。

・・・（数式８）

よって、上記条件下ではＶＲＥＦ２を約１．２７［Ｖ］にすることによって、保持期間を約１秒に設定することができる。

本発明の実施形態に係る表示装置１００では、例えば上記のような方法を用いることによって、保持期間を設定することが可能である。

本発明の実施形態に係る時間検出部１１４は、例えば図１４に示す構成を有することによって、“有効な”第２検出信号を選択的に出力することによって、発振部１０６における基準クロック信号の生成動作（動的動作の一例）を選択的に停止させる。なお、本発明の実施形態に係る時間検出部１１４の構成は、図１４に示す構成に限られない。

図１６、図１７は、本発明の実施形態に係る時間検出部１１４の他の構成例を示す説明図である。時間検出部１１４は、例えば図１６に示すように、積分回路の充放電特性が逆の形となる構成（ＶＳＳに充電し、ＶＤＤに放電する構成）をとることが可能である。上記の構成の場合、入力される状態信号ＸＴｉｍｅｒ_Ｏｎは、図１４に示す状態信号Ｔｉｍｅｒ_Ｏｎの反転論理の信号となる。

また、図１７に示すように、時間検出部１１４は、ローパス・フィルタなどのフィルタ（図１７に示す「Ｌ．Ｐ．Ｆ．」。）をさらに備え、第２検出信号のノイズを除去してもよい。また、図１６に示す構成においても、さらにローパス・フィルタなどのフィルタをさらに備えることが可能である。例えば図１２に示すようにフィルタをさらに備えることによって、第２検出信号に含まれうるノイズの影響を低減させることができるので、表示装置１００は、保持期間におけるさらなる省電力化を、より確実に図ることができる。

なお、表示装置１００において、第２検出信号に含まれうるノイズの影響を低減するための構成は、図１７に示すようにローパス・フィルタなどのフィルタを備える構成に限られない。図１８は、本発明の実施形態に係る表示装置１００における、第２検出信号に含まれうるノイズの影響を低減するための構成の一例を示す説明図である。図１８に示すように、表示装置１００は、発振部１０６とタイミング制御部１０８との間（発振部１０６の後段）にカウンタ回路１２８（図１８に示す「ＣＮＴ」（Clock Counter）。）と論理積回路１３０とを設け、発振部１０６における発振（基準クロック信号の生成）が開始されてから予め定めておいたカウント数（例えば１００クロック）内のクロックをベースクロックとして使用しないように、ゲーティッド・クロックすることも可能である。

表示装置１００は、図１７に示す時間検出部１１４を備えること、または、図１８に示す構成によって、第２検出信号に含まれうるノイズの影響を低減させることができる。なお、時間検出部１１４が図１４、図１６に示すようにフィルタを備えていない構成である場合において、仮に、第２検出信号に含まれるノイズによって、保持期間に発振部１０６が動作したとしても、表示装置１００の動作に何らの問題を引き起こさない。保持期間における発振部１０６の動的動作の停止は、消費電力を低減させるために行うものであるからである。

表示装置１００は、例えば、上述した図９、図１１、図１２に示すような構成の電源制御部１１０と、図１４、図１６、図１７に示すような構成の時間検出部１１４とを備えることによって、表示期間内に設けられた保持期間においてさらなる省電力化を図る。ここで、時間検出部１１４の保持期間を生成する精度は、数十マイクロ秒程度の非常に低い精度で十分であり、また、電源制御部１１０による電源部１１０の電源監視は、数十ミリ・ボルト程度の感度で十分な機能を実現できる。よって、電源制御部１１０と時間検出部１１４とを構成する回路の設計マージンを、大きく確保することが可能である。また、電源制御部１１０と時間検出部１１４と構成するコンパレータの出力能力は論理回路の数ゲートを駆動するのみでよく、また反応速度も数十マイクロ秒ほどの能力があれば十分であることから、回路規模およびバイアス電流も小さく実現することができる。その他、表示装置１００では、ＶＲＥＦ１、ＶＲＥＦ２は、表示装置１００内に電源回路などで有している既存の電位を使用し、ＶＤＤはシステム電源を用いることによって、電位生成に新たな回路は必要としない。したがって、表示装置１００は、動的動作の停止移行後において、動的動作の再開の必要性、または、動的動作の再開の必要性および所定の時間の経過を検知して、自動的に動的動作を再開する機構を、小規模な回路構成で実現することができる。

以上のように、本発明の実施形態に係る表示装置１００は、保持期間において電源部１１０における電圧変換動作（動的動作の一例）の停止および当該動作の自動的な再開を可能とする電源制御部１１２と、保持期間において発振部１０６における基準クロック信号の生成動作（動的動作の一例）の停止および当該動作の自動的な再開を可能とする時間検出部１１４とを備える。ここで、表示装置１００は、電源制御部１１２を備えることによって、保持期間中において電源部１０２から出力される駆動電圧（電源）を監視し、必要に応じて電源部１０２における昇圧動作（電圧変換動作）を行い、不必要な場合には電源部１０２における昇圧動作を自動的に停止する。また、時間検出部１１４は、従来の技術４のように、例えば基準クロック信号や垂直同期信号などの外部入力信号などをカウントすることなく、保持時間の経過（すなわち保持時間間隔）を検出して、発振部１０６における基準クロック信号の生成動作（動的動作の一例）を制御する。電源制御部１１２と時間検出部１１４とを備えることによって、表示装置１００は、保持期間において表示装置１００内の基準クロック信号に基づくクロッキングによる動的動作を（保持期間の少なくとも一部の期間において完全に）停止させることができ、停止状態（スタティック状態）では、静止電流などの直流消費成分のみとなることから、非常に低消費な状態を作り出すことができる。したがって、表示装置１００は、表示期間内に設けられた保持期間においてさらなる省電力化を図ることができる。

また、表示装置１００は、電源制御部１１２と時間検出部１１４とを備えることによって、一定サイクルで自動的にリフレッシュなどの動作復帰を行うことによって、表示装置１００内で完結して動作を行うこと、すなわち、表示装置１００内における自走を実現することができる。

また、上記のように、表示装置１００内における自走を実現することが可能であるので、表示装置１００は、例えば図１に示す制御装置２０のような外部装置からの特別な動作指示を受けて動作する必要がない。したがって、表示装置１００は、表示機能を有する様々な装置（表示システム）に適用可能であり、また、表示装置１００が適用されることによって、当該表示システムにおけるさらなる省電力化を図ることができる。

以上、本発明の実施形態として表示装置１００を挙げて説明したが、本発明の実施形態は、かかる形態に限られない。本発明の実施形態は、例えば、携帯電話などの携帯型通信装置や、ノート型ＰＣやＰＣなどのコンピュータ、デジタルカメラ（デジタルスチルカメラ／デジタルビデオカメラ）などの撮像装置、ゲーム機、テレビジョン受像機など、表示機能を有する様々な機器に適用することができる。

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

１０、１００ 表示装置
２０ 制御装置
１０２ 電源部
１０４ 駆動部
１０６ 発振部
１０８ タイミング制御部
１１０ 電源部
１１２ 電源制御部
１１４ 時間検出部

Claims (10)

1. 表示部と、
   前記表示部を駆動させる駆動部と、
   基準クロック信号を生成する発振部と、
   前記基準クロック信号に基づいて前記駆動部の駆動タイミングを制御するタイミング制御部と、
   前記基準クロック信号に基づく信号に基づいて入力される入力電圧を電圧変換した駆動電圧を前記表示部および前記駆動部に供給する電源部と、
   前記電源部から供給される前記駆動電圧に基づく電圧の電圧値と所定の第１閾値とを比較し、比較結果に基づいて第１検出信号を選択的に出力する電源制御部と、
   を備え、
   前記表示部に画像を表示させる表示期間内には、前記表示部を構成する画素、またはメモリが、表示されている画像に対応するデータを保持している保持期間が間欠的に設けられ、
   前記保持期間において、前記電源部は、
   前記第１検出信号が入力されないときには前記電圧変換を行わず、前記第１検出信号が入力されたときに前記電圧変換を選択的に行い、
   第２検出信号を出力する時間検出部をさらに備え、
   前記タイミング制御部は、前記駆動部を駆動させているか否かを示す状態信号を出力し、
   前記時間検出部は、
   入力される前記状態信号が駆動させていることを示すとき、前記発振部における前記基準クロック信号の生成を停止させる期間の長さを規定する電圧を蓄え、
   入力される前記状態信号が駆動させていないことを示すとき、時間の経過に伴い減衰する蓄えられた前記電圧の電圧値と所定の第２閾値とを比較し、比較結果に基づいて前記第２検出信号を選択的に出力し、
   前記発振部は、前記第２検出信号が入力されないときには前記基準クロック信号を生成せず、前記第２検出信号が入力されたときに前記基準クロック信号の生成を選択的に行うことを特徴とする表示装置。
2. 前記電源制御部、および前記時間検出部は、前記表示装置の外部から入力される信号によらず、前記表示装置内で完結して動作することを特徴とする、請求項１に記載の表示装置。
3. 前記電源制御部、および前記時間検出部は、前記発振部における前記基準クロック信号の生成を停止させる期間内の少なくとも一部の期間において、前記表示装置におけるクロッキングによる動的動作を完全に停止させることを特徴とする、請求項１に記載の表示装置。
4. 前記電源制御部は、
   入力される前記駆動電圧を分圧する分圧回路と、
   前記分圧回路から出力される、前記駆動電圧に基づく電圧としての分圧された前記駆動電圧の電圧値と、前記第１閾値とを比較して前記第１検出信号を選択的に出力する比較回路と、
   を備えることを特徴とする、請求項１に記載の表示装置。
5. 前記電源制御部は、前記駆動電圧に基づく電圧としての入力される前記駆動電圧の電圧値と、前記第１閾値とを比較して前記第１検出信号を選択的に出力する比較回路を備えることを特徴とする、請求項１に記載の表示装置。
6. 前記電源制御部は、前記比較回路から出力される前記第１検出信号からノイズを除去するフィルタ回路をさらに備えることを特徴とする、請求項４、または５のいずれか１項に記載の表示装置。
7. 前記比較回路は、前記駆動電圧に基づく電圧の電圧値が前記第１閾値以下である場合に前記第１検出信号を選択的に出力することを特徴とする、請求項４〜６のいずれか１項に記載の表示装置。
8. 前記比較回路は、前記駆動電圧に基づく電圧の電圧値が前記第１閾値以上である場合に前記第１検出信号を選択的に出力することを特徴とする、請求項４〜６のいずれか１項に記載の表示装置。
9. 前記時間検出部は、
   前記発振部における前記基準クロック信号の生成を停止させる期間の長さを規定する電圧を蓄えることが可能なキャパシタを有する積分回路と、
   前記保持期間において、前記キャパシタに蓄えられた前記発振部における前記基準クロック信号の生成を停止させる期間の長さを規定する電圧の電圧値と前記第２閾値とを比較して前記第２検出信号を選択的に出力する比較回路と、
   前記状態信号に基づいて、前記状態信号が駆動させていることを示すときに前記発振部における前記基準クロック信号の生成を停止させる期間の長さを規定する電圧を前記キャパシタに選択的に蓄えさせ、前記状態信号が駆動させていないことを示すときに前記キャパシタに蓄えられた前記発振部における前記基準クロック信号の生成を停止させる期間の長さを規定する電圧を前記比較回路に出力させるスイッチング回路と、
   を備えることを特徴とする、請求項１に記載の表示装置。
10. 前記時間検出部は、前記比較回路から出力される前記第２検出信号からノイズを除去するフィルタ回路をさらに備えることを特徴とする、請求項９に記載の表示装置。

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