JP5800716B2 - Power semiconductor device - Google Patents

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Description

本発明は、半導体素子と制御素子とをひとつのパッケージ内に備えた電力用半導体装置の構成に関する。   The present invention relates to a configuration of a power semiconductor device including a semiconductor element and a control element in one package.

半導体装置の中でも電力用半導体装置は、産業用機器から家電・情報端末まで幅広い機器の主電力（パワー）の制御に用いられ、とくに輸送機器等においては高い信頼性が求められている。また、小型化および高効率化も同時に求められており、例えば、材料面では大電流を流すことができ、高温動作も可能なワイドバンドギャップ半導体材料である炭化珪素（ＳｉＣ）がシリコン（Ｓｉ）に代わる半導体材料として注目されている。一方、パッケージ技術としては、パワー素子（電力用半導体素子）からなる電力回路だけではなく、制御素子やコンデンサなどの受動素子からなる制御回路を取り込んだインテリジェント化が進んでいる。   Among semiconductor devices, a power semiconductor device is used for controlling main power of a wide range of equipment from industrial equipment to home appliances and information terminals, and high reliability is particularly required for transportation equipment and the like. Further, miniaturization and high efficiency are also demanded at the same time. For example, silicon carbide (SiC), which is a wide band gap semiconductor material capable of flowing a large current in terms of materials and capable of high-temperature operation, is silicon (Si). It is attracting attention as an alternative semiconductor material. On the other hand, as a packaging technology, not only a power circuit composed of power elements (power semiconductor elements) but also intelligentization incorporating a control circuit composed of passive elements such as control elements and capacitors is progressing.

そこで、縦型電力用半導体素子が接合された回路基板（主回路基板）の上方に、裏面に配線パターンが形成された回路基板（インターポーザ基板）を重ね、インターポーザ基板の裏面の配線パターンと電力用半導体素子の上面の電極とをはんだ付け等により接合して配線接続を行うことで小型化を図った電力用半導体装置が提案されている（例えば、特許文献１または２参照。）。   Therefore, a circuit board (interposer board) with a wiring pattern formed on the back side is overlaid on the circuit board (main circuit board) to which the vertical power semiconductor element is bonded, and the wiring pattern and power for the back side of the interposer board are stacked. There has been proposed a power semiconductor device that is miniaturized by joining the electrodes on the upper surface of the semiconductor element by soldering or the like to perform wiring connection (see, for example, Patent Document 1 or 2).

上記のような電力用半導体装置にあっては、電力用の端子と制御用の端子とをパッケージの異なる端部に配置するため、回路基板の一端側に電力用の配線経路が、他端側に制御用の配線経路が形成される。このとき、電力用半導体素子の下面の電極が接合されたダイパッドが制御用の配線経路に最も近接した位置に形成されることになる。しかし、主回路基板は平坦な絶縁基板の表面に配線パターンを形成してダイパッドや配線経路を構成しているので、ダイパッドと制御用の配線経路とが同一平面内で近接することになる。一方、サイズを考慮すると、両者の間隔を広くとることには限りがある。そのため、ダイパッドに流れる電流により発生するノイズが、近接する制御回路に干渉し、動作信頼性を損なう懸念があった。そこで、ダイパッドの位置を制御系の配線経路と異なる高さに設置するため、段差加工が容易なリードフレームを主回路基板の構成部材に用いることが考えられる。   In the power semiconductor device as described above, since the power terminal and the control terminal are arranged at different ends of the package, the power wiring path is provided on one end side of the circuit board, and the other end side. A wiring path for control is formed. At this time, the die pad to which the electrode on the lower surface of the power semiconductor element is bonded is formed at a position closest to the control wiring path. However, since the main circuit board forms a die pad and a wiring path by forming a wiring pattern on the surface of the flat insulating substrate, the die pad and the control wiring path are close to each other in the same plane. On the other hand, considering the size, there is a limit to increasing the distance between the two. Therefore, there is a concern that noise generated by the current flowing through the die pad interferes with the adjacent control circuit and impairs the operation reliability. Therefore, in order to install the die pad at a different height from the wiring path of the control system, it is conceivable to use a lead frame that is easy to process a step as a component of the main circuit board.

特開平１０−１２８１２号公報（段落００１２〜００２０、図４、図５）Japanese Patent Laid-Open No. 10-12812 (paragraphs 0012 to 0020, FIGS. 4 and 5) 特開２００４−１７２２１１号公報（段落０００７、図２）JP 2004-172111 A (paragraph 0007, FIG. 2)

しかしながら、段差加工が容易であるということは、裏を返せば容易に変形するということでもある。そのため、リードフレームを主回路基板に用いると、インターポーザ基板を接合する工程やトランスファモールドのように、金型内に樹脂を流し込む封止工程において、リードフレームに曲がりや反りなどが発生することがある。その結果、電力用半導体素子と配線パターンとの接合部の信頼性が低下したり、封止樹脂がリードフレーム裏面に回り込みむなどして、製品にばらつきが生じる可能性があった。   However, the fact that the step processing is easy also means that it is easily deformed if it is turned over. Therefore, when the lead frame is used as the main circuit board, the lead frame may be bent or warped in the sealing process in which the resin is poured into the mold, such as the process of joining the interposer board or the transfer mold. . As a result, the reliability of the joint between the power semiconductor element and the wiring pattern may decrease, or the product may vary due to the sealing resin wrapping around the back surface of the lead frame.

本発明は、上記のような課題を解決するためになされたもので、小型で信頼性の高い電力用半導体装置を得ることを目的としている。   The present invention has been made to solve the above-described problems, and an object of the present invention is to obtain a small and highly reliable power semiconductor device.

本発明の電力用半導体装置は、主電力を制御する電力用半導体素子と、前記電力用半導体素子を制御する制御素子とを矩形板状の封止体内に内包するとともに、前記封止体の対向する側面のうち、一方から前記電力用半導体素子と接続するための電力用端子が、他方から前記制御素子と接続するための制御用端子が突出する電力用半導体装置であって、それぞれの面が略平行になるように形成されたリードフレーム内のパターンのうちの、前記電力用端子に延在する電力リードパターンと、前記制御用端子に延在する制御リードパターンと、少なくとも前記制御リードパターンの面に対して垂直な方向に段差付けされるとともに前記制御リードパターンに近い方の面に前記電力用半導体素子の裏面電極が接合されたダイパッドと、絶縁基板に配線パターンを積層して構成され、前記制御素子が搭載されるとともに、少なくとも一方の面に、前記電力用半導体素子の表面電極と接続するための電力配線パターンと、前記制御素子の電極と電気接続される制御配線パターンとが形成されたインターポーザ基板と、を備え、前記リードフレームに対して前記インターポーザ基板が平行に位置するように、前記電力用半導体素子の表面電極に対して前記電力配線パターンを、前記制御リードパターンに対して前記制御配線パターンを対向させて接合するとともに、前記ダイパッドの少なくとも周縁部には、前記ダイパッドと前記インターポーザ基板との間隔を維持する第一の間隔維持部材が配置され、さらに前記インターポーザ基板と前リードフレームとの間隔を維持する第二の間隔維持部材が配置されていることを特徴とする。 The power semiconductor device of the present invention includes a power semiconductor element that controls main power and a control element that controls the power semiconductor element in a rectangular plate-shaped sealing body, and is opposed to the sealing body. A power terminal for connecting to the power semiconductor element from one side, and a control semiconductor terminal for connecting to the control element from the other side, wherein each side is Of the patterns in the lead frame formed to be substantially parallel, the power lead pattern extending to the power terminal, the control lead pattern extending to the control terminal, and at least the control lead pattern a die pad back electrode of said power semiconductor element on a surface closer to the control lead pattern are joined together is Installing stepped in a direction perpendicular to the plane, the insulating substrate A power wiring pattern for connecting to a surface electrode of the power semiconductor element, and an electrical connection to the electrode of the control element on at least one surface, on which the control element is mounted, being configured by laminating line patterns An interposer substrate on which a control wiring pattern is formed, and the power wiring pattern is disposed on the surface electrode of the power semiconductor element so that the interposer substrate is positioned in parallel to the lead frame. The control wiring pattern is bonded to the control lead pattern so as to be opposed to each other, and at least a peripheral portion of the die pad is provided with a first interval maintaining member that maintains an interval between the die pad and the interposer substrate. further wherein the second gap maintaining unit for maintaining a gap between the interposer substrate and the front lead frame Wherein the but are arranged.

本発明の電力用半導体装置によれば、リードフレームに形成されたダイパッドを制御リードパターンと段違いに形成するとともに、ダイパッドとインターポーザ間、およびインターポーザとリードフレーム間の間隔を維持する部材を設けたので、小型で、信頼性の高い電力用半導体装置を得ることができる。 According to the power semiconductor device of the present invention, the die pad formed on the lead frame is formed in a step different from the control lead pattern , and the member for maintaining the distance between the die pad and the interposer and between the interposer and the lead frame is provided. Thus, a small and highly reliable power semiconductor device can be obtained.

本発明の実施の形態１にかかる電力用半導体装置の構成を説明するための、封止前の組立体の斜視図、バンプを形成したインターポーザ基板の裏面斜視図、および半導体素子を搭載したリードフレームの斜視図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a perspective view of an assembly before sealing, a rear perspective view of an interposer substrate on which bumps are formed, and a lead frame on which semiconductor elements are mounted, for explaining the configuration of a power semiconductor device according to a first embodiment of the present invention; FIG. 本発明の実施の形態１にかかる電力用半導体装置の構成を説明するための、組立体の長手方向断面図と、短手方向断面図である。1 is a longitudinal sectional view and a lateral sectional view of an assembly for explaining a configuration of a power semiconductor device according to a first embodiment of the present invention; 本発明の実施の形態１にかかる電力用半導体装置の構成を説明するためのパワー回路と制御回路の配線図である1 is a wiring diagram of a power circuit and a control circuit for explaining a configuration of a power semiconductor device according to a first embodiment of the present invention; 本発明の実施の形態２にかかる電力用半導体装置の構成を説明するための、封止前の組立体の斜視図、バンプを形成したインターポーザ基板の裏面斜視図、および半導体素子を搭載したリードフレームの斜視図である。FIG. 6 is a perspective view of an assembly before sealing, a perspective view of the back surface of an interposer substrate on which bumps are formed, and a lead frame on which a semiconductor element is mounted for explaining the configuration of a power semiconductor device according to a second embodiment of the present invention. FIG. 本発明の実施の形態２にかかる電力用半導体装置の構成を説明するための、組立体の短手方向断面図である。It is a transversal direction sectional view of an assembly for explaining composition of a power semiconductor device concerning Embodiment 2 of the present invention. 本発明の実施の形態２の変形例にかかる電力用半導体装置の構成を説明するための、リードフレームとインターポーザ基板との接続部分の拡大断面図である。It is an expanded sectional view of the connection part of a lead frame and an interposer board for explaining the composition of the power semiconductor device concerning the modification of Embodiment 2 of the present invention. 本発明の実施の形態３にかかる電力用半導体装置の構成を説明するための、封止前の組立体の斜視図、バンプを形成したインターポーザ基板の裏面斜視図、および半導体素子を搭載したリードフレームの斜視図である。FIG. 6 is a perspective view of an assembly before sealing, a perspective view of the back surface of an interposer substrate on which bumps are formed, and a lead frame on which a semiconductor element is mounted for explaining the configuration of a power semiconductor device according to a third embodiment of the present invention. FIG. 本発明の実施の形態３にかかる電力用半導体装置の構成を説明するための、組立体の短手方向に延びる異なる切断線によるそれぞれの断面図である。It is each sectional drawing by the different cutting line extended in the transversal direction of an assembly for demonstrating the structure of the power semiconductor device concerning Embodiment 3 of this invention. 本発明の実施の形態３の変形例にかかる電力用半導体装置の構成を説明するための、組立体の短手方向断面図である。It is a transversal direction sectional view of an assembly for explaining the composition of the power semiconductor device concerning the modification of Embodiment 3 of the present invention.

実施の形態１．
図１〜図３は、本発明の実施の形態１にかかる電力用半導体装置の構成を説明するためのもので、図１は電力用半導体装置の主要部材の外観を示したものであって、図１（ａ）は電力用半導体装置を樹脂封止する前の組立体の斜視図、図１（ｂ）はインターポーザ基板にバンプを形成した、組立体を構成する直前の裏面斜視図、および図１（ｃ）はリードフレームに電力用半導体素子を搭載した、組立体を構成する直前の斜視図である。また、図２は組立体の断面の状態を説明するためのもので、図２（ａ）は図１（ａ）のＡＡ−ＡＡ線による切断面であって、組立体の長手方向断面図、図２（ｂ）は図１（ａ）のＢＢ−ＢＢ線による切断面であって、組立体の短手方向断面図である。図３は組立体の回路構成を説明するためのもので、図３（ａ）はパワー回路の部材の配線構成を説明するための模式配線図、図３（ｂ）は制御回路の部材の配線構成を説明するための模式配線図である。なお、図１（ｂ）および図１（ｃ）に示す一点鎖線は、それぞれインターポーザ基板の裏面およびリードフレームにおけるＡＡ−ＡＡ線、ＢＢ−ＢＢ線に対応する切断位置を示すものである。 Embodiment 1 FIG.
1 to 3 are diagrams for explaining the configuration of the power semiconductor device according to the first embodiment of the present invention, and FIG. 1 shows the appearance of the main members of the power semiconductor device. FIG. 1A is a perspective view of an assembly before resin-sealing a power semiconductor device, FIG. 1B is a rear perspective view immediately before forming the assembly, in which bumps are formed on an interposer substrate, and FIG. 1 (c) is a perspective view immediately before configuring an assembly in which a power semiconductor element is mounted on a lead frame. FIG. 2 is a view for explaining a state of a cross section of the assembly, and FIG. 2A is a cross-sectional view taken along line AA-AA in FIG. FIG. 2B is a cross-sectional view taken along the line BB-BB in FIG. FIG. 3 is for explaining the circuit configuration of the assembly, FIG. 3 (a) is a schematic wiring diagram for explaining the wiring configuration of the members of the power circuit, and FIG. 3 (b) is the wiring of the members of the control circuit. It is a schematic wiring diagram for demonstrating a structure. 1B and 1C indicate cutting positions corresponding to the AA-AA line and BB-BB line on the back surface of the interposer substrate and the lead frame, respectively.

本実施の形態にかかる電力用半導体装置の構成について図に基づいて説明する。
電力用半導体装置１は、電力回路および制御回路を備えるとともに、封止樹脂によりパッケージ化したものであり、封止前は、図１（ａ）に示す組立体１Ｐのような構成をとっている。はじめに、組立体１Ｐの説明に先立ち、組立体１Ｐを構成する２つの主要部材であるリードフレーム１０およびインターポーザ基板４０について説明する。 The configuration of the power semiconductor device according to the present embodiment will be described with reference to the drawings.
The power semiconductor device 1 includes a power circuit and a control circuit, and is packaged with a sealing resin. Prior to sealing, the power semiconductor device 1 has a configuration like an assembly 1P shown in FIG. . First, prior to the description of the assembly 1P, the lead frame 10 and the interposer substrate 40 that are two main members constituting the assembly 1P will be described.

リードフレーム１０は、図１（ｃ）に示すように、１枚の銅板を打ち抜いて枠体１７の内側に平面状のパターンを形成するとともに、それぞれの面の平行を保ちながら段差付を行ったものである。このリードフレーム１０は、最終的に長手方向の左側から電力用のリード端子（電力用端子）が、右側から制御用のリード端子（制御用端子）が突出することを想定して構成したものであり、各パターンは、基本的に長手方向に並行して延在するように形成されている。そして、長手方向の左側には電力リードとなるリードパターン１１と１２がタイバー１６を介して連なり、右側には制御リードとなるリードパターン１４と１５がタイバー１６を介して連なっている。後の工程でタイバー１６部分を切り離し、枠体１７を除去することにより、外部端子となるリードパターン１１のそれぞれと、内部配線部材となるリードパターン１２のそれぞれとが、それぞれ一連の電力リードとして機能する。同様に、外部端子となるリードパターン１４のそれぞれと、内部配線部材となるリードパターン１５のそれぞれとが、それぞれ一連の制御リードとして機能する。   As shown in FIG. 1C, the lead frame 10 is formed by punching out one copper plate to form a planar pattern inside the frame body 17 and providing a step while keeping the parallel surfaces of the respective surfaces. Is. The lead frame 10 is configured on the assumption that a power lead terminal (power terminal) finally projects from the left side in the longitudinal direction and a control lead terminal (control terminal) projects from the right side. Each pattern is basically formed so as to extend in parallel with the longitudinal direction. Lead patterns 11 and 12 serving as power leads are connected via a tie bar 16 on the left side in the longitudinal direction, and lead patterns 14 and 15 serving as control leads are connected via a tie bar 16 on the right side. By separating the tie bar 16 portion and removing the frame 17 in a later step, each of the lead patterns 11 serving as external terminals and each of the lead patterns 12 serving as internal wiring members function as a series of power leads. To do. Similarly, each of the lead patterns 14 serving as external terminals and each of the lead patterns 15 serving as internal wiring members function as a series of control leads.

リードパターン１２およびリードパターン１５は、内部に向かう先端部分がリードフレーム１０のレベルＬｕに対して一段低く、後述する電力用半導体素子２１、２２の能動面と同じレベルＬｃになるように段差付が行われている。そして、リードパターン１２のうち、１２ｃの先端は、レベルＬｃより、電力用半導体素子２１、２２の厚み（接合部含む）分さらに低いレベルＬｄにまで段差付けされ、電力用半導体素子２１、２２を搭載するためのダイパッド１３ａが形成されている。また、制御リードパターン１５と並んで形成され、リードパターン１４と連係せず、タイバー１６の切り離しによって独立することになるリードパターン１５ｅの先端もレベルＬｄに段差付けされるとともに、電力用半導体素子２１、２２を搭載するためのダイパッド１３ｂが形成されている。   The lead pattern 12 and the lead pattern 15 are stepped so that the inner end portions are one step lower than the level Lu of the lead frame 10 and the same level Lc as the active surfaces of the power semiconductor elements 21 and 22 described later. Has been done. In the lead pattern 12, the tip of 12 c is stepped to a level Ld that is lower than the level Lc by the thickness (including the junction) of the power semiconductor elements 21 and 22. A die pad 13a for mounting is formed. Further, the tip of the lead pattern 15e that is formed side by side with the control lead pattern 15 and does not link with the lead pattern 14 and becomes independent when the tie bar 16 is separated is stepped to the level Ld, and the power semiconductor element 21 , 22 is formed on the die pad 13b.

ダイパッド１３ａおよび１３ｂ（まとめて１３）には、電力用半導体素子として、それぞれ半導体スイッチを構成する整流素子２１とスイッチング素子２２の組が搭載されている。整流素子２１は、厚さ０．２ｍｍ×６ｍｍ×９ｍｍのダイオードで、はんだ接合によりダイパッド１３の所定位置に裏面のカソード電極２１ｃが接合されている。スイッチング素子２２は、厚さ０．２ｍｍ×９ｍｍ×９ｍｍのＩＧＢＴ（Insulated Gate Bipolar Transistor）で、ダイオード２１と同様にはんだ接合によりダイパッド１３の所定位置に裏面のコレクタ電極２２ｃが接合されている。   On the die pads 13a and 13b (collectively 13), a set of a rectifying element 21 and a switching element 22 constituting a semiconductor switch is mounted as a power semiconductor element. The rectifying element 21 is a diode having a thickness of 0.2 mm × 6 mm × 9 mm, and a cathode electrode 21c on the back surface is bonded to a predetermined position of the die pad 13 by solder bonding. The switching element 22 is an IGBT (Insulated Gate Bipolar Transistor) having a thickness of 0.2 mm × 9 mm × 9 mm, and a collector electrode 22 c on the back surface is bonded to a predetermined position of the die pad 13 by solder bonding similarly to the diode 21.

また、ダイオード２１の表側（能動面）にはアノード電極２１ａが形成され、ＩＧＢＴ２２の能動面には主電極であるエミッタ電極２２ｅと制御電極であるゲート電極２２ｇが形成されている。能動面の各電極には、後述するはんだバンプと接合するため、直径０．６の電極がＣｕ蒸着によって形成されている。   An anode electrode 21 a is formed on the front side (active surface) of the diode 21, and an emitter electrode 22 e that is a main electrode and a gate electrode 22 g that is a control electrode are formed on the active surface of the IGBT 22. Each electrode on the active surface is formed with an electrode having a diameter of 0.6 by Cu vapor deposition in order to join with a solder bump described later.

インターポーザ基板４０は、図１（ａ）、図１（ｂ）に示すように、絶縁基板４１の表側と裏側に配線パターン４２と４３が形成されたものである。表側の配線パターン４２としては、矩形状で面内のほぼ中央に配置されるとともに、制御素子２３が接合された配線パターン４２ｄと、金のボンディングワイヤ７４によって制御素子２３の制御電極２３ｅと電気接続されている配線パターン４２ｃが形成されている。そして、裏側の配線パターン４３としては、表側の配線パターン４２ｃに対応するように配置された配線パターン４３ｃと４３ｇ、ダイパッド１３上の電力用半導体素子２１，２２の主電極２１ａ、２２ｅに対応して配置された配線パターン４３ａと４３ｂが形成されている。また、ダイパッド１３の周縁部分に対応し、電気接合ではなく機械的な接合を目的として配置されたパターン４３ｊも形成されている。   As shown in FIGS. 1A and 1B, the interposer substrate 40 is formed by forming wiring patterns 42 and 43 on the front side and the back side of the insulating substrate 41. The front-side wiring pattern 42 is rectangular and arranged in the center of the surface, and is electrically connected to the control electrode 23e of the control element 23 by a wiring pattern 42d to which the control element 23 is bonded and a gold bonding wire 74. A wiring pattern 42c is formed. The back side wiring pattern 43 corresponds to the wiring patterns 43c and 43g arranged so as to correspond to the front side wiring pattern 42c, and the main electrodes 21a and 22e of the power semiconductor elements 21 and 22 on the die pad 13. Arranged wiring patterns 43a and 43b are formed. A pattern 43j is also formed corresponding to the peripheral portion of the die pad 13 and arranged for the purpose of mechanical joining instead of electrical joining.

そして、配線パターン４３ａと４３ｂには、それぞれ、ダイパッド１３ａと１３ｂ上に構成された半導体スイッチごとの主電極であるアノード電極２１ａとエミッタ電極２２ｅと接合するためのはんだバンプ６１Ｂが形成されているとともに、配線パターン４３ａの一部は配線パターン４３ｂの近くまで延び、その部分にはダイパッド１３ｂと接合するためのはんだバンプ６２Ｂが形成されている。配線パターン４３ｃの一端部は、絶縁基板４１を貫通するスルーホール（導通孔）４４により、表側の配線パターン４２ｃと導通（電気接続）しており、他端部には制御リードパターン１５と接合するためのはんだバンプ６１Ｂが形成されている。配線パターン４３ｇの一端部にはダイパッド１３上のＩＧＢＴ２２のゲート電極２２ｇと接合するためのはんだバンプ６１Ｂが形成され、他端部には制御リードパターン１５と接合するためのはんだバンプ６１Ｂが形成されている。また、一部の配線パターン４３ｇの他端部は、はんだバンプ６１Ｂを形成する代わりに、導通孔４４によって表側の配線パターン４２ｃと導通させている。パターン４３ｊには、ダイパッド１３の周縁部と接合するためのはんだバンプ６２Ｂが形成されている。   The wiring patterns 43a and 43b are formed with solder bumps 61B for joining the anode electrode 21a and the emitter electrode 22e, which are the main electrodes of the semiconductor switches formed on the die pads 13a and 13b, respectively. A part of the wiring pattern 43a extends to the vicinity of the wiring pattern 43b, and a solder bump 62B for bonding to the die pad 13b is formed in that part. One end of the wiring pattern 43c is electrically connected (electrically connected) to the front wiring pattern 42c through a through hole (conduction hole) 44 that penetrates the insulating substrate 41, and the other end is joined to the control lead pattern 15. Solder bump 61B for this purpose is formed. A solder bump 61B for bonding to the gate electrode 22g of the IGBT 22 on the die pad 13 is formed at one end of the wiring pattern 43g, and a solder bump 61B for bonding to the control lead pattern 15 is formed at the other end. Yes. Further, the other end portion of the part of the wiring pattern 43g is electrically connected to the front-side wiring pattern 42c through the conduction hole 44 instead of forming the solder bump 61B. In the pattern 43j, solder bumps 62B for bonding to the peripheral edge of the die pad 13 are formed.

なお、はんだバンプ６１Ｂ、６２は、後述する図２で説明するように、単純なはんだ材ではなく、ＳｎＡｇＣｕ系のはんだ材６１ｓ、６２ｓの中に、それぞれＣｕ（銅）製の核体６１ｃ、６２が内包されている。はんだバンプ６１Ｂは、レベルＬｕ部分の部材（リードパターン１２、１５、および電力用半導体素子２１、２２の能動面の電極）との接合を目的として形成したもので、直径は０．７ｍｍで、内包する核体６１ｃは、直径０．４５ｍｍの球状をなす。はんだバンプ６２Ｂは、レベルＬｄ部分の部材（ダイパッド１３）との接合を目的としたもので、直径は０．８ｍｍで、内包する核体６２ｃは、直径０．６５ｍｍの球状をなす。なお、核体６２ｃと核体６１ｃの直径の差（０．２ｍｍ）は、電力用半導体素子２１、２２の高さ、つまりレベルＬｕとレベルＬｄの差に相当する。   Note that the solder bumps 61B and 62 are not simple solder materials but Cu (copper) cores 61c and 62 in SnAgCu-based solder materials 61s and 62s, respectively, as will be described later with reference to FIG. Is included. The solder bump 61B is formed for the purpose of joining the level Lu portion members (lead patterns 12, 15 and electrodes on the active surface of the power semiconductor elements 21, 22), and has a diameter of 0.7 mm. The core 61c to be formed has a spherical shape with a diameter of 0.45 mm. The solder bumps 62B are for the purpose of joining with the member (die pad 13) of the level Ld portion, the diameter is 0.8 mm, and the core 62c to be included has a spherical shape with a diameter of 0.65 mm. The difference in diameter (0.2 mm) between the core 62c and the core 61c corresponds to the height of the power semiconductor elements 21 and 22, that is, the difference between the level Lu and the level Ld.

上記のようにはんだバンプ６１Ｂ、６２Ｂが形成されたインターポーザ基板４０を、半導体素子２１、２２が搭載されたリードフレーム１０に位置決めして載置する。そして、インターポーザ基板４０の上面に１ｋｇの荷重をかけながらホットプレートにて２４０℃まで加熱する。すると、はんだバンプ６１Ｂ、６２Ｂ中のはんだ材６１ｓ、６２ｓは溶融するが、核体６１ｃ、６２ｃは溶融せずに、その荷重を支え、核体６１ｃ、６２ｃの直径分のスペーサとして機能する。これにより、図２（ａ）、（ｂ）に示すように、はんだバンプ６１Ｂを用いた部分は、厚さ０．４５ｍｍの厚みのはんだ接合部６１が形成され、はんだバンプ６２Ｂ用いた部分は、厚さ０．６５ｍｍの厚みのはんだ接合部６２が形成される。なお、リードフレーム１０と電力用半導体素子２１、２２との接合部８０、およびインターポーザ基板４０と制御素子２３との接合部８０を構成するはんだ材には、上記工程中に溶融しないよう、はんだバンプ６１Ｂ、６２Ｂのはんだ材よりも融点の高いはんだ材を使用している。   The interposer substrate 40 on which the solder bumps 61B and 62B are formed as described above is positioned and placed on the lead frame 10 on which the semiconductor elements 21 and 22 are mounted. And it heats to 240 degreeC with a hot plate, applying 1 kg load on the upper surface of the interposer board | substrate 40. FIG. Then, the solder materials 61s and 62s in the solder bumps 61B and 62B melt, but the cores 61c and 62c do not melt, support the load, and function as spacers for the diameter of the cores 61c and 62c. As a result, as shown in FIGS. 2A and 2B, a solder joint 61 having a thickness of 0.45 mm is formed in the portion using the solder bump 61B, and the portion using the solder bump 62B is A solder joint 62 having a thickness of 0.65 mm is formed. Solder bumps are not formed on the solder material constituting the joint 80 between the lead frame 10 and the power semiconductor elements 21 and 22 and the joint 80 between the interposer substrate 40 and the control element 23 so as not to melt during the above process. A solder material having a higher melting point than the solder materials of 61B and 62B is used.

そして、図３（ａ）に示すように、２つの半導体スイッチ（ＳＷ−Ａ、ＳＷ−Ｂ）を備えたパワー回路が形成される。また、同時に制御素子２３とゲート電極２２ｇや外部回路との電気接続も完了し、図３（ｂ）に示すように、パワー回路の駆動を制御するための制御回路が形成される。このとき、制御回路の配線部材のなかには、ダイパッド１３と同じレベルＬｄの位置に達するものはない。そのため、リードフレーム１０内の配線を平面に投射した際に、最も制御回路の配線部材であるリードパターン１５と近接するダイパッド１３は、互いに異なる高さに位置することになる。   Then, as shown in FIG. 3A, a power circuit including two semiconductor switches (SW-A, SW-B) is formed. At the same time, the electrical connection between the control element 23 and the gate electrode 22g and the external circuit is completed, and a control circuit for controlling the driving of the power circuit is formed as shown in FIG. At this time, none of the wiring members of the control circuit reaches the same level Ld as that of the die pad 13. Therefore, when the wiring in the lead frame 10 is projected onto a plane, the die pads 13 that are closest to the lead pattern 15 that is the wiring member of the control circuit are located at different heights.

さらに、リードフレーム１０の最下層に位置するダイパッド１３は、厚みが規定されたはんだ接合部（層）６１、６２や厚みが一定な部材を介して、平坦度が高く、金属板よりも可撓性の低いインターポーザ基板４０と接合されていることになる。つまり、ダイパッド１３の面内には、インターポーザ基板４０との間隔を維持する間隔維持部材が配置されていることになる。そのため、リードフレーム１０に力が加わっても、リードフレーム１０の変形を抑え、インターポーザ基板４０との平行度を容易に維持することができる。   Furthermore, the die pad 13 located in the lowermost layer of the lead frame 10 has higher flatness and is more flexible than a metal plate through solder joints (layers) 61 and 62 having a predetermined thickness and members having a constant thickness. That is, it is joined to the interposer substrate 40 having low properties. That is, in the surface of the die pad 13, an interval maintaining member that maintains an interval with the interposer substrate 40 is disposed. Therefore, even if a force is applied to the lead frame 10, the deformation of the lead frame 10 can be suppressed and the parallelism with the interposer substrate 40 can be easily maintained.

このようにして形成した電力用半導体装置の組立体１Ｐ（図１（ａ））をトランスファモールド用の金型内に設置し、封止領域Ｒｓ部分をトランスファモールドによって封止樹脂で封止する。このとき、はんだ接合部６１、６２は核体６１ｃ、６２ｃによりつぶれが生じることがない。そして、組立体１Ｐの最下面に位置するダイパッド１３と上面に位置するインターポーザ基板４０との平行度が維持されるので、樹脂がダイパッド１３の下側に回り込むこともなく、ばらつきのない封止が可能となる。最後に封止体９０からはみ出たリードフレーム１０から枠体１７を切除するとともに、タイバー１６を切り離す。このようにして、バラバラになった外部端子（それぞれ１１、１２部分に対応）を所定の形状に折り曲げると電力用端子、制御用端子となり、信頼性の高い電力用半導体装置１が完成する。   The power semiconductor device assembly 1P (FIG. 1A) thus formed is placed in a transfer mold, and the sealing region Rs is sealed with a sealing resin by the transfer mold. At this time, the solder joints 61 and 62 are not crushed by the cores 61c and 62c. Since the parallelism between the die pad 13 located on the lowermost surface of the assembly 1P and the interposer substrate 40 located on the upper surface is maintained, the resin does not wrap around the lower side of the die pad 13 and sealing without variation is possible. It becomes possible. Finally, the frame body 17 is cut out from the lead frame 10 protruding from the sealing body 90 and the tie bar 16 is separated. In this way, when the separated external terminals (corresponding to 11 and 12 respectively) are bent into predetermined shapes, they become power terminals and control terminals, and the highly reliable power semiconductor device 1 is completed.

つぎに動作について説明する。
電力用端子１１、制御用端子１４を外部回路に接続して電力用半導体装置１を起動させると、制御素子２３からＩＧＢＴ２２のゲート電極２２ｇに制御信号（ゲート信号）が出力され、ＩＧＢＴ２２がＯＮになる。すると、ダイオード２１、ＩＧＢＴ２２をはじめとする電力用半導体素子に電流が流れ、電力用端子１１を介して、制御された主電力が出力される。その際、インターポーザ基板４０やリードフレーム１０の内部リードに相当する部分にはそれぞれ主電力の電流や制御用の電流が流れ、流れに応じた磁場が生じる。 Next, the operation will be described.
When the power terminal 11 and the control terminal 14 are connected to an external circuit and the power semiconductor device 1 is activated, a control signal (gate signal) is output from the control element 23 to the gate electrode 22g of the IGBT 22, and the IGBT 22 is turned on. Become. Then, a current flows through the power semiconductor elements including the diode 21 and the IGBT 22, and the controlled main power is output via the power terminal 11. At that time, a main power current and a control current flow in portions corresponding to the internal leads of the interposer substrate 40 and the lead frame 10, and a magnetic field corresponding to the flow is generated.

しかし、本実施の形態にかかる電力用半導体装置１では、段差付が容易なリードフレーム１０を用いることで、電力用端子１１や制御用端子１４とつながるリードパターン１２、１５の高さ（Ｌｃ）とダイパッド１３の高さ（Ｌｄ）に変化をつけた。そのため、小型化のために回路の占める面積を減少させても、主電力回路と制御回路とを同一平面内で近接させなくてすむので、発生した磁場（ノイズ）による制御回路への干渉を抑えることができる。しかも、ダイパッド１３の面内にインターポーザ基板４０との間隔を維持する部材である核体６１ｃ、６２ｃを設けたので、リードフレーム１０の変形を抑えて確実に封止しているので、回路部材が封止体９０内で確実に保持され、湿気や有害なガスからも保護されるので、ますます信頼性が高くなる。   However, in the power semiconductor device 1 according to the present embodiment, the height (Lc) of the lead patterns 12 and 15 connected to the power terminal 11 and the control terminal 14 by using the lead frame 10 with easy steps. The height (Ld) of the die pad 13 was changed. Therefore, even if the area occupied by the circuit is reduced for miniaturization, the main power circuit and the control circuit do not have to be close to each other in the same plane, so that interference with the control circuit due to the generated magnetic field (noise) is suppressed. be able to. In addition, since the cores 61c and 62c, which are members that maintain the distance from the interposer substrate 40, are provided in the surface of the die pad 13, the deformation of the lead frame 10 is suppressed and the sealing is reliably performed. Since it is reliably held in the sealing body 90 and is protected from moisture and harmful gases, the reliability becomes higher.

なお、はんだバンプ６１Ｂ、６２Ｂを構成するはんだ材６１ｓ、６２ｓとしてＳｎＡｇＣｕはんだを用いた例を示したが、これに限定するものではなく、ＳｎＳｂはんだ（融点２４０℃）などの他のはんだ材料を用いても同様の効果が得られる。   In addition, although the example which used SnAgCu solder was shown as solder material 61s and 62s which comprise solder bump 61B and 62B, it is not limited to this, Other solder materials, such as SnSb solder (melting | fusing point 240 degreeC), are used. However, the same effect can be obtained.

また、はんだバンプ６１Ｂ、６２Ｂを構成する核体６１ｃ、６２ｃの材料として、銅を用いたが、これに限定するものではない。内包されるはんだ材６１ｓ、６２ｓよりも融点が高く、はんだ接合時やそれ以降の工程で溶融せず、スペーサ（間隔維持部材）としての機械的強度がある材料であればよく、金属に限らずセラミクスなどの無機物でもよい。一方、はんだ材との相性を考慮すると、例示した銅のほか、Ｎｉ（ニッケル）やＴｉ（チタン）といったはんだに対して濡れ性のある材料、あるいはこれら濡れ性のある材料で覆われた材料が好ましい。   Moreover, although copper was used as the material of the cores 61c and 62c constituting the solder bumps 61B and 62B, the present invention is not limited to this. Any material may be used as long as it has a higher melting point than the solder materials 61 s and 62 s contained therein, does not melt at the time of soldering or subsequent processes, and has a mechanical strength as a spacer (interval maintaining member). Inorganic materials such as ceramics may be used. On the other hand, considering compatibility with the solder material, in addition to the exemplified copper, there are materials that are wettable with respect to solder such as Ni (nickel) and Ti (titanium), or materials that are covered with these wettable materials. preferable.

また、核体６１ｃ、６２ｃの形状として球を採用したが、これに限定されることはない。ただし、接合の際に、厚みが一定な部分がインターポーザ基板４０の面に垂直な方向に揃う形状がよく、例えば、直径と高さが同じ円柱や立方体など、所定の代表径で表すことができる形状が好ましい。また、例えば、扁平度が高い板状の部材でも、インターポーザ基板４０の面に垂直な方向と厚み方向が揃うのであれば、板材の厚みを代表径として表すことができるので、使用することが可能である。   Moreover, although the sphere was adopted as the shape of the cores 61c and 62c, it is not limited to this. However, when joining, it is preferable that a portion having a constant thickness is aligned in a direction perpendicular to the surface of the interposer substrate 40. For example, it can be expressed by a predetermined representative diameter such as a cylinder or a cube having the same diameter and height. Shape is preferred. Further, for example, even a plate-like member having high flatness can be used because the thickness of the plate material can be expressed as a representative diameter if the direction perpendicular to the surface of the interposer substrate 40 and the thickness direction are aligned. It is.

以上のように本実施の形態１にかかる電力用半導体装置１によれば、主電力を制御する電力用半導体素子２１、２２と、電力用半導体素子２１、２２を制御する制御素子２３とを矩形板状の封止体９０に内包するとともに、封止体９０の対向する側面のうち、一方から電力用半導体素子２１、２２と接続するための電力用端子１１が、他方から制御素子２３と接続するための制御用端子１４が突出する電力用半導体装置１であって、それぞれの面が略平行になるように形成されたリードフレーム１０内のパターンのうちの、電力用端子１１に延在する電力リードパターン１２と、制御用端子１４に延在する制御リードパターン１５と、少なくとも制御リードパターン１５の面に対して垂直な方向に段差付されるとともに制御リードパターン１５に近い方の面に電力用半導体素子２１、２２の裏面電極２１ｃ、２２ｃが接合されたダイパッド１３と、絶縁基板４１に配線パターン４２、４３を積層して構成され、制御素子２３が搭載されるとともに、少なくとも一方の面（裏面）に、電力用半導体素子２１、２２の表面電極２１ａ、２２ｅと接続するための電力配線パターン４３ａ、４３ｂと、制御素子２３の電極２３ｅと電気接続される制御配線パターン４３ｃとが形成されたインターポーザ基板４０と、を備え、リードフレーム１０（特にダイパッド１３）に対してインターポーザ基板４０が平行に位置するように、電力用半導体素子２１、２２の表面電極２１ａ、２２ｅに対して電力配線パターン４３ａ、４３ｂを、制御リードパターン１５に対して制御配線パターン４３ｃを対向させて接合するとともに、ダイパッド１３の少なくとも周縁部である４隅とインターポーザ基板４０とが、はんだバンプ６２Ｂで接合されている。そのため、ダイパッド１３の少なくとも周縁部には、ダイパッド１３とインターポーザ基板４０との間隔を維持する間隔維持部材として機能する所定の径を有する核体６２ｃが配置されていることになる。   As described above, according to the power semiconductor device 1 of the first embodiment, the power semiconductor elements 21 and 22 that control the main power and the control element 23 that controls the power semiconductor elements 21 and 22 are rectangular. The power terminal 11 is included in the plate-shaped sealing body 90 and connected to the power semiconductor elements 21 and 22 from one of the opposing side surfaces of the sealing body 90, and is connected to the control element 23 from the other side. The power semiconductor device 1 from which the control terminal 14 for projecting protrudes and extends to the power terminal 11 in the pattern in the lead frame 10 formed so that the respective surfaces are substantially parallel to each other. The power lead pattern 12, the control lead pattern 15 extending to the control terminal 14, and at least a step in a direction perpendicular to the surface of the control lead pattern 15 and the control lead pattern 1 Is formed by stacking wiring patterns 42 and 43 on an insulating substrate 41 and a die pad 13 in which the back electrodes 21c and 22c of the power semiconductor elements 21 and 22 are bonded to the surface closer to the surface. In addition, power wiring patterns 43a and 43b for connecting to the front surface electrodes 21a and 22e of the power semiconductor elements 21 and 22 and control wiring electrically connected to the electrode 23e of the control element 23 on at least one surface (back surface). And surface electrodes 21a, 22e of the power semiconductor elements 21, 22 so that the interposer substrate 40 is positioned in parallel to the lead frame 10 (particularly the die pad 13). Power wiring patterns 43a and 43b with respect to the control lead pattern 15 Together joined by countercurrent, the four corners and the interposer substrate 40 is at least the periphery of the die pad 13 is joined by solder bumps 62B. For this reason, the core body 62c having a predetermined diameter that functions as an interval maintaining member that maintains the interval between the die pad 13 and the interposer substrate 40 is disposed at least at the peripheral portion of the die pad 13.

そのため、小型化してもノイズの影響を受けないように、リードフレーム１０を用いてダイパッド１３を制御リードパターン１５に対して段差付できるともに、ダイパッド１３とインターポーザ基板４０との間隔が維持されるので、製品ばらつきもなく、信頼性の高い電力用半導体装置１が得られる。さらに、電力用半導体素子２１、２２の実装対象を積層基板に比べて生産性が高いリードフレーム１０にしたので、効率よく生産することができる。   Therefore, the die pad 13 can be stepped with respect to the control lead pattern 15 by using the lead frame 10 so that even if it is reduced in size, the gap between the die pad 13 and the interposer substrate 40 is maintained. Thus, the highly reliable power semiconductor device 1 without product variations can be obtained. Furthermore, since the power semiconductor elements 21 and 22 are mounted on the lead frame 10 having higher productivity than the multilayer substrate, the power semiconductor elements 21 and 22 can be efficiently produced.

さらに、電力用半導体素子２１、２２の表面電極２１ａ、２２ｅと電力配線パターン４３ａ、４３ｂとの接合に、はんだバンプ６１Ｂを用いた。そのため、ダイパッド１３の中央部分を含む面内にも、ダイパッド１３とインターポーザ基板４０との間隔を維持する間隔維持部材として機能（厳密には厚みが一定な電力用半導体素子２１、２２を含めて）する所定の径を有する核体６１ｃが配置されていることになる。そのため、ダイパッド１３とインターポーザ基板４０との間隔がダイパッド１３の面内全体で維持されるので、ますます信頼性が高くなる。   Furthermore, the solder bump 61B was used for joining the surface electrodes 21a and 22e of the power semiconductor elements 21 and 22 and the power wiring patterns 43a and 43b. Therefore, it functions as an interval maintaining member that maintains the interval between the die pad 13 and the interposer substrate 40 in the plane including the central portion of the die pad 13 (strictly, including the power semiconductor elements 21 and 22 having a constant thickness). Thus, the core 61c having a predetermined diameter is arranged. For this reason, the distance between the die pad 13 and the interposer substrate 40 is maintained in the entire surface of the die pad 13, so that the reliability is further increased.

実施の形態２．
上記実施の形態１では、ダイパッド１３とインターポーザ基板４０との間隔を維持する部材として核体６１ｃ、６２ｃを内包するはんだバンプ６１Ｂ、６２Ｂを使用する例について記載したが、これに限ることはない。本実施の形態２では、間隔を維持する部材として、ダイパッドの一部にインターポーザ基板を支える支柱となる支柱部を設けるようにした。他の構成については、基本的に上記実施の形態１と同様であるので、同様部分についての説明は省略する。 Embodiment 2. FIG.
In the first embodiment, the example in which the solder bumps 61B and 62B including the cores 61c and 62c are used as the member for maintaining the distance between the die pad 13 and the interposer substrate 40 has been described. However, the present invention is not limited to this. In the second embodiment, as a member for maintaining the interval, a column portion serving as a column for supporting the interposer substrate is provided on a part of the die pad. Since other configurations are basically the same as those in the first embodiment, description of the same parts is omitted.

図４と図５は、実施の形態２にかかる電力用半導体装置の構成を説明するためのもので、図４は電力用半導体装置の主要部材の外観を示したものであって、図４（ａ）は電力用半導体装置を樹脂封止する前の組立体の斜視図、図４（ｂ）はインターポーザ基板にバンプを形成した、組立体を構成する直前の裏面斜視図、および図４（ｃ）はリードフレームに半導体素子を搭載した、組立体を構成する直前の斜視図である。また、図５は組立体の断面の状態を説明するための、図４（ａ）のＢＢ−ＢＢ線による切断面であって、組立体の短手方向断面図である。また、図６は変形例にかかる電力用半導体装置の支柱部とインターポーザ基板との接続部分を拡大した断面図（切断線は図４（ａ）のＢＢ−ＢＢ線に対応）である。   4 and 5 are diagrams for explaining the configuration of the power semiconductor device according to the second embodiment. FIG. 4 shows the appearance of the main members of the power semiconductor device. 4A is a perspective view of the assembly before resin-sealing the power semiconductor device, FIG. 4B is a perspective view of the back surface immediately before forming the assembly, with bumps formed on the interposer substrate, and FIG. FIG. 3 is a perspective view immediately before configuring an assembly in which a semiconductor element is mounted on a lead frame. FIG. 5 is a sectional view taken along the line BB-BB in FIG. 4A for explaining the state of the cross section of the assembly, and is a cross-sectional view in the short direction of the assembly. FIG. 6 is an enlarged cross-sectional view (cut line corresponds to the line BB-BB in FIG. 4A) of the connection portion between the support column and the interposer substrate of the power semiconductor device according to the modification.

本実施の形態２においては、図４（ｂ）、（ｃ）に示すように、インターポーザ基板４０とレベルＬｄのダイパッド１３との間隔を維持する部材に、実施の形態１において設けたはんだバンプ６２Ｂ（厳密には核体６２ｃ）の代わりに、支柱として機能する支柱部１８をダイパッド１３に設けたものである。支柱部１８はダイパッド１３の周縁部である４隅近傍部分から延在する突起をそれぞれ折り曲げることにより形成したもので、段差付けにおけるプレス工程で同時に形成している。そして、図５に示すようにインターポーザ基板４０のパターン４３ｊに対してはんだ接合している。さらに、支柱部１８のうち、一部の支柱部１８ｃをインターポーザ基板４０の配線パターン４３ａに接続することで、実施の形態１の図３で説明したのと同様の回路構成を実現している。   In the second embodiment, as shown in FIGS. 4B and 4C, the solder bumps 62B provided in the first embodiment are provided on a member that maintains the distance between the interposer substrate 40 and the level Ld die pad 13. Instead of (strictly speaking, the core body 62c), a column portion 18 that functions as a column is provided on the die pad 13. The support column 18 is formed by bending the protrusions extending from the vicinity of the four corners, which are the peripheral edge of the die pad 13, and is formed at the same time in the pressing step in leveling. Then, as shown in FIG. 5, solder bonding is performed to the pattern 43 j of the interposer substrate 40. Further, by connecting a part of the support pillars 18 c to the wiring pattern 43 a of the interposer substrate 40, a circuit configuration similar to that described in FIG. 3 of the first embodiment is realized.

これにより、少なくとも支柱部１８が設けられた部分では、ダイパッド１３とインターポーザ基板４０との間隔は維持される。さらに、ダイパッド１３ａ、１３ｂのそれぞれの周縁部である４隅の近傍部分に支柱部１８を設けたため、ダイパッド１３ａ、１３ｂそれぞれの面内でインターポーザ基板４０との間隔が維持されるので、ダイパッド１３ａ、１３ｂそれぞれとインターポーザ基板４０との平行度を保つことができる。つまり、大型はんだバンプ６２Ｂに代えてダイパッド１３の一部に支柱部１８を形成することによっても同様の効果が得られる。   Thereby, the space | interval of the die pad 13 and the interposer board | substrate 40 is maintained at the part in which the support | pillar part 18 was provided at least. In addition, since the column portions 18 are provided in the vicinity of the four corners that are the peripheral portions of the die pads 13a and 13b, the distance between the die pads 13a and 13b is maintained between the die pads 13a and 13b. The parallelism between each of 13b and the interposer substrate 40 can be maintained. That is, the same effect can be obtained by forming the support column 18 on a part of the die pad 13 instead of the large solder bump 62B.

実施の形態２の変形例．
また、上記実施の形態２においては、支柱部１８のインターポーザ基板４０に接する部分、つまり先端に板材の面がくるように支柱部１８を形成したが、これに限ることはない。例えば図６に示すように、支柱部の先端１８ｘを他の部分より細くし、インターポーザ基板４０に設けた開口部４０ｈに差し込む、あるいはかみ合うようにしてもよい。あるいは、ダイパッド１３にドーム上のふくらみを形成し、ふくらみ部分がインターポーザ基板４０に接するようにしても同様の効果が得られる。 Modified example of the second embodiment.
In the second embodiment, the column portion 18 is formed such that the portion of the column portion 18 in contact with the interposer substrate 40, that is, the surface of the plate material comes to the tip. However, the present invention is not limited to this. For example, as shown in FIG. 6, the front end 18x of the support column may be made thinner than the other part, and inserted into or engaged with the opening 40h provided in the interposer substrate 40. Alternatively, the same effect can be obtained by forming a bulge on the dome on the die pad 13 so that the bulge portion contacts the interposer substrate 40.

なお、４隅近傍に支柱部１８を配置した例のように、ダイパッド１３の面内においてインターポーザ基板４０との間隔が維持できるように支柱部１８を配置できれば、はんだバンプ６１Ｂに代えて、核体６１ｃの無い従来通りのはんだバンプを用いてもよい。   In addition, if the support | pillar part 18 can be arrange | positioned so that the space | interval with the interposer board | substrate 40 can be maintained in the surface of the die pad 13 like the example which has arrange | positioned the support | pillar part 18 near four corners, it will replace with the solder bump 61B, and a nucleus Conventional solder bumps without 61c may be used.

なお、本実施の形態２においては、インターポーザ基板４０の裏面の配線パターンのうち、導通孔４４の裏面側の面部分に、実施の形態１で設けた裏面側で延在する配線パターン４３ｃの役目を兼用させ、はんだバンプ６１Ｂを設けるようにしている。しかし、これは、支柱部１８を設けるための必要条件ではなく、配線パターンの自由度を示すために変化した形態を示したに過ぎない。   In the second embodiment, among the wiring patterns on the back surface of the interposer substrate 40, the role of the wiring pattern 43c extending on the back surface side provided in the first embodiment on the surface portion on the back surface side of the conduction hole 44. The solder bump 61B is provided. However, this is not a necessary condition for providing the support column 18 but merely shows a changed form to show the degree of freedom of the wiring pattern.

以上のように本実施の形態２にかかる電力用半導体装置１によれば、主電力を制御する電力用半導体素子２１、２２と、電力用半導体素子２１、２２を制御する制御素子２３とを矩形板状の封止体９０に内包するとともに、封止体９０の対向する側面のうち、一方から電力用半導体素子２１、２２と接続するための電力用端子１１が、他方から制御素子２３と接続するための制御用端子１４が突出する電力用半導体装置１であって、それぞれの面が略平行になるように形成されたリードフレーム１０内のパターンのうちの、電力用端子１１に延在する電力リードパターン１２と、制御用端子１４に延在する制御リードパターン１５と、少なくとも制御リードパターン１５の面に対して垂直な方向に段差付されるとともに制御リードパターン１５に近い方の面に電力用半導体素子２１、２２の裏面電極２１ｃ、２２ｃが接合されたダイパッド１３と、絶縁基板４１に配線パターン４２、４３を積層して構成され、制御素子２３が搭載されるとともに、少なくとも一方の面（裏面）に、電力用半導体素子２１、２２の表面電極２１ａ、２２ｅと接続するための電力配線パターン４３ａ、４３ｂと、制御素子２３の電極２３ｅと電気接続される制御配線パターンとして機能する導通孔４４とが形成されたインターポーザ基板４０と、を備え、リードフレーム１０に対してインターポーザ基板４０が平行に位置するように、電力用半導体素子２１、２２の表面電極２１ａ、２２ｅに対して電力配線パターン４３ａ、４３ｂを、制御リードパターン１５に対して導通孔４４を対向させて接合するとともに、ダイパッド１３には、ダイパッド１３から延在するとともにインターポーザ基板４０を支え、間隔維持部材として機能する支柱部１８が形成されている。そのため、ダイパッド１３の少なくとも周縁部には、ダイパッド１３とインターポーザ基板４０との間隔を維持する間隔維持部材として機能する支柱部１８が配置されていることになる。   As described above, according to the power semiconductor device 1 of the second embodiment, the power semiconductor elements 21 and 22 that control the main power and the control element 23 that controls the power semiconductor elements 21 and 22 are rectangular. The power terminal 11 is included in the plate-shaped sealing body 90 and connected to the power semiconductor elements 21 and 22 from one of the opposing side surfaces of the sealing body 90, and is connected to the control element 23 from the other side. The power semiconductor device 1 from which the control terminal 14 for projecting protrudes and extends to the power terminal 11 in the pattern in the lead frame 10 formed so that the respective surfaces are substantially parallel to each other. The power lead pattern 12, the control lead pattern 15 extending to the control terminal 14, and at least a step in a direction perpendicular to the surface of the control lead pattern 15 and the control lead pattern 1 Is formed by stacking wiring patterns 42 and 43 on an insulating substrate 41 and a die pad 13 in which the back electrodes 21c and 22c of the power semiconductor elements 21 and 22 are bonded to the surface closer to the surface. In addition, power wiring patterns 43a and 43b for connecting to the front surface electrodes 21a and 22e of the power semiconductor elements 21 and 22 and control wiring electrically connected to the electrode 23e of the control element 23 on at least one surface (back surface). An interposer substrate 40 formed with a conduction hole 44 functioning as a pattern, and the surface electrodes 21a, 22e of the power semiconductor elements 21, 22 so that the interposer substrate 40 is positioned parallel to the lead frame 10. The power wiring patterns 43a and 43b are joined to the control lead pattern 15 with the conduction holes 44 facing each other. Together, the die pad 13, support the interposer substrate 40 while extending from the die pad 13, struts 18 which functions as a space maintaining member is formed. Therefore, the support column 18 that functions as an interval maintaining member that maintains the interval between the die pad 13 and the interposer substrate 40 is disposed at least at the peripheral portion of the die pad 13.

そのため、小型化してもノイズの影響を受けないように、リードフレーム１０を用いて、ダイパッド１３を制御リードパターン１５に対して段差付できるともに、ダイパッド１３とインターポーザ基板４０との間隔が維持されるので、製品ばらつきもなく、信頼性の高い電力用半導体装置が得られる。さらに、電力用半導体素子２１、２２の実装対象を積層基板に比べて生産性が高いリードフレーム１０にしたので、効率よく生産することができる。   For this reason, the lead frame 10 can be used to step the die pad 13 with respect to the control lead pattern 15 so that the size of the lead pad 10 is not affected by noise, and the distance between the die pad 13 and the interposer substrate 40 is maintained. Therefore, a highly reliable power semiconductor device without product variations can be obtained. Furthermore, since the power semiconductor elements 21 and 22 are mounted on the lead frame 10 having higher productivity than the multilayer substrate, the power semiconductor elements 21 and 22 can be efficiently produced.

実施の形態３．
上記実施の形態１および２では、制御素子をインターポーザ基板の表面側に搭載する例について説明した。本実施の形態３においては、制御素子をインターポーザ基板の裏面側に搭載し、制御素子部分を封止するポッティング樹脂をリードフレームとインターポーザ基板の間隔を維持する部材として用いるようにしたものである。制御素子の配置に伴ってインターポーザ基板の配線パターンの構成は異なることになるが、他の構成については、基本的に上記実施の形態１あるいは２と同様であるので、同様部分についての説明は省略する。 Embodiment 3 FIG.
In the first and second embodiments, the example in which the control element is mounted on the surface side of the interposer substrate has been described. In the third embodiment, the control element is mounted on the back side of the interposer substrate, and a potting resin that seals the control element portion is used as a member for maintaining the distance between the lead frame and the interposer substrate. Although the configuration of the wiring pattern of the interposer substrate differs depending on the arrangement of the control elements, the other configurations are basically the same as those in the first or second embodiment, and the description of the same parts is omitted. To do.

図７と図８は、実施の形態３にかかる電力用半導体装置の構成を説明するためのもので、図７は電力用半導体装置の主要部材の外観を示したものであって、図７（ａ）は電力用半導体装置を樹脂封止する前の組立体の斜視図、図７（ｂ）はインターポーザ基板にバンプを形成した、組立体を構成する直前の裏面斜視図、および図７（ｃ）はリードフレームに半導体素子を搭載した、組立体を構成する直前の斜視図である。また、図８は組立体の短手方向の断面の状態を説明するためのもので、図８（ａ）は図７（ａ）のＢＢ−ＢＢ線による断面図、図８（ｂ）は図７（ａ）のＣＣ−ＣＣ線による断面図を示す。また、図９は変形例にかかる組立体の短手方向の断面図（図７（ａ）のＢＢ−ＢＢ線に対応）である。   7 and 8 are diagrams for explaining the configuration of the power semiconductor device according to the third embodiment. FIG. 7 shows the appearance of the main members of the power semiconductor device. a) is a perspective view of the assembly before resin-sealing the power semiconductor device, FIG. 7B is a perspective view of the back surface immediately before forming the assembly, with bumps formed on the interposer substrate, and FIG. FIG. 3 is a perspective view immediately before configuring an assembly in which a semiconductor element is mounted on a lead frame. 8 is a view for explaining the state of the cross section in the short direction of the assembly. FIG. 8A is a cross-sectional view taken along the line BB-BB of FIG. 7A, and FIG. Sectional drawing by CC-CC line of 7 (a) is shown. FIG. 9 is a cross-sectional view (corresponding to the line BB-BB in FIG. 7A) of the assembly according to the modification in the short direction.

本実施の形態３においては、図７、図８に示すように、インターポーザ基板４０の裏面側に制御素子２３を搭載し、その部分をポッティング樹脂５０により封止したものである。そのため、表側の配線パターン４２や導通孔４４を形成せず、裏面にのみ配線パターン４３を形成している。   In the third embodiment, as shown in FIGS. 7 and 8, the control element 23 is mounted on the back side of the interposer substrate 40, and the portion is sealed with a potting resin 50. For this reason, the wiring pattern 43 is formed only on the back surface without forming the wiring pattern 42 or the conduction hole 44 on the front side.

配線パターン４３は、矩形状で面内のほぼ中央に配置され、制御素子２３が接合された配線パターン４３ｄ、および金のボンディングワイヤ７４によって制御素子２３の制御電極２３ｅと電気接続されている配線パターン４３ｃ、ＩＧＢＴ２２のゲート電極２２ｇに対向するように配置された配線パターン４３ｇ、およびダイパッド１３上の電力用半導体素子２１，２２の主電極２１ａ、２２ｅに対応して配置された配線パターン４３ａと４３ｂが形成されている。そして、配線パターン４３ｃの一部は、図示しないが配線パターン４３ｇと導通するように構成している。これにより、実施の形態１の図３で説明したのと同様の回路構成を実現することができる。そして、制御素子２３、ワイヤボンド７４および配線パターン４３ｃの一部を含む所定領域をポッティング樹脂５０により封止している。   The wiring pattern 43 has a rectangular shape and is arranged almost in the center of the surface, and is electrically connected to the control electrode 23e of the control element 23 by a wiring pattern 43d to which the control element 23 is bonded and a gold bonding wire 74. 43c, a wiring pattern 43g arranged to face the gate electrode 22g of the IGBT 22, and wiring patterns 43a and 43b arranged corresponding to the main electrodes 21a and 22e of the power semiconductor elements 21 and 22 on the die pad 13. Is formed. A part of the wiring pattern 43c is configured to be electrically connected to the wiring pattern 43g (not shown). Thereby, a circuit configuration similar to that described in FIG. 3 of the first embodiment can be realized. A predetermined region including a part of the control element 23, the wire bond 74, and the wiring pattern 43c is sealed with the potting resin 50.

ポッティング樹脂５０の高さ（厚み）は、インターポーザ基板４０とリードフレーム１０のレベルＬｄ部分（ダイパッド１３）との間隔および樹脂の柔軟性に応じて設定し、ポッティング樹脂５０とほぼ同じ高さを有するポッティング樹脂５１をダイパッド１３ａ、１３ｂのそれぞれの４隅に対応する箇所に形成した。ただし、ダイパッド１３ｂの４隅に対応する部分のうち、配線パターン４３ａの張り出し部分には、ポッティング樹脂５１の代わりにダイパッド１３ｂと電気接続するためのはんだバンプ６２Ｂを配置している。そして、ダイパッド１３ａと１３ｂとの対向する側部で、ゲート電極２２ｇ側の端部となる隅部分では、ポッティング樹脂５０がポッティング樹脂５１の代用をしている。   The height (thickness) of the potting resin 50 is set according to the distance between the interposer substrate 40 and the level Ld portion (die pad 13) of the lead frame 10 and the flexibility of the resin, and has almost the same height as the potting resin 50. Potting resin 51 was formed at locations corresponding to the four corners of each of the die pads 13a and 13b. However, of the portions corresponding to the four corners of the die pad 13b, solder bumps 62B for electrical connection with the die pad 13b are disposed in place of the potting resin 51 at the protruding portion of the wiring pattern 43a. The potting resin 50 is substituted for the potting resin 51 at the corner portions that are the end portions on the gate electrode 22g side on the side portions facing the die pads 13a and 13b.

これにより、ポッティング樹脂５０、５１が実施の形態１におけるはんだバンプ６２Ｂ、あるいは実施の形態２における支柱部１８と同様に、ダイパッド１３とインターポーザ基板４０との間隔を維持する部材として機能する。   As a result, the potting resins 50 and 51 function as members that maintain the distance between the die pad 13 and the interposer substrate 40 in the same manner as the solder bumps 62B in the first embodiment or the support columns 18 in the second embodiment.

実施の形態３の変形例．
また、上記実施の形態３においては、配線パターン４３ａの張り出し部分とダイパッド１３ｂとの電気接続のために、ポッティング樹脂５１の代わりにはんだバンプ６２Ｂを配置したが、これに限ることはない。例えば図９に示すように、実施の形態２で説明したのと同様に、ダイパッド１３ｂに支柱部１８ｃを設けるようにしてもよい。 Modified example of the third embodiment.
In the third embodiment, the solder bumps 62B are disposed in place of the potting resin 51 for electrical connection between the protruding portion of the wiring pattern 43a and the die pad 13b. However, the present invention is not limited to this. For example, as shown in FIG. 9, as described in the second embodiment, a post portion 18c may be provided on the die pad 13b.

なお、ポッティング樹脂５１により、インターポーザ基板４０とダイパッド１３間の間隔を維持する構成は、実施の形態１あるいは２のようにインターポーザ基板４０の表側に制御素子２３を搭載した場合にも適用できる。   The configuration in which the spacing between the interposer substrate 40 and the die pad 13 is maintained by the potting resin 51 can also be applied to the case where the control element 23 is mounted on the front side of the interposer substrate 40 as in the first or second embodiment.

一方、本実施の形態３のように、インターポーザ基板４０の表側を平坦にした場合、柔軟性のあるポッティング樹脂５１や、可撓性のある支柱１８により、ダイパッド１３とインターポーザ基板４０間が弾性のある厚み部材として機能する。したがって、トランスファモールド金型上面にインターポーザ基板４０を密着させることができるので、インターポーザ基板４０の上面を封止樹脂から露出させ、例えば、上下両面を放熱面とするような構成も可能となる。   On the other hand, when the front side of the interposer substrate 40 is flattened as in the third embodiment, the gap between the die pad 13 and the interposer substrate 40 is made elastic by the flexible potting resin 51 and the flexible column 18. It functions as a certain thickness member. Therefore, the interposer substrate 40 can be brought into close contact with the upper surface of the transfer mold, so that the upper surface of the interposer substrate 40 is exposed from the sealing resin, and for example, a configuration in which the upper and lower surfaces are heat radiating surfaces is possible.

以上のように本実施の形態３にかかる電力用半導体装置１によれば、主電力を制御する電力用半導体素子２１、２２と、電力用半導体素子２１、２２を制御する制御素子２３とを矩形板状の封止体９０に内包するとともに、封止体９０の対向する側面のうち、一方から電力用半導体素子２１、２２と接続するための電力用端子１１が、他方から制御素子２３と接続するための制御用端子１４が突出する電力用半導体装置１であって、それぞれの面が略平行になるように形成されたリードフレーム１０内のパターンのうちの、電力用端子１１に延在する電力リードパターン１２と、制御用端子１４に延在する制御リードパターン１５と、少なくとも制御リードパターン１５の面に対して垂直な方向に段差付されるとともに制御リードパターン１５に近い方の面に電力用半導体素子２１、２２の裏面電極２１ｃ、２２ｃが接合されたダイパッド１３と、絶縁基板４１に配線パターン４３を積層して構成され、制御素子２３が搭載されるとともに、少なくとも一方の面（裏面）に、電力用半導体素子２１、２２の表面電極２１ａ、２２ｅと接続するための電力配線パターン４３ａ、４３ｂと、制御素子２３の電極２３ｅと電気接続される制御配線パターン４３ｃとが形成されたインターポーザ基板４０と、を備え、リードフレーム１０に対してインターポーザ基板４０が平行に位置するように、電力用半導体素子２１、２２の表面電極２１ａ、２２ｅに対して電力配線パターン４３ａ、４３ｂを、制御リードパターン１５に対して制御配線パターン４３ｃを対向させて接合するとともに、ダイパッド１３の周縁部である４隅のうち、少なくとも一部とインターポーザ基板４０との接合に、所定厚みを有するポッティング樹脂５１が用いられている。そのため、ダイパッド１３の少なくとも周縁部には、ダイパッド１３とインターポーザ基板４０との間隔を維持する間隔維持部材として機能する所定厚みを有するポッティング樹脂５１が配置されていることになる。   As described above, according to the power semiconductor device 1 of the third embodiment, the power semiconductor elements 21 and 22 that control the main power and the control element 23 that controls the power semiconductor elements 21 and 22 are rectangular. The power terminal 11 is included in the plate-shaped sealing body 90 and connected to the power semiconductor elements 21 and 22 from one of the opposing side surfaces of the sealing body 90, and is connected to the control element 23 from the other side. The power semiconductor device 1 from which the control terminal 14 for projecting protrudes and extends to the power terminal 11 in the pattern in the lead frame 10 formed so that the respective surfaces are substantially parallel to each other. The power lead pattern 12, the control lead pattern 15 extending to the control terminal 14, and at least a step in a direction perpendicular to the surface of the control lead pattern 15 and the control lead pattern 1 The die pad 13 with the back electrodes 21c and 22c of the power semiconductor elements 21 and 22 bonded to the surface closer to the surface and the wiring pattern 43 are laminated on the insulating substrate 41, and the control element 23 is mounted. Power wiring patterns 43a and 43b for connecting to the front surface electrodes 21a and 22e of the power semiconductor elements 21 and 22 and a control wiring pattern 43c electrically connected to the electrode 23e of the control element 23 on at least one surface (back surface). And an interposer substrate 40 formed with a power wiring pattern 43a with respect to the surface electrodes 21a and 22e of the power semiconductor elements 21 and 22 so that the interposer substrate 40 is positioned parallel to the lead frame 10. , 43b with the control wiring pattern 43c facing the control lead pattern 15, Of the four corners is a peripheral portion of Ipaddo 13, the bonding between at least part and the interposer substrate 40, potting resin 51 having a predetermined thickness is used. Therefore, the potting resin 51 having a predetermined thickness that functions as an interval maintaining member that maintains the interval between the die pad 13 and the interposer substrate 40 is disposed at least at the peripheral portion of the die pad 13.

また、制御素子２３はインターポーザ基板４０の裏側に搭載されており、所定厚みを有して制御素子２３を封止するとともに、ダイパッド１３に対向して前記間隔維持部材として機能する封止樹脂５０を設けたので、ダイパッド１３の周縁部である４隅のうち、少なくとも一部とインターポーザ基板４０との間に、所定厚みを有するポッティング樹脂５０が用いられていることになる。   The control element 23 is mounted on the back side of the interposer substrate 40, seals the control element 23 with a predetermined thickness, and seals the sealing resin 50 that functions as the gap maintaining member facing the die pad 13. Since it is provided, the potting resin 50 having a predetermined thickness is used between at least a part of the four corners that are the peripheral portion of the die pad 13 and the interposer substrate 40.

そのため、小型化してもノイズの影響を受けないように、リードフレーム１０を用いて、ダイパッド１３を制御リードパターン１５に対して段差付できるともに、ダイパッド１３とインターポーザ基板４０との間隔が維持されるので、製品ばらつきもなく、信頼性の高い電力用半導体装置が得られる。   For this reason, the lead frame 10 can be used to step the die pad 13 with respect to the control lead pattern 15 so that the size of the lead pad 10 is not affected by noise, and the distance between the die pad 13 and the interposer substrate 40 is maintained. Therefore, a highly reliable power semiconductor device without product variations can be obtained.

なお、上記各実施の形態では、銅製リードフレームについて記載したが、Ｎｉ／ＡｕめっきやＡｇめっきなどの表面処理が施されていてもよい。また、はんだ付け電極としてＣｕ蒸着を用いたが、Ｎｉ／Ａｕなど他の金属や、めっきなど他の手法で形成してもよい。また、ワイヤボンド用の金属線として、Ａｕ（金）線を用いたが、Ｃｕ（銅）線やＡｌ（アルミニウム）線など他の材料を用いてもよい。   In each of the above embodiments, the copper lead frame has been described. However, surface treatment such as Ni / Au plating or Ag plating may be performed. Moreover, although Cu vapor deposition was used as a soldering electrode, other metal such as Ni / Au, or other methods such as plating may be used. Further, although Au (gold) wire is used as the metal wire for wire bonding, other materials such as Cu (copper) wire and Al (aluminum) wire may be used.

また、上記各実施の形態においては、ＩＧＢＴ２２のゲート電極２２ｇに対してもバンプ６１Ｂを用いて接続したが、これに限ることはない。例えば、インターポーザ基板４０のゲート電極２２ｇに対向する部分にゲート電極２２ｇに対して余裕を持たせた貫通孔を形成し、ワイヤボンドで直接制御素子２３あるいは配線パターン４２ｃと接続を行うようにしてもよい。この場合、他の電極よりも小さなゲート電極２２ｇに対する位置決め要求精度が緩和されるので、インターポーザ基板４０のリードフレーム１０に対する位置ずれ許容量を増大させることができる。   In each of the above embodiments, the bumps 61B are used to connect to the gate electrode 22g of the IGBT 22. However, the present invention is not limited to this. For example, a through-hole having a margin with respect to the gate electrode 22g is formed in a portion facing the gate electrode 22g of the interposer substrate 40, and the control element 23 or the wiring pattern 42c is directly connected by wire bonding. Good. In this case, since the required positioning accuracy for the gate electrode 22g smaller than the other electrodes is relaxed, it is possible to increase the allowable displacement amount of the interposer substrate 40 with respect to the lead frame 10.

また、制御素子２３あるいは表面側の配線パターン４２ｃとリードパターン１５との接続については、導通孔４４やはんだバンプ６１Ｂに限らず、一部にワイヤボンドを用いてもよい。また、リードフレーム１０の一部に所定径の開口部を設け、はんだバンプ６１Ｂ、６２Ｂやポッティング樹脂５１の一部を落とし込み、位置決めを容易にするようにしてもよい。   Further, the connection between the control element 23 or the wiring pattern 42c on the surface side and the lead pattern 15 is not limited to the conduction hole 44 and the solder bump 61B, and a wire bond may be used in part. Further, an opening portion having a predetermined diameter may be provided in a part of the lead frame 10 and a part of the solder bumps 61B and 62B or the potting resin 51 may be dropped to facilitate positioning.

また、インターポーザ基板４０裏面のパワー回路に相当する配線パターンを、接地電極（ＧＮＤ）を両側に配したコプレーナ構造にしたり、積層導体層の上下面を接地電極としたマイクロストリップ構造とすることで、さらにノイズの発生を抑制することが可能となる。また、インターポーザ基板４０の表裏の電気的接続は導通孔４４を用いているが、インターポーザ基板４０の端面にキャスタレーション（半円スルーホール）を形成し、スルーホールめっきだけでは電気容量が不足している場合に、はんだを流し込むことで電気容量を増し、大電流回路への適用性を向上させるようにしてもよい。もちろん、導通孔４４にリードフレーム１０の一部など金属部材を挿入し、はんだを流し込むことによって、電気容量を増大させるようにしてもよい。   Also, the wiring pattern corresponding to the power circuit on the back surface of the interposer substrate 40 can be a coplanar structure in which ground electrodes (GND) are arranged on both sides, or a microstrip structure in which the upper and lower surfaces of the laminated conductor layer are ground electrodes. Furthermore, it becomes possible to suppress the generation of noise. Further, the electrical connection between the front and back surfaces of the interposer substrate 40 uses the conduction holes 44. However, a castellation (semicircular through hole) is formed on the end surface of the interposer substrate 40, and the electric capacity is insufficient only by the through hole plating. In such a case, the electric capacity may be increased by pouring solder to improve the applicability to a large current circuit. Of course, the electrical capacity may be increased by inserting a metal member such as a part of the lead frame 10 into the conduction hole 44 and pouring solder.

以上のように上記各実施の形態１〜３にかかる電力用半導体装置１によれば、主電力を制御する電力用半導体素子２１、２２と、電力用半導体素子２１、２２を制御する制御素子２３とを矩形板状の封止体９０に内包するとともに、封止体９０の対向する側面のうち、一方から電力用半導体素子２１、２２と接続するための電力用端子１１が、他方から制御素子２３と接続するための制御用端子１４が突出する電力用半導体装置１であって、それぞれの面が略平行になるように形成されたリードフレーム１０内のパターンのうちの、電力用端子１１に延在する電力リードパターン１２と、制御用端子１４に延在する制御リードパターン１５と、少なくとも制御リードパターン１５の面に対して垂直な方向に段差付されるとともに制御リードパターン１５に近い方の面に電力用半導体素子２１、２２の裏面電極２１ｃ、２２ｃが接合されたダイパッド１３と、絶縁基板４１に少なくとも裏面側の配線パターン４３を積層して構成され、制御素子２３が搭載されるとともに、少なくとも一方の面（裏面）に、電力用半導体素子２１、２２の表面電極２１ａ、２２ｅと接続するための電力配線パターン４３ａ、４３ｂと、制御素子２３の電極２３ｅと電気接続される制御配線パターン４３ｃとが形成されたインターポーザ基板４０と、を備え、リードフレーム１０に対してインターポーザ基板４０が平行に位置するように、電力用半導体素子２１、２２の表面電極２１ａ、２２ｅに対して電力配線パターン４３ａ、４３ｂを、制御リードパターン１５に対して制御配線パターン４３ｃを対向させて接合するとともに、ダイパッド１３の少なくとも周縁部である４隅には、ダイパッド１３とインターポーザ基板４０との間隔を維持する間隔維持部材が配置されている。   As described above, according to the power semiconductor device 1 of the first to third embodiments, the power semiconductor elements 21 and 22 that control the main power and the control element 23 that controls the power semiconductor elements 21 and 22. Are encapsulated in a rectangular plate-shaped sealing body 90, and the power terminal 11 for connecting to the power semiconductor elements 21 and 22 from one of the opposing side surfaces of the sealing body 90 is connected to the control element from the other. 23 is a power semiconductor device 1 in which a control terminal 14 for connecting to the power supply 23 protrudes, and the power terminal 11 of the patterns in the lead frame 10 formed so that the respective surfaces are substantially parallel to each other. The power lead pattern 12 that extends, the control lead pattern 15 that extends to the control terminal 14, and at least a step in a direction perpendicular to the surface of the control lead pattern 15 and the control lead pattern The die pad 13 in which the back electrodes 21c and 22c of the power semiconductor elements 21 and 22 are bonded to the surface closer to the surface 15 and the insulating substrate 41 are laminated with at least a back wiring pattern 43, and the control element 23 is mounted, and power wiring patterns 43a and 43b for connecting to the surface electrodes 21a and 22e of the power semiconductor elements 21 and 22 and the electrode 23e of the control element 23 and the electricity are provided on at least one surface (back surface). And interposer substrate 40 on which control wiring pattern 43c to be connected is formed, and surface electrodes 21a and 22e of power semiconductor elements 21 and 22 are arranged so that interposer substrate 40 is positioned parallel to lead frame 10. Power wiring patterns 43a and 43b for the control lead pattern 15 and control wiring pattern 43c for the control lead pattern 15. Together joined by, at the four corners is at least the periphery of the die pad 13, the interval maintaining member for maintaining the spacing between the die pad 13 and the interposer substrate 40 is disposed.

そのため、小型化してもノイズの影響を受けないように、リードフレーム１０を用いて、ダイパッド１３を制御リードパターン１５に対して段差付できるともに、ダイパッド１３とインターポーザ基板４０との間隔が維持されるので、製品ばらつきもなく、信頼性の高い電力用半導体装置が得られる。さらに、電力用半導体素子２１、２２の実装対象を積層基板に比べて生産性が高いリードフレーム１０にしたので、効率よく生産することができる。   For this reason, the lead frame 10 can be used to step the die pad 13 with respect to the control lead pattern 15 so that the size of the lead pad 10 is not affected by noise, and the distance between the die pad 13 and the interposer substrate 40 is maintained. Therefore, a highly reliable power semiconductor device without product variations can be obtained. Furthermore, since the power semiconductor elements 21 and 22 are mounted on the lead frame 10 having higher productivity than the multilayer substrate, the power semiconductor elements 21 and 22 can be efficiently produced.

なお、上記各実施の形態においては、スイッチング素子（トランジスタ）２２や整流素子（ダイオード）２１として機能する電力用半導体素子には、シリコンウエハを基材とした一般的な素子でも良いが、本発明においては炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）系材料、またはダイヤモンドといったシリコンと較べてバンドギャップが広い、いわゆるワイドバンドギャップ半導体材料を用い、電流許容量および高温動作が可能な半導体素子を用いた場合に、特に顕著な効果が現れる。特に炭化ケイ素を用いた電力用半導体素子に好適に用いることができる。デバイス種類としては、スイッチング素子としてはＩＧＢＴの他に、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect-Transistor）でもよく、その他縦型半導体素子であればよい。   In each of the above-described embodiments, the power semiconductor element functioning as the switching element (transistor) 22 or the rectifying element (diode) 21 may be a general element based on a silicon wafer. Uses semiconductor elements that use a so-called wide-bandgap semiconductor material that has a wider bandgap than silicon carbide (SiC), gallium nitride (GaN) -based materials, or diamond, and that can operate at high currents and at high temperatures. In particular, a remarkable effect appears. In particular, it can be suitably used for a power semiconductor element using silicon carbide. As the device type, the switching element may be a MOSFET (Metal Oxide Semiconductor Field-Effect-Transistor) in addition to the IGBT, or any other vertical semiconductor element.

ワイドバンドギャップ半導体によって形成されたスイッチング素子や整流素子（各実施の形態における電力用半導体素子２１、２２）は、ケイ素で形成された素子よりも電力損失が低いため、スイッチング素子や整流素子における高効率化が可能であり、ひいては、電力用半導体装置の高効率化が可能となる。さらに、耐電圧性が高く、許容電流密度も高いため、スイッチング素子や整流素子の小型化が可能であり、これら小型化されたスイッチング素子や整流素子を用いることにより、電力用半導体装置も小型化が可能となる。また耐熱性が高いので、高温動作が可能であり、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化も可能となるので、電力用半導体装置の一層の小型化が可能になる。   Since switching elements and rectifier elements (power semiconductor elements 21 and 22 in each embodiment) formed of wide band gap semiconductors have lower power loss than elements formed of silicon, high switching element and rectifier elements are required. Efficiency can be improved, and as a result, the efficiency of the power semiconductor device can be increased. In addition, because it has high voltage resistance and high allowable current density, it is possible to reduce the size of switching elements and rectifier elements. By using these reduced switching elements and rectifier elements, power semiconductor devices can also be reduced in size. Is possible. In addition, since the heat resistance is high, it is possible to operate at a high temperature, and it is possible to reduce the size of the heat dissipating fins of the heat sink and the air cooling of the water-cooled portion, thereby further miniaturizing the power semiconductor device.

一方、上記のように高温動作する場合は停止・駆動時の温度差が大きくなり、さらに、高効率・小型化によって、単位体積当たりに扱う電流量が大きくなる。そのため経時的な温度変化や空間的な温度勾配が大きくなり、電力用半導体素子と配線部材との熱応力も大きくなる可能性がある。しかし、本発明のようにリードフレーム１０とインターポーザ基板４０との間に、間隔を維持する部材が配置されていれば、その間に配置された半導体素子や配線部材に余分な応力がかかることがなく、信頼性が向上する。とくに、配線あたりの電流量も増大するので、段差を付けたリードフレームを用いることにより、主電力の配線で発生するノイズの制御回路への影響を低減することが可能となる。つまり、本発明による効果を発揮することで、ワイドバンドギャップ半導体の特性を活かすことができるようになる。   On the other hand, when operating at a high temperature as described above, the temperature difference during stop and drive increases, and the amount of current handled per unit volume increases due to high efficiency and downsizing. Therefore, the temperature change over time and the spatial temperature gradient increase, and the thermal stress between the power semiconductor element and the wiring member may increase. However, if a member for maintaining a gap is disposed between the lead frame 10 and the interposer substrate 40 as in the present invention, no extra stress is applied to the semiconductor elements and wiring members disposed therebetween. , Improve reliability. In particular, since the amount of current per wiring also increases, it is possible to reduce the influence of noise generated in the main power wiring on the control circuit by using a lead frame having a step. That is, by exhibiting the effect of the present invention, the characteristics of the wide band gap semiconductor can be utilized.

なお、スイッチング素子及び整流素子の両方がワイドバンドギャップ半導体によって形成されていても、いずれか一方の素子がワイドバンドギャップ半導体によって形成されていてもよい。   Note that both the switching element and the rectifying element may be formed of a wide band gap semiconductor, or one of the elements may be formed of a wide band gap semiconductor.

１：電力用半導体装置、 １Ｐ：組立体、
１０：リードフレーム、
１１，１２，１４，１５：リードパターン、 １３：ダイパッド、 １６：タイバー、
１７：枠体、 １８：支柱部、
２１：ダイオード（電力用半導体素子）、 ２２：ＩＧＢＴ（電力用半導体素子）、
２３：制御素子、
４０：インターポーザ基板、
４１：絶縁基板、 ４２，４３：配線パターン、 ４４：導通部、
５０：（制御素子封止用）ポッティング樹脂、 ５１：ポッティング樹脂、
６１，６２ はんだ接合部、 ６１Ｂ，６２Ｂ：はんだバンプ、
６１ｃ，６２ｃ：核体、 ６１ｓ，６２ｓ：はんだ材、 ７４：ボンディングワイヤ、
８０：はんだ接合部、 ９０：封止体。 1: power semiconductor device, 1P: assembly,
10: Lead frame,
11, 12, 14, 15: lead pattern, 13: die pad, 16: tie bar,
17: Frame body, 18: Strut part,
21: Diode (power semiconductor element), 22: IGBT (power semiconductor element),
23: control element,
40: Interposer substrate
41: Insulating substrate, 42, 43: Wiring pattern, 44: Conducting part,
50: Potting resin (for sealing control element) 51: Potting resin
61, 62 solder joints, 61B, 62B: solder bumps,
61c, 62c: core, 61s, 62s: solder material, 74: bonding wire,
80: Solder joint, 90: Sealed body.

Claims (7)

主電力を制御する電力用半導体素子と、前記電力用半導体素子を制御する制御素子とを矩形板状の封止体に内包するとともに、前記封止体の対向する側面のうち、一方から前記電力用半導体素子と接続するための電力用端子が、他方から前記制御素子と接続するための制御用端子が突出する電力用半導体装置であって、
それぞれの面が略平行になるように形成されたリードフレーム内のパターンのうちの、前記電力用端子に延在する電力リードパターンと、前記制御用端子に延在する制御リードパターンと、少なくとも前記制御リードパターンの面に対して垂直な方向に段差付けされるとともに前記制御リードパターンに近い方の面に前記電力用半導体素子の裏面電極が接合されたダイパッドと、
絶縁基板に配線パターンを積層して構成され、前記制御素子が搭載されるとともに、少なくとも一方の面に、前記電力用半導体素子の表面電極と接続するための電力配線パターンと、前記制御素子の電極と電気接続される制御配線パターンとが形成されたインターポーザ基板と、を備え、
前記リードフレームに対して前記インターポーザ基板が平行に位置するように、前記電力用半導体素子の表面電極に対して前記電力配線パターンを、前記制御リードパターンに対して前記制御配線パターンを対向させて接合するとともに、前記ダイパッドの少なくとも周縁部には、前記ダイパッドと前記インターポーザ基板との間隔を維持する第一の間隔維持部材が配置され、さらに前記インターポーザ基板と前記リードフレームとの間隔を維持する第二の間隔維持部材が配置されていることを特徴とする電力用半導体装置。 The power semiconductor element for controlling the main power and the control element for controlling the power semiconductor element are encapsulated in a rectangular plate-shaped sealing body, and the power is applied from one of the opposing side surfaces of the sealing body. A power semiconductor device in which a power terminal for connecting to a semiconductor element for use projects from a control terminal for connecting to the control element from the other,
Of the patterns in the lead frame formed so that each surface is substantially parallel, the power lead pattern extending to the power terminal, the control lead pattern extending to the control terminal, and at least the a die pad back electrode of said power semiconductor element on a surface closer to the control lead pattern while being Installing stepped in a direction perpendicular to the plane of the control lead pattern are joined,
The control element is mounted by laminating a wiring pattern on an insulating substrate, and a power wiring pattern for connecting to a surface electrode of the power semiconductor element on at least one surface, and an electrode of the control element And an interposer substrate on which a control wiring pattern to be electrically connected is formed,
The power wiring pattern is bonded to the surface electrode of the power semiconductor element, and the control wiring pattern is bonded to the control lead pattern so that the interposer substrate is positioned in parallel to the lead frame. In addition, a first interval maintaining member that maintains an interval between the die pad and the interposer substrate is disposed at least at a peripheral portion of the die pad, and a second interval that maintains the interval between the interposer substrate and the lead frame . A power semiconductor device, characterized in that an interval maintaining member is arranged. 前記電力用半導体素子の表面電極と前記電力配線パターンとの接合、および前記ダイパッドと前記インターポーザ基板との接合のうちの少なくとも一方は、
はんだ材と、前記はんだ材よりも融点が高く、所定の代表径を有して前記はんだ材に内包され、前記第一の間隔維持部材として機能する核体と、で構成されたはんだバンプが用いられていることを特徴とする請求項１に記載の電力用半導体装置。 At least one of the bonding between the surface electrode of the power semiconductor element and the power wiring pattern, and the bonding between the die pad and the interposer substrate,
A solder bump composed of a solder material and a core that has a higher melting point than the solder material, has a predetermined representative diameter, is included in the solder material, and functions as the first interval maintaining member is used. The power semiconductor device according to claim 1, wherein the power semiconductor device is a power semiconductor device. 前記ダイパッドには、
前記ダイパッドから延在するとともに前記インターポーザ基板を支え、前記第一の間隔維持部材として機能する支柱部が形成されていることを特徴とする請求項１または２に記載の電力用半導体装置。 In the die pad,
3. The power semiconductor device according to claim 1, wherein a post portion extending from the die pad and supporting the interposer substrate and functioning as the first interval maintaining member is formed. 4. 前記インターポーザ基板と前記ダイパッドとの間に、所定厚みを有し、前記第一の間隔維持部材として機能するポッティング樹脂が設けられていることを特徴とする請求項１ないし３のいずれか１項に記載の電力用半導体装置。 The potting resin which has a predetermined thickness and functions as said 1st space | interval maintenance member is provided between the said interposer board | substrate and the said die pad, The any one of Claim 1 thru | or 3 characterized by the above-mentioned . The power semiconductor device described. 前記制御素子は、前記インターポーザ基板の前記一方の面側に搭載されており、
所定厚みを有して前記制御素子を封止するとともに、前記ダイパッドに対向して前記第一の間隔維持部材として機能する封止樹脂を設けたことを特徴とする請求項１ないし４のいずれか１項に記載の電力用半導体装置。 The control element is mounted on the one surface side of the interposer substrate,
5. The sealing resin according to claim 1, wherein the control element is sealed with a predetermined thickness, and a sealing resin that functions as the first gap maintaining member is provided to face the die pad. 2. A power semiconductor device according to item 1. 前記電力用半導体素子がワイドバンドギャップ半導体材料により形成されていることを特徴とする請求項１ないし５のいずれか１項に記載の電力用半導体装置。   6. The power semiconductor device according to claim 1, wherein the power semiconductor element is formed of a wide band gap semiconductor material. 前記ワイドバンドギャップ半導体材料は、炭化ケイ素、窒化ガリウム系材料、およびダイヤモンド、のうちのいずれかであることを特徴とする請求項６に記載の電力用半導体装置。   The power semiconductor device according to claim 6, wherein the wide band gap semiconductor material is any one of silicon carbide, a gallium nitride-based material, and diamond.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6274986B2 (en) * 2014-06-26 2018-02-07 三菱電機株式会社 Power semiconductor module and manufacturing method thereof
JP6269573B2 (en) 2015-05-18 2018-01-31 株式会社デンソー Semiconductor device
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07226422A (en) * 1994-02-14 1995-08-22 Sumitomo Electric Ind Ltd Package of electronic component
JP3080049B2 (en) * 1997-11-17 2000-08-21 日本電気株式会社 Integrated circuit chip mounting structure and method
JP3674333B2 (en) * 1998-09-11 2005-07-20 株式会社日立製作所 Power semiconductor module and electric motor drive system using the same
JP2003100924A (en) * 2001-09-21 2003-04-04 Kyocera Corp Semiconductor device
JP2004172211A (en) * 2002-11-18 2004-06-17 Yaskawa Electric Corp Power module
JP4022758B2 (en) * 2003-03-31 2007-12-19 株式会社デンソー Semiconductor device
TWI226110B (en) * 2004-03-17 2005-01-01 Cyntec Co Ltd Package with stacked substrates
JP2008066026A (en) * 2006-09-05 2008-03-21 Fuji Electric Holdings Co Ltd Method for manufacturing organic el display panel
JP5193777B2 (en) * 2008-09-26 2013-05-08 株式会社東芝 Power semiconductor module and inverter system using it
JP2011044452A (en) * 2009-08-19 2011-03-03 Denso Corp Electronic device and method of manufacturing the same

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