JP5787926B2 - 半導体スイッチ回路 - Google Patents

Description

本発明の実施形態は、半導体スイッチ回路に関する。

携帯電話などの無線応用機器においては、送受信切替や、周波数帯の切替、さらには、アンテナ切替などに半導体スイッチが用いられている。

このような半導体スイッチは昇圧回路とレベルシフタ及び信号伝送用スイッチ等を有しており、スイッチ動作時において高周波ノイズが少なく、起動時間が短いことが求められる。

特開２０１１−７１８０２号公報

本発明が解決しようとする課題は、ノイズの増加を抑制しつつ、起動時間が短くすることを可能とする半導体スイッチ回路を提供することである。

実施形態の半導体スイッチ回路は、第１の制御信号により動作する信号伝送用スイッチ
と、所定の電圧が供給されるとともに、第２の制御信号が入力され、第１の制御信号を出
力するレベルシフタと、電源電圧を昇圧し、所定の電圧をレベルシフタに出力する昇圧回
路と、第２の制御信号をレベルシフタに出力する制御回路と、基準電圧を生成する基準電
圧回路と、所定の電圧に相当する電圧及び基準電圧を入力するコンパレータ、コンパレー
タの出力端子に接続された第１のスイッチ、第１の容量性素子、第２の容量性素子、第１
及び第２の抵抗素子を有し、前記昇圧回路及び前記レベルシフタと前記グランドとの間に
おいて第１の容量性素子及び第２の容量性素子からなる等価容量を変化させる容量切り替
え回路と、昇圧回路の出力端子と及びグランドとの間の接続の切り替えを行う第２のスイ
ッチとを有する。

第１の実施形態の半導体スイッチ回路の構成例を示す回路図。 第１の実施形態の半導体スイッチ回路で使用される信号伝送用スイッチの構成例を示す回路図。 第１の実施形態の半導体スイッチ回路におけるコンパレータのヒステリシス特性図。 第１の実施形態の半導体スイッチ回路の動作を示すタイミングチャート図。 第２の実施形態の半導体スイッチ回路の構成例を示す回路図。 第３の実施形態の半導体スイッチ回路の構成例を示す回路図。

以下、本発明の実施の形態について図を参照しながら説明する。各実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示された通りとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。

(第１の実施形態)
第１の実施形態の半導体スイッチ回路１の構成例を示す回路図である。半導体スイッチ回路１は、信号伝送用スイッチ２と、レベルシフタ３と、容量切り替え回路４と、制御回路５と、昇圧回路６と、第２のスイッチ７とスイッチ切り換え回路８と外部電源電圧Ｖｃｃ及び基準電圧回路１０を有する。

信号伝送用スイッチ２は、高周波信号の入出力端子である端子Ａおよび端子Ｂに接続されている。図２は、第１の実施形態の半導体スイッチ回路１で使用される信号伝送用スイッチ２の構成例を示す回路図である。信号伝送用スイッチ２は、図２（ａ）に示すように、抵抗素子がＮＭＯＳ（ｎ−ｃｈａｎｎｅｌ ｔｙｐｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のゲートに直列に接続されたものをユニット回路とし、応用例としては、図２（ｂ）に示すように、ユニット回路が複数並列接続されたものや、図２（ｃ）に示すように、端子Ａを分岐点として、信号経路が複数系統になるものが挙げられる。

レベルシフタ３は、信号伝送用スイッチ２、制御回路５、昇圧回路６及び外部電源電圧Ｖｃｃと接続される。レベルシフタ３は、制御回路５のＨｉｇｈの出力信号を電圧Ｖｐに変換する。これにより、Ｈｉｇｈレベルとして電圧Ｖｐ、Ｌｏｗレベルとして０Ｖがそれぞれレベルシフタ３から信号伝送用スイッチ２に出力される。これを第１の制御信号とする。

レベルシフタ３はユニット回路の制御端子Ｇに制御電圧を印加し、信号伝送用スイッチ２のｏｎ・ｏｆｆを制御する。高周波信号は端子Ａから端子Ｂへ、または端子Ｂから端子Ａに伝達される。上記ユニット回路のスイッチ素子はＮＭＯＳであるから、信号伝送用スイッチ２をｏｎ状態にさせるにはＮＭＯＳのしきい値を超える電圧がＮＭＯＳのゲート・ソース間に印加されることが必要である。一方、信号伝送用スイッチ２をｏｆｆ状態にさせるにはＮＭＯＳのしきい値電圧未満の電圧がＮＭＯＳのゲート・ソース間に印加されることが必要である。

ここで、信号伝送用スイッチ２をｏｎ状態にさせる場合、制御電圧はＮＭＯＳの正側ゲート耐圧以下でかつ高い方が、ＮＭＯＳのｏｎ抵抗を低減させることができ、高周波損失特性が向上する。また、信号伝送用スイッチ２をｏｆｆ状態にさせる場合の制御電圧は、ＮＭＯＳの負側ゲート耐圧以下で低い方が、ＮＭＯＳのインピーダンスを向上させることができ、高周波漏洩特性が向上する。

制御回路５は、レベルシフタ３及びスイッチ切り換え回路８と接続され、制御信号を出力することにより、レベルシフタ３及びスイッチ切り換え回路８のｏｎ・ｏｆｆを制御する。

昇圧回路６は、例えば、ダイオード及びコンデンサを複数有し、第２のスイッチ７、レベルシフタ３及び外部電源電圧Ｖｃｃに接続される。昇圧回路６は、外部電源電圧Ｖｃｃから電源供給され、電圧を昇圧して出力する。本実施形態において半導体スイッチ回路１は昇圧回路６を有することにより、信号伝送スイッチ２に外部電源電圧Ｖｃｃによる電圧Ｖｃｃよりも高い電圧Ｖｐを印加することができる。

容量切り替え回路４は、コンパレータ１１と、第１の抵抗素子１２と、第２の抵抗素子１３と、第１の容量性素子１４と、第２の容量性素子１５と第１のスイッチ１６とを有する。

コンパレータ１１の＋の入力端子には、第１の抵抗素子１２及び第２の抵抗素子１３の共通接続部分が接続され、−の入力端子には基準電圧回路１０が接続される。一方、コンパレータ１１の出力端子には第１のスイッチ１６が接続される。基準電圧Ｖｒｅｆは基準電圧回路１０から、電圧Ｖｐは昇圧回路６からそれぞれ出力されると、コンパレータ１１は、電圧Ｖｐを抵抗比により分圧された分圧Ｖｐｒ及び基準電圧Ｖｒｅｆとを比較する。これら電圧の大小関係に基づいて第１のスイッチ１６に出力信号を出力する。

なお、本実施形態においてコンパレータ１１はヒステリシス特性を有する。図３は第１の実施形態の半導体スイッチ回路１におけるコンパレータのヒステリシス特性図である。これにより分圧Ｖｐｒの交流電圧振幅により第１のスイッチ１６がｏｎ、ｏｆｆに切り替わるのを防止する。

第１の抵抗素子１２及び第２の抵抗素子１３の抵抗値はそれぞれＲ１、Ｒ２と規定する。第１及び第２の抵抗素子１２、１３の抵抗比は、電圧Ｖｐを第１及び第２の抵抗素子１３、１４により分圧した分圧Ｖｐｒが基準電圧Ｖｒｅｆとなるよう設定される。例えば、第１の実施形態の場合、分圧Ｖｐｒ＝基準電圧Ｖｒｅｆ×Ｒ２／（Ｒ１＋Ｒ２）の関係が成り立つよう、抵抗比が設定される。

第１のスイッチ１６はコンパレータ１１から出力された出力信号に基づいてグランドＧＮＤと第１及び第２の容量性素子１４、１５を接続する。第１のスイッチ１６は昇圧回路６による電圧Ｖｐｒ＞基準電圧Ｖｒｅｆになるとｏｎ状態となるよう設定され、また昇圧回路６による分圧Ｖｐｒ＜基準電圧Ｖｒｅｆになるとｏｆｆ状態になるよう設定される。

第１及び第２の容量性素子１４、１５は、第１のスイッチ１６の動作により等価容量Ｃｅｑを変更できるようになっている。ここで、第１及び第２の容量性素子１４、１５の容量の大きさはＣ１及びＣ２であるとする。

基準電圧回路１０は、外部電源電圧Ｖｃｃの電圧を供給されると、コンパレータ１１に基準電圧Ｖｒｅｆを印加する。基準電圧Ｖｒｅｆは外部電源電圧Ｖｃｃ以下の電圧である。

スイッチ切り換え回路８は、外部電源電圧Ｖｃｃ、制御回路５及び第２のスイッチ７と接続され、制御回路５の第３の制御信号に基づいて動作する。

スイッチ切り換え回路８は、制御回路５及び第２のスイッチ７に接続される。スイッチ切り換え回路８は、制御回路５の第２の制御信号により、第２のスイッチ７に信号を出力する。

第２のスイッチ７は、スイッチ切り換え回路８に接続され、スイッチ切り換え回路８の出力信号に基づいて、グランドＧＮＤ及び昇圧回路６の接続の切り替えを行う。

以下、半導体スイッチ回路１の動作について説明する。図４は、第１の実施形態の半導体スイッチ回路１の動作を示すタイミングチャート図である。図４は、電源電圧及び第１及のスイッチ１６及び第２のスイッチ７の信号の出力状況の時間変化を示している。

まず、時刻Ｔ１からＴ２において、昇圧回路６は外部電源電圧Ｖｃｃを印加される。これを受けて昇圧回路６はレベルシフタ３に電圧を印加する。この時、信号伝送用スイッチ２のゲートは、耐圧が許す限り、高い電圧を与え、ｏｎ抵抗を小さくするべきである。このため、昇圧回路６によりゲート電圧を大きくする必要がある。なお、この時、第１及び第２の容量性素子１４、１５からなる等価容量ＣｅｑはＣ１×Ｃ２/（Ｃ１+Ｃ２）である。

また、時刻Ｔ１において、分圧Ｖｐｒ及び基準電圧Ｖｒｅｆがコンパレータ１１に入力される。コンパレータ１１はこれらを比較し、分圧Ｖｐｒ及び基準電圧Ｖｒｅｆの大小関係に基づいて出力信号を第１のスイッチ１６に出力する。この時分圧Ｖｐｒが基準電圧Ｖｒｅｆよりも小さいので、Ｌｏｗの信号が出力される。

時刻Ｔ２からＴ３において、分圧Ｖｐｒ＞基準電圧Ｖｒｅｆとなり、コンパレータ１１はＨｉｇｈの信号を第１のスイッチ１６に出力する。第１のスイッチ１６はｏｎ状態に切り替わり、第１及び第２の容量性素子１４、１５の共通接続部分とグランドＧＮＤを接続する。この時、第１及び第２の容量性素子１４、１５からなる等価容量ＣｅｑはＣ１に切り替わる。

ここで、ｏｎ状態の等価容量をＣｅｑ（ｏｎ）、ｏｆｆ状態の等価容量をＣｅｑ（ｏｆｆ）とすると、Ｃｅｑ(ｏｎ)＞Ｃｅｑ(ｏｆｆ)の関係が成り立つ。

その後、所定の電圧が昇圧回路６から供給され、制御回路５から第２の制御信号が入力されとレベルシフタ３は第１の制御信号を信号伝送用スイッチ２に出力する。信号伝送用スイッチ２は第１の制御信号に基づいて動作を行う。

時刻Ｔ３からＴ４において、昇圧回路６は昇圧を停止すると、信号伝送用スイッチ２は動作を停止する。次に、制御回路５はスイッチ切り換え回路８に第３の制御信号を出力し、スイッチ切り換え回路８は第３の制御信号に基づいてＨｉｇｈの信号を第２のスイッチ７に出力する。第２のスイッチ７はＨｉｇｈの信号に基づいてｏｎ状態となり、昇圧回路６とグランドＧＮＤを接続する。これにより、昇圧回路６の電圧は０Ｖ付近に強制的に設定される。この時、第１の容量性素子１４に蓄積された電荷も引き抜かれる。

時刻Ｔ４からＴ５において、昇圧回路６の電圧が一定値以下になり、コンパレータ１１はＬｏｗの信号を出力し、第１のスイッチ１６はｏｆｆ状態となる。これにより、第１及び第２の容量性素子１４、１５からなる等価用容量Ｃｅｑは昇圧開始時と同じ状態に設定される。

時刻Ｔ５以降において、制御回路５は第２のスイッチ７にＬｏｗの信号を出力すると、第２のスイッチ７はｏｆｆ状態となるため、昇圧回路６とグランドＧＮＤ間の接続が解除される。これにより、昇圧回路６は電圧の昇圧を再開する。

本実施形態の作用及び効果について説明する。半導体スイッチ回路１は容量性素子を有している。容量性素子は、発生した電圧を平滑化するものであり、昇圧回路６で発生する交流電圧が変化したり、交流振幅によるノイズが生じても抑制することができる。これにより、実施形態の半導体スイッチ回路１は、ノイズがレベルシフタ３及び信号伝送用スイッチ２に与える影響を小さくすることが可能となる。

さらに本実施形態において、半導体スイッチ回路１は第１及び第２の容量性素子１４、１５を有し、昇圧回路６から印加される電圧に応じて、第１及び第２の容量性素子１４、１５からなる等価容量Ｃｅｑを切り替える。

本実施形態の半導体スイッチ回路１は、第１及び第２の容量性素子１４、１５を有し、外部電源電圧Ｖｃｃが起動してから所定の電圧に達するまでは、等価容量ＣｅｑをＣ１×Ｃ２/（Ｃ１+Ｃ２）に小さく保つ。所定電圧に達した後は等価容量Ｃｅｑを大きくするように設定される。つまり、容量が小さいと電圧を昇圧しやすいことから、昇圧される電圧に応じて等価容量Ｃｅｑを制御することで、昇圧時間を短くすることが可能となる。これにより信号伝送用スイッチ２の起動時間を短くすることが可能となる。

以上より、実施形態の半導体スイッチ回路１は、交流振幅によるノイズの増加を抑制しつつ、起動時間を短くすることが可能となる。

（第２の実施形態）
第２の実施形態について説明する。図５は、第２の実施形態の半導体スイッチ回路１の構成例を示す回路図である。

第２の実施形態の半導体スイッチ回路１は、第１及び第２の容量性素子１４、１５が、昇圧回路６及びレベルシフタ３の共通接続部分に並列接続され。第１の実施形態においては第１の容量３のみが昇圧回路６及びレベルシフタ３の共通接続部分に接続される。第１の容量性素子１４は他方で、グランドＧＮＤ接続される。また、第２の容量性素子１５は、他方で第１のスイッチ１６の切り替えによりグランドＧＮＤに接続される。

また半導体スイッチ回路１は論理和回路１７を有し、論理和回路１７の入力端子にコンパレータ１１の出力端子及びスイッチ切り換え回路８が接続され、論理和回路１７の出力端子に第１のスイッチ１６に接続される。

第２の実施形態の半導体スイッチ回路１の動作について説明する。まず昇圧回路６は昇圧を開始する。この時、分圧Ｖｐｒ<基準電圧Ｖｒｅｆの関係にあり、コンパレータ１１はこれを受けて論理和回路１７にＬｏｗの信号を出力する。また、スイッチ切り換え回路８はＬｏｗの信号を論理和回路１７に出力する。論理和回路１７はこれらの出力信号に基づいてＬｏｗの信号を第１のスイッチ１６に出力する。第１のスイッチ１６はＨｉｇｈの信号を受信してｏｎ状態となるよう設定されているため、この時はｏｆｆ状態のままである。つまり、この段階では、第２の容量性素子１５は昇圧回路６と接続されないままである。この時、昇圧回路６に接続された等価容量はＣｅｑ（ｏｆｆ）=Ｃ１である。

分圧Ｖｐｒ＞基準電圧Ｖｒｅｆになると、コンパレータ１１はＨｉｇｈの信号を論理和回路１７に出力する。論理和回路１７は、スイッチ切り換え回路８のＬｏｗの信号とコンパレータ１１の出力信号に基づいて、Ｈｉｇｈの信号を第１のスイッチ１６に出力する。これにより第１のスイッチ１６はｏｎ状態となり、第２の容量性素子１５とグランドＧＮＤを接続する。この時の等価容量Ｃｅｑ（ｏｎ）はＣ１＋Ｃ２になる。これにより、等価容量Ｃｅｑは大きくなるため、第１の実施形態と同様に昇圧回路６により出力された電圧の交流振幅を低く保つことができる。

スイッチ切り換え回路８はＨｉｇｈの信号を、第２スイッチ１０だけでなく、論理和回路１７に出力する。これにより、第１のスイッチ１６もｏｎ状態となり、第２の容量性素子１５に蓄積された電荷は第１のスイッチ１６側のグランドＧＮＤからも引き抜かれる。

なお、第１の実施例と同様に、上記の第１のスイッチ１６および第２のスイッチ７は、ＮＭＯＳを用いて実現することができる。

本実施形態において、第１及び第２の容量性素子１４、１５が並列接続される。これら第１及び第２の容量性素子１４、１５の等価容量Ｃｅｑを切り替えることで第１の実施形態と同様に昇圧時間を短くすることができる。

第２の実施形態において、第１及び第２の容量性素子１４、１５からなる等価容量はＣｅｑ（２）は、小さい場合でＣ１であり、大きい場合でＣ１＋Ｃ２である。Ｃ１＝１０ｐＦ、Ｃ２＝５ｐＦである場合、それぞれの等価容量は１０ｐＦ、１５ｐＦである。一方、第１の実施形態における等価容量Ｃｅｑ（１）は、小さい場合でＣ１×Ｃ２/（Ｃ１+Ｃ２）＝３ｐＦであり、大きい場合でもＣ１＝１０ｐＦである。つまり、第２の実施形態における等価容量Ｃｅｑ（２）は、第１の実施形態の場合の容量性素子１４、１５と同じでも、大きい等価容量を得ることが可能である。等価容量Ｃｅｑを大きくすることができれば、昇圧回路６の交流振幅による電圧Ｖｐのノイズをさらに抑えることができる。

（第３の実施形態）
図６は、第３の実施形態の半導体スイッチ回路１の構成例を示す回路図である。第３の実施形態は、信号伝送用スイッチ２のＮＭＯＳのゲート・ソース間電圧を負側にバイアスするために実施されるものである。第３の実施形態は、負電圧発生回路１８により発生された電圧Ｖｎ（＜０）及び外部電源電圧Ｖｃｃから、抵抗素子により分圧されたものがＶｎｒであり、これと基準電圧Ｖｒｅｆとを比較する点で第２の実施形態と異なる。なお、Ｖｃｃ＞０、Ｖｎ＜０であることから、基準電圧ＶｒｅｆをグランドＧＮＤすなわち０Ｖに選ぶことも可能である。動作において、第２の実施形態と同様なので省略する。本実施形態において、レベルシフタ３にはＨｉｇｈレベルとして外部電源電圧Ｖｃｃ、Ｌｏｗレベルとして負電圧発生回路１８の電圧Ｖｎを信号伝送用スイッチ２に印加することが可能である。このため、正の電圧、負の電圧でのｏｎ、ｏｆｆのスイッチの切り替え可能となる。

本実施形態において、信号伝送用スイッチ２をｏｆｆ状態にさせる場合の制御電圧は、ＮＭＯＳの負側ゲート耐圧以下で低い方が、ＮＭＯＳの端子Ａと端子Ｂ間のインピーダンスを向上させることができ、高周波漏洩特性が向上する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することが意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 半導体スイッチ回路
２ 信号伝送用スイッチ
３ レベルシフタ
４ 容量切り替え回路
５ 制御回路
６ 昇圧回路
７ 第２のスイッチ
８ スイッチ切り換え回路
１０ 基準電圧回路
１１ コンパレータ
１２ 第１の抵抗素子
１３ 第２の抵抗素子
１４ 第１の容量性素子
１５ 第２の容量性素子
１６ 第１のスイッチ
１７ 論理和回路
１８ 負電圧発生回路
Ｖｃｃ 外部電源電圧
ＧＮＤ グランド

Claims (7)

1. 制御端子を有し、第１の制御信号により動作する信号伝送用スイッチと、
   所定の電圧が供給されるとともに、第２の制御信号が入力され、前記第１の制御信号を
   出力するレベルシフタと、
   電源電圧を昇圧し、前記所定の電圧を前記レベルシフタに出力する昇圧回路と、
   前記第２の制御信号を前記レベルシフタに出力する制御回路と、
   前記所定の電圧に相当する電圧及び基準電圧を入力するコンパレータ、前記コンパレー
   タの出力端子に接続された第１のスイッチ、第１の容量性素子、第２の容量性素子、前記
   昇圧回路に接続される第１の抵抗素子及び前記第１の抵抗素子とグランドとの間に接続さ
   れる第２の抵抗素子を有し、前記昇圧回路及び前記レベルシフタと前記グランドとの間に
   おいて前記第１の容量性素子及び前記第２の容量性素子からなる等価容量を前記昇圧回路
   の出力電圧に応じて変化させる容量切り替え回路と、
   前記昇圧回路の出力端子とグランドとの間の接続の切り替えを行う第２のスイッチと、
   を有する半導体スイッチ回路。
2. 制御端子を有し、第１の制御信号により動作する信号伝送用スイッチと、
   所定の電圧が供給されるとともに、第２の制御信号が入力され、前記第１の制御信号を
   出力するレベルシフタと、
   電源電圧を昇圧し、前記所定の電圧を前記レベルシフタに出力する昇圧回路と、
   前記第２の制御信号を前記レベルシフタに出力する制御回路と、
   前記所定の電圧に相当する電圧及び基準電圧を入力するコンパレータ、前記コンパレー
   タの出力端子に接続された第１のスイッチ、第１の容量性素子及び第２の容量性素子を有
   し、前記昇圧回路及び前記レベルシフタと前記グランドとの間において前記第１の容量性
   素子及び前記第２の容量性素子からなる等価容量を前記昇圧回路の出力電圧に応じて変化
   させる容量切り替え回路と、
   を有する半導体スイッチ回路。
3. 前記容量切り替え回路は、さらに前記昇圧回路に接続される第１の抵抗素子と、前記第
   １の抵抗素子に接続される第２の抵抗素子とを有し、前記コンパレータは前記第１の抵抗
   素子及び前記第２の抵抗素子の共通接続部分に接続される請求項２に記載の半導体スイッ
   チ回路。
4. 前記昇圧回路及びグランドに接続される第２のスイッチを有し、前記第２のスイッチは
   前記昇圧回路の出力端子とグランドとの間の接続の切り替えを行う請求項２に記載の半導
   体スイッチ回路。
5. 前記第１の容量性素子及び前記第２の容量性素子は前記昇圧回路及び前記レベルシフタ
   の共通接続部分に並列接続される請求項２又は３に記載の半導体スイッチ回路。
6. 前記容量切り替え回路は、入力端子に前記コンパレータの出力端子及び前記スイッチ切
   り換え回路の出力端子に接続され、出力端子に前記第１のスイッチに接続される論理和回
   路を有し、前記コンパレータ及びスイッチ切り換え回路の信号に基づいて前記第１の容量
   性素子及び前記第２の容量性素子の等価容量を変化させる請求項５に記載の半導体スイッ
   チ回路。
7. 前記昇圧回路は負の方向に昇圧する請求項２乃至６に記載の半導体スイッチ回路。

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