JP5787211B2 - 画像処理装置および画像処理プログラム - Google Patents

Description

本願発明は、画像処理装置および画像処理プログラムに関する。

ＤＭＡ転送を伴う処理をより高速で処理ためのいくつかの公知例として以下の特許文献が示されている。

特許文献１は、多数のプロセスに対し仮想メモリを割り当て、その仮想メモリにマッ
プしたのち、ページをロックダウンする。それぞれのプロセスのＰＩＤを管理することで、おおきなメモリ領域として利用する技術を開示している。

特許文献２は、物理空間に、オペレーティングシステムの仮想メモリ空間に用いる最大連続アドレス空間よりもおおきな連続したアドレス空間を割り当てて参照メモリ空間を構成し、デバイスドライバにより、それに対して入出力バスで接続されたデバイスからＤＭＡ転送によりデータを転送する技術を開示している。

特開２００４−１２５６３３号公報 特開２００４−１４６８９０号公報

本願発明は、各駆動手段が１つの画像補助処理手段を共有する場合に比べて、複数設けられた画像補助処理手段の利用効率を向上させることを目的とする。

上記課題を解決するために、請求項１の発明は、画像処理装置から並列処理によって印刷画像情報を生成する際の前記並列処理用に分担された分担画像情報それぞれに対して第１画像処理を行う複数の画像処理手段と、前記複数の画像処理手段により前記第１画像処理を行った中間処理情報に対して第２画像処理を行う複数の画像補助処理手段と、前記各画像処理手段と前記各画像補助処理手段との間に設けられて前記画像補助処理手段をそれぞれ駆動するための駆動手段と、前記複数の駆動手段が獲得する複数の記憶手段と、前記複数の記憶手段を分割して管理し、前記複数の記憶手段のうち空いている領域に、前記複数の画像処理手段が前記中間処理情報を書き込むように制御するとともに、前記画像補助処理手段が前記記憶手段の各領域に対してアクセスし、前記中間処理情報が書き込まれた領域から当該中間処理情報を読み出して前記第２画像処理を行うように前記駆動手段を制御するアクセス制御手段とを具備する。

また、請求項２の発明は、請求項１の発明において、前記アクセス制御手段は、前記画像補助処理手段とのデータ転送を高速で行うために前記記憶手段に予め設定した数だけ確保される各転送バッファの実アドレスそれぞれを前記画像処理手段が参照する論理アドレス空間に生成される連続した単一の論理バッファ領域に対応付けるとともに、該対応付けられた前記転送バッファそれぞれの前記論理バッファ領域の先頭アドレスからのオフセット、前記転送バッファを個別に識別するバッファ識別情報、さらには、前記転送バッファの実アドレスとの対応関係を対応付けて管理する管理手段と、空いている前記転送バッファについて前記管理手段が管理する前記オフセットおよび前記バッファ識別情報を含むバッファ情報を、該空いている転送バッファの獲得を要求した前記画像処理手段に通知する通知手段と、前記通知手段が通知した前記バッファ情報にて特定される前記転送バッファに任意の前記画像処理手段が前記第１画像処理の結果として書き込んだ前記中間処理情報に対する任意の前記画像補助処理手段による前記第２画像処理を実施する補助処理要求を前記通知手段が通知した前記バッファ情報とともに受け付ける受付手段と、前記受付手段にて前記補助処理要求を受け付けた場合には、処理受付が可能な前記補助画像処理手段を駆動する駆動手段を複数ある前記駆動手段の中から決定する決定手段と、前記受付手段にて受け付けた前記バッファ情報を前記決定手段にて決定した前記駆動手段に通知して前記画像補助処理手段による前記第２画像処理を当該駆動手段に要求する要求手段と、前記要求手段から処理を要求された前記駆動手段は、前記要求手段から通知された前記バッファ情報に対応して前記管理手段が管理する実アドレスへの直接アクセスによる前記処理用データの高速転送および該高速転送した前記中間処理情報に対する前記第２画像処理を、当該駆動手段が駆動する前記補助処理手段に対して指示する指示手段と、を具備することを特徴とする。

また、請求項３の発明は、請求項２の発明において、前記論理バッファ領域に確保する前記転送バッファ１つあたりのサイズおよび前記駆動手段毎に確保する前記転送バッファの個数を設定する設定手段をさらに具備することを特徴とする。

また、請求項４の発明は、請求項１乃至３の発明において、前記並列処理はＲＩＰ処理であり、前記画像補助処理手段は、ＤＲＰによって前記第２画像処理を行うことを特徴とする。

また、請求項５の発明は、並列処理によって印刷画像情報を生成する画像処理プログラムであって、コンピュータを、画像処理装置から並列処理によって印刷画像情報を生成する際の前記並列処理用に分担された分担画像情報それぞれに対して第１画像処理を行う複数の画像処理手段、前記複数の画像処理手段により前記第１画像処理を行った中間処理情報に対して第２画像処理を行う複数の画像補助処理手段、前記各画像処理手段と前記各画像補助処理手段との間に設けられて前記画像補助処理手段をそれぞれ駆動するための駆動手段、前記複数の駆動手段が獲得する複数の記憶手段、前記複数の記憶手段を分割して管理し、前記複数の記憶手段のうち空いている領域に、前記複数の画像処理手段が前記中間処理情報を書き込むように制御するとともに、前記画像補助処理手段が前記記憶手段の各領域に対してアクセスし、前記中間処理情報が書き込まれた領域から当該中間処理情報を読み出して前記第２画像処理を行うように前記駆動手段を制御するアクセス制御手段として機能させることを特徴とする。

請求項１、請求項２、および、請求項５の発明によれば、各駆動手段が１つの画像補助処理手段を共有する場合に比べて、複数設けられた画像補助処理手段の利用効率を向上させることができる。

請求項３の発明によれば、論理バッファ領域に確保する転送バッファ１つあたりのサイズおよび駆動手段毎に確保する転送バッファの個数を設定する設定手段を有さない場合に比べて、システムのメモリスケーラビリティを向上せしめることができる。

請求項４の発明によれば、高負荷の処理中においても柔軟性を持たせることができる。

図１は、本実施例における画像処理装置の制御構成を示すブロック図である。 図２は、本実施例における画像処理装置起動時の初期化処理を示すシーケンス図である。 図３は、本実施例におけるアドレス管理テーブルを示す図である。 図４は、本実施例における画像処理装置のＲＩＰ処理を示すシーケンス図である。

図１は、本実施例における画像処理装置に係る制御構成を示すブロック図である。

画像処理装置１は、PostScript データをプリンタやイメージセッタの出力解像度にあわせてビットマップデータに変換するRaster Image Processor処理（以下、ＲＩＰ処理）を並列に処理するとともに、複数段階の工程にて処理し、複数ある工程をソフトウェアによる処理工程（以下前段処理）と、ハードウェア（回路）による処理工程（以下後段処理）に分担して行う。

図１に示す各ＲＩＰ処理部９０は、アプリケーション層１０にあるアプリケーションプロセスであって、ＲＩＰ処理の前段処理を行い、並列処理のために上位プロセスから各ＲＩＰ処理部９０に分担して与えられたポストスクリプトなどによって記述された画像データの解析処理を含む処理を行い、処理結果として、後段処理を行うアクセラレータ８０に引き継ぐための中間データを作成する。

アクセラレータ８０は、画像処理装置１のＣＰＵにバス接続によって複数接続され、ＲＩＰ処理の一部をハードウェア（回路）によって高速に処理する装置である。

アクセラレータ８０は、例えば、ＤＲＰ（Dynamic Reconfigurable Processor ）等であって、ハードウェア(回路)の構成を自由に変えられるだけでなく、動作中であってもリセットする必要なしに、１クロックで回路構成を変更することができるプロセッサである。

また、アクセラレータ８０は、ＲＩＰ処理の後段処理として、ラスタライズ処理、スクリーニング処理を行って出力の解像度に合わせて高解像度のビットマップデータを作成する。

デバイス管理部４５は、オペレーティグシステム４０（以下ＯＳとする）が起動される際に、ＰＣＩなどのバスを介して画像処理装置１に複数接続されるアクセラレータ８０をそれぞれ検出し、検出したアクセラレータ８０の駆動を制御するデバイスドライバ６０を検出したアクセラレータに対応して起動する。

ドライバ６０は、アクセラレータ８０と画像処理装置１のメモリ４１との間におけるＤＭＡ転送を含む各種制御を上位層にあるプロセス、本実施例においてはデバイス選択部２０に対して抽象化して提供する。

本実施例において、ドライバ６０は、予め設定したサイズおよび個数のＤＭＡバッファの領域確保をＯＳ４０に要求し、デバイス選択部２０からの要求により、ＲＩＰ処理部９０が作成した中間データの自身が制御するアクセラレータ８０に対するＤＭＡ転送、および、ＤＭＡ転送した中間データのアクセラレータ８０による続く後段処理を制御する。

バッファ管理部４３は、ドライバ６０の初期化処理の際に、所定サイズおよび個数のＤＭＡバッファ（物理ＤＭＡバッファ５０）をメモリ４１上のカーネルアドレス空間に展開して確保する。

ＤＭＡバッファ制御ライブラリ３０は、ＯＳ４０のユーザモードで動作するＲＩＰ処理部９０などのユーザプロセスがアクセスするユーザアドレス空間に対し、連続するアドレス領域を持つ共通バッファ７０を生成し、ＯＳ４０のカーネルアドレス空間に生成されている各物理ＤＭＡバッファ５０の実アドレスを、共通バッファ７０に属する各論理ＤＭＡバッファ３３にマッピングする。

ＤＭＡバッファ制御ライブラリ３０は、物理ＤＭＡバッファ５０の各論理ＤＭＡバッファ３３へのマッピング結果を、アドレス管理テーブル３２に記載する。

ＤＭＡバッファ制御ライブラリ３０は、ＲＩＰ処理部９０が指定した個数もしくはサイズの論理ＤＭＡバッファ３３の空き状況を共通バッファ７０において判断し、空きがある場合には、空いている論理ＤＭＡバッファ３３の論理アドレスを、共通バッファ領域７０の先頭からのオフセットで通知する。

また、ＤＭＡバッファ制御ライブラリ３０は、ドライバ６０、ＯＳ４０のカーネルモードで動作するプロセスからの問い合わせに対して共通バッファ領域７０の論理ＤＭＡバッファ３３にマッピングされた物理ＤＭＡバッファ５０の実アドレスを通知する。

デバイス選択部２０は、複数のＲＩＰ処理部９０とドライバ６０との間に位置して、画像処理装置１に複数接続されたアクセラレータ８０を制御する各ドライバ６０の代わりに、ＲＩＰ処理部９０からアクセラレータへの処理要求を仲介して受け付け、任意の空いているアクセラレータ８０を制御するドライバ６０にＲＩＰ処理部９０からの処理要求を割り当てる。

ＤＭＡコントローラ４７は、ドライバ６０からの要求に基づいて、画像処理装置のメモリ４１上の実アドレスにて指定された物理ＤＭＡバッファ５０と、ドライバ６０が駆動制御するアクセラレータ８０との間におけるＤＭＡ転送を制御する。

次に、図１に示す画像処理装置１が起動する際の初期化処理の例を図２のシーケンス図に示して説明する。

図２において、画像処理装置１が起動され、画像処理装置１への接続が検出されたアクセラレータ８０をＯＳ４０が検出すると、検出したアクセラレータ８０を制御するドライバ６０を、各アクセアレータ８０毎に対応付けて起動する（Ｓ１０１）。

各アクセラレータ８０に対応して起動されたドライバ６０は、予め設定されたサイズおよび個数のＤＭＡバッファの獲得をＯＳ４０に要求し（Ｓ１０２）、ＯＳ４０は、指定されたサイズおよび個数のＤＭＡバッファ（物理ＤＭＡバッファ５０）をメモリ４１上のカーネルアドレス空間に生成し、生成されたＤＭＡバッファに関する情報として、ＤＭＡバッファ５０の実アドレスを獲得要求元のドライバ６０に応答し（Ｓ１０３）、ＤＭＡバッファの生成完了通知をＯＳ４０から受け付けるとドライバ６０は、ＯＳ４０に対して起動処理の完了をＯＳ４０に通知する（Ｓ１０４）。

尚、ドライバ６０の初期化処理（ステップＳ１０１乃至Ｓ１０４）は、ＯＳ４０のデバイス管理部４５が検出するアクセラレータ８０の数に対応して、各アクセラレータ８０を制御する各ドライバ６０の初期化処理においてそれぞれ実施される。

各ドライバ６０の初期化処理が全て完了すると、複数のＲＩＰ処理部９０を含むアプリケーションプロセスがＯＳ４０によって起動される（Ｓ１０５）。

ＲＩＰ処理部９０の起動による初期化処理において、ＲＩＰ処理部９０は、ＯＳ４０が獲得した物理ＤＭＡバッフ５０の初期化要求をＤＭＡバッファ制御ライブラリ３０に要求し（Ｓ１０６）、ＤＭＡバッファ制御ライブラリ３１は、アクセラレータ８０を制御する各ドライバ６０それぞれに対して、ドライバ６０の初期化処理においてカーネルアドレス空間に生成した各物理ＤＭＡバッファ５０に関するアドレス情報を問い合わせ（Ｓ１０７）、ドライバ６０は、物理ＤＭＡバッファ５０の実アドレスをＤＭＡバッファ制御ライブラリに応答する（Ｓ１０８）。

ＤＭＡバッファ制御ライブラリ３０は、ＲＩＰ処理部９０が参照可能なＯＳ４０のユーザアドレス空間に共通バッファ領域７０として所定数の論理ＤＭＡバッファ３３を連続して確保するとともに、各ドライバ６０に対応してカーネルアドレス空間に生成された各物理ＤＭＡバッファ５０のメモリ４１上の実アドレスを、ＯＳ４０のユーザアドレス空間にある論理ＤＭＡバッファ３３それぞれに関連付けを行い（以下マッピングとする）、マッピングした結果を、図３に示すようなアドレス管理テーブル３２に記録し（Ｓ１０９）、確保した共通バッファ領域７０のアドレス領域に関する情報を初期化完了通知としてRIP処理部９０に通知する（Ｓ１１０）。

アドレス管理テーブル３２には、図３に示すようにユーザアドレス空間に生成された共バッファ領域７０の先頭からのオフセットにて特定される論理ＤＭＡバッファ３３と、当該論理ＤＭＡバッファ３３を共通バッファ領域７０で他の論理ＤＭＡバッファ３３と区別して特定するバッファ識別子と、さらに、共通バッファ７０領域内の論理ＤＭＡバッファ３３に対応づけてメモリ４１上のカーネルアドレス空間に生成されている物理ＤＭＡバッファ５０の実アドレスがそれぞれ関連づけられて記録される。

次に、本実施例によるＲＩＰ処理を図４のシーケンス図に示して説明する。

図４において、ＲＩＰ処理部９０は、ＲＩＰ処理部９０が依存する上位プロセスからの指示にしたがって、特定のページ画像をポストスクリプトなどによって記述されたページ画像データの解析処理を含む複数段階あるＲＩＰ処理のうち所定段階までの前段処理を担当して処理し、前段処理の結果して、アクセラレータ８０に続く後段処理を引き継くための所定のデータ形式での中間データを作成し、中間データの作成が完了すると、ＲＩＰ処理部９０は、ＤＭＡバッファ制御ライブラリ３０に対して論理ＤＭＡバッファ３３の空きを問い合わせる（Ｓ２０１）。

ＤＭＡバッファ制御ライブラリ３０は、共通バッファ領域７０において空いている論理ＤＭＡバッファ３３を検索し（Ｓ２０２）、空きがある論理ＤＭＡバッファ３３の位置を示す情報として、共通バッファ７０先頭からのオフセットをＲＩＰ処理部９０に応答する（Ｓ２０３）。

ＲＩＰ処理部９０は、ＤＭＡバッファ制御ライブラリ３０から通知されたオフセットにて特定される論理ＤＭＡバッファ３３に対し、作成した中間データの書き込み要求を行い、要求の結果、論理ＤＭＡバッファ３３にマッピングされた物理ＤＭＡバッファ５０に対して、中間データが書き込まれる（Ｓ２０４）。

ＲＩＰ処理部９０は、中間データの書き込みが完了すると、中間データの書き込みが完了した論理ＤＭＡバッファ３３の共通バッファ領域７０における先頭からのオフセットもしくは当該論理ＤＭＡバッファ３３の図３に示したアドレス管理テーブル３２に記録して管理される当該論理ＤＭＡバッファ３３に付与されたバッファ識別子をデバイス選択部２０に通知し、論理ＤＭＡバッファ３３に書き込んだ中間データの任意のアクセラレータ８０による続く後段処理の要求をデバイス選択部２０に要求し、ＲＩＰ処理部９０は、上位プロセスから要求されたＲＩＰ処理を終了する（Ｓ２０５）。

ＲＩＰ処理部９０から中間データの処理要求を受け付けたデバイス選択部２０は、空いているアクセラレータ８０の制御を担当するドライバ６０を特定し（Ｓ２０６）、ＲＩＰ処理部９０から通知された論理ＤＭＡバッファ３３のオフセットおよびもしくはバッファ識別子を通知するとともに該通知した論理ＤＭＡバッファ３３に書き込んだ中間データに対するアクセラレータ８０でのＲＩＰ処理における後段処理を特定したドライバ６０に対して要求する（Ｓ２０７）。

デバイス選択部２０から処理を要求されたドライバ６０は、デバイス選択部２０から通知された論理ＤＭＡバッファ３３のオフセットおよびもしくはバッファ識別子をＤＭＡ送制御ライブラリ３０に通知し、該通知した論理ＤＭＡバッファ３３にマッピングされた物理ＤＭＡバッファ５０の実アドレスを問い合わせる（Ｓ２０８）。

ＤＭＡバッファ制御ライブラリ３０は、ドライバ６０から通知された論理ＤＭＡバッファ３３のオフセットおよびもしくはバッファ識別子を当該論理ＤＭＡバッファ３３にマッピングされている物理ＤＭＡバッファ５０の実アドレスに変換し（Ｓ２０９）該変換した実アドレスをドライバ６０に通知する（Ｓ２１０）。

ドライバ６０は、通知された物理ＤＭＡバッファ５０の実アドレス、および、中間データのＤＭＡ転送先となるアクセラレータ８０に割り当てられたバスアドレス等を含むデバイス識別情報をＤＭＡコントローラ４７に通知し、中間データに対するＲＩＰ処理の後段処理をアクセラレータ８０に指示するとともに、当該物理ＤＭＡバッファ５０の実アドレスと、中間データのＤＭＡ転送先となるアクセラレータ８０のデバイス識別情報を、ＤＭＡコントローラ４７に通知して当該中間データのアクセラレータ８０へのＤＭＡ転送を要求する（Ｓ２１１）。

ドライバ６０から中間データに対するＲＩＰ処理の後段処理の要求を受けたアクセラレータ８０は、ＤＭＡ転送された中間データに対する処理を開始してラスタデータを作成し（Ｓ２１２）、アクセラレータ８０から処理の完了通知を受け付けると当該ドライバ６０の指示に基づくアクセラレータ８０での中間データに対する処理を終了する（Ｓ２１３）。

複数段階の処理工程を有する処理を並列処理する際に、複数段階の処理構成をソフトウェアによる処理工程と、複数のアクセラレータによるハードウェアによる処理工程にそれぞれ分担して実施する装置および処理プログラムに利用可能である。

１ 画像処理装置
１０ アプリケーション層
２０ デバイス選択部
３０ ＤＭＡバッファ制御ライブラリ
３２ アドレス管理テーブル
３３ 論理ＤＭＡバッファ
４０ オペレーティングシステム、ＯＳ
４１ メモリ
４３ バッファ管理部
４５ デバイス管理部
４７ ＤＭＡコントローラ
５０ 物理ＤＭＡバッファ
６０ ドライバ
７０ 共通バッファ
８０ アクセラレータ
９０ ＲＩＰ処理部

Claims (5)

1. 画像処理装置から並列処理によって印刷画像情報を生成する際の前記並列処理用に分担された分担画像情報それぞれに対して第１画像処理を行う複数の画像処理手段と、
   前記複数の画像処理手段により前記第１画像処理を行った中間処理情報に対して第２画像処理を行う複数の画像補助処理手段と、
   前記各画像処理手段と前記各画像補助処理手段との間に設けられて前記画像補助処理手段をそれぞれ駆動するための駆動手段と、
   前記複数の駆動手段が獲得する複数の記憶手段と、
   前記複数の記憶手段を分割して管理し、前記複数の記憶手段のうち空いている領域に、前記複数の画像処理手段が前記中間処理情報を書き込むように制御するとともに、前記画像補助処理手段が前記記憶手段の各領域に対してアクセスし、前記中間処理情報が書き込まれた領域から当該中間処理情報を読み出して前記第２画像処理を行うように前記駆動手段を制御するアクセス制御手段と
   を具備する画像処理装置。
2. 前記アクセス制御手段は、
   前記画像補助処理手段とのデータ転送を高速で行うために前記記憶手段に予め設定した数だけ確保される各転送バッファの実アドレスそれぞれを前記画像処理手段が参照する論理アドレス空間に生成される連続した単一の論理バッファ領域に対応付けるとともに、該対応付けられた前記転送バッファそれぞれの前記論理バッファ領域の先頭アドレスからのオフセット、前記転送バッファを個別に識別するバッファ識別情報、さらには、前記転送バッファの実アドレスとの対応関係を対応付けて管理する管理手段と、
   空いている前記転送バッファについて前記管理手段が管理する前記オフセットおよび前記バッファ識別情報を含むバッファ情報を、該空いている転送バッファの獲得を要求した前記画像処理手段に通知する通知手段と、
   前記通知手段が通知した前記バッファ情報にて特定される前記転送バッファに任意の前記画像処理手段が前記第１画像処理の結果として書き込んだ前記中間処理情報に対する任意の前記画像補助処理手段による前記第２画像処理を実施する補助処理要求を前記通知手段が通知した前記バッファ情報とともに受け付ける受付手段と、
   前記受付手段にて前記補助処理要求を受け付けた場合には、処理受付が可能な前記補助画像処理手段を駆動する駆動手段を複数ある前記駆動手段の中から決定する決定手段と、
   前記受付手段にて受け付けた前記バッファ情報を前記決定手段にて決定した前記駆動手段に通知して前記画像補助処理手段による前記第２画像処理を当該駆動手段に要求する要求手段と、
   前記要求手段から処理を要求された前記駆動手段は、前記要求手段から通知された前記バッファ情報に対応して前記管理手段が管理する実アドレスへの直接アクセスによる前記処理用データの高速転送および該高速転送した前記中間処理情報に対する前記第２画像処理を、当該駆動手段が駆動する前記補助処理手段に対して指示する指示手段と、
   を具備する
   ことを特徴とする請求項１の画像処理装置。
3. 前記論理バッファ領域に確保する前記転送バッファ１つあたりのサイズおよび前記駆動手段毎に確保する前記転送バッファの個数を設定する設定手段
   をさらに具備する
   ことを特徴とする請求項２記載の画像処理装置。
4. 前記並列処理は、
   ＲＩＰ処理であり、
   前記画像補助処理手段は、
   ＤＲＰによって前記第２画像処理を行う
   ことを特徴とする請求項１乃至３記載の画像処理装置。
5. 並列処理によって印刷画像情報を生成する画像処理プログラムであって、
   コンピュータを、
   画像処理装置から並列処理によって印刷画像情報を生成する際の前記並列処理用に分担された分担画像情報それぞれに対して第１画像処理を行う複数の画像処理手段、
   前記複数の画像処理手段により前記第１画像処理を行った中間処理情報に対して第２画像処理を行う複数の画像補助処理手段、
   前記各画像処理手段と前記各画像補助処理手段との間に設けられて前記画像補助処理手段をそれぞれ駆動するための駆動手段、
   前記複数の駆動手段が獲得する複数の記憶手段、
   前記複数の記憶手段を分割して管理し、前記複数の記憶手段のうち空いている領域に、前記複数の画像処理手段が前記中間処理情報を書き込むように制御するとともに、前記画像補助処理手段が前記記憶手段の各領域に対してアクセスし、前記中間処理情報が書き込まれた領域から当該中間処理情報を読み出して前記第２画像処理を行うように前記駆動手段を制御するアクセス制御手段
   として機能させる画像処理プログラム。

Images