JP5786371B2 - 情報処理装置、画像形成装置およびプログラム - Google Patents

Description

本発明は、情報処理装置、画像形成装置およびプログラムに関する。

大量印刷業種向けの高速処理を行う印刷システム（プリンタ）では、印刷ジョブによって生成されるページ記述言語であるＰＤＬ（Ｐａｇｅ Ｄｅｓｃｒｉｐｔｉｏｎ ＬＡＮｇｕａｇｅ）形式のデータから、印刷部で処理されるラスター形式の画像データを生成するＲＩＰ（Ｒａｓｔｅｒ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｉｎｇ）処理を行うＤＦＥ（Ｄｉｇｉｔａｌ Ｆｒｏｎｔ Ｅｎｄ）装置と、ラスター形式の画像データを記録媒体である紙に印刷する画像形成装置とプリンタエンジンを用いた構成が採用されている。そして、ＤＦＥ装置と画像形成装置との間は、ネットワークや高速シリアルバスで接続し、ＲＩＰ処理後の画像データを画像形成装置へ転送する方式が採用されている。

このような印刷システムでは、一般的なＰＣ用マザーボードをＤＦＥ装置として用い、画像形成装置もまた印刷制御用にＣＰＵ（プロセッサ）とローカルメモリを搭載したコントローラ構成をとり、ＤＦＥが展開したＲＩＰデータをローカルメモリに記憶した後で、印刷装置に転送する技術が既に知られている（例えば、特許文献１）。

しかしながら、今までの画像形成装置では画像データの増加に伴い、ＤＦＥが展開したＲＩＰデータを記憶するのに十分な大きさのローカルメモリのアドレス空間を確保しづらくなってきているという問題があった。なお、十分な大きさのアドレス空間を確保するために６４ビットＯＳ（オペレーティングシステム）を導入するという方法が考えられる。しかし、この方法では６４ビットＯＳの導入に伴って画像処理コントローラなどシステム全体を６４ビットアドレスに対応させなければならない。このため、技術課題が大きく、開発工数やコスト面での問題があった。

本発明は、上記に鑑みてなされたものであって、外部装置から受信するデータを記憶するメモリのアドレス空間を容易に確保することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、プロセッサと、前記プロセッサがアクセスする第１メモリと、データを記憶する第２メモリと、前記プロセッサと前記第２メモリとに接続され、外部装置から受信したデータを前記第２メモリに送信する中継部と、を備え、前記中継部は、前記第１メモリのアドレス空間を含む第１アドレス空間に含まれる所定アドレスに対して前記外部装置から書き込みが要求された、前記第２メモリのサイズより小さい所定サイズの入力データを前記所定サイズ分ずらしながら前記第２メモリに保存するように前記第２メモリ内のアドレスを算出する算出部と、前記算出されたアドレスを指定して前記所定サイズの入力データを前記第２メモリに保存するメモリ制御部と、を備えることを特徴とする。

また、本発明は、プロセッサと、前記プロセッサがアクセスする第１メモリと、データを記憶する第２メモリと、前記プロセッサと前記第２メモリとに接続され、外部装置から受信したデータを前記第２メモリに送信する中継部と、を備えるコンピュータを、前記第１メモリのアドレス空間を含む第１アドレス空間に含まれる所定アドレスに対して前記外部装置から書き込みが要求された、前記第２メモリのサイズより小さい所定サイズの入力データを前記所定サイズ分ずらしながら前記第２メモリに保存するように前記第２メモリ内のアドレスを算出する算出部と、前記算出されたアドレスを指定して前記所定サイズの入力データを前記第２メモリに保存するメモリ制御部、として機能させるためのプログラムである。

本発明によれば、外部装置から受信するデータを記憶するメモリのアドレス空間を容易に確保できるという効果を奏する。

図１は、ＰＣＩ Ｅｘｐｒｅｓｓを用いた画像形成システムの一例を示す図である。 図２は、プロセッサが管理するアドレス空間の一例を示す図である。 図３は、本実施形態の画像形成システムの一例を示す図である。 図４は、本実施形態の画像形成装置の画像フローについて説明する図である。 図５は、ＰＣＩｅスイッチの内部回路の概略構成例を示すブロック図である。 図６は、本実施形態のデータ保存処理の全体の流れを示すフローチャートである。 図７は、フレームメモリのアドレス空間と、プロセッサが管理するアドレス空間との対応の一例を示す図である。

以下に添付図面を参照して、この発明にかかる情報処理装置、画像形成装置およびプログラムの一実施形態を詳細に説明する。以下では、画像形成装置の例を説明するが、適用可能な装置は画像形成装置に限られるものではない。

図１は、ＰＣＩ Ｅｘｐｒｅｓｓ（以下、ＰＣＩｅという。）を用いた画像形成システムの一例を示す図である。図１は、画像形成装置のプロセッサとＤＦＥ装置のデータ転送処理部とが、共通のメインメモリを記憶領域として使用している画像形成システムの構成例と、印刷処理における画像データフローについて示している。

図１に示すように、画像形成システムは、ＤＦＥ装置２０と、画像形成装置３０と、プリンタエンジン４０と、を備えている。ＤＦＥ装置２０は、ＲＩＰ処理部２１と、画像処理部２２と、データ転送処理部２３と、ＰＣＩｅ ＮｏｎＴｒａｎｓｐａｒｅｎｔ（以降、ＮＴという。）ブリッジ２４と、を備えている。

画像形成装置３０は、プリンタエンジン４０を制御するエンジンコントロール部５０を備えている。図１では、説明の便宜上、プリンタエンジン４０を制御するエンジンコントロール部５０のみを例示しているが、画像形成装置３０は、画像形成処理に必要な他の機能も備えている。なお、プリンタエンジン４０を画像形成装置３０内に備えるように構成してもよい。

エンジンコントロール部５０は、ＰＣＩｅ ＮＴブリッジ５１と、中継部として機能するＰＣＩｅスイッチ５２と、メモリコントローラ統合型のプロセッサ５３と、プロセッサ５３のアクセスする第１メモリとしてのメインメモリ（ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ））５４（以下、メインメモリ５４という。）と、ＰＣＨ（Ｐｌａｔｆｏｒｍ Ｃｏｎｔｒｏｌｌｅｒ Ｈｕｂ）５５と、プロッタＡＳＩＣ５６、５７と、を備えている。

以下、図１を用いて、各部の機能と、印刷処理時の画像データフローについて説明する（（１）〜（７））。

（１）クライアントＰＣ１０は、ＬＡＮによってＤＦＥ装置２０と接続され、ＰＤＬによる印刷ジョブをＤＦＥ装置２０に転送する。なお、ネットワーク接続形態はＬＡＮに限られるものではない。
（２）ＲＩＰ処理部２１は、クライアントＰＣ１０から受信した印刷ジョブのＰＤＬ形式のデータを印刷用のラスターイメージデータに展開する。
（３）画像処理部２２は、展開されたラスターイメージデータに対して、印刷用に画像データを補正する。
（４）データ転送処理部２３は、補正されたラスターイメージデータを、ＰＣＩｅ ＮＴブリッジ５１を経由して、ＰＣＩｅ ｘ４ケーブルによって、メモリライト転送によってデータを画像形成装置３０に対して転送する。（図の矢印（１））。ここで、ＰＣＩｅのレーン数は、画像データのサイズと印刷処理速度に応じて、転送帯域が十分に得られるレーン数とする。本説明ではｘ４レーン接続とする。
（５）ステップ（４）の画像データ転送は、印刷ページ単位で実行され、データ転送開始のタイミング制御は、画像形成装置３０と接続されたＧｉｇａイーサネット（登録商標）などを経由して、実行される。一方、画像形成装置３０のプロセッサ５３は、Ｇｉｇａイーサネット（登録商標）に接続されたＰＣＨ５５を経由して、ＤＦＥ装置２０と印刷ページ単位でデータ転送タイミングの制御を実行する。
（６）画像形成装置３０に転送されたラスターイメージデータは、ＰＣＩｅ ｘ４ケーブルに接続されたＰＣＩｅ ＮＴブリッジ５１を経由して、さらにＰＣＩｅスイッチ５２を経由してプロセッサ５３に転送され、さらにメインメモリ５４に記憶される（図の矢印（１））。
（７）ラスターイメージデータが１ページ分メインメモリ５４に格納された後、画像形成装置３０のプロッタＡＳＩＣ５６、５７は、ＰＣＩｅスイッチ５２を経由したメモリリード転送によって、メインメモリ５４から画像データを紙の主走査方向１ラインのサイズずつ分割して、プリンタエンジン４０の印刷速度（紙送り速度）に同期して、ラスターイメージデータを読み出していく（図の矢印（２）、（３））。なお、図１の構成例では、４色用のプロッタＡＳＩＣを２個（プロッタＡＳＩＣ５６、プロッタＡＳＩＣ５７）使用して、ＣＭＹＫ４色（図の矢印（２））に加えて、クリアトナーや特色２色（図の矢印（３））を追加した６色の印刷ができる構成を例示した。

以上のように、図１の構成では、ラスターイメージのページデータをメインメモリ５４へ書き込む処理と、プリンタエンジン４０へのラスターイメージのラインデータをメインメモリ５４から読み出す処理を、同時並行で処理することで、印刷処理が実行される。

図２は、プロセッサ５３が管理するアドレス空間（第１アドレス空間）の一例を示す図である。第１アドレス空間は、メインメモリ５４のアドレス空間を含む。通常、３２ビットＯＳの場合は、サポートされるメモリサイズは４ＧＢ以下に制限されている。また、使用しているシステムデバイスにアドレス空間が割り当てられるため、メインメモリ５４内で画像データの記憶のために利用可能な領域（画像データ記憶領域）は、システムデバイスに割り当てられたアドレス空間の分、さらに制限される。また、システムによっては利用可能な領域がさらに細分化されている場合もある。

その場合、ＤＦＥ装置２０から送られてくる画像データを保存する領域として、大きな連続アドレスの領域を確保するのは困難となってきている。

そこで、本実施形態の画像形成装置は、プロセッサ５３の作業用のメインメモリ５４とは別に、ＤＦＥ装置２０で展開された画像データの保存用のメモリ（第２メモリ）であるフレームメモリを設ける。そして、フレームメモリのアドレス空間をメインメモリ５４と分離し、元の画像データより小さな単位でＤＦＥ装置２０から転送されてくるデータを展開処理してフレームメモリに保存する。

図３は、本実施形態の画像形成システムの一例を示す図である。本実施形態の画像形成システムは、ＤＦＥ装置１２０と、画像形成装置１３０と、プリンタエンジン４０と、を備えている。

ＤＦＥ装置１２０は、データ転送処理部１２３の機能が、図１のＤＦＥ装置２０と異なっている。データ転送処理部１２３は、画像データを所定サイズごとに分割したデータを画像形成装置１３０に転送する点が、図１のデータ転送処理部２３と異なっている。所定サイズは任意に設定できるが、例えば、１つのアドレス分のサイズ、１ライン分のサイズ（ラインサイズ）、および、複数ライン分のサイズなどを所定サイズとして設定できる。以下では、ラインサイズを所定サイズとする場合を例に説明する。

図１の例とは異なり、画像形成装置１３０は、エンジンコントロール部１５０内に、ページ単位のラスターイメージデータを記憶可能なフレームメモリ（ＤＤＲ）１５８（以下、フレームメモリ１５８という。）をさらに備えている。また、プロセッサ５３に対して、フレームメモリ１５８に対するメモリアクセス制御を処理するメモリコントローラ２０１を内蔵したＰＣＩｅスイッチ１５２が接続される。そして、ＰＣＩｅスイッチ１５２の先にフレームメモリ１５８が接続される。

メモリコントローラ２０１のＰＣＩｅスイッチ１５２は、複数のＰＣＩｅ接続ポートとＤＤＲメモリバスを有するＡＳＩＣか、または複数のＰＣＩｅポート実装とＤＤＲメモリバスに対応した高速ＩＯを搭載した汎用の高速ＦＰＧＡを用いてもよい。

また、プロッタＡＳＩＣ５６、５７はＰＣＩｅスイッチ１５２のルートコンプレックスポートに接続される。通常１つのＰＣＩｅデバイスツリーの中に２つのルートコンプレックスが存在することはできない。そのため、ＰＣＩｅスイッチ１５２内のルートコンプレックスポートとエンドポイントポートとの間は、アドレス変換を介すことでデータが送受信される。よって、プロセッサ５３側から見た場合、ＰＣＩｅスイッチ１５２のルートコンプレックスポートは隠蔽されたように見える。このことにより、フレームメモリ１５８のアドレス空間をメインメモリ５４と分離することが可能となる。

また、図１の例と異なり、プロセッサ５３とＰＣＩｅスイッチ１５２との間の接続レーン数は、最小のｘ１レーン接続としている。これは、この部分のリンクでは、プロセッサ５３がプロッタＡＳＩＣ５６、５７やＰＣＩｅ ＮＴブリッジ５１やＰＣＩｅスイッチ１５２のコンフィグパケット程度のデータ転送しか行わず、大量のラスターイメージデータが転送されることが無くなるためである。

図４は、本実施形態の画像形成装置１３０の画像フローについて説明する図である。以下、図４を用いて、各部の機能と、印刷処理時の画像データフローについて説明する（（１）〜（７））。ラスターイメージデータをＤＦＥ装置１２０から画像形成装置１３０に転送するまでの処理は、図１のステップ（１）〜（４）と同様であるため説明を省略する。

（５）画像データ転送は、印刷ページを分割した所定サイズ単位で実行される。データ転送開始のタイミング制御は、画像形成装置１３０と接続されたＧｉｇａイーサネット（登録商標）などを経由して、実行される。一方、画像形成装置１３０のプロセッサ５３は、Ｇｉｇａイーサネット（登録商標）に接続されたＰＣＨ５５を経由して、ＤＦＥ装置１２０と所定サイズ単位でのデータ転送タイミングの制御を実行する。
（６）画像形成装置１３０に転送されたラスターイメージデータは、ＰＣＩｅ ｘ４ケーブルに接続されたＰＣＩｅ ＮＴブリッジ５１を経由して、さらにＰＣＩｅスイッチ１５２を経由してメモリコントローラ２０１に転送され、さらにフレームメモリ１５８に記憶される（図の矢印（１））。
（７）ラスターイメージデータが１ページ分フレームメモリ１５８に格納された後、画像形成装置１３０のプロッタＡＳＩＣ５６、５７は、ＰＣＩｅスイッチ１５２を経由したメモリリード転送によって、フレームメモリ１５８から画像データを紙の主走査方向１ラインのサイズずつ分割して、プリンタエンジン４０の印刷速度（紙送り速度）に同期して、ラスターイメージデータを読み出していく（図の矢印（２）、（３））。

以上のように、ラスターイメージのページデータをメインメモリ５４へ書き込む処理と、プリンタエンジン４０へのラスターイメージのラインデータをメインメモリ５４から読み出す処理を、同時並行で処理することで、印刷処理が実行される。

本実施形態の画像形成装置１３０では、プロセッサ５３のソフトウェアが、ラスターイメージデータの転送経路やメモリを使用しない。このため、ソフトウェアの挙動にプリンタエンジン４０のライン同期転送性能が影響を受けず、プロッタＡＳＩＣ５６、５７やプリンタエンジン４０の設計限界性能を完全に保証することが可能となる。

次に、ＰＣＩｅスイッチ１５２の内部回路の概略について説明する。図５は、ＰＣＩｅスイッチ１５２の内部回路の概略構成例を示すブロック図である。

ＰＣＩｅスイッチ１５２は、メモリコントローラ２０１と、ルートコンプレックスポート２０２と、エンドポイントポート２０３と、ルータ２０４と、ローカルレジスタ２０５と、アドレス変換部２０６と、算出部として機能するページアドレス展開部２０７と、初期レジスタ設定部２０８と、を備えている。

メモリコントローラ２０１は、上述のように、フレームメモリ１５８に対するメモリアクセスを制御する。ルータ２０４は、データの種類によって当該データの転送先を振り分ける。例えば、ラスターイメージデータを受信した場合は、ルータ２０４は、受信したラスターイメージデータをページアドレス展開部２０７に転送する。それ以外のデータの場合は、ルータ２０４は、受信したデータをアドレス変換部２０６に転送する。

ローカルレジスタ２０５は、変換テーブル、ラインサイズ、および、ライン数などを記憶する。アドレス変換部２０６は、エンドポイントとルートコンプレックスとを接続するために、変換テーブルをもとにエンドポイントのアドレス空間とルートコンプレックスのアドレス空間との間のアドレス変換を行う。本実施形態では、プロセッサ５３がエンドポイントとして機能するため、プロセッサ５３が管理する第１アドレス空間が、エンドポイントのアドレス空間となる。また、ルートコンプレックスのアドレス空間（第２アドレス空間）には、フレームメモリ１５８のアドレス空間が含まれる。

ページアドレス展開部２０７は、所定のアドレスを指定して転送されてくる画像データをページアドレスに展開する。ページアドレスとは、フレームメモリ１５８に保存する１ページ分の画像データのフレームメモリ１５８のアドレス空間でのアドレスをいう。ページアドレス展開部２０７は、所定サイズ（ラインサイズ）で転送された画像データ（入力データ）を、所定サイズ（ラインサイズ）分ずらしながらフレームメモリ１５８に保存するようにページアドレス内のアドレスを算出する。ページアドレス展開部２０７は、例えば、入力データを受信するごとに、直前に入力データを保存したアドレスにラインサイズ分加算したアドレスを、入力データを保存するアドレスとして算出する。ページアドレス展開部２０７は、ラインサイズをローカルレジスタ２０５から読み出して利用する。また、ページアドレス展開部２０７は、１ページ内のライン数をローカルレジスタ２０５から読み出し、保存した入力データの個数がライン数に達した場合は、１ページ分の画像データが保存されたと判断する。この場合、ページアドレス展開部２０７は、例えば、次に受信した入力データのアドレスを初期値（１ページの画像データを保存する領域の先頭アドレス）に算出する。

初期レジスタ設定部２０８は、リンクアップの際にプロッタＡＳＩＣ５６、５７の初期レジスタ設定を行う。画像形成装置１３０を立ち上げる際に、初期レジスタ設定部２０８は、プロッタＡＳＩＣ５６、５７のレジスタ設定を行う。なおリンクアップ後は、プロセッサ５３によりアドレス変換部２０６を介すことによって、プロッタＡＳＩＣ５６、５７のレジスタ設定を変更することが可能となる。

次に、このように構成された本実施形態のデータ保存処理について図６を用いて説明する。図６は、本実施形態のデータ保存処理の全体の流れを示すフローチャートである。図６のデータ保存処理は、ＰＣＩｅスイッチ１５２が、所定サイズ（ラインサイズ）に分割された画像データをＤＦＥ装置１２０から受信してからフレームメモリ１５８に保存するまでの処理を表している。

まず、ＰＣＩｅスイッチ１５２のルータ２０４は、エンドポイントポート２０３を介して受信したラインサイズの画像データ（入力データ）を受信すると、受信した入力データをページアドレス展開部２０７に転送する（ステップＳ１０１）。ページアドレス展開部２０７は、ローカルレジスタ２０５に記憶されたラインサイズおよびライン数を参照し、入力データを保存するアドレスを算出する（ステップＳ１０２）。メモリコントローラ２０１は、算出されたアドレスを指定して、フレームメモリ１５８に入力データを保存する（ステップＳ１０３）。

ＤＦＥ装置１２０は、プロセッサ５３が管理するアドレス空間（第１アドレス空間）内の所定アドレスを指定して、所定サイズの入力データの書き込みを画像形成装置１３０に対して要求する。これにより、メインメモリ５４のアドレス空間で画像データ記憶領域として大きな連続アドレスの領域を確保する必要がなくなる。所定アドレスは、固定アドレスでもよいし、例えば画像形成装置１３０ごとに指定されたアドレスでもよい。すなわち、所定アドレスは、ライン単位のデータを保存するアドレスなどのように、元の画像データより小さな単位のデータを記憶できる領域を示すアドレスであればよい。

所定アドレスで書き込まれたデータをそのままフレームメモリ１５８に保存すると、プロッタＡＳＩＣ５６、５７は正確にデータを読み出すことができない。そこで、本実施形態では、ページアドレス展開部２０７が、所定アドレスで書き込まれたデータをページ単位のアドレス（ページアドレス）に展開する。ページアドレス展開部２０７は、ラインサイズとライン数を教えておくことで、正確にデータを展開することが可能となる。

図７は、フレームメモリ１５８のアドレス空間と、プロセッサ５３が管理するアドレス空間（第１アドレス空間）との対応の一例を示す図である。上述のように、フレームメモリ１５８のアドレス空間は、ルートコンプレックスのアドレス空間（第２アドレス空間）に含まれる。

メインメモリ５４には、エンドポイント側の領域に対応する領域として、プロッタＡＳＩＣ５６、５７のレジスタ設定用の領域（レジスタ設定領域）とＤＦＥ装置１２０から書き込まれる画像データ用の所定アドレスとが必要となる。しかし、これらは、領域としては非常に小さなもので済むため、その領域を確保することは容易である。

また、フレームメモリ１５８のアドレス空間は、ルートコンプレックス側とエンドポイント側で分かれる。エンドポイント側のアドレス空間にはメインメモリ５４と同様、レジスタ設定領域とＤＦＥ書き込み用の所定アドレスとが割り当てられる。また、ルートコンプレックス側のアドレス空間は、メインメモリ５４から分離した形で、画像データ記憶領域として大きな連続した領域を確保することが可能である。したがって、この画像データ記憶領域に対して、ページ単位のアドレスに展開された画像データを保存できる。

なお、本実施形態の装置（情報処理装置および画像形成装置）で実行されるプログラムは、ＲＯＭ等に予め組み込まれて提供される。

本実施形態の装置で実行されるプログラムは、インストール可能な形式又は実行可能な形式のファイルでＣＤ−ＲＯＭ、フレキシブルディスク（ＦＤ）、ＣＤ−Ｒ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）等のコンピュータで読み取り可能な記録媒体に記録してコンピュータ・プログラム・プロダクトとして提供するように構成してもよい。

さらに、本実施形態の装置で実行されるプログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成しても良い。また、本実施形態の装置で実行されるプログラムをインターネット等のネットワーク経由で提供または配布するように構成しても良い。

本実施形態の装置で実行されるプログラムは、上述した各部（ページアドレス展開部、アドレス変換部、初期レジスタ設定部）を含むモジュール構成となっており、実際のハードウェアとしてはＣＰＵ（プロセッサ）が上記ＲＯＭからプログラムを読み出して実行することにより上記各部が主記憶装置上にロードされ、上記各部が主記憶装置上に生成されるようになっている。

なお、本発明の画像形成装置は、コピー機能、プリンタ機能、スキャナ機能およびファクシミリ機能のうち少なくとも２つの機能を有する複合機のほか、複写機、プリンタ、スキャナ装置、ファクシミリ装置等の画像形成装置であればいずれにも適用することができる。

１０ クライアントＰＣ
２０、１２０ ＤＦＥ装置
３０、１３０ 画像形成装置
４０ プリンタエンジン
５０ エンジンコントロール部
５１ ＰＣＩｅ ＮＴブリッジ
５２、１５２ ＰＣＩｅスイッチ
５３ プロセッサ
５４ メインメモリ
５６、５７ プロッタＡＣＩＳ
１５８ フレームメモリ
２０１ メモリコントローラ
２０２ ルートコンプレックスポート
２０３ エンドポイントポート
２０４ ルータ
２０５ ローカルレジスタ
２０６ アドレス変換部
２０７ ページアドレス展開部
２０８ 初期レジスタ設定部

特開２０１０−０９９９０７号公報

Claims (5)

1. プロセッサと、
   前記プロセッサがアクセスする第１メモリと、
   データを記憶する第２メモリと、
   前記プロセッサと前記第２メモリとに接続され、外部装置から受信したデータを前記第２メモリに送信する中継部と、を備え、
   前記中継部は、
   前記第１メモリのアドレス空間を含む第１アドレス空間に含まれる所定アドレスに対して前記外部装置から書き込みが要求された、前記第２メモリのサイズより小さい所定サイズの入力データを前記所定サイズ分ずらしながら前記第２メモリに保存するように前記第２メモリ内のアドレスを算出する算出部と、
   前記算出されたアドレスを指定して前記所定サイズの入力データを前記第２メモリに保存するメモリ制御部と、
   を備えることを特徴とする情報処理装置。
2. 前記中継部は、ＰＣＩ Ｅｘｐｒｅｓｓ規格に準拠したスイッチであり、
   前記第１アドレス空間と、前記第２メモリのアドレス空間を含む第２アドレス空間との間のアドレス変換を行うアドレス変換部と、
   エンドポイントである前記プロセッサと接続する第１ポートと、
   ルートコンプレックスと接続する第２ポートと、をさらに備え、
   前記アドレス変換部は、前記第１ポートのアドレス空間であって前記第１メモリのアドレス空間を含む前記第１アドレス空間と、前記第２ポートのアドレス空間であって前記第２メモリのアドレス空間を含む前記第２アドレス空間との間のアドレス変換を行うこと、
   を特徴とする請求項１に記載の情報処理装置。
3. 前記算出部は、前記第２メモリに直前にデータを保存したアドレスに前記所定サイズを加算したアドレスを、前記外部装置から前記入力データを保存するアドレスとして算出すること、
   を特徴とする請求項１に記載の情報処理装置。
4. プロセッサと、
   前記プロセッサがアクセスする第１メモリと、
   データを記憶する第２メモリと、
   前記プロセッサと前記第２メモリとに接続され、外部装置から受信した画像データを前記第２メモリに送信する中継部と、
   前記画像データに基づいて媒体に画像を形成する画像形成部と、を備え、
   前記中継部は、
   前記第１メモリのアドレス空間を含む第１アドレス空間に含まれる所定アドレスに対して前記外部装置から書き込みが要求された、前記第２メモリのサイズより小さい所定サイズの入力データを前記所定サイズ分ずらしながら前記第２メモリに保存するように前記第２メモリ内のアドレスを算出する算出部と、
   前記算出されたアドレスを指定して前記所定サイズの入力データを前記第２メモリに保存し、前記画像データのサイズ分の前記入力データを前記第２メモリに保存した場合に、保存した前記入力データを前記画像形成部に出力するメモリ制御部と、を備えること、
   を特徴とする画像形成装置。
5. プロセッサと、前記プロセッサがアクセスする第１メモリと、データを記憶する第２メモリと、前記プロセッサと前記第２メモリとに接続され、外部装置から受信したデータを前記第２メモリに送信する中継部と、を備えるコンピュータを、
   前記第１メモリのアドレス空間を含む第１アドレス空間に含まれる所定アドレスに対して前記外部装置から書き込みが要求された、前記第２メモリのサイズより小さい所定サイズの入力データを前記所定サイズ分ずらしながら前記第２メモリに保存するように前記第２メモリ内のアドレスを算出する算出部と、
   前記算出されたアドレスを指定して前記所定サイズの入力データを前記第２メモリに保存するメモリ制御部、
   として機能させるためのプログラム。

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