JP2006040120A - 画像処理機能メモリ - Google Patents
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Abstract
【課題】 システムバスより高速なメモリバスを用いる機能メモリを提供する。
【解決手段】 CPUがSDRAMから入力データを読み出し、その後にCPUがそのデータを画像処理機能メモリに書き込む従来のCPUによるデータの転送方式に比して、CPUのSDRAM読取り動作のみでデータを入力させるので、アクセス回数が半分になりデータの移動が高速化できる。
【選択図】 図1
【解決手段】 CPUがSDRAMから入力データを読み出し、その後にCPUがそのデータを画像処理機能メモリに書き込む従来のCPUによるデータの転送方式に比して、CPUのSDRAM読取り動作のみでデータを入力させるので、アクセス回数が半分になりデータの移動が高速化できる。
【選択図】 図1
Description
本発明は、プリンタ等、画像出力装置に出力する画像データを効率的に処理する画像形成装置に関するものである。
従来より、電子写真方式のカラープリンタ、カラー複写機等の画像形成装置においては、高速にカラー画像を出力するために画像データ等、大量のデータを効率良く処理するために各種提案されている。
例えば特許文献1の様に、システムバスブリッジによりCPUバス等の複数のバスを統合して各々のバスマスタによる転送要求に応じてバス間を高速に切り替える方式が提案されている。
また、特許文献2の様に、機能メモリ内に広帯域幅で高速なメモリとデータ処理回路を内蔵させ機能メモリ内にて高速にデータ処理を行う方式が提案されている。
特開平11−045225号公報
特開平10−222459号公報
然るにこれらの方式は回路規模等からも大規模なLSI化や大規模なASIC化を前提にした高度な方式であり、そのため、小規模安価な機器には導入しにくいという難点があった。
また、近年利用され始めているメディア処理に特化したメディア演算器を含むメディアプロセッサを使用したソフトウェアによるデータ処理形態の特性をうまく生かした、ソフトウェアによる処理とハードウェアによる処理のマッチングが困難であった。
これらの状況に鑑み安価簡便な手段を提供するものである。
CPUバスとは別に設けられ、高速なSDRAMメモリに接続する為のSDRAM インタフェースを有するCPUに、同SDRAM インタフェースを介して接続される画像処理機能メモリであって、SDRAM上に置かれた入力データをSDRAM インタフェースを介して入力されると所定の画像処理を行った後、CPUに処理終了を通知するとともに処理後のデータを提供するものであって、本発明の画像処理機能メモリは、SDRAMスレーブのインタフェース回路と、画像処理回路を有し、SDRAM インタフェース上のアドレスを監視するアドレス監視回路を有し、予めCPUにより制御レジスタ234に設定されている所定のアドレス値値が発生した場合は、所定の画像処理回路への入力データであることを検出し、SDRAM インタフェース上のライトコマンドのタイミングを用いて、データを取り込む動作を行う。
本発明に係る第1の発明によれば、CPUがSDRAMから入力データを読み出し、その後にCPUがそのデータを画像処理機能メモリに書き込む従来のCPUによるデータの転送方式に比して、CPUのSDRAM読取り動作のみでデータを入力させるので、アクセス回数が半分になりデータの移動が高速化できる。
また、画像処理機能メモリによる処理をCPUによるソフトウェア処理にても代行可能な構成であるため、メディアプロセッサを使用したソフトウェアによるデータ処理形態の特性をうまく生かし、ソフトウェアによる処理とハードウェアによる固定された処理を使い分けることが可能である。
また、DMAのみならずCPUのメモリアクセス動作を利用した転送方式である為、DMA回路数の少ない安価なCPUの利用や、小規模なLSI化やASIC化等、簡便安価に実現することが可能である。
以下、図面を参照して本発明の実施形態を詳細に説明する。
〔第1実施形態〕
以下、図1を参照して、本発明の実施形態を示す画像処理機能メモリを用いた画像形成装置の全体を説明する。
以下、図1を参照して、本発明の実施形態を示す画像処理機能メモリを用いた画像形成装置の全体を説明する。
図1は、本発明の第1実施形態を示す画像処理機能メモリを用いた画像形成装置の例としてプリンタコントローラの概略構成を説明するブロック図である。プリンタコントローラ100は、図示しないホストコンピュータ(PC)等からプリントすべきデータをホストインタフェース106を介して入力されると、ASIC104を介してにI/O転送によりSDRAM102に書き込まれる。CPU104および画像処理機能メモリ103は、後述するプリンタエンジンの方式に応じた画像処理を行い、SDRAM103に処理されたデータが書き込まれる。一連の画像処理が終了してプリンタ可能状態となると、CPU101に内蔵されたDMAコントローラによりASIC104に送られる。ASIC104は先の画像処理されたデータをプリンタエンジンが描画可能な画像信号に変換し、プリンタエンジンインタフェース106を介して図示しないプリンタエンジンに送る。プリンタエンジンは、画像信号に応じて描画を行いプリント用紙に画像をプリントする。
図3は、先述の一連の画像処理の一例を示す。
図3において、(A)は本例のプリンタコントローラのなかで行われる画像処理全体の流れを示すものである。ホストコンピュータからの送られるプリントすべきデータはデータ量の縮小とデータ転送時間の短縮の為に予め圧縮されたデータとなっている。
プリンタコントローラはI/O転送S311により受取ったデータを伸張S312する。次にプリンタエンジンの方式に応じた色変換S311、トラッピングS314、および、ハーフトーン処理S315等の一連の画像処理を行う。これらの一連の画像処理後のデータをCPU内臓のDMAコントローラを用いてASICに転送し、ASICにて画像信号に変換した後、プリンタエンジンに送出する。(B)は本例での画像処理機能メモリでの画像処理とCPUによるソフトウェアでの画像処理との分担例を示している。本例では、先の(A)処理のうち、色変換、ハーフトーン処理などの処理を行わせている。
図2は先述の画像処理機能メモリ103の内部の一例を示すブロック図である。画像処理機能メモリ103はSDRAMインタフェース回路201を有し、CPUおよびSDRAM102とSDRAMインタフェースバスを介して接続される。
プリンタコントローラのCPUが起動されると、CPUはより高速な動作を行うSDRAM上の命令領域上でプログラムを実行させるために、CPUはROM107からCPUバスを介してプログラムデータを読出し、図4のメモリマップに示すSDRAMの命令領域にプログラムを書込み格納した後、SDRAM上のメモリ領域のプログラムを高速に実行する。
プリンタコントローラのCPUが起動されると、CPUはより高速な動作を行うSDRAM上の命令領域上でプログラムを実行させるために、CPUはROM107からCPUバスを介してプログラムデータを読出し、図4のメモリマップに示すSDRAMの命令領域にプログラムを書込み格納した後、SDRAM上のメモリ領域のプログラムを高速に実行する。
この後、CPUは同ROM上から色変換テーブルのデータおよび、ハーフトーンテーブルのデータを読出し、SDRAMインタフェースを介して画像処理機能メモリ103上の色変換テーブル213およびハーフトーンテーブル224に格納する。
尚、上記の色変換テーブルおよびハーフトーンテーブルは、画像処理のバージョンアップ等を目的としてホストコンピュータからテーブルデータをI/O転送を介して先述の色変換テーブル213およびハーフトーンテーブル224に格納することも可能である。
次にCPU101が色変換処理すべきデータを画像処理機能メモリに入力する動作を説明する。図5はアドレス監視回路202の内部を説明する図である。また図4は実施例の画像処理動作を説明するメモリマップである。
CPU101は先述したCPUによりデータ伸張したデータをSDRAMより読み出す。この時、SDRAMインタフェース上には図4のSDRAM領域の色変換バッファ領域であるx1〜x2の間のアドレスとRDコマンドが流れる。この時、画像機能メモリ103のアドレス比較回路501がSDRAMインタフェースバス上に流れるRAWアドレスを監視していて、上記予めCPUにより制御レジスタ234に設定されている予めCPUにより制御レジスタ234に設定されている所定のアドレス値値を検出すると色変換処理を行うべき入力データのアドレスであると検出して信号を発することにより、SDRAMインタフェース回路がSDRAMインタフェース上に流れるRDコマンドを変換して出力するRD信号をRD変換回路503および論理回路504にてWR信号に変換する。
またSDRAMインタフェース回路がSDRAMインタフェース上に流れるアドレスを変換して出力する内部スレーブバスアドレスを、アドレスマッピング回路502によりFIFO回路211を選択する。これらの信号によりSDRAMインタフェース201を介したデータは内部スレーブバスを介してFIFO211に書き込まれる。以上の動作により、CPUはSDRAMからのデータ読出し動作と同時に画像機能メモリのFIFO211への入力を行うことができ、FIFO211への書込み動作を省略することができる。
色変換回路213はFIFO211のデータを色変換テーブル214を用いて論理演算処理して色変換処理を行い出力側FIFO212に書き込む。所定のデータ量の変換を終えFIFOに書き込まれると制御レジスタにフラグが立てられ割込み信号を発生させる。CPUはこの割込み信号により制御レジスタのチェックを行い、所定のデータ量が色変換処理されたことを知ると、SDRAMインタフェースバスを介して出力FIFO212よりデータを読出す。
この時、SDRAMインタフェース上にはSDRAMの色変換入出力FIFO領域のうちの出力FIFO212を指すアドレスとRDコマンドが流れる。この時アドレス比較回路503は予めCPUにより制御レジスタ234に設定されている所定のアドレス値ではないと検出し、RD信号変換回路503によるWR信号への変換は行わない。またSDRAMインタフェース回路がSDRAMインタフェース上に流れるアドレスを変換して出力する内部スレーブバスアドレスを、アドレスマッピング回路502によりFIFO回路212を選択する。これらの信号によりFIFO212の出力データは内部スレーブバスおよびSDRAMインタフェース回路を介してSDRAMインタフェースに流れCPUに読み込まれる。
CPUは読取った画像処理されたデータをSDRAMのトラッピングバッファ領域に書き込む。その後トラッピングバッファ領域上のデータをソフトウェアによってトラッピング処理を行う。
次にCPU101がハーフトーン処理すべきデータを画像処理機能メモリに入力する動作を説明する。先述の色変換処理すべきデータの入力時と同様に、CPUはトラッピング処理すべきデータをSDRAMより読み出す。この時、SDRAMインタフェース上には図4のSDRAM領域のハーフトーンバッファ領域であるy1〜y2の間のアドレスとRDコマンドが流れる。この時、画像機能メモリ103のアドレス比較回路501がSDRAMインタフェースバス上に流れるRAWアドレスを監視していて、上記予めCPUにより制御レジスタ234に設定されている所定のアドレス値を検出するとトラッピング処理を行うべき入力データのアドレスであると検出して信号を発することにより、SDRAMインタフェース回路がSDRAMインタフェース上に流れるRDコマンドを変換して出力するRD信号をRD変換回路503および論理回路504にてWR信号に変換する。またSDRAMインタフェース回路がSDRAMインタフェース上に流れるアドレスを変換して出力する内部スレーブバスアドレスを、アドレスマッピング回路502によりFIFO回路221を選択する。これらの信号によりSDRAMインタフェース201を介したデータは内部スレーブバスを介してFIFO221に書き込まれる。以上の動作により、CPUはSDRAMからのデータ読出し動作と同時に画像機能メモリのFIFO211への入力を行うことができ、FIFO211への書込み動作を省略することができる。
ハーフトーン回路223はFIFO221のデータをハーフトーンテーブル224を用いて論理演算処理してハーフトーン処理を行い出力側FIFO222に書き込む。所定のデータ量の変換を終えFIFOに書き込まれると制御レジスタにフラグが立てられ割込み信号を発生させる。CPUはこの割込み信号により制御レジスタのチェックを行い、所定のデータ量がハーフトーン処理されたことを知ると、SDRAMインタフェースバスを介して出力FIFO222よりデータを読出す。
この時、SDRAMインタフェース上にはSDRAMのハーフトーン入出力FIFO領域のうちの出力FIFO222を指すアドレスとRDコマンドが流れる。この時アドレス比較回路503は所定の内部転送すべきデータのアドレスではないと検出し、RD信号変換回路503によりWR信号への変換は行わない。
またSDRAMインタフェース回路がSDRAMインタフェース上に流れるアドレスを変換して出力する内部スレーブバスアドレスを、アドレスマッピング回路502によりFIFO回路222を選択する。これらの信号によりFIFO222の出力データは内部スレーブバスおよびSDRAMインタフェース回路を介してSDRAMインタフェースに流れCPUに読み込まれる。
次にCPUがデータ圧縮すべきデータを画像処理機能メモリに入力する動作を説明する。CPUは先述の読取ったハーフトーン処理されたデータを、更に画像処理メモリ103の圧縮用FIFO231に書き込む。この時、SDRAMインタフェース上には図4の画像処理機能メモリ領域の圧縮入出力FIFO領域のアドレスとWRコマンドが流れる。SDRAMインタフェース回路はSDRAMインタフェース上に流れるWRコマンドを変換してWR信号を出力する。またSDRAMインタフェース回路がSDRAMインタフェース上に流れるアドレスを変換して出力する内部スレーブバスアドレスを、アドレスマッピング回路502によりFIFO回路231を選択する。これらの信号によりSDRAMインタフェース201を介したデータは内部スレーブバスを介してFIFO231に書き込まれる。
圧縮回路232はFIFO231のデータを論理演算してデータ圧縮を行い出力FIFO232に書き込む。所定のデータ量の変換を終えFIFOに書き込まれると制御レジスタにフラグが立てられ割込み信号を発生させる。CPUはこの割込み信号により制御レジスタのチェックを行い、所定のデータ量がデータ圧縮されたことを知ると、FIFO232からASIC105へ所定のデータ量の転送を、CPU101に内臓のDMAコントローラに設定し、転送を開始する。
ASIC104は先の画像処理され更にデータ圧縮たデータを、ASICないの伸張回路にてデータ伸張を行い、更にプリンタエンジンが描画可能な画像信号に変換し、プリンタエンジンインタフェース106を介して図示しないプリンタエンジンに送る。プリンタエンジンは、画像信号に応じて描画を行いプリント用紙に画像をプリントする。
〔その他の実施形態〕
〔第2実施形態〕
以下、図6を参照して、本発明の他の実施形態を説明する。
〔第2実施形態〕
以下、図6を参照して、本発明の他の実施形態を説明する。
上記各実施形態において、画像処理機能メモリがハーフトーン処理した後、CPUがデータ圧縮すべきデータとして画像処理機能メモリに入力する動作を説明したが、図6を用いて他の転送の動作を説明する。
ハーフトーン回路223はFIFO221のデータをハーフトーンテーブル224を用いて論理演算処理してハーフトーン処理を行い出力側FIFO222に書き込む。所定のデータ量の変換を終えFIFOに書き込まれると制御レジスタにフラグが立てられ割込み信号を発生させる。CPUはこの割込み信号により制御レジスタのチェックを行い、所定のデータ量がハーフトーン処理されたことを知ると、SDRAMインタフェースバスを介して出力FIFO222よりデータを読出す。
この時、SDRAMインタフェース上にはSDRAMのハーフトーン入出力FIFO領域のうちの出力FIFO222を指すアドレスとRDコマンドが流れる。この時第2のアドレス比較回路601は所定の内部転送すべきデータのアドレスあると検出し、第2のRD信号変換回路603によりWR−2信号への変換される。
またSDRAMインタフェース回路がSDRAMインタフェース上に流れるアドレスを変換して出力する内部スレーブバスアドレスを、アドレスマッピング回路502によりFIFO回路222を選択する。また第2のアドレスマッピング回路602によりFIFO231を選択する。これらの信号によりFIFO222の出力データは内部スレーブバスに流れFIFO231に読み込まれる。以上の動作により、CPUがSDRAMからのデータ読出し動作を行うと同時に画像機能メモリのFIFO231への入力を行うことができ、CPUによるFIFO231への書込み動作を省略することができる。
上記各実施形態において、CPUと画像処理機能メモリ間のインタフェースをSDRAMインタフェースを例にとり説明したが、他のメモリインタフェースにて実現しても同様の効果を得る事が可能である。
100 プリンタコントローラ
101 CPU
102 SDRAM
103 画像処理機能メモリ
104 I/Oインタフェース
105 ASIC
106 プリンタエンジンインタフェース
202 SDRAMインタフェース
213 色変換回路
214 色変換テーブル
223 ハーフトーン回路
224 ハーフトーンテーブル
234 制御レジスタ
501 アドレス監視回路
101 CPU
102 SDRAM
103 画像処理機能メモリ
104 I/Oインタフェース
105 ASIC
106 プリンタエンジンインタフェース
202 SDRAMインタフェース
213 色変換回路
214 色変換テーブル
223 ハーフトーン回路
224 ハーフトーンテーブル
234 制御レジスタ
501 アドレス監視回路
Claims (3)
- CPUバスとは別に設けられ、高速なSDRAMメモリに接続する為のSDRAMインタフェースを有するCPUに、同SDRAMインタフェースを介して接続される画像処理機能メモリであって、SDRAM上に置かれた入力データをSDRAMインタフェースを介して入力されると所定の画像処理を行った後、処理後のデータとして提供するものであって、
上記画像処理機能メモリは、SDRAMインタフェース回路と画像処理回路を有し、更にはSDRAM インタフェース上のアドレスを監視するアドレス監視回路を有し、予めCPUにより制御レジスタ234に設定されている所定のアドレス値値が発生した場合は、画像処理回路への入力データであることを検出し、SDRAM インタフェース上のメモリリードコマンドを用いて、データを取り込む動作を行うことを特徴とする画像処理機能メモリ。 - 上記画像処理機能メモリは、SDRAMインタフェース回路と、複数の画像処理回路を有することを特徴とする請求項1記載の画像処理機能メモリ。
- CPUバスとは別に設けられ、高速なSDRAMメモリに接続する為のSDRAMインタフェースを有するCPUに、同SDRAMインタフェースを介して接続される画像処理機能メモリであって、SDRAM上に置かれた入力データをSDRAMインタフェースを介して入力されると所定の画像処理を行った後、処理後のデータとして提供するものであって、
上記画像処理機能メモリは、SDRAMインタフェース回路と画像処理回路を有し、更にはSDRAMインタフェース上のアドレスを監視するアドレス監視回路を有し、予めCPUにより制御レジスタ234に設定されている所定のアドレス値値が発生した場合は、画総処理回路からの出力データを他の画像処理回路へ転送すべき入力データであることを検出し、SDRAMインタフェース上のメモリリードコマンドを用いて、データ転送を取り込む動作を行うことを特徴とする画像処理機能メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004221724A JP2006040120A (ja) | 2004-07-29 | 2004-07-29 | 画像処理機能メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004221724A JP2006040120A (ja) | 2004-07-29 | 2004-07-29 | 画像処理機能メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006040120A true JP2006040120A (ja) | 2006-02-09 |
Family
ID=35905021
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004221724A Withdrawn JP2006040120A (ja) | 2004-07-29 | 2004-07-29 | 画像処理機能メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006040120A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009245005A (ja) * | 2008-03-28 | 2009-10-22 | Fujitsu Ltd | データ処理装置、データ処理方法およびデータ処理プログラム |
-
2004
- 2004-07-29 JP JP2004221724A patent/JP2006040120A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2009245005A (ja) * | 2008-03-28 | 2009-10-22 | Fujitsu Ltd | データ処理装置、データ処理方法およびデータ処理プログラム |
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Legal Events
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