JP5782779B2

JP5782779B2 - 整流回路

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Publication number: JP5782779B2
Application number: JP2011075373A
Authority: JP
Inventors: 藤田　心一; 心一藤田
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2011-03-30
Filing date: 2011-03-30
Publication date: 2015-09-24
Anticipated expiration: 2031-03-30
Also published as: JP2012210122A

Description

この発明は、電源回路に好適な整流回路に関する。

整流回路の一形態として、ダイオードを用いた周知の構成のものがある。また、他の形態の整流回路として、スイッチング電源等において使用される同期型整流回路がある。この同期型整流回路は、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor；金属−酸化膜−半導体構造の電界効果トランジスタ）等のスイッチング素子を使用し、所定の極性の入力交流電圧が発生する期間のみこのスイッチング素子をＯＮさせてその入力交流電圧を通過させることにより整流を行うものである。

特開２００２−１７０９６４号公報

ところで、上述したダイオードを使用した整流回路は、構成が簡単であるが、整流回路の出力電圧にダイオードの順方向電圧分の電圧降下損が生じる。このため、整流回路から負荷に流れる電流に応じて出力電圧が低下する問題があった。また、上述した同期型整流回路は、ダイオードの順方向電圧のような大きな電圧降下損は発生しないが、所定極性の入力交流電圧が発生する期間のみトランジスタをＯＮさせるタイミング信号を発生する回路が必要となり、構成が複雑かつ大規模になるという問題があった。特許文献１（特に図２参照）は、トランジスタとコンパレータとを組み合わせた整流回路を開示している。この特許文献１では、トランジスタのソースおよびドレイン間に入力交流電圧が与えられ、コンパレータは、トランジスタのソースおよびドレイン間に加わる電圧の極性を判定し、所定の極性の電圧が加わる期間のみトランジスタをＯＮさせ、入力交流電圧の整流を行わせる。この特許文献１に開示の整流回路では、複雑なタイミング信号発生回路が不要である。しかしながら、この整流回路においても、出力電圧にはトランジスタのソースおよびドレイン間電圧分の電圧降下損が発生し、しかもその電圧降下損はトランジスタに流す負荷電流に依存して大きくなるという問題があった。このように従来の整流回路は、いずれも負荷電流に依存した電圧降下損が発生するという問題があった。

本発明は以上説明した事情に鑑みてなされたものであり、負荷電流に対する依存性が少なく、安定した出力電圧が得られる整流回路を提供することを目的としている。

この発明は、線間に交流電圧が与えられる第１および第２の給電線と、第３の給電線と、前記第３の給電線と前記第２の給電線との間に介挿され、ＯＮとなることにより前記第３の給電線および前記第２の給電線間に電流路を形成するトランジスタと、前記第３の給電線および前記第２の給電線間に所定の極性の電圧が発生する間、前記トランジスタをＯＮとし、かつ、前記第３の給電線および前記第２の給電線間の電圧の増減に応じて前記トランジスタのコンダクタンスを増減する負帰還増幅回路とを具備することを特徴とする整流回路を提供する。

かかる発明によれば、第３の給電線および第２の給電線間に所定の極性の電圧が発生する間、トランジスタをＯＮとし、かつ、第３の給電線および第２の給電線間の電圧の増減に応じてトランジスタのコンダクタンスを制御する制御信号を増減する負帰還制御が負帰還増幅回路により行われる。この結果、第１の給電線および第３の給電線間に介挿される負荷の大きさによらず、第３の給電線および第２の給電線間の電圧が一定となり、第１の給電線および第３の給電線間の負荷に与えられる電圧も一定となる。

この発明の一実施形態である整流回路の構成を示す回路図である。同整流回路の等価回路の構成を示す回路図である。同実施形態の効果を従来技術との対比において示す図である。

以下、図面を参照し、この発明の実施形態について説明する。
図１は、この発明の一実施形態である整流回路１００の構成を示す回路図である。この整流回路１００は電源回路の一部をなすものであり、同電源回路のトランスの２次側コイルＬ２に接続されている。なお、図１では、図面が煩雑になるのを防ぐため、トランスの１次側コイルおよび１次側回路の図示が省略されている。

本実施形態による整流回路１００は、２次側コイルＬ２の両端に各々接続された第１の給電線１０１および第２の給電線１０２間に発生する交流電圧Ｖ１を整流して第１の給電線１０１および第３の給電線１０３間に直流電圧Ｖ３を発生させ、この直流電圧Ｖ３を負荷ＲＬに供給するものである。

この整流回路１００において、第１の給電線１０１および第３の給電線１０３間には平滑用コンデンサとしての電解コンデンサＣ１が介挿されている。そして、第３の給電線１０３と第２の給電線１０２との間にはＮチャネルＭＯＳＦＥＴ（以下、単にトランジスタという）１１０が介挿されている。さらに詳述すると、Ｎチャネルトランジスタ１１０のソースと同トランジスタ１１０が形成されたＰ型半導体基板は第３の給電線１０３に接続され、同トランジスタ１１０のドレインは第２の給電線１０２に接続されている。また、Ｎチャネルトランジスタ１１０にはダイオードＤ１が並列接続されている。このダイオードＤ１は、Ｎチャネルトランジスタ１１０の形成されたＰ型半導体基板をアノードとし、Ｎチャネルトランジスタ１１０のドレインをカソードとする寄生ダイオードである。

本実施形態による整流回路１００は、半波整流回路であり、２次側コイルＬ２が正の半波（第１の給電線１０１側が正極性、第２の給電線１０２側が負極性となる半波）を出力し、第３の給電線１０３が第２の給電線１０２に対して高電位となる期間のみＮチャネルトランジスタ１１０をＯＮとし、２次側コイルＬ２からＮチャネルトランジスタ１１０を介して第１の給電線１０１および第３の給電線１０３間に正の電圧を出力させるものである。そして、本実施形態による整流回路１００の特徴は、第３の給電線１０３が第２の給電線１０２に対して高電位となる期間、Ｎチャネルトランジスタ１１０をＯＮにすることに加えて、第３の給電線１０３および第２の給電線１０２間の電圧値が一定値を維持するようにＮチャネルトランジスタ１１０のコンダクタンスを制御する点にある。

整流回路１００には、このＮチャネルトランジスタ１１０のＯＮ／ＯＦＦ制御およびコンダクタンスの制御を行うための手段として、負帰還増幅回路１３０が設けられるとともに、この負帰還増幅回路１３０に直流電源電圧Ｖ２を供給する直流安定化電源１２０が設けられている。

直流安定化電源１２０は、図示のように、抵抗Ｒ５、ツェナーダイオードＺＤ１および電解コンデンサＣ３により構成されている。ここで、抵抗Ｒ５は、第１の給電線１０１に一端が接続されている。ツェナーダイオードＺＤ１は、カソードが抵抗Ｒ５の他端に接続され、アノードが第３の給電線１０３に接続されている。そして、電解コンデンサＣ３は、ツェナーダイオードＺＤ１のカソードと第３の給電線１０３との間に介挿されている。

この直流安定化電源１２０では、抵抗Ｒ５は、ツェナーダイオードＺＤ１がツェナー降伏したときに流れる電流を制限する役割を果たす。また、電解コンデンサＣ３は、ツェナーダイオードＺＤ１の両端間電圧のリップル変動を緩和する。そして、直流安定化電源１２０では、ツェナーダイオードＺＤ１の両端からツェナーダイオードＺＤ１のツェナー電圧に相当する安定した直流電源電圧Ｖ２が得られる。

負帰還増幅回路１３０は、図示のように、差動増幅器１３１と、抵抗Ｒ１およびＲ２と、ダイオードＤ２とにより構成されている。ここで、差動増幅器１３１は、高電位側電源端子がツェナーダイオードＺＤ１のカソードに接続され、低電位側電源端子が第３の給電線１０３に接続されており、直流安定化電源１２０が出力する直流電圧Ｖ２を電源電圧として動作する。差動増幅器１３１の非反転入力端子（＋入力端子）は第３の給電線１０３に接続されている。また、差動増幅器１３１の高電位側電源端子と第２の給電線１０２との間には抵抗Ｒ１およびＲ２が直列に介挿されている。そして、この抵抗Ｒ１およびＲ２の共通接続点が差動増幅器１３１の反転入力端子（−入力端子）に接続されている。また、差動増幅器１３１の反転入力端子にはダイオードＤ２のアノードが接続されており、同ダイオードＤ２のカソードは第３の給電線１０３に接続されている。そして、差動増幅器１３１の出力端子はＮチャネルトランジスタ１１０のゲートに接続されている。

この負帰還増幅回路１３０において、２次側コイルＬ２が負の半波（第１の給電線１０１側が負極性、第２の給電線１０２側が正極性となる半波）を出力している期間は、第２の給電線１０２から抵抗Ｒ２およびダイオードＤ２を介して第３の給電線１０３に電流が流れ込む。このため、差動増幅器１３１の反転入力端子の入力電圧は、第３の給電線１０３の電圧からダイオードＤ２の順方向電圧だけ上昇した電圧となる。一方、差動増幅器１３１の非反転入力端子は第３の給電線１０３に接続されている。このため、差動増幅器１３１は、Ｌレベルのゲート電圧、具体的には第３の給電線１０３の電圧の近傍のゲート電圧をＮチャネルトランジスタ１１０のゲートに供給し、Ｎチャネルトランジスタ１１０をＯＦＦさせる。この結果、第３の給電線１０３および第２の給電線１０２間は開放状態となる。

これに対し、２次側コイルＬ２が正の半波（第１の給電線１０１側が正極性、第２の給電線１０２側が負極性となる半波）を出力している期間は、ツェナーダイオードＺＤ１のカソードと第２の給電線１０２との間の電圧、すなわち、ツェナーダイオードＺＤ１の両端間の電圧Ｖ２とＮチャネルトランジスタ１１０のソースおよびドレイン間電圧との和を抵抗Ｒ１およびＲ２により分圧した電圧が差動増幅器１３１の反転入力端子に与えられる。本実施形態では、このとき抵抗Ｒ１およびＲ２の接続点と第３の給電線１０３との間の電圧がダイオードＤ２をＯＮさせる順方向電圧よりも低くなるように、抵抗Ｒ１およびＲ２の比が決定されている。このため、差動増幅器１３１は、第３の給電線１０３の電圧よりも正方向に高いゲート電圧をＮチャネルトランジスタ１１０のゲートに供給し、Ｎチャネルトランジスタ１１０をＯＮさせる。この結果、第３の給電線１０３および第２の給電線１０２間にＮチャネルトランジスタ１１０による電流路が形成される。この場合、Ｎチャネルトランジスタ１１０は非飽和領域において動作し、Ｎチャネルトランジスタ１１０のコンダクタンスはＮチャネルトランジスタ１１０に対するゲート電圧に依存して変化する。

ここで、第１の給電線１０１から負荷ＲＬを介して第３の給電線１０３に流れ、Ｎチャネルトランジスタ１１０を介して第２の給電線１０２に流れ込む負荷電流が大きくなると、Ｎチャネルトランジスタ１１０のドレインとソースの間の電圧が大きくなり、抵抗Ｒ２を介して差動増幅器１３１の反転入力端子に帰還される入力電圧が負方向に変化する。このため、差動増幅器１３１は、Ｎチャネルトランジスタ１１０に対するゲート電圧を上昇させ、Ｎチャネルトランジスタ１１０のコンダクタンスを増加させる。このような負帰還制御が働くことにより、負荷ＲＬに流れる電流によらず、第３の給電線１０３および第２の給電線１０２間の電圧値が一定値に維持される。

ここで、図２（ａ）〜（ｃ）を参照し、本実施形態の動作原理をさらに詳しく説明する。まず、図２（ａ）は、図１に示された負帰還増幅回路１３０の主要部の構成を示すものである。図２（ａ）において、電圧源Ｖ１は図１における２次側コイルＬ２の出力電圧を、電圧源Ｖ２は図１における直流安定化電源１２０の出力電圧を各々示している。図２（ｂ）は、図２（ａ）に示す回路をＮチャネルトランジスタ１１０を中心として上下反転させ、負荷抵抗ＲＬと電圧源Ｖ１との位置関係を入れ替えたものであり、図２（ａ）に示す回路の等価回路を示している。この図２（ｂ）において、差動増幅器１３１とＮチャネルトランジスタ１１０およびダイオードＤ１とからなる回路をオペアンプ１３１ａと捉えると、図２（ｂ）の回路は図２（ｃ）に示すように書き直すことができる。この図２（ｃ）が図１に示す負帰還増幅回路１３０の等価回路図である。この図２（ｃ）において、オペアンプ１３１ａの出力端子は、図２（ｂ）において差動増幅器１３１によりコンダクタンスが制御されるＮチャネルトランジスタ１１０のドレインに対応している。

図２（ｃ）に示す回路では、オペアンプ１３１ａの出力信号Ｖｏが抵抗Ｒ１を介して反転入力端子に負帰還されるため、オペアンプ１３１ａの反転入力端子は非反転入力端子に仮想短絡された状態となる。この結果、抵抗Ｒ２の両端の電圧はＶ２となる。従って、図２（ｃ）に示す回路では、電圧源Ｖ１の負極の電位を基準電位として考えると、次式が成立する。
Ｖ１＋Ｖ２＝Ｖｏ＋｛（Ｒ１＋Ｒ２）／Ｒ２｝Ｖ２ ……（１）
この式（１）を電圧Ｖｏについて解くと次のようになる。
Ｖｏ＝Ｖ１＋Ｖ２−｛（Ｒ１＋Ｒ２）／Ｒ２｝Ｖ２
＝Ｖ１−（Ｒ１／Ｒ２）Ｖ２ ……（２）
上記式（２）において、電圧Ｖ２はツェナーダイオードＺＤ１のツェナー電圧である。このように、本実施形態において負荷ＲＬに供給される電圧Ｖｏは、負荷ＲＬの大きさによらず、２次側コイルの出力電圧Ｖ１から一定電圧（Ｒ１／Ｒ２）Ｖ２を減じた電圧となる。

図３（ａ）〜（ｃ）は本実施形態の効果を従来技術との対比において説明するものである。これらの図は、整流回路の出力電圧特性を示すものであり、横軸は整流回路から負荷ＲＬに供給される負荷電流ＩＬ、縦軸は整流回路から負荷ＲＬに供給される出力電圧Ｖｏである。

図３（ａ）はスイッチング素子としてダイオードを使用した整流回路の出力電圧特性を示している。この整流回路では、理想的な出力電圧（前掲式（２）の電圧Ｖ１に相当）からダイオードの順方向電圧を減じた出力電圧Ｖｏが負荷に供給される。

図３（ｂ）は、スイッチング素子として、所定極性の交流電圧が入力される期間のみＯＮとなるトランジスタを使用した整流回路の出力電圧特性を示している。この種の整流回路では、トランジスタを非飽和領域において動作させるため、トランジスタのＯＮ抵抗は、負荷電流に依存せず、ほぼ一定になる。しかし、ＯＮ抵抗が一定であるが故に、負荷電流の大きさに比例して整流回路から負荷に供給される電圧が低下するという問題が発生する。

図３（ｃ）は、本実施形態による整流回路１００の出力電圧特性を示している。本実施形態によれば、負帰還増幅回路１３０によりＮチャネルトランジスタ１１０の電圧降下を常に一定にする負帰還制御が行われるため、整流回路１００から負荷ＲＬに与えられる出力電圧が負荷の大きさによらず一定となる。

以上のように、本実施形態による整流回路１００によれば、負荷電流によらず、安定した出力電圧Ｖｏを供給することができる。

以上、この発明の一実施形態について説明したが、これ以外にも、この発明には他の実施形態が考えられる。例えば次の通りである。

（１）上記実施形態では、電源回路におけるトランスの２次側回路に設けたが、この発明による整流回路は、トランスを使用しない電源回路に設けてもよい。

（２）上記実施形態では、第３の給電線および第２の給電線間のトランジスタとしてＭＯＳＦＥＴを用いたが、接合型のＦＥＴやバイポーラトランジスタ等の他の種類のトランジスタを用いてもよい。

（３）上記実施形態では、トランスの２次側コイルＬ２の両端に接続された給電線１０１および１０２のうち給電線１０２と給電線１０３との間にＮチャネルトランジスタ１１０を介挿し、給電線１０１側が正、給電線１０３側が負となるように給電線１０１および１０３間に直流電圧を発生する整流回路を構成した。しかし、この発明による整流回路の構成はこれに限定されるものではない。例えば給電線１０１および１０２のうち給電線１０１と他の給電線（例えば給電線１０３ａとする）との間にＮチャネルトランジスタ１１０を介挿し、給電線１０３ａ側が正、給電線１０２側が負となるように給電線１０３ａおよび１０２間に直流電圧を出力する整流回路を構成してもよい。この整流回路では、給電線１０２が本発明における第１の給電線、給電線１０１が本発明における第２の給電線、給電線１０３ａが本発明における第３の給電線となる。

（４）上記実施形態では、本発明を半波整流回路に適用した。しかし、本発明は全波整流回路にも適用可能である。例えばセンタタップを有する２次側コイルと、上記実施形態による半波整流回路を２個用いて全波整流回路を構成することが考えられる。具体的には２次側コイルの一端とセンタタップとの間に第１の半波整流回路を接続し、２次側コイルの他端とセンタタップとの間に第２の半波整流回路を接続する。ここで、２次側コイルのセンタタップは、全波整流回路が直流電圧を出力するための正極端子および負極端子のうち例えば正極端子となる。第１の半波整流回路は、センタタップに接続された第１の給電線と、２次側コイルの一端に接続された第２の給電線と、全波整流回路の負極端子に接続された第３の給電線と、第２および第３の給電線間に介挿されたトランジスタと、このトランジスタのコンダクタンスを制御する負帰還増幅回路を有する。また、第２の半波整流回路は、センタタップに接続された第１の給電線と、２次側コイルの他端に接続された第２の給電線と、全波整流回路の負極端子に接続された第３の給電線と、第２および第３の給電線間に介挿されたトランジスタと、このトランジスタのコンダクタンスを制御する負帰還増幅回路を有する。すなわち、第１および第２の半波整流回路は、第１の給電線および第３の給電線を各々共有している。そして、第１の半波整流回路は、２次側コイルが出力する交流電圧から例えば正の半波を取り出すことにより正極端子および負極端子間に直流電圧を出力し、第２の半波整流回路は、２次側コイルが出力する交流電圧から例えば負の半波を取り出すことにより正極端子および負極端子間に直流電圧を出力するのである。第１および第２の半波整流回路における負帰還増幅回路の機能は上記実施形態と同様である。この態様においても上記実施形態と同様な効果が得られる。

（５）上記実施形態において、電解コンデンサやコイルを除く素子からなる回路は、１チップの半導体基板上に構成してもよく、ディスクリート素子により構成してもよい。

１０１……第１の給電線、１０２……第２の給電線、１０３……第３の給電線、１１０……Ｎチャネルトランジスタ、１３０……負帰還増幅回路、１３１……差動増幅器、１２０……直流安定化電源。

Claims

線間に交流電圧が与えられる第１および第２の給電線と、
第３の給電線と、
前記第３の給電線と前記第２の給電線との間に介挿され、ＯＮとなることにより前記第３の給電線および前記第２の給電線間に電流路を形成するトランジスタと、
前記第３の給電線および前記第２の給電線間に所定の極性の電圧が発生する間、前記トランジスタをＯＮとし、かつ、前記トランジスタのコンダクタンスを制御する負帰還増幅回路とを具備し、
前記負帰還増幅回路は、
前記第１の給電線および前記第３の給電線の線間に発生する電圧を安定化して直流電圧を発生する直流安定化電源と、
前記直流安定化電源が発生する直流電圧と前記第３の給電線および前記第２の給電線間の電圧とを加えた電圧を分圧する分圧回路と、
前記直流安定化電源が出力する直流電圧を電源電圧とし、前記第３の給電線の電位に対して前記分圧回路が出力する電位が相対的に低下するのに応じて前記トランジスタのコンダクタンスを増加させる差動増幅器と
を含むことを特徴とする整流回路。
前記トランジスタは電界効果トランジスタであり、前記電界効果トランジスタのソースおよび前記電界効果トランジスタの形成された半導体基板は前記第３の給電線に接続され、前記電界効果トランジスタのドレインは前記第２の給電線に接続され、前記差動増幅器は前記電界効果トランジスタに対するゲート電圧を増減することにより前記電界効果トランジスタのコンダクタンスを増減することを特徴とする請求項１に記載の整流回路。