JP5752254B2 - Semiconductor device - Google Patents

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Description

本発明は、ゲート・スタック構造体を含む半導体デバイス及びその製造方法に関する。本発明はまた、半導体デバイスにおけるゲート・スタック構造体の使用にも及ぶ。   The present invention relates to a semiconductor device including a gate stack structure and a manufacturing method thereof. The invention also extends to the use of gate stack structures in semiconductor devices.

半導体デバイス技術において、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、例えば、デジタル回路で用いるのに魅力的である。これは、ＭＯＳＦＥＴが、導電（「オン」）状態と非導電（「オフ」）状態との間で確実かつ制御可能な方法で切り換えることができるためであり、また、単一チップ上に数百万の規模で統合可能であるためでもある。   In semiconductor device technology, metal oxide semiconductor field effect transistors (MOSFETs) are attractive for use in digital circuits, for example. This is because the MOSFET can be switched between a conductive (“on”) state and a non-conductive (“off”) state in a reliable and controllable manner, and hundreds on a single chip. This is also because it can be integrated on a scale of 10,000.

シリコン（Ｓｉ）がもたらす、相補型金属酸化膜半導体（ＣＭＯＳ）技術の継続的な縮小及び性能への限界を克服するために、代替的なデバイス構造体及び／又は材料が研究されてきた。このために、例えば非特許文献１により報告されるように、ゲルマニウム（Ｇｅ）が魅力的な候補であることが分かった。Ｓｉと比べて電荷キャリア移動度が高いために、Ｇｅは相対的に増大した縮小の範囲及びチップ当たりの統合をもたらす。別の要因は、ＧｅベースのＭＯＳＦＥＴの製造においては、例えば、ＳｉベースのＭＯＳＦＥＴの場合の約９００℃乃至１０００℃に対してＧｅベースのＭＯＳＦＥＴの場合の約４００℃乃至５００℃といった、ＳｉベースのＭＯＳＦＥＴに比べてより低い処理温度が用いられることであり、この特徴が、そうしたデバイスを、先進半導体デバイスにおける統合にとって魅力あるものにしている。   Alternative device structures and / or materials have been investigated to overcome the continued shrinkage and performance limitations of complementary metal oxide semiconductor (CMOS) technology provided by silicon (Si). For this reason, it was found that germanium (Ge) is an attractive candidate, as reported for example by Non-Patent Document 1. Due to its higher charge carrier mobility compared to Si, Ge provides a relatively increased range of shrinkage and integration per chip. Another factor is that in the manufacture of Ge-based MOSFETs, for example, Si-based MOSFETs, such as about 900-1000 ° C. for Si-based MOSFETs, and about 400-500 ° C. for Ge-based MOSFETs. The fact that lower processing temperatures are used compared to MOSFETs, this feature makes such devices attractive for integration in advanced semiconductor devices.

ＭＯＳＦＥＴにおいてＧｅをチャネルとして使用することに関連した欠点は、Ｓｉ上の二酸化シリコン（ＳｉＯ２）に比べて、Ｇｅ上の酸化ゲルマニウム（ＧｅＯ２）がより不安定であることである。このことにより、ゲート絶縁体を堆積する前にそうしたデバイスにおいてＧｅの表面不動態化を行って、界面トラップ密度が低い界面を形成し、Ｇｅの電荷キャリア移動度を保持できるようにするという難題がもたらされる。ゲート絶縁体が上に堆積される前に、約４００乃至５００℃の低減した処理温度で、Ｓｉ界面層を有するＧｅを不動態化することによりこの欠点を克服することが提案されている。ゲート絶縁体のために、大きさが７より大きい、真空に対する誘電率（ｋ）を有する材料が用いられ、このような材料は、以下「高ｋ」材料と呼ばれ、その一例は酸化ハフニウム（ＨｆＯ２）である。Ｓｉ界面層は、高ｋ材料が堆積される約１５０℃の処理温度で、部分的に酸化されて上部ＳｉＯ２層になる。このようにして、Ｇｅ／Ｓｉ／ＳｉＯ２／ＨｆＯ２のゲート構造体が作製される。非特許文献２により報告されるように、例えば、そうしたゲート構造体を組み込んだＧｅベースのｐ−チャネルＭＯＳＦＥＴは、そうした構造体がない、以前に提案されたＧｅベースのｐ−チャネル・デバイスに比べて、例えばより薄い等価酸化膜厚（equivalent oxide thickness、ＥＯＴ）などの改善されたデバイス特性を示した。 A drawback associated with using Ge as a channel in a MOSFET is that germanium oxide (GeO 2 ) on Ge is more unstable than silicon dioxide (SiO 2 ) on Si. This presents the challenge of performing Ge surface passivation in such devices prior to depositing the gate insulator to form an interface with a low interface trap density and maintain Ge charge carrier mobility. Brought about. It has been proposed to overcome this deficiency by passivating Ge with a Si interface layer at a reduced processing temperature of about 400-500 ° C. before the gate insulator is deposited thereon. For the gate insulator, a material having a dielectric constant (k) to vacuum with a size greater than 7 is used, such a material is hereinafter referred to as a “high-k” material, an example of which is hafnium oxide ( HfO 2 ). The Si interface layer is partially oxidized into an upper SiO 2 layer at a processing temperature of about 150 ° C. where high-k material is deposited. In this way, a Ge / Si / SiO 2 / HfO 2 gate structure is produced. As reported by Non-Patent Document 2, for example, Ge-based p-channel MOSFETs incorporating such a gate structure are compared to previously proposed Ge-based p-channel devices that do not have such a structure. For example, improved device characteristics such as a thinner equivalent oxide thickness (EOT) have been demonstrated.

ここで、非特許文献３、非特許文献４、及び非特許文献５を参照すると、そこでは、上述の不動態化Ｓｉ界面層を組み込んだＧｅベースのｐ−チャネルＭＯＳＦＥＴに関連した問題として、閾値電圧ＶＴＨ及びフラットバンド電圧ＶＦＢの望ましくないシフトの発生、具体的には、Ｓｉ界面層の厚さへの依存を示すＶＴＨの正値への増大したシフトの発生が報告されている。従って、そうしたデバイスについての考慮事項は、電圧がゲートに印加されないときに、即ち、ゼロ・ゲート・バイアスにおいて、チャネルが実質的にオフにならないことである。このことは特に、例えばオン状態とオフ状態との間の制御可能かつ確実な切り換えが求められる先進デバイスへの適用及び／又は組み込みに用いるのに、そうしたデバイスを魅力のないものにし得る。そうしたデバイスについての更に別の考慮事項は、例えばＳｉ界面層の厚さを増大させることにより観測されるＶＴＨのシフトの影響を打ち消すことができるが、そうした措置はそれに対応してＥＯＴ値の増加をもたらすことがあり、これは電界効果トランジスタ（ＦＥＴ）の横方向サイズの低減に向かう最近の傾向の観点から考えると望ましくないことである。 Referring now to Non-Patent Document 3, Non-Patent Document 4, and Non-Patent Document 5, there are thresholds as problems associated with the Ge-based p-channel MOSFET incorporating the passivated Si interface layer described above. The occurrence of undesirable shifts in voltage V TH and flat band voltage V FB , specifically increased shifts to positive values of V TH that indicate a dependence on Si interface layer thickness, has been reported. Thus, a consideration for such devices is that the channel is not substantially turned off when no voltage is applied to the gate, ie, at zero gate bias. This can make such devices unattractive, particularly for use in advanced devices and / or integrations where, for example, controllable and reliable switching between on and off states is required. Yet another consideration for such devices, for example, can counteract the effects of a shift in V TH observed by increasing the thickness of the Si interface layer, the increase in EOT values such measures correspondingly This is undesirable from the standpoint of the recent trend towards reducing the lateral size of field effect transistors (FETs).

上述したＶＴＨの正シフトを減らすために、異なるＳｉ単層厚に対してＶＴＨが実質的に一定になるように、以前に提案されたデバイスに比べて低い堆積温度でＧｅ上にＳｉ界面層を堆積させることが、ウェブリンクｈｔｔｐ：／／ｉｍｅｃ．ｂｅにおいて提案されている。しかしながら、この場合のＶＴＨは約−２０ｍＶであり、例えばｐ−ＭＯＳＦＥＴにとって、依然として有益であるとは考えられない。 To reduce the positive shift of the above-mentioned V TH, different Si as V TH becomes substantially constant with respect TansoAtsu, Si interface on Ge at low deposition temperatures as compared with the proposed device previously Depositing the layer can be done using the web link http: // imec. proposed in be. However, the V TH in this case is about −20 mV and is still not considered beneficial for, for example, a p-MOSFET.

特許文献１は、ハフニウム・ベースの誘電体と、ハフニウム・ベースの誘電体の上に配置された、Ｃｅ、Ｙ、Ｓｍ、Ｅｒ及びＴｂのうちの少なくとも１つを含む導電性キャッピング層と、導電性キャッピング層の直接上に配置されたＳｉ含有導体とを含む材料スタックを開示する。導電性キャッピング層内の希土類金属とハフニウム・ベースの誘電体との間の電気陰性度の差によって、開示された材料スタックは、例えば材料スタックがこうしたＭＯＳＦＥＴ内に組み込まれたときに、ハフニウム・ベースの誘電体を用いて製造されたＳｉベースのｎ型ＭＯＳＦＥＴにおいて得られる、理想的ではない閾値電圧の問題に対処する。開示された材料スタックにおいては、ハフニウム・ベースの誘電体上に希土類含有キャッピング層が形成されるので、下にあるハフニウム・ベースの誘電体及び上にあるゲート材料に対する希土類金属の適合性を評価しなければならないという点で、このことが構造上及び／又は製造上の複雑さをもたらすことがあり、そうした問題は、勿論、例えば、そうした構造体の先進半導体デバイスへの統合のしやすさ及び／又は関連する用途における使いやすさにも影響を及ぼし得ることが、考慮事項である。希土類金属の働きが、ハフニウム・ベースの誘電体の化学的性質に依存することである。希土類金属はゲート・スタックを通して拡散されるため、これが更に別の処理上の問題を引き起こし得ることが、更に別の考慮事項である。   Patent Document 1 discloses a hafnium-based dielectric, a conductive capping layer including at least one of Ce, Y, Sm, Er, and Tb disposed on the hafnium-based dielectric, Disclosed is a material stack comprising a Si-containing conductor disposed directly over a conductive capping layer. Due to the difference in electronegativity between the rare earth metal and the hafnium-based dielectric in the conductive capping layer, the disclosed material stack becomes hafnium-based, for example when the material stack is incorporated into such a MOSFET. It addresses the non-ideal threshold voltage problem obtained in Si-based n-type MOSFETs fabricated using various dielectrics. In the disclosed material stack, a rare earth-containing capping layer is formed on the hafnium-based dielectric so that the suitability of the rare earth metal to the underlying hafnium-based dielectric and the overlying gate material is evaluated. This can lead to structural and / or manufacturing complexity in that it must be addressed by, for example, ease of integration of such structures into advanced semiconductor devices and / or It is also a consideration that can also affect the ease of use in related applications. The action of rare earth metals depends on the chemical nature of the hafnium-based dielectric. It is yet another consideration that rare earth metals are diffused through the gate stack, which can cause further processing problems.

米国特許第７，４４６，３８０Ｂ２号明細書US Pat. No. 7,446,380B2

Ｓｈａｎｇ他著、ＩＢＭ Ｊｏｕｒｎａｌ ｏｆ Ｒｅｓｅａｒｃｈ ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ、５０頁、２００６年Shang et al., IBM Journal of Research and Development, p. 50, 2006 Ｍｉｔａｒｄ他著、Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ＩＥＤＭ、８７３頁、サンフランシスコ、２００８年Mitard et al., Technical Digest IEDM, 873 pages, San Francisco, 2008 Ｍｉｔａｒｄ他著、ＥＳＳＤＥＲＣ ２００９予稿集、４１１頁、Ａｔｈｅｎｓ、２００９年Mitard et al., ESSDERC 2009 Proceedings, 411, Athens, 2009 Ｐｏｕｒｔｏｉｓ他著、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、９１巻、０２３５０６、２００７年Paultois et al., Applied Physics Letters, 91, 023506, 2007 Ｔａｏｋａ他著、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、９２巻、１１３５１１、２００８年Taoka et al., Applied Physics Letters, 92, 113511, 2008

ゲート・スタック構造体を含む半導体デバイス及びその製造方法を提供する。   A semiconductor device including a gate stack structure and a manufacturing method thereof are provided.

本発明の第１の態様の実施形態によると、ゲート・スタック構造体を含む半導体デバイスが提供され、このゲート・スタック構造体は、ｎ型キャリアで実質的にドープされた半導体を含む少なくとも１つの基板と、基板上に形成された、シリコンを含む少なくとも１つの不動態化層と、不動態化層上に形成された少なくとも１つの絶縁体層とを含み、ここで、ゲート・スタック構造体は、基板と不動態化層との間に与えられた少なくとも１つの層間ドーパントをさらに含み、この層間ドーパントは、半導体デバイスが使用中のとき、ゲート・スタック構造体に印加可能な閾値電圧の制御を容易にするように選択されるｎ型ドーパントを含む。本発明の実施形態においては、層間ドーパントが、本発明の実施形態の層構成における基板と不動態化層との間に与えられる。層間ドーパントはｎ型ドーパント原子を含み、このｎ型ドーパント原子がイオン化して、正荷電ドーパント・イオンの固定シートになる。正荷電ドーパント・イオンの形成に応じて、以前に提案されたデバイス及び／又は本発明の実施形態における層間ドーパントがない場合と比較して、より大きな負の値の閾値電圧値を本発明の実施形態に印加し、基板内に導電性チャネルをもたらすことができる。従って、以前に提案されたデバイス、例えばＧｅベースのｐ−チャネルＭＯＳＦＥＴにおいて観測された、望ましくない閾値電圧の正シフトの問題が、本発明の実施形態によって対処される。本発明の実施形態は、オン状態とオフ状態の間の制御可能で確実な切り換えが要求される用途及び／又は先進デバイスに適している。以前に提案されたデバイスと比べた本発明の実施形態の利点は、その措置が例えば処理ステップの数を増やす、及びゲート金属とゲート・スタック内の層の材料との適合性を評価する必要があるため、使用するゲート金属の選択に制約が加えられるなどの望ましくない結果を招く、金属仕事関数の操作のためにゲート金属を変えることによって、所望の値への閾値電圧のシフトが達成されるのではないことである。本発明の実施形態のさらに別の利点は、その措置がそうした層の縮小を制限する、固定電荷を有する酸化物層の例えば絶縁体層への付加によって、所望の閾値電圧のシフトが促進されるのではないことである。   According to an embodiment of the first aspect of the present invention, there is provided a semiconductor device comprising a gate stack structure, the gate stack structure comprising at least one semiconductor substantially doped with n-type carriers. Including a substrate, at least one passivation layer comprising silicon formed on the substrate, and at least one insulator layer formed on the passivation layer, wherein the gate stack structure is , Further comprising at least one interlayer dopant provided between the substrate and the passivation layer, which controls the threshold voltage that can be applied to the gate stack structure when the semiconductor device is in use. Includes n-type dopants selected to facilitate. In embodiments of the present invention, an interlayer dopant is provided between the substrate and the passivation layer in the layer configuration of embodiments of the present invention. Interlayer dopants contain n-type dopant atoms that ionize into a fixed sheet of positively charged dopant ions. Depending on the formation of positively charged dopant ions, a larger negative threshold voltage value can be implemented in the present invention compared to the previously proposed device and / or without the interlayer dopant in the embodiments of the present invention. It can be applied to the form to provide a conductive channel in the substrate. Thus, the undesirable threshold voltage positive shift problem observed in previously proposed devices, such as Ge-based p-channel MOSFETs, is addressed by embodiments of the present invention. Embodiments of the present invention are suitable for applications and / or advanced devices that require controllable and reliable switching between on and off states. The advantages of embodiments of the present invention over previously proposed devices are that the measures need to increase the number of processing steps, for example, and evaluate the compatibility of the gate metal with the material of the layers in the gate stack. The threshold voltage shift to the desired value is achieved by changing the gate metal for manipulation of the metal work function, which can lead to undesirable results such as constraints on the choice of gate metal to use. It is not. Yet another advantage of embodiments of the present invention is that the addition of an oxide layer with a fixed charge, such as an insulator layer, whose measures limit the shrinkage of such layers, facilitates the desired threshold voltage shift. It is not.

好ましくは、ｎ型ドーパントは、半導体デバイスが使用中のとき、基板内に形成された導電性チャネルに隣接する領域内に実質的に与えられる。従って、閾値電圧の制御を容易にするために導電性チャネルを逆ドープ（counter-dope）する必要がないので、基板内のキャリア移動度を実質的に保持することができる。逆ドープは、イオン化した不純物が原因で発生するクーロン散乱のためにキャリア移動度を低くする。   Preferably, the n-type dopant is provided substantially in a region adjacent to a conductive channel formed in the substrate when the semiconductor device is in use. Accordingly, it is not necessary to counter-dope the conductive channel in order to facilitate control of the threshold voltage, so that carrier mobility in the substrate can be substantially maintained. Inverse doping lowers the carrier mobility due to Coulomb scattering caused by ionized impurities.

ｎ型ドーパントの濃度は、閾値電圧の大きさを制御するように選択されることが望ましい。本発明の実施形態において、閾値電圧のシフトの大きさは、単位面積当たりのｎ型ドーパント原子の数に依存する。ｎ型ドーパントの濃度を上げる又は下げることによって、所望の範囲への閾値電圧のシフトを制御することができる。この特徴の魅力は、多くの場合、製造者が、例えば同じ技術を異なる性能バージョンで提供できると考えることにより、より良く理解することができる。動作の速度増加が最も重要となり得る１つの性能バージョンにおいては、より速い電源投入（turn-on）及びより高い駆動電流を可能にする閾値電圧値が望ましい。他方、低い電力消費をサポートする別の性能バージョンにおいては、より小さいオフ電流を保証する閾値電圧値が好ましい。従って、初めに説明した性能バージョンの閾値電圧値は、後で説明した性能バージョンよりも低い。本発明の実施形態は、ｎ型ドーパントの濃度を介して、閾値電圧値を各バージョンについての適切な値に調整できるという利点、すなわち、対応するｎ型ドーパントの濃度を選択することによって、異なる性能バージョンによって必要とされるように、閾値電圧値のシフトの範囲をより正又は負に調整できるという利点を提供する。   The concentration of n-type dopant is preferably selected to control the magnitude of the threshold voltage. In an embodiment of the present invention, the magnitude of the threshold voltage shift depends on the number of n-type dopant atoms per unit area. By increasing or decreasing the n-type dopant concentration, the threshold voltage shift to the desired range can be controlled. The attractiveness of this feature can often be better understood by the manufacturer, for example, by thinking that the same technology can be offered in different performance versions. In one performance version where increased speed of operation may be most important, a threshold voltage value that allows for faster turn-on and higher drive current is desirable. On the other hand, in another performance version that supports low power consumption, a threshold voltage value that ensures lower off-current is preferred. Therefore, the threshold voltage value of the performance version described at the beginning is lower than the performance version described later. Embodiments of the present invention have the advantage that the threshold voltage value can be adjusted to an appropriate value for each version via the concentration of the n-type dopant, i.e. different performance by selecting the corresponding n-type dopant concentration. It offers the advantage that the range of threshold voltage value shift can be adjusted more positively or negatively as required by the version.

ｎ型ドーパントは、少なくとも、基板と不動態化層との間の界面に存在する界面電荷を補償するように選択されることが好ましい。本発明の実施形態において、ｎ型ドーパント原子がイオン化して、正荷電ドーパント・イオンの実質的に固定したシートを形成する。この正電荷の固定シートが、基板と不動態化層との間の界面に存在し得る界面電荷及び／又は欠陥を実質的に補償することができる。このようにして、本発明の実施形態に従って、以前に提案されたデバイスにおける場合よりも、より大きい負の値への閾値電圧のシフトを得ることができる。   The n-type dopant is preferably selected to compensate at least the interfacial charge present at the interface between the substrate and the passivation layer. In an embodiment of the present invention, n-type dopant atoms are ionized to form a substantially fixed sheet of positively charged dopant ions. This positively charged fixed sheet can substantially compensate for interfacial charges and / or defects that may be present at the interface between the substrate and the passivation layer. In this way, according to embodiments of the present invention, it is possible to obtain a threshold voltage shift to a greater negative value than in previously proposed devices.

ｎ型ドーパントは、少なくとも、不動態化層と絶縁体層との間の界面における界面電荷を補償するように選択されることが望ましい。研究により、原子が基板から、不動態化層と絶縁体層との間の界面へ拡散して、その界面に負荷電トラップを形成し得ることが示された。これらの負荷電トラップは、上述した閾値電圧の正シフトの観測をもたらすのに関与している。本発明の実施形態は、正荷電ドーパント・イオンが、これらのトラップ上の負電荷を実質的に補償するので、閾値電圧の負シフトを容易にするという利点を提供する。   The n-type dopant is preferably selected to compensate for at least the interfacial charge at the interface between the passivation layer and the insulator layer. Studies have shown that atoms can diffuse from the substrate to the interface between the passivation layer and the insulator layer, forming a negatively charged trap at that interface. These negative charge traps are responsible for providing the observation of the positive shift of the threshold voltage described above. Embodiments of the present invention provide the advantage of facilitating a negative shift of the threshold voltage because the positively charged dopant ions substantially compensate for the negative charge on these traps.

ｎ型ドーパントは、少なくとも、不動態化層、絶縁体層又はこれらの組み合わせの内部の電荷を補償するように選択されることが好ましい。本発明の実施形態は、閾値電圧の正シフトを引き起こすのに関与し得る、不動態化層、絶縁体層又はこれらの組み合わせの内部の電荷を実質的に補償するという利点を提供する。   The n-type dopant is preferably selected to compensate for at least the charge inside the passivating layer, insulator layer or combinations thereof. Embodiments of the present invention provide the advantage of substantially compensating for the charge inside the passivation layer, insulator layer, or combinations thereof that may be involved in causing a positive shift in threshold voltage.

ｎ型ドーパントは、ヒ素（Ａｓ）、燐（Ｐ）、アンチモン（Ｓｂ）及びビスマス（Ｂｉ）のうちの１つを含むことが望ましい。以前に提案されたデバイスにおけるシナリオとは対照的に、正荷電ドーパント・イオンの固定シートによる、本発明の実施形態における異なる層の間及び／又はその内部の負荷電の界面電荷及び／又は欠陥の補償は、例えば熱処理による、ゲート・スタック構造体又はその特定の層にわたるｎ型ドーパントの拡散を必要としない。従って、閾値電圧の制御を容易にするのに加えて、ｎ型ドーパント材料は、基板及び／又は不動態化層内で減少した拡散係数値を有するために、層間ドーパントが与えられた後の後続ステップにおける可能な高温処理の際に、基板−不動態化層の界面に留まるようにも選択される。本発明の実施形態において、ｎ型ドーパントは、周期表のＶ族からの元素、すなわちＡｓ、Ｐ、Ｓｂ及びＢｉのうちの１つを含むように選択される。これらの材料は、Ｇｅ中の拡散率（Ｄ）特性、すなわちＤ（Ａｓ）＞Ｄ（Ｓｂ）＞Ｄ（Ｐ）を有する。ｎ型ドーパントに対してＡｓを使用することに関しては、Ａｓをソース及びドレイン電極に注入するための技術が開発されているので、チャネル領域の表面ドーパントとしてＡｓを導入するステップは、本発明の実施形態においてなされるように、製造を必要以上に複雑にすることがないという特別な利点を提供する。   The n-type dopant preferably includes one of arsenic (As), phosphorus (P), antimony (Sb), and bismuth (Bi). In contrast to previously proposed scenarios in the device, negatively charged interfacial charges and / or defects between and / or within different layers in embodiments of the present invention due to fixed sheets of positively charged dopant ions. Compensation does not require the diffusion of n-type dopants across the gate stack structure or certain layers thereof, for example by heat treatment. Thus, in addition to facilitating control of the threshold voltage, the n-type dopant material has a reduced diffusion coefficient value in the substrate and / or passivation layer, so that subsequent after the interlayer dopant is applied. It is also chosen to remain at the substrate-passivation layer interface during possible high temperature processing in the step. In embodiments of the present invention, the n-type dopant is selected to include one of the elements from Group V of the periodic table, namely As, P, Sb, and Bi. These materials have a diffusivity (D) characteristic in Ge, ie D (As)> D (Sb)> D (P). Regarding the use of As for n-type dopants, techniques for implanting As into the source and drain electrodes have been developed, so introducing As as a surface dopant in the channel region is a practice of the present invention. As is done in the form, it offers the special advantage that the manufacturing is not unnecessarily complicated.

半導体デバイスは、電界効果トランジスタを含むことが好ましい。本発明の実施形態において、所望の閾値電圧のシフトは、例えば、不動態化層内のシリコン単層の数を増大させるのではなく、ゲート・スタック内に、ｎ型ドーパント含む層間ドーパントを組み込むことによって達成される。従って、本発明の実施形態においては、以前に提案されたデバイスと比べて、ゲート・スタック、特に不動態化層内の層の厚さをさらに低減させることができる。以前に提案されたデバイスに比べて、本発明の実施形態により低減した物理的スタック厚及びより低いＥＯＴを達成することができるので、この特徴は、半導体産業における、半導体デバイス、特にＦＥＴの横方向サイズの低減への一般的な傾向をサポートするものである。本発明の実施形態は、ＭＯＳＦＥＴ、例えばｐ−チャネルＭＯＳＦＥＴに特に適用可能である。   The semiconductor device preferably includes a field effect transistor. In embodiments of the present invention, the desired threshold voltage shift incorporates an interlayer dopant including an n-type dopant in the gate stack, for example, rather than increasing the number of silicon monolayers in the passivation layer. Achieved by: Thus, in embodiments of the present invention, the thickness of the layer in the gate stack, particularly in the passivation layer, can be further reduced compared to previously proposed devices. This feature is characterized by the lateral direction of semiconductor devices, particularly FETs in the semiconductor industry, as reduced physical stack thickness and lower EOT can be achieved by embodiments of the present invention compared to previously proposed devices. It supports the general trend towards size reduction. Embodiments of the present invention are particularly applicable to MOSFETs, such as p-channel MOSFETs.

絶縁体層は、大きさが７より大きい有効誘電率を有する誘電体材料を含むことが望ましい。誘電体材料に関して、高ｋ材料は、例えば広範囲の温度にわたって熱的に安定であることを考慮して選択される。絶縁体層内の高ｋ材料には、酸化ハフニウムなどのハフニウム・ベースの誘電体が用いられることが好ましい。しかしながら、本発明の実施形態はハフニウム・ベースの誘電体の使用に限定されるものではなく、実際には、大きさが７より大きい有効誘電率を有するいずれかの他の誘電体材料を絶縁体層内に用いてもよい。本発明の実施形態において、絶縁体層は、不動態化層と高ｋ材料との間に配置されたＳｉＯ２層をさらに含むことができる。このＳｉＯ２層は、不動態化層上への高ｋ材料の堆積のために用いられる処理条件によって形成することができる。本発明の実施形態は、絶縁体層がそのような酸化物層をさらに含まないシナリオも包含する。 The insulator layer preferably includes a dielectric material having an effective dielectric constant greater than 7. With respect to the dielectric material, the high-k material is selected in view of, for example, being thermally stable over a wide range of temperatures. The high-k material in the insulator layer is preferably a hafnium-based dielectric such as hafnium oxide. However, embodiments of the present invention are not limited to the use of hafnium-based dielectrics, and in fact any other dielectric material having an effective dielectric constant greater than 7 insulative. It may be used in the layer. In an embodiment of the present invention, the insulator layer may further include a SiO 2 layer disposed between the passivation layer and the high-k material. This SiO 2 layer can be formed by the processing conditions used for the deposition of the high-k material on the passivation layer. Embodiments of the present invention also encompass scenarios where the insulator layer does not further include such an oxide layer.

好ましくは、基板は、ゲルマニウム（Ｇｅ）、ゲルマニウム・オン・インシュレータ（ＧＯＩ）、シリコン・ゲルマニウム・オン・インシュレータ（ＳｉＧｅ−ＯＩ）又はこれらの任意の組み合わせを含む。与えられる利点は、正荷電ドーパント・イオンが、本発明の実施形態における層の間の異なる界面にある界面電荷及び／又は欠陥を実質的に補償するので、以前に提案されたデバイスにおけるシナリオに比べて、基板内のキャリア移動度を保持する範囲が改善されることである。さらに、選択される基板材料が、半導体産業において、特に高性能用途において広く使用されているために、本発明の実施形態は用途が広い。   Preferably, the substrate comprises germanium (Ge), germanium on insulator (GOI), silicon germanium on insulator (SiGe-OI) or any combination thereof. The advantage afforded is that the positively charged dopant ions substantially compensate for interfacial charges and / or defects at different interfaces between layers in embodiments of the present invention, compared to the scenario in previously proposed devices. Thus, the range for maintaining the carrier mobility in the substrate is improved. Furthermore, embodiments of the present invention are versatile because the substrate material chosen is widely used in the semiconductor industry, particularly in high performance applications.

対応する方法の態様も提供され、従って、本発明の第２の態様の実施形態によると、ｎ型キャリアで実質的にドープされた半導体を含む少なくとも１つの基板を形成するステップと、基板上に、シリコンを含む少なくとも１つの不動態化層を形成するステップと、不動態化層上に少なくとも１つの絶縁体層を形成するステップとを含む、半導体デバイス内にゲート・スタック構造体を製造する方法が提供され、本方法は、基板と不動態化層との間に少なくとも１つの層間ドーパントを与えるステップをさらに含み、この層間ドーパントは、半導体デバイスが使用中であるとき、ゲート・スタック構造体に印加可能な閾値電圧の制御を容易にするように選択されるｎ型ドーパントを含む。   Corresponding method aspects are also provided, and according to an embodiment of the second aspect of the invention, forming at least one substrate comprising a semiconductor substantially doped with n-type carriers; Forming a gate stack structure in a semiconductor device, comprising: forming at least one passivation layer comprising silicon; and forming at least one insulator layer on the passivation layer. And the method further includes providing at least one interlayer dopant between the substrate and the passivation layer, the interlayer dopant being in the gate stack structure when the semiconductor device is in use. It includes an n-type dopant that is selected to facilitate control of the threshold voltage that can be applied.

本発明の第３の態様の実施形態によると、半導体デバイスにおけるゲート・スタック構造体の使用が提供され、このゲート・スタック構造体は、ｎ型キャリアで実質的にドープされた半導体を含む少なくとも１つの基板と、基板上に形成された、シリコンを含む少なくとも１つの不動態化層と、不動態化層上に形成された少なくとも１つの絶縁体層とを含み、ここで、ゲート・スタック構造体は、基板と不動態化層との間に与えられた少なくとも１つの層間ドーパントをさらに含み、この層間ドーパントは、半導体デバイスが使用中のときにゲート・スタック構造体に印加可能な閾値電圧の制御を容易にするように選択されるｎ型ドーパントを含む。   According to an embodiment of the third aspect of the invention there is provided the use of a gate stack structure in a semiconductor device, the gate stack structure comprising at least one semiconductor substantially doped with n-type carriers. A gate stack structure comprising: a substrate; at least one passivation layer comprising silicon formed on the substrate; and at least one insulator layer formed on the passivation layer. Further includes at least one interlayer dopant provided between the substrate and the passivation layer, which controls the threshold voltage that can be applied to the gate stack structure when the semiconductor device is in use. Including an n-type dopant selected to facilitate.

本発明の一態様のいずれかの特徴を本発明の別の態様に適用することができ、逆もまた同様である。本発明の一態様の特徴は、本発明の別の態様に適用することができる。いずれかの開示された実施形態を、図示され及び／又は説明された他の実施形態の１つ又は幾つかと組み合せることができる。
ここで、例証として添付図面を参照する。 Any feature of one aspect of the invention may be applied to another aspect of the invention, and vice versa. Features of one aspect of the invention can be applied to another aspect of the invention. Any disclosed embodiment may be combined with one or several of the other embodiments shown and / or described.
Reference is now made to the accompanying drawings by way of illustration.

本発明の実施形態を概略的に示す。1 schematically shows an embodiment of the invention. 以前に提案されたゲート・スタック構造体を組み込んだＧｅベースのｐ−チャネルＭＯＳＦＥＴについてのドレイン電流対ゲート電圧特性を概略的に示す。Figure 3 schematically illustrates drain current versus gate voltage characteristics for a Ge-based p-channel MOSFET incorporating a previously proposed gate stack structure. 本発明の実施形態によるＧｅベースのｐ−チャネルＭＯＳＦＥＴについてのドレイン電流対ゲート電圧特性を概略的に示す。3 schematically illustrates drain current versus gate voltage characteristics for a Ge-based p-channel MOSFET according to an embodiment of the present invention. 本発明の方法の態様の実施形態を概略的に示す。3 schematically illustrates an embodiment of a method aspect of the present invention.

説明において、同じ参照数字又は記号は、同じ部品等を示すのに用いられる。   In the description, the same reference numerals or symbols are used to indicate the same parts and the like.

ここで、本発明の実施形態によるゲート・スタック構造体１を概略的に示す図１を参照する。図１から分かるように、図１は、下から上へ、次の層構成、すなわちｎ型キャリアで実質的にドープされた半導体を含む基板１０と、基板上に形成されたシリコンを含む不動態化層１２と、不動態化層１２の上に形成された高ｋ材料を含む絶縁体層１３とを含み、基板１０と不動態化層１２との間に、ｎ型ドーパント１１を含む層間ドーパントが与えられる。図１に示すように、ｎ型ドーパントについては、この例ではＡｓが用いられている。この例において、基板１０は、例えば、１×１０１５から１×１０１８までの間のｎ型キャリアでドープされたＧｅを含み、絶縁体層１３内の高ｋ材料については、ＨｆＯ２が用いられている。 Reference is now made to FIG. 1, which schematically illustrates a gate stack structure 1 according to an embodiment of the present invention. As can be seen from FIG. 1, FIG. 1 shows, from bottom to top, the following layer structure: a substrate 10 comprising a semiconductor substantially doped with n-type carriers and a passivation comprising silicon formed on the substrate. An interlayer dopant including an n-type dopant 11 between the substrate 10 and the passivation layer 12, and an insulating layer 13 including a high-k material formed on the passivation layer 12. Is given. As shown in FIG. 1, As for n-type dopants, As is used in this example. In this example, the substrate 10 includes, for example, Ge doped with n-type carriers between 1 × 10 15 and 1 × 10 18 , and HfO 2 is used for the high-k material in the insulator layer 13. It has been.

ここで、図１を参照して、本発明の実施形態の原理を説明する。本発明の実施形態によるゲート・スタック構造体内の種々の層が、室温で形成される。この温度において、Ａｓドーパント原子がイオン化して、正荷電ドーパント・イオンの固定シートを形成する。ドーパント・イオンの正電荷は、ゲート・スタック構造体１の層間の異なる界面における界面電荷及び／又は欠陥に関連した負電荷を実質的に補償する。例えば、ドーパント・イオンの正電荷は、例えば、基板１０から、不動態化層１２と絶縁体層１３との間の界面へのＧｅのマイグレーションに起因する荷電欠陥と関連した負電荷、及び同じ界面に存在する双極子を補償する。荷電欠陥と関連した負電荷及び／又は双極子は、以前に提案されたデバイス内の閾値電圧の正シフトをもたらすのに関与しており、従って、本発明の実施形態における補償は、この効果が閾値電圧の負シフトをもたらすという観点から見て望ましいものである。   Here, the principle of the embodiment of the present invention will be described with reference to FIG. Various layers within the gate stack structure according to embodiments of the present invention are formed at room temperature. At this temperature, As dopant atoms are ionized to form a fixed sheet of positively charged dopant ions. The positive charge of the dopant ions substantially compensates for the interfacial charge and / or negative charge associated with defects at different interfaces between the layers of the gate stack structure 1. For example, the positive charge of the dopant ions can be, for example, negative charges associated with charged defects due to Ge migration from the substrate 10 to the interface between the passivation layer 12 and the insulator layer 13, and the same interface. Compensates for the dipoles present in. Negative charges and / or dipoles associated with charged defects are responsible for causing a positive shift of the threshold voltage in previously proposed devices, and thus compensation in embodiments of the present invention has this effect. This is desirable from the viewpoint of causing a negative shift of the threshold voltage.

本発明の実施形態の補償効果はまた、それぞれ又は組み合わせて、基板１０−不動態化層１２の界面における及び／又はゲート・スタック構造体１の異なる層内の電荷／欠陥／双極子の補償にも及ぶ。本発明の実施形態はまた、観測される閾値電圧の望ましくない正シフトを引き起こす他の現象、例えば金属仕事関数に対する補正等にも対処することができる。   The compensation effects of embodiments of the present invention are also each or in combination for charge / defect / dipole compensation at the substrate 10 -passivation layer 12 interface and / or in different layers of the gate stack structure 1. It also extends. Embodiments of the present invention can also address other phenomena that cause undesirable positive shifts in the observed threshold voltage, such as correction for metal work functions.

例えば、所望の閾値電圧のシフトを正又は負にする能力にもかかわらず、本発明の実施形態は、このシフトの大きさの制御、即ち、シフトが正又は負である範囲の制御も容易にする。これは、閾値電圧のシフトの大きさが、単位面積当たりのｎ型ドーパント原子１１の数に依存するためである。従って、本発明の実施形態においては、ｎ型ドーパント原子１１の濃度を上げる又は下げることにより、所望の範囲への閾値電圧のシフトを制御することができる。   For example, despite the ability to make the desired threshold voltage shift positive or negative, embodiments of the present invention also facilitate control of the magnitude of this shift, i.e., the range in which the shift is positive or negative. To do. This is because the magnitude of the threshold voltage shift depends on the number of n-type dopant atoms 11 per unit area. Therefore, in the embodiment of the present invention, the threshold voltage shift to a desired range can be controlled by increasing or decreasing the concentration of the n-type dopant atom 11.

前述のように、正荷電ドーパント・イオンの固定シートによる、本発明の実施形態における異なる層の間及び／又はその内部にある負荷電の界面電荷及び／又は欠陥の補償には、ゲート・スタック構造体１又はその特定の層にわたるｎ型ドーパント１１の拡散を必要としない。ｎ型ドーパント１１に関しては、上述の補償効果を容易にすると同時に、基板及び／又は不動態化層内で低減した拡散係数値を有する材料が望ましい。これらの基準を満たし、かつ、本発明の実施形態におけるｎ型ドーパントのために選択される材料としては、周期表のＶ族からのＡｓ、Ｐ、Ｓｂ及びＢｉが挙げられる。   As described above, a gate stack structure is used to compensate for negatively charged interfacial charges and / or defects between and / or within different layers in embodiments of the present invention by a fixed sheet of positively charged dopant ions. There is no need for diffusion of n-type dopant 11 across body 1 or certain layers thereof. For the n-type dopant 11, a material that has a reduced diffusion coefficient value in the substrate and / or passivation layer is desired while facilitating the compensation effect described above. Materials that meet these criteria and are selected for n-type dopants in embodiments of the present invention include As, P, Sb and Bi from Group V of the periodic table.

ゲート・スタック構造体１を、基板１０に対するＧｅの使用に関連して説明したが、本発明の実施形態は、勿論、そのような材料の使用のみに限定されるものではない。実際には、基板１０は、Ｇｅ、ＧＯＩ、ＳｉＧｅ−ＯＩ又はこれらの任意の組み合わせを含むことができる。さらに、ゲート・スタック構造体１が、絶縁体層１３内の誘電体材料に対するＨｆＯ２の使用に関連して説明されたが、本発明の実施形態は、ＨｆＯ２の使用に限定されるものではなく、いずれの他のハフニウム・ベースの誘電体を用いることもできる。実際には、絶縁体層１３内の誘電体材料に対して、大きさが７より大きい有効誘電率を有する任意の誘電体材料を用いることができる。 Although the gate stack structure 1 has been described in connection with the use of Ge for the substrate 10, embodiments of the invention are of course not limited to the use of such materials. In practice, the substrate 10 can include Ge, GOI, SiGe-OI, or any combination thereof. Furthermore, although the gate stack structure 1 has been described in connection with the use of HfO 2 for the dielectric material in the insulator layer 13, embodiments of the present invention are not limited to the use of HfO 2. Alternatively, any other hafnium-based dielectric can be used. In practice, any dielectric material having an effective dielectric constant greater than 7 relative to the dielectric material in the insulator layer 13 can be used.

ここで、以前に提案されたゲート・スタック構造体と本発明の実施形態を比較するために、図２及び図３を参照する。図２は以前に提案されたゲート・スタック構造体を組み込んだＧｅベースのｐ−チャネルＭＯＳＦＥＴの、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性を示す。以前に提案されたゲート・スタック構造体の層構成は、下から上に、ｎドープＧｅを含む基板、シリコンを含む不動態化層、及びＨｆＯ２を含む絶縁体層である。図３は、図１に示され、以下に説明されるもののような、ｎ型ドーパント１１としてＡｓを含む層間ドーパントが基板１０と不動態化層１２との間に与えられる、本発明の実施形態によるゲート・スタック構造体１を組み込んだＧｅベースのｐ−チャネルＭＯＳＦＥＴのＩｄ対Ｖｇ特性を示す。閾値電圧を測定するために、それぞれのデバイスが自己整合ゲート・ファースト・リング（self-aligned gate first ring）ＦＥＴプロセスで製造され、ソース及びドレイン・コンタクトはニッケル（Ｎｉ）で作製され、ゲート・コンタクトは白金で作製された。 Reference is now made to FIGS. 2 and 3 to compare the previously proposed gate stack structure with embodiments of the present invention. FIG. 2 shows the drain current (Id) versus gate voltage (Vg) characteristics of a Ge-based p-channel MOSFET incorporating a previously proposed gate stack structure. Previously proposed layer configurations for gate stack structures are, from bottom to top, a substrate containing n-doped Ge, a passivation layer containing silicon, and an insulator layer containing HfO 2 . FIG. 3 is an embodiment of the invention in which an interlayer dopant comprising As as the n-type dopant 11 is provided between the substrate 10 and the passivation layer 12, such as that shown in FIG. 1 and described below. FIG. 4 shows the Id vs. Vg characteristics of a Ge-based p-channel MOSFET incorporating the gate stack structure 1 according to FIG. To measure the threshold voltage, each device is fabricated with a self-aligned gate first ring FET process, the source and drain contacts are made of nickel (Ni), and the gate contacts Was made of platinum.

図２及び図３の差し込み図から分かるように、両方についてのＩｄ対Ｖｇ特性は、２０ｍＶ、４０ｍＶ及び６０ｍＶのドレイン電圧に対してプロットされている。これらのそれぞれのドレイン電圧に対応するのは、図２内のプロット２ａ、２ｂ及び２ｃ、並びに、図３内のプロット３ａ、３ｂ及び３ｃである。本発明の実施形態の性能を、以前に提案されたデバイスによって得られた性能と比較するために、図２及び図３に示されるＩｄ−Ｖｇプロットから閾値電圧を抽出した。図２から分かるように、以前に提案されたデバイスについての約２Ｖの閾値と比べて、本発明の実施形態に関する結果を示す図３から、約−２Ｖの閾値電圧を抽出することができる。これらの結果は、ゲート・スタック構造体１内の異なる層における及び／又はその内部の負電荷／欠陥／双極子を補償することによって、本発明の実施形態におけるｎ型ドーパント１１、この場合にはＡｓが、閾値電圧の負シフトを容易にすることを確認する。   As can be seen from the insets of FIGS. 2 and 3, the Id vs. Vg characteristics for both are plotted against drain voltages of 20 mV, 40 mV and 60 mV. Corresponding to these respective drain voltages are plots 2a, 2b and 2c in FIG. 2 and plots 3a, 3b and 3c in FIG. In order to compare the performance of the embodiments of the present invention with the performance obtained by the previously proposed device, the threshold voltage was extracted from the Id-Vg plots shown in FIGS. As can be seen from FIG. 2, a threshold voltage of about −2V can be extracted from FIG. 3, which shows the results for an embodiment of the present invention, compared to a threshold of about 2V for previously proposed devices. These results show that by compensating for negative charges / defects / dipoles in and / or within different layers in the gate stack structure 1, the n-type dopant 11 in this embodiment, in this case Confirm that As facilitates a negative shift of the threshold voltage.

図２及び図３の結果、特にドレイン電流を比較すると、本発明の実施形態によって得られるドレイン電流（図３）は、以前に提案されたデバイスによって得られるドレイン電流（図２）よりもかなり低いことが分かる。この結果は、最適化されていないＡｓ濃度による増大したクーロン散乱によって説明することができる、即ち、この特定の場合においてＡｓの過剰ドーピングが行われた可能性がある。図３に示すデータに関して、閾値電圧が過大評価されているのはほぼ確実であると考えられ、そのことは、閾値電圧が−２Ｖよりもさらに大きい負の値であり得ることを意味する。   As a result of FIGS. 2 and 3, especially when comparing the drain current, the drain current obtained by the embodiment of the present invention (FIG. 3) is much lower than the drain current obtained by the previously proposed device (FIG. 2). I understand that. This result can be explained by increased Coulomb scattering due to the unoptimized As concentration, i.e. over-doping of As may have taken place in this particular case. With respect to the data shown in FIG. 3, it is believed that it is almost certain that the threshold voltage has been overestimated, which means that the threshold voltage can be a negative value even greater than −2V.

ここで、本発明の実施形態による方法を概略的に示す図４を参照する。初めに、ｎ型キャリアで実質的にドープされた半導体を含む基板１０が準備される。本例において、基板１０は、ｎ型ドープＧｅを含む。ステップＳ１において、ｎ型ドープＧｅ基板１０の表面のインサイチュ（in-situ）洗浄が行われる。ステップＳ２において、本例においてはＡｓであるｎ型ドーパント１１を含む層間ドーパントが、ｎ型ドープＧｅ基板１０の洗浄された表面上に与えられる。ステップＳ２において、概ね１単層までのＡｓ原子を堆積させることができ、これは、例えば２秒間の堆積時間によって達成される。ステップＳ３において、ｎ型ドーパント１１を与えることによって修飾された基板１０の上で、シリコンを含む不動態化層１２の形成が行われる。本発明の実施形態において、不動態化層１２は、例えば、約１．５ｎｍの厚さを有することができる。次のステップＳ４において、高ｋ材料を含む絶縁体層１３の堆積が行われる。本発明の実施形態における高ｋ材料の一例は、例えば、ＨｆＯ２のようなハフニウム・ベースの誘電体である。ＨｆＯ２が絶縁体層１３内に用いられる本発明の実施形態において、ＨｆＯ２層の厚さは、例えば４ｎｍである。前述のように、図１には示されないが、絶縁体層１３はまた、不動態化層１２と高ｋ誘電体材料の間に配置される二酸化シリコン層を含むこともできる。ステップＳ４における高ｋ材料の堆積に用いられる処理条件のため、絶縁体層１３内の二酸化シリコン層は、不動態化層１２内のシリコンの酸化によって形成される。ステップＳ１乃至Ｓ４は、真空環境、具体的には超高真空（ＵＨＶ）環境内で、そうした環境を破ることなく行われ、その結果、汚染を低減させる及び／又は回避することができる。ステップＳ１乃至Ｓ４のうちの少なくとも１つは、分子線エピタキシ（ＭＢＥ）によって実行することができ、この分子線エピタキシは、例えば、室温のような低温における少量の材料の制御可能な堆積を可能にするという利点を提供する。 Reference is now made to FIG. 4, which schematically illustrates a method according to an embodiment of the present invention. Initially, a substrate 10 comprising a semiconductor substantially doped with n-type carriers is prepared. In this example, the substrate 10 includes n-type doped Ge. In step S1, in-situ cleaning of the surface of the n-type doped Ge substrate 10 is performed. In step S2, an interlayer dopant including an n-type dopant 11, which in this example is As, is provided on the cleaned surface of the n-type doped Ge substrate 10. In step S2, up to approximately one monolayer of As atoms can be deposited, which is achieved for example by a deposition time of 2 seconds. In step S3, a passivation layer 12 comprising silicon is formed on the substrate 10 that has been modified by applying the n-type dopant 11. In an embodiment of the present invention, the passivation layer 12 can have a thickness of about 1.5 nm, for example. In the next step S4, an insulator layer 13 containing a high-k material is deposited. An example of a high-k material in the embodiment of the present invention is, for example, a hafnium-based dielectric, such as HfO 2. In an embodiment of the invention where HfO 2 is used in the insulator layer 13, the thickness of the HfO 2 layer is 4 nm, for example. As previously mentioned, although not shown in FIG. 1, the insulator layer 13 can also include a silicon dioxide layer disposed between the passivation layer 12 and the high-k dielectric material. Due to the processing conditions used for the deposition of the high-k material in step S4, the silicon dioxide layer in the insulator layer 13 is formed by the oxidation of silicon in the passivation layer 12. Steps S1 to S4 are performed in a vacuum environment, specifically an ultra high vacuum (UHV) environment, without breaking such an environment, so that contamination can be reduced and / or avoided. At least one of steps S1 to S4 can be performed by molecular beam epitaxy (MBE), which allows for the controllable deposition of small amounts of material at low temperatures, eg, room temperature. Provides the advantage of

本発明の実施形態による方法において、ステップＳ１乃至Ｓ４は、室温で実行される。ステップＳ３において、Ｓｉが１分間１５０℃で堆積され、ステップＳ４において、ＨｆＯ２が１５分間２２５℃で堆積される。ソース及びドレイン活性化アニールのための付加的なステップが、５分間３５０℃で行われる。これらの処理温度において、例えば、Ａｓがｎ型ドーパントに用いられ、Ｇｅが基板に用いられるとき、Ａｓ原子は、実質的にＧｅ−Ｓｉ界面に留まる。 In the method according to an embodiment of the present invention, steps S1 to S4 are performed at room temperature. In step S3, Si is deposited for 1 minute at 150 ° C., and in step S4, HfO 2 is deposited for 15 minutes at 225 ° C. An additional step for source and drain activation annealing is performed at 350 ° C. for 5 minutes. At these processing temperatures, for example, when As is used for the n-type dopant and Ge is used for the substrate, As atoms remain substantially at the Ge-Si interface.

本発明の実施形態による方法は、一度の実行に限定されるものではなく、即ち、ステップＳ４の完了後に、プロセスは方法の開始に戻り、ステップＳ１乃至Ｓ４を繰り返し実行することができる。本発明の実施形態によるゲート構造体１の層構成が得られれば、ステップＳ１乃至Ｓ４のいずれかを並行して又は厳密なシーケンスの順序を保持することなく行うことができる。当業者には周知のいずれかの適切な技術を、これらステップのいずれかに用いることもできる。さらに、不動態化層１２及び絶縁体層１３内のＨｆＯ２層の厚さは、一例として、それぞれ１．５ｎｍ及び４ｎｍとして与えられているが、これらは勿論、例えば、本発明の実施形態を組み込む用途及び／又はデバイスに適するように別の値を有することができる。 The method according to embodiments of the present invention is not limited to a single execution, ie, after completion of step S4, the process can return to the start of the method and repeat steps S1 to S4. If the layer structure of the gate structure 1 according to the embodiment of the present invention is obtained, one of steps S1 to S4 can be performed in parallel or without maintaining a strict sequence order. Any suitable technique known to those skilled in the art can be used for any of these steps. Furthermore, the thicknesses of the HfO 2 layers in the passivation layer 12 and the insulator layer 13 are given as 1.5 nm and 4 nm, respectively, as an example, but of course, for example, the embodiments of the present invention It can have other values to suit the application and / or device to be incorporated.

本発明が単に一例として上述されたが、本発明の範囲内で細部の修正を行うことができる。
説明、並びに適切な場合には特許請求の範囲及び図面内に開示された各々の特徴は、独立して又は任意の適切な組み合わせで提供することができる。 Although the present invention has been described above by way of example only, modifications of detail can be made within the scope of the invention.
Each feature disclosed in the description and, where appropriate, the claims and drawings may be provided independently or in any appropriate combination.

１：ゲート・スタック構造体
１０：基板
１１：ｎ型ドーパント
１２：不動態化層
１３：絶縁体層 1: Gate stack structure 10: Substrate 11: N-type dopant 12: Passivation layer 13: Insulator layer

Claims (9)

半導体デバイス内にゲート・スタック構造体を製造する方法であって、
ｎ型キャリアでドープされた、ゲルマニウム（Ｇｅ）、ゲルマニウム・オン・インシュレータ（ＧＯＩ）、シリコン・ゲルマニウム・オン・インシュレータ（ＳｉＧｅ−ＯＩ）又はこれらのいずれかの組み合わせを含むように選択される、基板（１０）を形成するステップ（Ｓ１）と、
前記基板（１０）上に、シリコンを含む少なくとも１つの不動態化層（１２）を形成するステップ（Ｓ３）と、
前記不動態化層（１２）上に少なくとも１つの絶縁体層（１３）を形成するステップ（Ｓ４）と、
を含み、
前記方法は、
前記基板（１０）と前記不動態化層（１２）との間に少なくとも１つの層間ドーパントを与えるステップであって、前記層間ドーパントは、前記半導体デバイスが使用中のとき、前記ゲート・スタック構造体に印加可能な閾値電圧の制御を容易にするように選択される、ヒ素（Ａｓ）、燐（Ｐ）、アンチモン（Ｓｂ）及びビスマス（Ｂｉ）のうちの１つのｎ型ドーパント（１１）を含み、前記基板（１０）上に前記不動態化層（１２）を形成する前に、前記ｎ型ドーパント（１１）の原子を前記基板（１０）の表面に堆積するステップ（Ｓ２）をさらに含む、方法。 A method of manufacturing a gate stack structure in a semiconductor device comprising:
was de-loop with n-type carriers, is selected to include a germanium (Ge), germanium-on-insulator (GOI), silicon-germanium-on-insulator (SiGe-OI), or any combination thereof a step (S1) of forming a substrate (10),
Forming (S3) at least one passivation layer (12) comprising silicon on the substrate (10);
Forming at least one insulator layer (13) on the passivation layer (12) (S4);
Including
The method
Comprising the steps of providing at least one interlayer dopant between said substrate (10) and said passivation layer (12), the interlayer dopant, when the semiconductor device is in use, the gate stack structure is selected to facilitate the control of the application possible threshold voltages, including the arsenic (as), phosphorus (P), antimony (Sb) and one n-type dopant of the bismuth (Bi) (11) In addition, before forming the passivation layer (12) on the substrate (10 ), the method further includes a step (S2) of depositing atoms of the n-type dopant (11) on the surface of the substrate (10). ,Method. 前記層間ドーパントを与えるステップ（Ｓ２）において、前記半導体デバイスが使用中のとき、前記ｎ型ドーパント（１１）は、前記基板（１０）内に形成された導電性チャネルに隣接した領域内に与えられる、請求項１に記載の方法。 In step (S2) providing the interlayer dopant, wherein when the semiconductor device is in use, the n-type dopant (11) is given prior Symbol substrate (10) adjacent to the conductive channels formed in the region The method of claim 1 , wherein: 前記層間ドーパントを与えるステップ（Ｓ２）において、前記ｎ型ドーパント（１１）の濃度は、前記閾値電圧の大きさを制御するように選択される、請求項１又は請求項２に記載の方法。 The method according to claim 1 or 2 , wherein in providing the interlayer dopant (S2), the concentration of the n-type dopant (11) is selected to control the magnitude of the threshold voltage. 前記層間ドーパントを与えるステップ（Ｓ２）において、前記ｎ型ドーパント（１１）は、少なくとも、前記基板（１０）と前記不動態化層（１２）との間の界面における界面電荷を補償するように選択される、請求項１、請求項２又は請求項３に記載の方法。 In the step of providing the interlayer dopant (S2), the n-type dopant (11) is selected to compensate at least an interfacial charge at the interface between the substrate (10) and the passivation layer (12). A method according to claim 1 , claim 2 or claim 3 . 前記層間ドーパントを与えるステップ（Ｓ２）において、前記ｎ型ドーパント（１１）は、少なくとも、前記不動態化層（１２）と前記絶縁体層（１３）との間の界面における界面電荷を補償するように選択される、請求項１から請求項４までのいずれか１項に記載の方法。 In the step of providing the interlayer dopant (S2), the n-type dopant (11) compensates for at least the interfacial charge at the interface between the passivation layer (12) and the insulator layer (13). the method according to any one of the selected, claims 1 to 4 in. 前記層間ドーパントを与えるステップ（Ｓ２）において、前記ｎ型ドーパント（１１）は、少なくとも、前記不動態化層（１２）、前記絶縁体層（１３）又はこれらの組み合わせの内部の電荷を補償するように選択される、請求項１から請求項５までのいずれか１項に記載の方法。 In the step of providing the interlayer dopant (S2), the n-type dopant (11) compensates for at least the charge inside the passivation layer (12), the insulator layer (13), or a combination thereof. the method according to any one of the selected, claims 1 to 5 in. 前記絶縁体層を形成するステップ（Ｓ４）において、前記絶縁体層（１３）は、大きさが７より大きい有効誘電率を有する誘電体材料を含むように選択される、請求項１から請求項６までのいずれか１項に記載の方法。 In step (S4) of forming the insulator layer, the insulator layer (13) is selected to include a dielectric material having a seven larger effective dielectric constant magnitude, claim from claim 1 The method according to any one of 6 to 6 . 前記ステップ（Ｓ１、Ｓ２、Ｓ３、Ｓ４）は真空環境内で実行される、請求項１から請求項７までのいずれか１項に記載の方法。 The method according to any one of claims 1 to 7 , wherein the steps (S1, S2, S3, S4) are performed in a vacuum environment. 前記ステップ（Ｓ１、Ｓ２、Ｓ３、Ｓ４）の少なくとも１つは、分子線エピタキシを用いて実行される、請求項１から請求項８までのいずれか１項に記載の方法。 9. A method according to any one of claims 1 to 8 , wherein at least one of the steps (S1, S2, S3, S4) is performed using molecular beam epitaxy.
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