DE112011103249B4 - A gate-stack semiconductor device and a method of manufacturing the same, and the use of a gate-stack structure in a semiconductor device - Google Patents
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Abstract
Halbleitereinheit, aufweisend eine Gate-Stapel-Struktur (1), wobei die Gate-Stapel-Struktur (1) aufweist: wenigstens ein Substrat (10), das einen Halbleiter aufweist, der mit n-Typ-Trägern wesentlich dotiert ist; wenigstens eine auf dem Substrat (10) gebildete Passivierungsschicht (12), die Silicium aufweist, und wenigstens eine auf der Passivierungsschicht (12) gebildete Isolatorschicht (13), wobei die Gate-Stapel-Struktur (1) ferner aufweist: wenigstens einen Zwischenschicht-Dotierstoff, der zwischen dem Substrat (10) und der Passivierungsschicht (12) bereitgestellt ist, wobei der Zwischenschicht-Dotierstoff einen n-Typ-Dotierstoff (11) aufweist, der ausgewählt ist, um das Steuern einer Schwellenspannung zu ermöglichen, die an die Gate-Stapel-Struktur (1) anwendbar ist, wenn die Halbleitereinheit in Verwendung steht.A semiconductor unit comprising a gate stack structure (1), the gate stack structure (1) comprising: at least one substrate (10) comprising a semiconductor which is substantially doped with n-type carriers; at least one passivation layer (12) formed on the substrate (10) comprising silicon, and at least one insulator layer (13) formed on the passivation layer (12), the gate stack structure (1) further comprising: at least one intermediate layer Dopant provided between the substrate (10) and the passivation layer (12), the interlayer dopant comprising an n-type dopant (11) selected to enable control of a threshold voltage applied to the gate -Stack structure (1) is applicable when the semiconductor unit is in use.
Description
Gebiet der ErfindungField of the invention
Die vorliegende Erfindung betrifft eine Halbleitereinheit, die eine Gate-Stapel-Struktur aufweist, und ein Verfahren zum Herstellen davon. Die vorliegende Erfindung erstreckt sich auch auf die Verwendung einer Gate-Stapel-Struktur in einer Halbleitereinheit.The present invention relates to a semiconductor device having a gate-stack structure, and a method of manufacturing the same. The present invention also extends to the use of a gate-stack structure in a semiconductor device.
Hintergrund der ErfindungBackground of the invention
In der Technologie der Halbleitereinheiten sind Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs) beispielsweise für die Verwendung in digitalen Schaltkreisen interessant. Dies liegt daran, dass MOSFETs auf zuverlässige und steuerbare Weise zwischen einem leitenden Zustand („ein”) und einem nichtleitenden Zustand („aus”) umgeschaltet werden können und dass sie in der Größenordnung von Millionen auf einem einzigen Chip integrierbar sind.For example, in semiconductor device technology, metal oxide semiconductor field effect transistors (MOSFETs) are of interest for use in digital circuits. This is because MOSFETs can be reliably and controllably switched between a conductive state ("on") and a non-conductive state ("off") and can be integrated on the order of millions on a single chip.
Um die Beschränkungen zu überwinden, die durch Silicium (Si) bei dem fortwährenden Kleinerskalieren und der Leistungsfähigkeit der Technologie komplementärer Metalloxid-Halbleiter (CMOS) entstehen, wurden alternative Strukturen und/oder Materialien für die Einheiten untersucht. Wie beispielsweise von Shang et. al im IBM Journal of Research and Development, Seite 50, 2006, beschrieben, erwies sich Germanium (Ge) als interessanter Kandidat für diesen Zweck. Aufgrund seiner höheren Ladungsträgermobilität im Vergleich zu Si bietet Ge vergleichsweise bessere Aussichten für das Kleinerskalieren und die Integration pro Chip. Als weiterer Faktor können bei der Herstellung von MOSFETs auf der Grundlage von Ge tiefere Verarbeitungstemperaturen als für MOSFETs auf der Grundlage von Si verwendet werden, beispielsweise etwa 400 bis 500°C bei MOSFETs auf der Grundlage von Ge im Vergleich zu etwa 900 bis 1000°C für MOSFETs auf der Grundlage von Si, eine Eigenschaft, die derartige Einheiten attraktiv für die Integration in fortgeschrittenen Halbleitereinheiten macht.To overcome the limitations of silicon (Si) in the ongoing small scaling and performance of complementary metal oxide semiconductor (CMOS) technology, alternative structures and / or materials for the devices have been investigated. For example, from Shang et. as described in the IBM Journal of Research and Development, page 50, 2006, Germanium (Ge) proved to be an interesting candidate for this purpose. Due to its higher charge carrier mobility compared to Si, Ge offers comparatively better prospects for small scaling and integration per chip. As another factor, in the fabrication of Ge based MOSFETs, lower processing temperatures than Si based MOSFETs may be used, for example, about 400 to 500 ° C for Ge based MOSFETs as compared to about 900 to 1000 ° C for Si-based MOSFETs, a feature that makes such devices attractive for integration in advanced semiconductor devices.
Ein mit der Verwendung von Ge als Kanal in MOSFETs verbundener Nachteil ist, dass Germaniumoxid (GeO2) weniger stabil auf Ge als Siliciumdioxid (SiO2) auf Si ist. Dies führt zu einem Problem bei der Oberflächenpassivierung von Ge in derartigen Einheiten vor dem Aufbringen eines Gate-Isolators, bei der eine Grenzfläche mit einer verringerten Dichte von Grenzflächen-Fangstellen gebildet werden und die Ladungsträgermobilität von Ge bewahrt werden kann. Es wurde vorgeschlagen, diesen Nachteil durch Passivierung von Ge mit einer Si-Grenzflächenschicht bei verringerten Verarbeitungstemperaturen, etwa 400 bis 500°C, vor dem Aufbringen des Gate-Isolators darauf zu überwinden. Für den Gate-Isolator wird ein Material verwendet, das eine Dielektrizitätskonstante (k) bezogen auf Vakuum mit einer Größe von größer als 7 aufweist, wobei ein derartiges Material nachstehend als „High-k”-Material bezeichnet wird und ein Beispiel dafür Hafniumoxid (HfO2) ist. Die Si-Grenzflächenschicht wird teiloxidiert, um bei den Verarbeitungstemperaturen von etwa 150°C, bei denen das High-k-Material aufgebracht wird, eine obere SiO2-Schicht zu erhalten. Auf diese Weise wird eine Gate-Struktur aus Ge/Si/SiO2/HfO2 hergestellt. Wie von Mitard et al. im Technical Digest IEDM, Seite 873, San Francisco, 2008 beschrieben, zeigten p-Kanal-MOSFETs auf der Grundlage von Ge, die eine derartige Gate-Struktur enthalten, beispielsweise verbesserte Eigenschaften der Einheit, wie z. B. eine kleinere äquivalente Oxiddicke (EOT), gegenüber früher vorgeschlagenen p-Kanal-Einheiten auf der Grundlage von Ge, die keine derartige Struktur aufweisen.A disadvantage associated with the use of Ge as a channel in MOSFETs is that germanium oxide (GeO 2 ) is less stable on Ge than silicon dioxide (SiO 2 ) on Si. This leads to a problem in the surface passivation of Ge in such units prior to the application of a gate insulator, in which an interface with a reduced density of interface trap sites are formed and the charge carrier mobility of Ge can be preserved. It has been proposed to overcome this disadvantage by passivating Ge with an Si interface layer at reduced processing temperatures, about 400 to 500 ° C, prior to depositing the gate insulator thereon. For the gate insulator, a material having a dielectric constant (k) with respect to vacuum having a size greater than 7 is used, such material being referred to as "high-k" material hereinafter, and an example thereof hafnium oxide (HfO 2 ). The Si interface layer is partially oxidized to obtain an upper SiO 2 layer at the processing temperatures of about 150 ° C at which the high-k material is deposited. In this way, a gate structure of Ge / Si / SiO 2 / HfO 2 is produced. As described by Mitard et al. in Technical Digest IEDM, p. 873, San Francisco, 2008, Ge-based p-channel MOSFETs incorporating such a gate structure have exhibited, for example, improved device characteristics, such as. A smaller equivalent oxide thickness (EOT) over previously proposed p-channel Ge based units that do not have such a structure.
Es wird nun auf Mitard et al., Proceedings of ESSDERC 2009, Seite 411; Athen, 2009, Pourtois et al., Applied Physics Letters, Band 91, 023506, 2007 und Taoka et al., Applied Physics Letters, Band 92, 113511, 2008 verwiesen, worin beschrieben wird, dass ein Problem in Verbindung mit den vorstehend beschriebenen p-Kanal-MOSFETs auf der Grundlage von Ge, die eine passivierende Si-Grenzflächenschicht enthalten, im Auftreten einer unerwünschten Verschiebung der Schwellenspannung VTH und der Flatband-Spannung VFB besteht, insbesondere eine verstärkte Verschiebung zu positiven Werten von VTH, die eine Abhängigkeit von der Dicke der Si-Grenzflächenschicht aufweist. Demgemäß ist eine Überlegung für derartige Einheiten, dass der Kanal nicht wesentlich abgeschaltet wird, wenn keine Spannung an das Gate angelegt ist, d. h. bei einer Gate-Spannung von null. Dies kann derartige Einheiten unter anderem unattraktiv für die Verwendung bei Anwendungen in fortgeschrittenen Einheiten machen, bei denen beispielsweise steuerbares und zuverlässiges Umschalten zwischen Ein- und Aus-Zuständen gewünscht sein kann. Eine weitere Überlegung für derartige Einheiten ist, dass zwar der beobachteten Verschiebung von VTH beispielsweise durch Erhöhen der Dicke der Si-Grenzflächenschicht entgegengewirkt werden kann, ein derartiges Vorgehen aber zu einem entsprechend erhöhten EOT-Wert führen kann, was unter dem Gesichtspunkt des aktuellen Trends zum Verringern der Seitenabmessungen von Feldeffekttransistoren (FETs) unerwünscht ist.Attention is now directed to Mitard et al., Proceedings of ESSDERC 2009, page 411; Athens, 2009, Pourtois et al., Applied Physics Letters, Vol. 91, 023506, 2007, and Taoka et al., Applied Physics Letters, Vol. 92, 113511, 2008, which describes a problem associated with those described above P-channel MOSFETs based on Ge, which contain a passivating Si interface layer, in the occurrence of an undesirable shift of the threshold voltage V TH and the flat-band voltage VFB, in particular an increased shift to positive values of V TH , which is a dependency has the thickness of the Si interface layer. Accordingly, a consideration for such devices is that the channel is not substantially turned off when no voltage is applied to the gate, ie at a gate voltage of zero. This may, among other things, make such units unattractive for use in advanced-unit applications where, for example, controllable and reliable switching between on and off states may be desired. Another consideration for such devices is that while the observed shift in V TH can be counteracted, for example, by increasing the thickness of the Si interface layer, such an approach may result in a correspondingly increased EOT value, which is the current trend is undesirable for reducing the side dimensions of field effect transistors (FETs).
Zum Verringern der vorstehend beschriebenen Positivverschiebung von VTH wurde auf dem Weblink http://imec.be vorgeschlagen, die Si-Grenzflächenschicht auf Ge bei tieferen Abscheidungstemperaturen als bei früher vorgeschlagenen Einheiten aufzubringen, so dass VTH für verschiedene Si-Monoschicht-Dicken im Wesentlichen konstant ist. Die VTH-Werte für diesen Fall, etwa –20 mV, werden aber immer noch nicht als günstig für beispielsweise p-MOSFETs angesehen.In order to reduce the positive shift of V TH described above, it has been proposed on the web link http://imec.be to apply the Si interface layer to Ge at deposition temperatures lower than previously proposed units, so that V TH for different Si monolayer thicknesses in the Is essentially constant. The V TH - However, values for this case, about -20 mV, are still not considered favorable for example for p-MOSFETs.
Kurzdarstellung der ErfindungBrief description of the invention
Bei einer Ausführungsform einer ersten Erscheinungsform der vorliegenden Erfindung wird eine Halbleitereinheit bereitgestellt, aufweisend eine Gate-Stapel-Struktur, wobei die Gate-Stapel-Struktur aufweist: wenigstens ein Substrat, aufweisend einen Halbleiter, der mit n-Typ-Trägern wesentlich dotiert ist; wenigstens eine auf dem Substrat gebildete Passivierungsschicht, die Silicium aufweist; und wenigstens eine Isolatorschicht, die auf der Passivierungsschicht gebildet ist, wobei die Gate-Stapel-Struktur ferner aufweist: wenigstens einen Zwischenschicht-Dotierstoff, der zwischen dem Substrat und der Passivierungsschicht bereitgestellt ist, wobei der Zwischenschicht-Dotierstoff einen n-Typ-Dotierstoff aufweist, der ausgewählt ist, um die Steuerung einer Schwellenspannung zu ermöglichen, die an die Gate-Stapel-Struktur anwendbar ist, wenn die Halbleitereinheit in Verwendung steht. Bei einer Ausführungsform der vorliegenden Erfindung ist ein Zwischenschicht-Dotierstoff zwischen dem Substrat und der Passivierungsschicht des Schichtaufbaus einer Ausführungsform der vorliegenden Erfindung bereitgestellt. Der Zwischenschicht-Dotierstoff weist n-Typ-Dotierstoffatome auf, die ionisieren, um eine unveränderliche Schicht von positiv geladenen Dotierstoff-Ionen zu ergeben. Als Folge der Entstehung der positiv geladenen Dotierstoff-Ionen ist bei einer Ausführungsform der vorliegenden Erfindung ein stärker negativer Wert der Schwellenspannung anwendbar, um einen leitfähigen Kanal in dem Substrat zu induzieren, als bei den früher vorgeschlagenen Einheiten und/oder bei Fehlen des Zwischenschicht-Dotierstoffs bei einer Ausführungsform der vorliegenden Erfindung. Somit wird das Problem einer unerwünschten Positivverschiebung der Schwellenspannung, die bei früher vorgeschlagenen Einheiten beobachtet wird, beispielsweise bei p-Kanal-MOSFETs auf der Grundlage von Ge, bei einer Ausführungsform der vorliegenden Erfindung angesprochen. Eine Ausführungsform der vorliegenden Erfindung ist für Anwendungen und/oder fortgeschrittene Einheiten geeignet, bei denen steuerbares und zuverlässiges Umschalten zwischen Ein- und Aus-Zuständen gewünscht sein kann. Ein Vorteil einer Ausführungsform der vorliegenden Erfindung gegenüber früher vorgeschlagenen Einheiten ist, dass eine Verschiebung der Schwellenspannung auf einen gewünschten Wert nicht durch Verändern des Gate-Metalls zum Manipulieren der Austrittsarbeit des Metalls erzielt wird, was unerwünschte Folgen haben würde, wie z. B. Erhöhen der Anzahl der Verarbeitungsschritte und Beschränkungen, die der Wahl des verwendeten Gate-Metalls auferlegt würden, da die Vereinbarkeit des Gate-Metalls mit den Materialien der Schichten in dem Gate-Stapel beurteilt werden muss. Ein weiterer Vorteil einer Ausführungsform der vorliegenden Erfindung ist, dass die gewünschte Verschiebung der Schwellenspannung nicht durch Hinzufügen einer Schicht eines Oxids mit unveränderlichen Ladungen beispielsweise zu der Isolatorschicht erzielt wird, was das Skalieren einer derartigen Schicht beschränken würde.In one embodiment of a first aspect of the present invention, there is provided a semiconductor device comprising a gate-stack structure, the gate-stack structure comprising: at least one substrate comprising a semiconductor substantially doped with n-type carriers; at least one passivation layer formed on the substrate comprising silicon; and at least one insulator layer formed on the passivation layer, the gate-stack structure further comprising: at least one interlayer dopant provided between the substrate and the passivation layer, the interlayer dopant comprising an n-type dopant which is selected to allow control of a threshold voltage applicable to the gate-stack structure when the semiconductor device is in use. In one embodiment of the present invention, an interlayer dopant is provided between the substrate and the passivation layer of the layered structure of one embodiment of the present invention. The interlayer dopant has n-type dopant atoms that ionize to give a fixed layer of positively charged dopant ions. As a result of the generation of the positively charged dopant ions, in one embodiment of the present invention, a more negative value of the threshold voltage is applicable to induce a conductive channel in the substrate than in the previously proposed devices and / or in the absence of the interlayer dopant in one embodiment of the present invention. Thus, the problem of an undesirable positive shift of the threshold voltage observed in previously proposed units, for example p-channel MOSFETs based on Ge, is addressed in one embodiment of the present invention. One embodiment of the present invention is suitable for applications and / or advanced units where controllable and reliable switching between on and off states may be desired. An advantage of one embodiment of the present invention over previously proposed units is that displacement of the threshold voltage to a desired value is not achieved by altering the gate metal to manipulate the work function of the metal, which would have undesirable consequences, such as. B. Increasing the number of processing steps and constraints imposed on the choice of gate metal used as the compatibility of the gate metal with the materials of the layers in the gate stack must be assessed. Another advantage of one embodiment of the present invention is that the desired threshold voltage shift is not achieved by adding a layer of fixed charge oxide, for example, to the insulator layer, which would limit the scaling of such a layer.
Der n-Typ-Dotierstoff wird vorzugsweise im Wesentlichen in einem Bereich benachbart zu einem leitenden Kanal bereitgestellt, der in dem Substrat gebildet wird, wenn die Halbleitereinheit in Verwendung steht. Somit kann die Mobilität von Trägern in dem Substrat im Wesentlichen bewahrt bleiben, da der leitende Kanal nicht gegendotiert werden muss, um die Steuerung der Schwellenspannung zu ermöglichen. Letzteres würde die Trägermobilität durch die Coulomb-Streuung verringern, die aufgrund von ionisierten Verunreinigungen auftreten würde. The n-type dopant is preferably provided substantially in a region adjacent to a conductive channel formed in the substrate when the semiconductor device is in use. Thus, the mobility of carriers in the substrate can be substantially preserved because the conductive channel need not be counter-doped to allow control of the threshold voltage. The latter would reduce carrier mobility through Coulomb scattering that would occur due to ionized contaminants.
Die Konzentration des n-Typ-Dotierstoffs wird wünschenswert zum Steuern der Höhe der Schwellenspannung gewählt. Bei einer Ausführungsform der vorliegenden Erfindung hängt die Größe der Verschiebung der Schwellenspannung von der Zahl der n-Typ-Dotierstoffatome pro Flächeneinheit ab. Durch Erhöhen oder Verringern der Konzentration des n-Typ-Dotierstoffs kann eine Verschiebung der Schwellenspannung um ein gewünschtes Maß gesteuert werden. Die Attraktivität dieser Eigenschaft kann besser verstanden werden, wenn betrachtet wird, dass beispielsweise Hersteller oft die gleiche Technologie in Versionen mit unterschiedlichen Leistungsmerkmalen anbieten. Bei einer Leistungsmerkmal-Version, bei der eine erhöhte Betriebsgeschwindigkeit im Vordergrund steht, kann ein Wert der Schwellenspannung wünschenswert sein, der ein schnelleres Einschalten und einen höheren Treiberstrom ermöglicht. Andererseits kann bei einer anderen Leistungsmerkmal-Version, die einen verringerten Leistungsverbrauch unterstützt, eine Schwellenspannung bevorzugt sein, die einen niedrigeren Ausschaltstrom ermöglicht. Somit wäre der Wert der Schwellenspannung bei der zuerst beschriebenen Leistungsmerkmal-Version niedriger als bei der zuletzt beschriebenen Version. Eine Ausführungsform der vorliegenden Erfindung bietet den Vorteil, dass der Wert der Schwellenspannung über die Konzentration an n-Typ-Dotierstoff auf einen geeigneten Wert für jede Version einstellbar ist, d. h. die Größe der Verschiebung der Schwellenspannung, um wie bei den verschiedenen Leistungsmerkmal-Versionen benötigt stärker positiv oder negativ zu sein, kann durch Wählen einer entsprechenden Konzentration an n-Typ-Dotierstoff eingestellt werden.The concentration of the n-type dopant is desirably chosen to control the magnitude of the threshold voltage. In one embodiment of the present invention, the magnitude of the threshold voltage shift depends on the number of n-type dopant atoms per unit area. By increasing or decreasing the concentration of the n-type dopant, a shift of the threshold voltage can be controlled by a desired amount. The attractiveness of this feature can be better understood by considering that, for example, manufacturers often offer the same technology in versions with different performance characteristics. For a feature version that emphasizes increased operating speed, it may be desirable to have a threshold voltage value that allows for faster turn-on and higher drive current. On the other hand, in another feature version that supports reduced power consumption, a threshold voltage that allows a lower turn-off current may be preferred. Thus, the value of the threshold voltage would be lower in the first-described feature version than in the last-described version. An embodiment of the present invention offers the advantage that the value of the threshold voltage across the concentration of n-type dopant is adjustable to an appropriate value for each version, i. H. the magnitude of the threshold voltage shift, to be more positive or negative as required by the various feature versions, can be adjusted by choosing a corresponding concentration of n-type dopant.
Der n-Typ-Dotierstoff wird vorzugsweise ausgewählt, um Grenzflächenladungen, die an einer Grenzfläche zwischen dem Substrat und der Passivierungsschicht vorhanden sind, wenigstens zu kompensieren. Bei einer Ausführungsform der vorliegenden Erfindung ionisieren die n-Typ-Dotierstoffatome, um eine im Wesentlichen unveränderliche Schicht von positiv geladenen Dotierstoff-Ionen zu bilden. Diese unveränderliche Schicht von positiver Ladung kann Grenzflächenladungen und/oder Defekte, die zwischen dem Substrat und der Passivierungsschicht vorhanden sein können, im Wesentlichen kompensieren. Auf diese Weise kann bei einer Ausführungsform der vorliegenden Erfindung eine Verschiebung der Schwellenspannung in Richtung auf stärker negative Werte gegenüber den früher vorgeschlagenen Einheiten erhalten werden.The n-type dopant is preferably selected to at least compensate for interfacial charges present at an interface between the substrate and the passivation layer. In one embodiment of the present invention, the n-type dopant atoms ionize to form a substantially invariable layer of positively charged dopant ions. This invariable positive charge layer can substantially compensate for interfacial charges and / or defects that may be present between the substrate and the passivation layer. In this way, in one embodiment of the present invention, a shift in the threshold voltage towards more negative values than previously proposed units may be obtained.
Der n-Typ-Dotierstoff wird wünschenswert ausgewählt, um Grenzflächenladungen an einer Grenzfläche zwischen der Passivierungsschicht und der Isolatorschicht wenigstens zu kompensieren. In Studien wurde gezeigt, dass Atome von dem Substrat zu der Grenzfläche zwischen der Passivierungsschicht und der Isolatorschicht diffundieren können und zu der Entstehung von negativ geladenen Fangstellen an dieser Grenzfläche führen. Diese negativ geladenen Fangstellen sind mit einem Beitrag zu der vorstehend beschriebenen beobachteten Positivverschiebung der Schwellenspannung in Verbindung gebracht worden. Eine Ausführungsform der vorliegenden Erfindung bietet den Vorteil, dass die positiv geladenen Dotierstoff-Ionen die negative Ladung an diesen Fangstellen im Wesentlichen kompensieren und daher eine Negativverschiebung der Schwellenspannung ermöglichen.The n-type dopant is desirably selected to at least compensate for interfacial charges at an interface between the passivation layer and the insulator layer. Studies have shown that atoms can diffuse from the substrate to the interface between the passivation layer and the insulator layer and lead to the formation of negatively charged trapping sites at this interface. These negatively charged trapping sites have been implicated in contributing to the observed positive threshold voltage shift described above. An embodiment of the present invention offers the advantage that the positively charged dopant ions substantially compensate for the negative charge at these trap sites and therefore allow a negative shift in the threshold voltage.
Der n-Typ-Dotierstoff wird vorzugsweise ausgewählt, um Ladungen in der Passivierungsschicht, der Isolatorschicht oder einer Kombination davon wenigstens zu kompensieren. Eine Ausführungsform der vorliegenden Erfindung bietet den Vorteil, gerade die Ladungen in der Passivierungsschicht, der Isolatorschicht oder einer Kombination davon im Wesentlichen zu kompensieren, welche mit dem Verursachen einer Positivverschiebung der Schwellenspannung in Verbindung stehen können.The n-type dopant is preferably selected to at least compensate for charges in the passivation layer, the insulator layer, or a combination thereof. An embodiment of the present invention offers the advantage of substantially compensating for just the charges in the passivation layer, the insulator layer, or a combination thereof, which may be associated with causing a positive shift in the threshold voltage.
Der n-Typ-Dotierstoff weist wünschenswert wenigstens eines auf von: Arsen (As), Phosphor (P), Antimon (Sb) und Wismut (Bi). Im Gegensatz zu dem Szenario bei früher vorgeschlagenen Einheiten benötigt das Kompensieren der negativ geladenen Grenzflächenladungen und/oder Defekte zwischen und/oder in den verschiedenen Schichten bei einer Ausführungsform der vorliegenden Erfindung durch die unveränderliche Schicht von positiv geladenen Dotierstoff-Ionen nicht die Diffusion des n-Typ-Dotierstoffs durch die Gate-Stapel-Struktur oder spezifische Schichten davon, beispielsweise durch Wärmebehandlung. Neben der Fähigkeit, das Steuern der Schwellenspannung zu ermöglichen, wird das n-Typ-Dotierstoffmaterial auch dahin gehend ausgewählt, einen verringerten Wert des Diffusionskoeffizienten in dem Substrat und/oder der Passivierungsschicht aufzuweisen, so dass es während der möglichen Hochtemperaturverarbeitung bei nachfolgenden Schritten nach dem Bereitstellen des Zwischenschicht-Dotierstoffs an der Substrat-Passivierungsschicht-Grenzfläche bleibt. Bei einer Ausführungsform der vorliegenden Erfindung wird der n-Typ-Dotierstoff ausgewählt, um eines der folgenden Elemente aus der Gruppe V des periodischen Systems aufzuweisen: As, P, Sb und Bi. Diese Materialien haben folgende Eigenschaften des Diffusionsvermögens (D) in Ge: D (As) > D (Sb) > D (P). Die Verwendung von As als n-Typ-Dotierstoff bietet den besonderen Vorteil, dass die Technologie für seine Implantation in Source- und Drain-Elektroden bereits entwickelt ist und daher der Schritt zu seinem Einführen als Oberflächen-Dotierstoff des Kanalbereichs, wie es bei einer Ausführungsform der vorliegenden Erfindung durchgeführt wird, zu keinen übermäßigen Komplikationen bei der Herstellung führen würde.The n-type dopant desirably has at least one of: arsenic (As), phosphorus (P), antimony (Sb) and bismuth (Bi). In contrast to the scenario in previously proposed units, compensating the negatively charged interface charges and / or defects between and / or in the different layers in one embodiment of the present invention by the invariable layer of positively charged dopant ions does not require the diffusion of the n- Type dopant through the gate-stack structure or specific layers thereof, for example by heat treatment. In addition to being able to control the threshold voltage, the n-type dopant material is also selected to have a reduced value of the diffusion coefficient in the substrate and / or the passivation layer so that it can be detected during subsequent high temperature processing in subsequent steps Providing the interlayer dopant at the substrate passivation layer interface remains. In one embodiment of the present invention, the n-type dopant is selected to be one of the following These elements have the following diffusivity (D) properties in Ge: D (As)> D (Sb)> D (P). The use of As as an n-type dopant offers the particular advantage that the technology for its implantation in source and drain electrodes has already been developed and therefore the step for its introduction as a channel surface dopant, as in one embodiment of the present invention would not lead to excessive manufacturing complications.
Vorzugsweise weist die Halbleitereinheit einen Feldeffekttransistor auf. Bei einer Ausführungsform der vorliegenden Erfindung wird eine gewünschte Verschiebung der Schwellenspannung durch Einbringen eines Zwischenschicht-Dotierstoffs, der einen n-Typ-Dotierstoff aufweist, in den Gate-Stapel erzielt, und nicht beispielsweise durch Erhöhen der Anzahl von Silicium-Monoschichten in der Passivierungsschicht. Daher kann bei einer Ausführungsform der vorliegenden Erfindung die Dicke der Schichten des Gate-Stapels, insbesondere der Passivierungsschicht, im Vergleich zu den früher vorgeschlagenen Einheiten weiter verringert werden. Diese Eigenschaft entspricht dem allgemeinen Trend in der Halbleiterindustrie, die Seitenabmessungen von Halbleitereinheiten, insbesondere von FETs, zu verringern, da bei einer Ausführungsform der vorliegenden Erfindung eine verringerte physikalische Stapeldicke und niedrigere EOTs im Vergleich zu früher beschriebenen Einheiten erreichbar sein können. Eine Ausführungsform der vorliegenden Erfindung ist insbesondere für MOSFETs, beispielsweise p-Kanal-MOSFETs, anwendbar.The semiconductor unit preferably has a field-effect transistor. In one embodiment of the present invention, a desired threshold voltage shift is achieved by introducing an interlayer dopant having an n-type dopant into the gate stack rather than, for example, increasing the number of silicon monolayers in the passivation layer. Therefore, in one embodiment of the present invention, the thickness of the layers of the gate stack, in particular the passivation layer, can be further reduced in comparison with the previously proposed units. This property corresponds to the general trend in the semiconductor industry to reduce the side dimensions of semiconductor devices, particularly FETs, since in one embodiment of the present invention, reduced physical stack thickness and lower EOTs may be achievable compared to previously described devices. An embodiment of the present invention is particularly applicable to MOSFETs, such as p-channel MOSFETs.
Die Isolatorschicht weist wünschenswert ein dielektrisches Material mit einer effektiven Dielektrizitätskonstante auf, deren Größe größer als 7 ist. Für das dielektrische Material wird ein High-k-Material gewählt, das beispielsweise über einen breiten Bereich von Temperaturen wärmestabil ist. Vorzugsweise werden für das High-k-Material in der Isolatorschicht Dielektrika auf der Grundlage von Hafnium verwendet, wie z. B. Hafniumoxid. Eine Ausführungsform der vorliegenden Erfindung ist aber nicht auf die Verwendung von Dielektrika auf der Grundlage von Hafnium beschränkt, und tatsächlich kann in der Isolatorschicht jedes andere dielektrische Material verwendet werden, das eine effektive Dielektrizitätskonstante aufweist, deren Größe größer als 7 ist. Bei einer Ausführungsform der vorliegenden Erfindung kann die Isolatorschicht ferner eine SiO2-Schicht aufweisen, die zwischen der Passivierungsschicht und dem High-k-Material angeordnet ist. Sie kann aufgrund der zum Aufbringen des High-k-Materials auf die Passivierungsschicht verwendeten Verarbeitungsbedingungen gebildet werden. Eine Ausführungsform der vorliegenden Erfindung betrifft auch das Szenario, bei dem die Isolatorschicht keine derartige weitere Oxidschicht aufweist.The insulator layer desirably has a dielectric material having an effective dielectric constant whose magnitude is greater than 7. For the dielectric material, a high-k material is selected which is thermally stable over a broad range of temperatures, for example. Preferably, for the high-k material in the insulator layer, dielectrics based on hafnium are used, such as e.g. B. hafnium oxide. However, an embodiment of the present invention is not limited to the use of hafnium-based dielectrics, and indeed, any other dielectric material having an effective dielectric constant whose size is greater than 7 may be used in the insulator layer. In an embodiment of the present invention, the insulator layer may further comprise an SiO 2 layer disposed between the passivation layer and the high-k material. It may be formed due to the processing conditions used to apply the high-k material to the passivation layer. An embodiment of the present invention also relates to the scenario in which the insulator layer has no such further oxide layer.
Das Substrat weist vorzugsweise Germanium (Ge), Germanium-auf-Isolator (GOI), Silicium-Germanium-auf-Isolator (SiGe-OI) oder eine Kombination davon auf. Da bei einer Ausführungsform der vorliegenden Erfindung die positiv geladenen Dotierstoff-Ionen Grenzflächenladungen und/oder Defekte an den verschiedenen Grenzflächen zwischen den Schichten wesentlich kompensieren, ist ein Vorteil, der geboten wird, dass der Umfang der Bewahrung der Mobilität von Trägern in dem Substrat gegenüber dem Szenario bei früher vorgeschlagenen Einheiten verbessert ist. Ferner ist eine Ausführungsform der vorliegenden Erfindung dahin gehend vielseitig, dass die gewählten Substratmaterialien in der Halbleiterindustrie weithin verwendet werden, insbesondere bei Hochleistungsanwendungen.The substrate preferably comprises germanium (Ge), germanium on insulator (GOI), silicon germanium on insulator (SiGe-OI) or a combination thereof. In one embodiment of the present invention, since the positively charged dopant ions substantially compensate for interfacial charges and / or defects at the various interfaces between the layers, an advantage offered is that the extent of preserving the mobility of carriers in the substrate from that Scenario is improved at previously proposed units. Furthermore, one embodiment of the present invention is versatile in that the selected substrate materials are widely used in the semiconductor industry, particularly in high power applications.
Es werden auch entsprechende Verfahrens-Erscheinungsformen bereitgestellt, wobei bei einer Ausführungsform einer zweiten Erscheinungsform der vorliegenden Erfindung ein Verfahren zum Herstellen einer Gate-Stapel-Struktur in einer Halbleitereinheit bereitgestellt wird, aufweisend die Schritte: Bilden von wenigstens einem Substrat, das einen Halbleiter aufweist, der mit n-Typ-Trägern wesentlich dotiert ist; Bilden von wenigstens einer Passivierungsschicht, die Silicium aufweist, auf dem Substrat; und Bilden von wenigstens einer Isolatorschicht auf der Passivierungsschicht, wobei das Verfahren ferner den Schritt aufweist: Bereitstellen von wenigstens einem Zwischenschicht-Dotierstoff zwischen dem Substrat und der Passivierungsschicht, wobei der Zwischenschicht-Dotierstoff einen n-Typ-Dotierstoff aufweist, der ausgewählt ist, um das Steuern einer Schwellenspannung zu ermöglichen, die an die Gate-Stapel-Struktur anwendbar ist, wenn die Halbleitereinheit in Verwendung steht.There are also provided respective method embodiments wherein in one embodiment of a second aspect of the present invention there is provided a method of fabricating a gate-stack structure in a semiconductor device, comprising the steps of: forming at least one substrate comprising a semiconductor; which is substantially doped with n-type carriers; Forming at least one passivation layer comprising silicon on the substrate; and forming at least one insulator layer on the passivation layer, the method further comprising the step of: providing at least one interlayer dopant between the substrate and the passivation layer, wherein the interlayer dopant comprises an n-type dopant selected to to allow the control of a threshold voltage applicable to the gate-stack structure when the semiconductor unit is in use.
Bei einer Ausführungsform einer dritten Ausführungsform der vorliegenden Erfindung wird eine Verwendung einer Gate-Stapel-Struktur in einer Halbleitereinheit bereitgestellt, wobei die Gate-Stapel-Struktur aufweist: wenigstens ein Substrat, das einen Halbleiter aufweist, der mit n-Typ-Trägern wesentlich dotiert ist; wenigstens eine auf dem Substrat gebildete Passivierungsschicht, die Silicium aufweist; und wenigstens eine Isolatorschicht, die auf der Passivierungsschicht gebildet ist, wobei die Gate-Stapel-Struktur ferner aufweist: wenigstens einen Zwischenschicht-Dotierstoff, der zwischen dem Substrat und der Passivierungsschicht bereitgestellt ist, wobei der Zwischenschicht-Dotierstoff einen n-Typ-Dotierstoff aufweist, der ausgewählt ist, um das Steuern einer Schwellenspannung zu ermöglichen, die an die Gate-Stapel-Struktur anwendbar ist, wenn die Halbleitereinheit in Verwendung steht.In one embodiment of a third embodiment of the present invention, there is provided a use of a gate-stack structure in a semiconductor device, the gate-stack structure comprising: at least one substrate comprising a semiconductor that substantially dopes n-type carriers is; at least one passivation layer formed on the substrate comprising silicon; and at least one insulator layer formed on the passivation layer, the gate-stack structure further comprising: at least one interlayer dopant provided between the substrate and the passivation layer, the interlayer dopant comprising an n-type dopant which is selected to enable control of a threshold voltage applicable to the gate-stack structure when the semiconductor device is in use.
Kurzbeschreibung der Zeichnungen Brief description of the drawings
Es wird nun als Beispiel auf die begleitenden Zeichnungen Bezug genommen, in denen:Reference will now be made, by way of example, to the accompanying drawings, in which:
Ausführliche Beschreibung von bevorzugten AusführungsformenDetailed description of preferred embodiments
In der Beschreibung werden zum Bezeichnen gleicher oder ähnlicher Teile gleiche Ziffern oder Zeichen verwendet.In the description, like numerals or characters are used to designate the same or similar parts.
Es wird nun auf
Nun wird ein Grundgedanke einer Ausführungsform der vorliegenden Erfindung beschrieben, wobei auf
Die Kompensationswirkung einer Ausführungsform der vorliegenden Erfindung erstreckt sich auch auf das Kompensieren von Ladungen/Defekten/Dipolen an der Grenzfläche von Substrat
Unabhängig von der Fähigkeit, eine gewünschte Verschiebung der Schwellenspannung zum Positiven oder Negativen zu bewirken, ermöglicht eine Ausführungsform der vorliegenden Erfindung beispielsweise auch das Steuern der Größe dieser Verschiebung, d. h. zu welchem Ausmaß sie positiv oder negativ ist. Dies liegt daran, dass die Größe der Verschiebung der Schwellenspannung von der Anzahl der n-Typ-Dotierstoffatome
Wie vorstehend erörtert, erfordert das Kompensieren der negativ geladenen Grenzflächenladungen und/oder Defekte zwischen und/oder in den verschiedenen Schichten bei einer Ausführungsform der vorliegenden Erfindung durch die unveränderliche Schicht von positiv geladenen Dotierstoff-Ionen nicht die Diffusion des n-Typ-Dotierstoffs
Obwohl die Gate-Stapel-Struktur
Zum Vergleich zwischen einer früher vorgeschlagenen Gate-Stapel-Struktur und einer Ausführungsform der vorliegenden Erfindung wird nun auf die
Wie an den Einschüben in
Bei Vergleichen der Ergebnisse in den
Es wird nun auf
Bei einem Verfahren gemäß einer Ausführungsform der vorliegenden Erfindung werden die Schritte Si bis S4 bei Raumtemperatur durchgeführt. Bei Schritt
Ein Verfahren gemäß einer Ausführungsform der vorliegenden Erfindung ist nicht darauf beschränkt, einmal durchgeführt zu werden, d. h. nach Abschluss von Schritt S4 kann das Verfahren an den Beginn des Verfahrens zurückkehren und die Schritte Si bis S4 können iterativ durchgeführt werden. Unter der Voraussetzung, dass ein Schichtaufbau einer Gate-Stapel-Struktur
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
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R018 | Grant decision by examination section/examining division | ||
R084 | Declaration of willingness to licence | ||
R020 | Patent grant now final | ||
R020 | Patent grant now final |
Effective date: 20141024 |