DE112011103249T5 - Semiconductor unit with gate stack - Google Patents

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Abstract

Die vorliegende Erfindung betrifft eine Halbleitereinheit, die eine Gate-Stapel-Struktur (1) aufweist, wobei die Gate-Stapel-Struktur (1) aufweist: wenigstens ein Substrat (10), das einen Halbleiter aufweist, der mit n-Typ-Trägern wesentlich dotiert ist; wenigstens eine auf dem Substrat (10) gebildete Passivierungsschicht (12), die Silicium aufweist; und wenigstens eine auf der Passivierungsschicht (12) gebildete Isolatorschicht (13), wobei die Gate-Stapel-Struktur (1) ferner aufweist: wenigstens einen Zwischenschicht-Dotierstoff, der zwischen dem Substrat (10) und der Passivierungsschicht (12) bereitgestellt ist, wobei der Zwischenschicht-Dotierstoff einen n-Typ-Dotierstoff (11) aufweist, der ausgewählt ist, um das Steuern einer Schwellenspannung zu ermöglichen, die an die Gate-Stapel-Struktur (1) anwendbar ist, wenn die Halbleitereinheit in Verwendung steht.The present invention relates to a semiconductor device having a gate stack structure (1), the gate stack structure (1) comprising: at least one substrate (10) comprising a semiconductor provided with n-type carriers is substantially doped; at least one passivation layer (12) formed on the substrate (10) comprising silicon; and at least one insulator layer (13) formed on the passivation layer (12), the gate stack structure (1) further comprising: at least one interlayer dopant provided between the substrate (10) and the passivation layer (12), wherein the interlayer dopant comprises an n-type dopant (11) selected to enable control of a threshold voltage applicable to the gate-stacked structure (1) when the semiconductor device is in use.

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Description

Gebiet der ErfindungField of the invention

Die vorliegende Erfindung betrifft eine Halbleitereinheit, die eine Gate-Stapel-Struktur aufweist, und ein Verfahren zum Herstellen davon. Die vorliegende Erfindung erstreckt sich auch auf die Verwendung einer Gate-Stapel-Struktur in einer Halbleitereinheit.The present invention relates to a semiconductor device having a gate-stack structure, and a method of manufacturing the same. The present invention also extends to the use of a gate-stack structure in a semiconductor device.

Hintergrund der ErfindungBackground of the invention

In der Technologie der Halbleitereinheiten sind Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFTs) beispielsweise für die Verwendung in digitalen Schaltkreisen interessant. Dies liegt daran, dass MOSFETs auf zuverlässige und steuerbare Weise zwischen einem leitenden Zustand („ein”) und einem nichtleitenden Zustand („aus”) umgeschaltet werden können und dass sie in der Größenordnung von Millionen auf einem einzigen Chip integrierbar sind.For example, in semiconductor device technology, metal oxide semiconductor field effect transistors (MOSFTs) are of interest for use in digital circuits. This is because MOSFETs can be reliably and controllably switched between a conductive state ("on") and a non-conductive state ("off") and can be integrated on the order of millions on a single chip.

Um die Beschränkungen zu überwinden, die durch Silicium (Si) bei dem fortwährenden Kleinerskalieren und der Leistungsfähigkeit der Technologie komplementärer Metalloxid-Halbleiter (CMOS) entstehen, wurden alternative Strukturen und/oder Materialien für die Einheiten untersucht. Wie beispielsweise von Shang et. al im IBM Journal of Research and Development, Seite 50, 2006 , beschrieben, erwies sich Germanium (Ge) als interessanter Kandidat für diesen Zweck. Aufgrund seiner höheren Ladungsträgermobilität im Vergleich zu Si bietet Ge vergleichsweise bessere Aussichten für das Kleinerskalieren und die Integration pro Chip. Als weiterer Faktor können bei der Herstellung von MOSFETs auf der Grundlage von Ge tiefere Verarbeitungstemperaturen als für MOSFETs auf der Grundlage von Si verwendet werden, beispielsweise etwa 400 bis 500°C bei MOSFETs auf der Grundlage von Ge im Vergleich zu etwa 900 bis 1000°C für MOSFETs auf der Grundlage von Si, eine Eigenschaft, die derartige Einheiten attraktiv für die Integration in fortgeschrittenen Halbleitereinheiten macht.To overcome the limitations of silicon (Si) in the ongoing small scaling and performance of complementary metal oxide semiconductor (CMOS) technology, alternative structures and / or materials for the devices have been investigated. Such as from Shang et. al in the IBM Journal of Research and Development, page 50, 2006 , Germanium (Ge) proved to be an interesting candidate for this purpose. Due to its higher charge-carrier mobility compared to Si, Ge offers comparatively better prospects for small scale scaling and integration per chip. As another factor, in the fabrication of Ge based MOSFETs, lower processing temperatures than Si based MOSFETs may be used, for example, about 400 to 500 ° C for Ge based MOSFETs as compared to about 900 to 1000 ° C for Si-based MOSFETs, a feature that makes such devices attractive for integration in advanced semiconductor devices.

Ein mit der Verwendung von Ge als Kanal in MOSFETs verbundener Nachteil ist, dass Germaniumoxid (GeO2) weniger stabil auf Ge als Siliciumdioxid (SiO2) auf Si ist. Dies führt zu einem Problem bei der Oberflächenpassivierung von Ge in derartigen Einheiten vor dem Aufbringen eines Gate-Isolators, bei der eine Grenzfläche mit einer verringerten Dichte von Grenzflächen-Fangstellen gebildet werden und die Ladungsträgermobilität von Ge bewahrt werden kann. Es wurde vorgeschlagen, diesen Nachteil durch Passivierung von Ge mit einer Si-Grenzflächenschicht bei verringerten Verarbeitungstemperaturen, etwa 400 bis 500°C, vor dem Aufbringen des Gate-Isolators darauf zu überwinden. Für den Gate-Isolator wird ein Material verwendet, das eine Dielektrizitätskonstante (k) bezogen auf Vakuum mit einer Größe von größer als 7 aufweist, wobei ein derartiges Material nachstehend als „High-k”-Material bezeichnet wird und ein Beispiel dafür Hafniumoxid (HfO2) ist. Die Si-Grenzflächenschicht wird teiloxidiert, um bei den Verarbeitungstemperaturen von etwa 150°C, bei denen das High-k-Material aufgebracht wird, eine obere SiO2-Schicht zu erhalten. Auf diese Weise wird eine Gate-Struktur aus Ge/Si/SiO2/HfO2 hergestellt. Wie von Mitard et al. im Technical Digest IEDM, Seite 873, San Francisco, 2008 beschrieben, zeigten p-Kanal-MOSFETs auf der Grundlage von Ge, die eine derartige Gate-Struktur enthalten, beispielsweise verbesserte Eigenschaften der Einheit, wie z. B. eine kleinere äquivalente Oxiddicke (EOT), gegenüber früher vorgeschlagenen p-Kanal-Einheiten auf der Grundlage von Ge, die keine derartige Struktur aufweisen.A disadvantage associated with the use of Ge as a channel in MOSFETs is that germanium oxide (GeO 2 ) is less stable on Ge than silicon dioxide (SiO 2 ) on Si. This leads to a problem in the surface passivation of Ge in such units prior to the application of a gate insulator, in which an interface with a reduced density of interface trap sites are formed and the charge carrier mobility of Ge can be preserved. It has been proposed to overcome this disadvantage by passivating Ge with an Si interface layer at reduced processing temperatures, about 400 to 500 ° C, prior to depositing the gate insulator thereon. For the gate insulator, a material having a dielectric constant (k) with respect to vacuum having a size greater than 7 is used, such material being referred to as "high-k" material hereinafter, and an example thereof hafnium oxide (HfO 2 ). The Si interface layer is partially oxidized to obtain an upper SiO 2 layer at the processing temperatures of about 150 ° C at which the high-k material is deposited. In this way, a gate structure of Ge / Si / SiO 2 / HfO 2 is produced. Like Mitard et al. in the Technical Digest IEDM, page 873, San Francisco, 2008 described, P-channel MOSFETs based on Ge, which contain such a gate structure, for example, improved properties of the unit, such. A smaller equivalent oxide thickness (EOT) over previously proposed p-channel Ge based units that do not have such a structure.

Es wird nun auf Mitard et al., Proceedings of ESSDERC 2009, Seite 411; Athen, 2009 , Pourtois et al., Applied Physics Letters, Band 91, 023506, 2007 und Taoka et al., Applied Physics Letters, Band 92, 113511, 2008 verwiesen, worin beschrieben wird, dass ein Problem in Verbindung mit den vorstehend beschriebenen p-Kanal-MOSFETs auf der Grundlage von Ge, die eine passivierende Si-Grenzflächenschicht enthalten, im Auftreten einer unerwünschten Verschiebung der Schwellenspannung VTH und der Flatband-Spannung VFB besteht, insbesondere eine verstärkte Verschiebung zu positiven Werten von VTH, die eine Abhängigkeit von der Dicke der Si-Grenzflächenschicht aufweist. Demgemäß ist eine Überlegung für derartige Einheiten, dass der Kanal nicht wesentlich abgeschaltet wird, wenn keine Spannung an das Gate angelegt ist, d. h. bei einer Gate-Spannung von null. Dies kann derartige Einheiten unter anderem unattraktiv für die Verwendung bei Anwendungen und/oder Einbringen in fortgeschrittene Einheiten machen, bei denen beispielsweise steuerbares und zuverlässiges Umschalten zwischen Ein- und Aus-Zuständen gewünscht sein kann. Eine weitere Überlegung für derartige Einheiten ist, dass zwar der beobachteten Verschiebung von VTH beispielsweise durch Erhöhen der Dicke der Si-Grenzflächenschicht entgegengewirkt werden kann, ein derartiges Vorgehen aber zu einem entsprechend erhöhten EOT-Wert führen kann, was unter dem Gesichtspunkt des aktuellen Trends zum Verringern der Seitenabmessungen von Feldeffekttransistoren (FETs) unerwünscht ist.It will be up now Mitard et al., Proceedings of ESSDERC 2009, page 411; Athens, 2009 . Pourtois et al., Applied Physics Letters, Vol. 91, 023506, 2007 and Taoka et al., Applied Physics Letters, Vol. 92, 113511, 2008 which describes a problem associated with the above-described P-channel MOSFETs based on Ge containing a passivating Si interface layer in the occurrence of undesirable shift of the threshold voltage V TH and the flat-band voltage V FB in particular, there is an enhanced shift to positive values of V TH , which has a dependency on the thickness of the Si interface layer. Accordingly, a consideration for such devices is that the channel is not substantially turned off when no voltage is applied to the gate, ie at a gate voltage of zero. This may, among other things, make such units unattractive for use in applications and / or advanced units where, for example, controllable and reliable switching between on and off states may be desired. Another consideration for such devices is that while the observed shift in V TH can be counteracted, for example, by increasing the thickness of the Si interface layer, such an approach may result in a correspondingly increased EOT value, which is the current trend is undesirable for reducing the side dimensions of field effect transistors (FETs).

Zum Verringern der vorstehend beschriebenen Positivverschiebung von VTH wurde auf dem Weblink http://imec.be vorgeschlagen, die Si-Grenzflächenschicht auf Ge bei tieferen Abscheidungstemperaturen als bei früher vorgeschlagenen Einheiten aufzubringen, so dass VTH für verschiedene Si-Monoschicht-Dicken im Wesentlichen konstant ist. Die VTH-Werte für diesen Fall, etwa –20 mV, werden aber immer noch nicht als günstig für beispielsweise p-MOSFETs angesehen.To reduce the above-described positive shift of V TH was on the weblink http://imec.be proposed to apply the Si interface layer to Ge at deposition temperatures lower than previously proposed units, so that V TH can be applied to different Si Monolayer thickness is substantially constant. However, the V TH values for this case, about -20 mV, are still not considered favorable for example for p-MOSFETs.

US 7446380 B2 offenbart einen Materialstapel, aufweisend: ein Dielektrikum auf der Grundlage von Hafnium; eine elektrisch leitfähige Deckschicht, aufweisend wenigstens eines von Ce, Y, Sm, Er und Tb, angeordnet über dem Dielektrikum auf der Grundlage von Hafnium; und einen Si-enthaltenden Leiter, angeordnet direkt auf der elektrisch leitfähigen Deckschicht. Durch die Elektronegativitätsunterschiede zwischen dem Seltenerdmetall in der elektrisch leitfähigen Deckschicht und dem Dielektrikum auf der Grundlage von Hafnium spricht der offenbarte Materialstapel das Problem der nichtidealen Schwellenspannungen an, die beispielsweise in n-Typ-MOSFESs auf der Grundlage von Si erhalten werden, die mit einem Dielektrikum auf der Grundlage von Hafnium hergestellt sind, wenn der Materialstapel in einem derartigen MOSFET enthalten ist. Da in dem offenbarten Materialstapel die Seltenerd-enthaltende Deckschicht auf dem Dielektrikum auf der Grundlage von Hafnium gebildet wird, kann eine Überlegung sein, dass dies dahin gehend zu struktureller und/oder Herstellungs-Komplexität führt, dass die Eignung des Seltenerdmetalls in Bezug auf das darunter liegende Dielektrikum auf der Grundlage von Hafnium und das darüber liegende Gate-Material beurteilt werden muss – derartige Fragen können sich selbstverständlich auch auf die Einfachheit auswirken, mit der derartige Strukturen beispielsweise in fortgeschrittene Halbleitereinheiten und/oder die Verwendung in verwandten Anwendungen integrierbar sind. Eine weitere Überlegung kann sein, dass die Leistungsmerkmale des Seltenerdmetalls von der chemischen Beschaffenheit des Dielektrikums auf der Grundlage von Hafnium abhängen. Eine weitere Überlegung kann sein, dass, da das Seltenerdmetall durch den Gate-Stapel diffundiert wird, dies zu weiteren Verarbeitungsproblemen führen kann. US 7446380 B2 discloses a stack of materials comprising: a hafnium-based dielectric; an electrically conductive cap layer comprising at least one of Ce, Y, Sm, Er and Tb disposed over the hafnium-based dielectric; and a Si-containing conductor disposed directly on the electroconductive cover layer. Due to the differences in electronegativity between the rare earth metal in the electrically conductive capping layer and the hafnium-based dielectric, the disclosed material stack addresses the problem of non-ideal threshold voltages obtained, for example, in Si-based n-type MOSFES formed with a dielectric are made on the basis of hafnium, when the material stack is contained in such a MOSFET. In the disclosed material stack, since the rare earth-containing cap layer is formed on the hafnium-based dielectric, it may be considered that this results in structural and / or manufacturing complexity that the suitability of the rare earth metal with respect to it Of course, such issues may also affect the simplicity with which such structures can be integrated into, for example, advanced semiconductor devices and / or use in related applications. Another consideration may be that the performance of the rare earth metal depends on the chemical nature of the hafnium based dielectric. Another consideration may be that, as the rare earth metal is diffused through the gate stack, this can lead to further processing problems.

Kurzdarstellung der ErfindungBrief description of the invention

Bei einer Ausführungsform einer ersten Erscheinungsform der vorliegenden Erfindung wird eine Halbleitereinheit bereitgestellt, aufweisend eine Gate-Stapel-Struktur, wobei die Gate-Stapel-Struktur aufweist: wenigstens ein Substrat, aufweisend einen Halbleiter, der mit n-Typ-Trägern wesentlich dotiert ist; wenigstens eine auf dem Substrat gebildete Passivierungsschicht, die Silicium aufweist; und wenigstens eine Isolatorschicht, die auf der Passivierungsschicht gebildet ist, wobei die Gate-Stapel-Struktur ferner aufweist: wenigstens einen Zwischenschicht-Dotierstoff, der zwischen dem Substrat und der Passivierungsschicht bereitgestellt ist, wobei der Zwischenschicht-Dotierstoff einen n-Typ-Dotierstoff aufweist, der ausgewählt ist, um die Steuerung einer Schwellenspannung zu ermöglichen, die an die Gate-Stapel-Struktur anwendbar ist, wenn die Halbleitereinheit in Verwendung steht. Bei einer Ausführungsform der vorliegenden Erfindung ist ein Zwischenschicht-Dotierstoff zwischen dem Substrat und der Passivierungsschicht des Schichtaufbaus einer Ausführungsform der vorliegenden Erfindung bereitgestellt. Der Zwischenschicht-Dotierstoff weist n-Typ-Dotierstoffatome auf, die ionisieren, um eine unveränderliche Schicht von positiv geladenen Dotierstoff-Ionen zu ergeben. Als Folge der Entstehung der positiv geladenen Dotierstoff-Ionen ist bei einer Ausführungsform der vorliegenden Erfindung ein stärker negativer Wert der Schwellenspannung anwendbar, um einen leitfähigen Kanal in dem Substrat zu induzieren, als bei den früher vorgeschlagenen Einheiten und/oder bei Fehlen des Zwischenschicht-Dotierstoffs bei einer Ausführungsform der vorliegenden Erfindung. Somit wird das Problem einer unerwünschten Positivverschiebung der Schwellenspannung, die bei früher vorgeschlagenen Einheiten beobachtet wird, beispielsweise bei p-Kanal-MOSFETs auf der Grundlage von Ge, bei einer Ausführungsform der vorliegenden Erfindung angesprochen. Eine Ausführungsform der vorliegenden Erfindung ist für Anwendungen und/oder fortgeschrittene Einheiten geeignet, bei denen steuerbares und zuverlässiges Umschalten zwischen Ein- und Aus-Zuständen gewünscht sein kann. Ein Vorteil einer Ausführungsform der vorliegenden Erfindung gegenüber früher vorgeschlagenen Einheiten ist, dass eine Verschiebung der Schwellenspannung auf einen gewünschten Wert nicht durch Verändern des Gate-Metalls zum Manipulieren der Austrittsarbeit des Metalls erzielt wird, was unerwünschte Folgen haben würde, wie z. B. Erhöhen der Anzahl der Verarbeitungsschritte und Beschränkungen, die der Wahl des verwendeten Gate-Metalls auferlegt würden, da die Vereinbarkeit des Gate-Metalls mit den Materialien der Schichten in dem Gate-Stapel beurteilt werden muss. Ein weiterer Vorteil einer Ausführungsform der vorliegenden Erfindung ist, dass die gewünschte Verschiebung der Schwellenspannung nicht durch Hinzufügen einer Schicht eines Oxids mit unveränderlichen Ladungen beispielsweise zu der Isolatorschicht erzielt wird, was das Skalieren einer derartigen Schicht beschränken würde.In one embodiment of a first aspect of the present invention, there is provided a semiconductor device comprising a gate-stack structure, the gate-stack structure comprising: at least one substrate comprising a semiconductor substantially doped with n-type carriers; at least one passivation layer formed on the substrate comprising silicon; and at least one insulator layer formed on the passivation layer, the gate-stack structure further comprising: at least one interlayer dopant provided between the substrate and the passivation layer, the interlayer dopant comprising an n-type dopant which is selected to allow control of a threshold voltage applicable to the gate-stack structure when the semiconductor device is in use. In one embodiment of the present invention, an interlayer dopant is provided between the substrate and the passivation layer of the layered structure of one embodiment of the present invention. The interlayer dopant has n-type dopant atoms that ionize to give a fixed layer of positively charged dopant ions. As a result of the generation of the positively charged dopant ions, in one embodiment of the present invention, a more negative value of the threshold voltage is applicable to induce a conductive channel in the substrate than in the previously proposed devices and / or in the absence of the interlayer dopant in one embodiment of the present invention. Thus, the problem of an undesirable positive shift of the threshold voltage observed in previously proposed units, for example p-channel MOSFETs based on Ge, is addressed in one embodiment of the present invention. One embodiment of the present invention is suitable for applications and / or advanced units where controllable and reliable switching between on and off states may be desired. An advantage of one embodiment of the present invention over previously proposed units is that displacement of the threshold voltage to a desired value is not achieved by altering the gate metal to manipulate the work function of the metal, which would have undesirable consequences, such as. B. Increasing the number of processing steps and constraints imposed on the choice of gate metal used as the compatibility of the gate metal with the materials of the layers in the gate stack must be assessed. Another advantage of one embodiment of the present invention is that the desired threshold voltage shift is not achieved by adding a layer of fixed charge oxide, for example, to the insulator layer, which would limit the scaling of such a layer.

Der n-Typ-Dotierstoff wird vorzugsweise im Wesentlichen in einem Bereich benachbart zu einem leitenden Kanal bereitgestellt, der in dem Substrat gebildet wird, wenn die Halbleitereinheit in Verwendung steht. Somit kann die Mobilität von Trägern in dem Substrat im Wesentlichen bewahrt bleiben, da der leitende Kanal nicht gegendotiert werden muss, um die Steuerung der Schwellenspannung zu ermöglichen. Letzteres würde die Trägermobilität durch die Coulomb-Streuung verringern, die aufgrund von ionisierten Verunreinigungen auftreten würde.The n-type dopant is preferably provided substantially in a region adjacent to a conductive channel formed in the substrate when the semiconductor device is in use. Thus, the mobility of carriers in the substrate can be substantially preserved because the conductive channel need not be counter-doped to allow control of the threshold voltage. The latter would reduce carrier mobility through Coulomb scattering that would occur due to ionized contaminants.

Die Konzentration des n-Typ-Dotierstoffs wird wünschenswert zum Steuern der Höhe der Schwellenspannung gewählt. Bei einer Ausführungsform der vorliegenden Erfindung hängt die Größe der Verschiebung der Schwellenspannung von der Zahl der n-Typ-Dotierstoffatome pro Flächeneinheit ab. Durch Erhöhen oder Verringern der Konzentration des n-Typ-Dotierstoffs kann eine Verschiebung der Schwellenspannung um ein gewünschtes Maß gesteuert werden. Die Attraktivität dieser Eigenschaft kann besser verstanden werden, wenn betrachtet wird, dass beispielsweise Hersteller oft die gleiche Technologie in Versionen mit unterschiedlichen Leistungsmerkmalen anbieten. Bei einer Leistungsmerkmal-Version, bei der eine erhöhte Betriebsgeschwindigkeit im Vordergrund steht, kann ein Wert der Schwellenspannung wünschenswert sein, der ein schnelleres Einschalten und einen höheren Treiberstrom ermöglicht. Andererseits kann bei einer anderen Leistungsmerkmal-Version, die einen verringerten Leistungsverbrauch unterstützt, eine Schwellenspannung bevorzugt sein, die einen niedrigeren Ausschaltstrom ermöglicht. Somit wäre der Wert der Schwellenspannung bei der zuerst beschriebenen Leistungsmerkmal-Version niedriger als bei der zuletzt beschriebenen Version. Eine Ausführungsform der vorliegenden Erfindung bietet den Vorteil, dass der Wert der Schwellenspannung über die Konzentration an n-Typ-Dotierstoff auf einen geeigneten Wert für jede Version einstellbar ist, d. h. die Größe der Verschiebung der Schwellenspannung, um wie bei den verschiedenen Leistungsmerkmal-Versionen benötigt stärker positiv oder negativ zu sein, kann durch Wählen einer entsprechenden Konzentration an n-Typ-Dotierstoff eingestellt werden. The concentration of the n-type dopant is desirably chosen to control the magnitude of the threshold voltage. In one embodiment of the present invention, the magnitude of the threshold voltage shift depends on the number of n-type dopant atoms per unit area. By increasing or decreasing the concentration of the n-type dopant, a shift of the threshold voltage can be controlled by a desired amount. The attractiveness of this feature can be better understood by considering that, for example, manufacturers often offer the same technology in versions with different performance characteristics. For a feature version that emphasizes increased operating speed, it may be desirable to have a threshold voltage value that allows for faster turn-on and higher drive current. On the other hand, in another feature version that supports reduced power consumption, a threshold voltage that allows a lower turn-off current may be preferred. Thus, the value of the threshold voltage would be lower in the first-described feature version than in the last-described version. An embodiment of the present invention offers the advantage that the value of the threshold voltage across the concentration of n-type dopant is adjustable to an appropriate value for each version, ie, the magnitude of the threshold voltage shift required as in the various feature versions being more positive or negative can be adjusted by choosing an appropriate concentration of n-type dopant.

Der n-Typ-Dotierstoff wird vorzugsweise ausgewählt, um Grenzflächenladungen, die an einer Grenzfläche zwischen dem Substrat und der Passivierungsschicht vorhanden sind, wenigstens zu kompensieren. Bei einer Ausführungsform der vorliegenden Erfindung ionisieren die n-Typ-Dotierstoffatome, um eine im Wesentlichen unveränderliche Schicht von positiv geladenen Dotierstoff-Ionen zu bilden. Diese unveränderliche Schicht von positiver Ladung kann Grenzflächenladungen und/oder Defekte, die zwischen dem Substrat und der Passivierungsschicht vorhanden sein können, im Wesentlichen kompensieren. Auf diese Weise kann bei einer Ausführungsform der vorliegenden Erfindung eine Verschiebung der Schwellenspannung in Richtung auf stärker negative Werte gegenüber den früher vorgeschlagenen Einheiten erhalten werden.The n-type dopant is preferably selected to at least compensate for interfacial charges present at an interface between the substrate and the passivation layer. In one embodiment of the present invention, the n-type dopant atoms ionize to form a substantially invariable layer of positively charged dopant ions. This invariable positive charge layer can substantially compensate for interfacial charges and / or defects that may be present between the substrate and the passivation layer. In this way, in one embodiment of the present invention, a shift in the threshold voltage towards more negative values than previously proposed units may be obtained.

Der n-Typ-Dotierstoff wird wünschenswert ausgewählt, um Grenzflächenladungen an einer Grenzfläche zwischen der Passivierungsschicht und der Isolatorschicht wenigstens zu kompensieren. In Studien wurde gezeigt, dass Atome von dem Substrat zu der Grenzfläche zwischen der Passivierungsschicht und der Isolatorschicht diffundieren können und zu der Entstehung von negativ geladenen Fangstellen an dieser Grenzfläche führen. Diese negativ geladenen Fangstellen sind mit einem Beitrag zu der vorstehend beschriebenen beobachteten Positivverschiebung der Schwellenspannung in Verbindung gebracht worden. Eine Ausführungsform der vorliegenden Erfindung bietet den Vorteil, dass die positiv geladenen Dotierstoff-Ionen die negative Ladung an diesen Fangstellen im Wesentlichen kompensieren und daher eine Negativverschiebung der Schwellenspannung ermöglichen.The n-type dopant is desirably selected to at least compensate for interfacial charges at an interface between the passivation layer and the insulator layer. Studies have shown that atoms can diffuse from the substrate to the interface between the passivation layer and the insulator layer and lead to the formation of negatively charged trapping sites at this interface. These negatively charged trapping sites have been implicated in contributing to the observed positive threshold voltage shift described above. An embodiment of the present invention offers the advantage that the positively charged dopant ions substantially compensate for the negative charge at these trap sites and therefore allow a negative shift in the threshold voltage.

Der n-Typ-Dotierstoff wird vorzugsweise ausgewählt, um Ladungen in der Passivierungsschicht, der Isolatorschicht oder einer Kombination davon wenigstens zu kompensieren. Eine Ausführungsform der vorliegenden Erfindung bietet den Vorteil, gerade die Ladungen in der Passivierungsschicht, der Isolatorschicht oder einer Kombination davon im Wesentlichen zu kompensieren, welche mit dem Verursachen einer Positivverschiebung der Schwellenspannung in Verbindung stehen können.The n-type dopant is preferably selected to at least compensate for charges in the passivation layer, the insulator layer, or a combination thereof. An embodiment of the present invention offers the advantage of substantially compensating for just the charges in the passivation layer, the insulator layer, or a combination thereof, which may be associated with causing a positive shift in the threshold voltage.

Der n-Typ-Dotierstoff weist wünschenswert wenigstens eines auf von: Arsen (As), Phosphor (P), Antimon (Sb) und Wismut (Bi). Im Gegensatz zu dem Szenario bei früher vorgeschlagenen Einheiten benötigt das Kompensieren der negativ geladenen Grenzflächenladungen und/oder Defekte zwischen und/oder in den verschiedenen Schichten bei einer Ausführungsform der vorliegenden Erfindung durch die unveränderliche Schicht von positiv geladenen Dotierstoff-Ionen nicht die Diffusion des n-Typ-Dotierstoffs durch die Gate-Stapel-Struktur oder spezifische Schichten davon, beispielsweise durch Wärmebehandlung. Neben der Fähigkeit, das Steuern der Schwellenspannung zu ermöglichen, wird das n-Typ-Dotierstoffmaterial auch dahin gehend ausgewählt, einen verringerten Wert des Diffusionskoeffizienten in dem Substrat und/oder der Passivierungsschicht aufzuweisen, so dass es während der möglichen Hochtemperaturverarbeitung bei nachfolgenden Schritten nach dem Bereitstellen des Zwischenschicht-Dotierstoffs an der Substrat-Passivierungsschicht-Grenzfläche bleibt. Bei einer Ausführungsform der vorliegenden Erfindung wird der n-Typ-Dotierstoff ausgewählt, um eines der folgenden Elemente aus der Gruppe V des periodischen Systems aufzuweisen: As, P, Sb und Bi. Diese Materialien haben folgende Eigenschaften des Diffusionsvermögens (D) in Ge: D (As) > D (Sb) > D (P). Die Verwendung von As als n-Typ-Dotierstoff bietet den besonderen Vorteil, dass die Technologie für seine Implantation in Source- und Drain-Elektroden bereits entwickelt ist und daher der Schritt zu seinem Einführen als Oberflächen-Dotierstoff des Kanalbereichs, wie es bei einer Ausführungsform der vorliegenden Erfindung durchgeführt wird, zu keinen übermäßigen Komplikationen bei der Herstellung führen würde.The n-type dopant desirably has at least one of: arsenic (As), phosphorus (P), antimony (Sb) and bismuth (Bi). In contrast to the scenario in previously proposed units, compensating the negatively charged interface charges and / or defects between and / or in the different layers in one embodiment of the present invention by the invariable layer of positively charged dopant ions does not require the diffusion of the n- Type dopant through the gate-stack structure or specific layers thereof, for example by heat treatment. In addition to being able to control the threshold voltage, the n-type dopant material is also selected to have a reduced value of the diffusion coefficient in the substrate and / or the passivation layer so that it can be detected during subsequent high temperature processing in subsequent steps Providing the interlayer dopant at the substrate passivation layer interface remains. In one embodiment of the present invention, the n-type dopant is selected to have one of the following elements of group V of the periodic system: As, P, Sb and Bi. These materials have the following diffusivity (D) properties in Ge: D (As)> D (Sb)> D (P). The use of As as an n-type dopant offers the particular advantage that the technology for its implantation in source and drain electrodes has already been developed and therefore the step for its introduction as a channel surface dopant, as in one embodiment of the present invention would not lead to excessive manufacturing complications.

Vorzugsweise weist die Halbleitereinheit einen Feldeffekttransistor auf. Bei einer Ausführungsform der vorliegenden Erfindung wird eine gewünschte Verschiebung der Schwellenspannung durch Einbringen eines Zwischenschicht-Dotierstoffs, der einen n-Typ-Dotierstoff aufweist, in den Gate-Stapel erzielt, und nicht beispielsweise durch Erhöhen der Anzahl von Silicium-Monoschichten in der Passivierungsschicht. Daher kann bei einer Ausführungsform der vorliegenden Erfindung die Dicke der Schichten des Gate-Stapels, insbesondere der Passivierungsschicht, im Vergleich zu den früher vorgeschlagenen Einheiten weiter verringert werden. Diese Eigenschaft entspricht dem allgemeinen Trend in der Halbleiterindustrie, die Seitenabmessungen von Halbleitereinheiten, insbesondere von FETs, zu verringern, da bei einer Ausführungsform der vorliegenden Erfindung eine verringerte physikalische Stapeldicke und niedrigere EOTs im Vergleich zu früher beschriebenen Einheiten erreichbar sein können. Eine Ausführungsform der vorliegenden Erfindung ist insbesondere für MOSFETs, beispielsweise p-Kanal-MOSFETs, anwendbar. The semiconductor unit preferably has a field-effect transistor. In one embodiment of the present invention, a desired threshold voltage shift is achieved by introducing an interlayer dopant having an n-type dopant into the gate stack rather than, for example, increasing the number of silicon monolayers in the passivation layer. Therefore, in one embodiment of the present invention, the thickness of the layers of the gate stack, in particular the passivation layer, can be further reduced in comparison with the previously proposed units. This property corresponds to the general trend in the semiconductor industry to reduce the side dimensions of semiconductor devices, particularly FETs, since in one embodiment of the present invention, reduced physical stack thickness and lower EOTs may be achievable compared to previously described devices. An embodiment of the present invention is particularly applicable to MOSFETs, such as p-channel MOSFETs.

Die Isolatorschicht weist wünschenswert ein dielektrisches Material mit einer effektiven Dielektrizitätskonstante auf, deren Größe größer als 7 ist. Für das dielektrische Material wird ein High-k-Material gewählt, das beispielsweise über einen breiten Bereich von Temperaturen wärmestabil ist. Vorzugsweise werden für das High-k-Material in der Isolatorschicht Dielektrika auf der Grundlage von Hafnium verwendet, wie z. B. Hafniumoxid. Eine Ausführungsform der vorliegenden Erfindung ist aber nicht auf die Verwendung von Dielektrika auf der Grundlage von Hafnium beschränkt, und tatsächlich kann in der Isolatorschicht jedes andere dielektrische Material verwendet werden, das eine effektive Dielektrizitätskonstante aufweist, deren Größe größer als 7 ist. Bei einer Ausführungsform der vorliegenden Erfindung kann die Isolatorschicht ferner eine SiO2-Schicht aufweisen, die zwischen der Passivierungsschicht und dem High-k-Material angeordnet ist. Sie kann aufgrund der zum Aufbringen des High-k-Materials auf die Passivierungsschicht verwendeten Verarbeitungsbedingungen gebildet werden. Eine Ausführungsform der vorliegenden Erfindung betrifft auch das Szenario, bei dem die Isolatorschicht keine derartige weitere Oxidschicht aufweist.The insulator layer desirably has a dielectric material having an effective dielectric constant whose magnitude is greater than 7. For the dielectric material, a high-k material is selected which is thermally stable over a broad range of temperatures, for example. Preferably, for the high-k material in the insulator layer, dielectrics based on hafnium are used, such as e.g. B. hafnium oxide. However, an embodiment of the present invention is not limited to the use of hafnium-based dielectrics, and indeed, any other dielectric material having an effective dielectric constant whose size is greater than 7 may be used in the insulator layer. In an embodiment of the present invention, the insulator layer may further comprise an SiO 2 layer disposed between the passivation layer and the high-k material. It may be formed due to the processing conditions used to apply the high-k material to the passivation layer. An embodiment of the present invention also relates to the scenario in which the insulator layer has no such further oxide layer.

Das Substrat weist vorzugsweise Germanium (Ge), Germanium-auf-Isolator (GOI), Silicium-Germanium-auf-Isolator (SiGe-OI) oder eine Kombination davon auf. Da bei einer Ausführungsform der vorliegenden Erfindung die positiv geladenen Dotierstoff-Ionen Grenzflächenladungen und/oder Defekte an den verschiedenen Grenzflächen zwischen den Schichten wesentlich kompensieren, ist ein Vorteil, der geboten wird, dass der Umfang der Bewahrung der Mobilität von Trägern in dem Substrat gegenüber dem Szenario bei früher vorgeschlagenen Einheiten verbessert ist. Ferner ist eine Ausführungsform der vorliegenden Erfindung dahin gehend vielseitig, dass die gewählten Substratmaterialien in der Halbleiterindustrie weithin verwendet werden, insbesondere bei Hochleistungsanwendungen.The substrate preferably comprises germanium (Ge), germanium on insulator (GOI), silicon germanium on insulator (SiGe-OI) or a combination thereof. In one embodiment of the present invention, since the positively charged dopant ions substantially compensate for interfacial charges and / or defects at the various interfaces between the layers, an advantage offered is that the extent of preserving the mobility of carriers in the substrate from that Scenario is improved at previously proposed units. Furthermore, one embodiment of the present invention is versatile in that the selected substrate materials are widely used in the semiconductor industry, particularly in high power applications.

Es werden auch entsprechende Verfahrens-Erscheinungsformen bereitgestellt, wobei bei einer Ausführungsform einer zweiten Erscheinungsform der vorliegenden Erfindung ein Verfahren zum Herstellen einer Gate-Stapel-Struktur in einer Halbleitereinheit bereitgestellt wird, aufweisend die Schritte: Bilden von wenigstens einem Substrat, das einen Halbleiter aufweist, der mit n-Typ-Trägern wesentlich dotiert ist; Bilden von wenigstens einer Passivierungsschicht, die Silicium aufweist, auf dem Substrat; und Bilden von wenigstens einer Isolatorschicht auf der Passivierungsschicht, wobei das Verfahren ferner den Schritt aufweist: Bereitstellen von wenigstens einem Zwischenschicht-Dotierstoff zwischen dem Substrat und der Passivierungsschicht, wobei der Zwischenschicht-Dotierstoff einen n-Typ-Dotierstoff aufweist, der ausgewählt ist, um das Steuern einer Schwellenspannung zu ermöglichen, die an die Gate-Stapel-Struktur anwendbar ist, wenn die Halbleitereinheit in Verwendung steht.There are also provided respective method embodiments wherein in one embodiment of a second aspect of the present invention there is provided a method of fabricating a gate-stack structure in a semiconductor device, comprising the steps of: forming at least one substrate comprising a semiconductor; which is substantially doped with n-type carriers; Forming at least one passivation layer comprising silicon on the substrate; and forming at least one insulator layer on the passivation layer, the method further comprising the step of: providing at least one interlayer dopant between the substrate and the passivation layer, wherein the interlayer dopant comprises an n-type dopant selected to to allow the control of a threshold voltage applicable to the gate-stack structure when the semiconductor unit is in use.

Bei einer Ausführungsform einer dritten Ausführungsform der vorliegenden Erfindung wird eine Verwendung einer Gate-Stapel-Struktur in einer Halbleitereinheit bereitgestellt, wobei die Gate-Stapel-Struktur aufweist: wenigstens ein Substrat, das einen Halbleiter aufweist, der mit n-Typ-Trägern wesentlich dotiert ist; wenigstens eine auf dem Substrat gebildete Passivierungsschicht, die Silicium aufweist; und wenigstens eine Isolatorschicht, die auf der Passivierungsschicht gebildet ist, wobei die Gate-Stapel-Struktur ferner aufweist: wenigstens einen Zwischenschicht-Dotierstoff, der zwischen dem Substrat und der Passivierungsschicht bereitgestellt ist, wobei der Zwischenschicht-Dotierstoff einen n-Typ-Dotierstoff aufweist, der ausgewählt ist, um das Steuern einer Schwellenspannung zu ermöglichen, die an die Gate-Stapel-Struktur anwendbar ist, wenn die Halbleitereinheit in Verwendung steht.In one embodiment of a third embodiment of the present invention, there is provided a use of a gate-stack structure in a semiconductor device, the gate-stack structure comprising: at least one substrate comprising a semiconductor that substantially dopes n-type carriers is; at least one passivation layer formed on the substrate comprising silicon; and at least one insulator layer formed on the passivation layer, the gate-stack structure further comprising: at least one interlayer dopant provided between the substrate and the passivation layer, the interlayer dopant comprising an n-type dopant which is selected to enable control of a threshold voltage applicable to the gate-stack structure when the semiconductor device is in use.

Jedes Merkmal einer Erscheinungsform der Erfindung kann auf eine andere Erscheinungsform der Erfindung angewendet werden und umgekehrt. Merkmale einer Erscheinungsform der Erfindung können auf eine andere Erscheinungsform der Erfindung angewendet werden. Jede offenbarte Ausführungsform kann mit einer oder mehreren der anderen gezeigten und/oder beschriebenen Ausführungsformen kombiniert werden. Dies ist auch für ein oder mehrere Merkmale der Ausführungsformen möglich.Each feature of one aspect of the invention may be applied to another aspect of the invention, and vice versa. Features of one aspect of the invention may be applied to another aspect of the invention. Each disclosed embodiment may be combined with one or more of the other embodiments shown and / or described. This is also possible for one or more features of the embodiments.

Kurzbeschreibung der Zeichnungen Brief description of the drawings

Es wird nun als Beispiel auf die begleitenden Zeichnungen Bezug genommen, in denen:Reference will now be made, by way of example, to the accompanying drawings, in which:

1 eine Ausführungsform der vorliegenden Erfindung schematisch veranschaulicht; 1 an embodiment of the present invention schematically illustrated;

2 die Kennlinie von Drain-Strom gegen Gate-Spannung für einen p-Kanal-MOSFET auf der Grundlage von Ge, der eine früher beschriebene Gate-Stapel-Struktur aufweist, schematisch veranschaulicht; 2 schematically illustrates the characteristic of drain current versus gate voltage for a p-channel MOSFET based on Ge having a gate-stack structure described earlier;

3 die Kennlinie von Drain-Strom gegen Gate-Spannung für einen p-Kanal-MOSFET auf der Grundlage von Ge gemäß einer Ausführungsform der vorliegenden Erfindung schematisch veranschaulicht; und 3 schematically illustrates the characteristic of drain current versus gate voltage for a p-channel MOSFET based on Ge according to an embodiment of the present invention; and

4 eine Ausführungsform einer Verfahrens-Erscheinungsform der vorliegenden Erfindung schematisch veranschaulicht. 4 schematically illustrates one embodiment of a method aspect of the present invention.

Ausführliche Beschreibung von bevorzugten AusführungsformenDetailed description of preferred embodiments

In der Beschreibung werden zum Bezeichnen gleicher oder ähnlicher Teile gleiche Ziffern oder Zeichen verwendet.In the description, like numerals or characters are used to designate the same or similar parts.

Es wird nun auf 1 Bezug genommen, die eine Gate-Stapel-Struktur 1 gemäß einer Ausführungsform der vorliegenden Erfindung schematisch veranschaulicht. Wie in 1 zu sehen ist, weist sie den nachstehenden Schichtaufbau von unten nach oben auf: ein Substrat 10, das einen Halbleiter aufweist, der mit n-Typ-Trägern wesentlich dotiert ist; eine auf dem Substrat gebildete Passivierungsschicht 12, die Silicium aufweist; eine auf der Passivierungsschicht 12 gebildete Isolatorschicht 13, die High-k-Material aufweist; und einen zwischen dem Substrat 10 und der Passivierungsschicht 12 bereitgestellten Zwischenschicht-Dotierstoff, der einen n-Typ-Dotierstoff 11 aufweist. Wie in 1 dargestellt, wird bei dem vorliegenden Beispiel als n-Typ-Dotierstoff As verwendet. Bei dem vorliegenden Beispiel weist das Substrat 10 Ge auf, das mit beispielsweise zwischen 1e15 und 1e18 n-Typ-Trägern dotiert ist, während für das High-k-Material in der Isolatorschicht 13 HfO2 verwendet wird.It will be up now 1 Reference is made to a gate-stack structure 1 schematically illustrated according to an embodiment of the present invention. As in 1 can be seen, it has the following layer structure from bottom to top: a substrate 10 comprising a semiconductor substantially doped with n-type carriers; a passivation layer formed on the substrate 12 having silicon; one on the passivation layer 12 formed insulator layer 13 that has high-k material; and one between the substrate 10 and the passivation layer 12 provided interlayer dopant, which is an n-type dopant 11 having. As in 1 In the present example, As is used as the n-type impurity. In the present example, the substrate 10 Ge doped with, for example, between 1e15 and 1e18 n-type carriers, while for the high-k material in the insulator layer 13 HfO 2 is used.

Nun wird ein Grundgedanke einer Ausführungsform der vorliegenden Erfindung beschrieben, wobei auf 1 Bezug genommen wird. Die verschiedenen Schichten der Gate-Stapel-Struktur 1 gemäß einer Ausführungsform der vorliegenden Erfindung werden bei Raumtemperatur gebildet. Bei dieser Temperatur ionisieren die As-Dotierstoff-Atome, um eine unveränderliche Schicht von positiv geladenen Dotierstoff-Ionen zu bilden. Die positive Ladung der Dotierstoff-Ionen kompensiert die negativen Ladungen, die mit Grenzflächenladungen und/oder Defekten an den verschiedenen Grenzflächen zwischen den Schichten der Gate-Stapel-Struktur 1 vorhanden sind, wesentlich. Beispielsweise kompensiert die positive Ladung der Dotierstoff-Ionen die negative Ladung, die mit geladenen Defekten verbunden ist, die durch die Wanderung von beispielsweise Ge aus dem Substrat 10 an eine Grenzfläche zwischen der Passivierungsschicht 12 und der Isolatorschicht 13 verursacht werden, und an der gleichen Grenzfläche vorhandene Dipole. Die negativen Ladungen, die mit den geladenen Defekten und/oder Dipolen verbunden sind, wurden mit dem Verursachen einer Positivverschiebung der Schwellenspannung in früher vorgeschlagenen Einheiten in Verbindung gebracht, so dass das Kompensieren davon bei einer Ausführungsform der vorliegenden Erfindung unter dem Gesichtspunkt, dass dieser Effekt eine Negativverschiebung der Schwellenspannung verursacht, wünschenswert ist.Now, a basic idea of an embodiment of the present invention will be described, wherein 1 Reference is made. The different layers of the gate stack structure 1 according to one embodiment of the present invention are formed at room temperature. At this temperature, the As dopant atoms ionize to form an invariable layer of positively charged dopant ions. The positive charge of the dopant ions compensates for the negative charges associated with interfacial charges and / or defects at the various interfaces between the layers of the gate-stack structure 1 are present, essential. For example, the positive charge of the dopant ions compensates for the negative charge associated with charged defects caused by the migration of, for example, Ge from the substrate 10 to an interface between the passivation layer 12 and the insulator layer 13 and dipoles present at the same interface. The negative charges associated with the charged defects and / or dipoles have been associated with causing a positive shift in the threshold voltage in previously proposed units, so compensating for this in one embodiment of the present invention, from the point of view of this effect causing a negative shift of the threshold voltage is desirable.

Die Kompensationswirkung einer Ausführungsform der vorliegenden Erfindung erstreckt sich auch auf das Kompensieren von Ladungen/Defekten/Dipolen an der Grenzfläche von Substrat 10 und Passivierungsschicht 12 und/oder innerhalb der verschiedenen Schichten der Gate-Stapel-Struktur 1, jeweils einzeln oder in Kombination. Eine Ausführungsform der vorliegenden Erfindung kann auch andere Erscheinungen ansprechen, die die zu beachtende unerwünschte Positivverschiebung der Schwellenspannung verursachen, beispielsweise Korrektur bezüglich der Austrittsarbeit der Metalle und so weiter.The compensatory effect of one embodiment of the present invention also extends to compensating for charges / defects / dipoles at the interface of substrate 10 and passivation layer 12 and / or within the various layers of the gate-stack structure 1 , each individually or in combination. An embodiment of the present invention may also address other phenomena that cause the undesirable positive shift in threshold voltage to be noted, such as correction for work function of the metals, and so forth.

Unabhängig von der Fähigkeit, eine gewünschte Verschiebung der Schwellenspannung zum Positiven oder Negativen zu bewirken, ermöglicht eine Ausführungsform der vorliegenden Erfindung beispielsweise auch das Steuern der Größe dieser Verschiebung, d. h. zu welchem Ausmaß sie positiv oder negativ ist. Dies liegt daran, dass die Größe der Verschiebung der Schwellenspannung von der Anzahl der n-Typ-Dotierstoffatome 11 pro Flächeneinheit abhängt. Somit kann bei einer Ausführungsform der vorliegenden Erfindung die Verschiebung der Schwellenspannung durch Erhöhen oder Verringern der Konzentration der n-Typ-Dotierstoffatome 11 auf ein gewünschtes Ausmaß gesteuert werden.Regardless of the ability to effect a desired shift of the threshold voltage to the positive or negative, one embodiment of the present invention, for example, also allows controlling the magnitude of this shift, ie, to what extent it is positive or negative. This is because the magnitude of the shift of the threshold voltage depends on the number of n-type dopant atoms 11 per unit area depends. Thus, in one embodiment of the present invention, the shift in the threshold voltage can be achieved by increasing or decreasing the concentration of n-type dopant atoms 11 be controlled to a desired extent.

Wie vorstehend erörtert, erfordert das Kompensieren der negativ geladenen Grenzflächenladungen und/oder Defekte zwischen und/oder in den verschiedenen Schichten bei einer Ausführungsform der vorliegenden Erfindung durch die unveränderliche Schicht von positiv geladenen Dotierstoff-Ionen nicht die Diffusion des n-Typ-Dotierstoffs 11 durch die Gate-Stapel-Struktur 1 oder spezifische Schichten davon. Als der n-Typ-Dotierstoff 11 ist ein Material wünschenswert, das die vorstehend beschriebene Kompensationswirkung ausübt und zugleich einen verringerten Wert des Diffusionskoeffizienten in dem Substrat und/oder der Passivierungsschicht aufweist. Materialien, die diesen Kriterien entsprechen und bei einer Ausführungsform der vorliegenden Erfindung als der n-Typ-Dotierstoff ausgewählt sind, schließen As, P, Sb und Bi aus der Gruppe V des periodischen Systems ein.As discussed above, compensating for the negatively charged interface charges and / or defects between and / or in the various layers in one embodiment of the present invention by the invariable layer of positively charged dopant ions does not require the diffusion of the n-type dopant 11 through the gate-stack structure 1 or specific Layers of it. As the n-type dopant 11 For example, it is desirable to have a material which exerts the compensation effect described above and at the same time has a reduced value of the diffusion coefficient in the substrate and / or the passivation layer. Materials that meet these criteria and are selected as the n-type dopant in one embodiment of the present invention include As, P, Sb and Bi from group V of the periodic system.

Obwohl die Gate-Stapel-Struktur 1 mit Bezug auf die Verwendung von Ge für das Substrat 10 beschrieben wurde, ist eine Ausführungsform der vorliegenden Erfindung selbstverständlich nicht nur auf die Verwendung eines derartigen Materials beschränkt. Tatsächlich kann das Substrat 10 Ge, GOI, SiGe-OI oder eine beliebige Kombination davon aufweisen. Ferner wurde zwar die Gate-Stapel-Struktur 1 mit Bezug auf die Verwendung von HfO2 für das dielektrische Material in der Isolatorschicht 13 beschrieben, eine Ausführungsform der vorliegenden Erfindung ist aber nicht auf die Verwendung von HfO2 beschränkt, und jedes andere Dielektrikum auf der Grundlage von Hafnium kann verwendet werden. Tatsächlich kann für das dielektrische Material in der Isolatorschicht 13 jedes dielektrische Material mit einer effektiven Dielektrizitätskonstante, deren Größe größer als 7 ist, verwendet werden.Although the gate stack structure 1 with respect to the use of Ge for the substrate 10 Of course, an embodiment of the present invention is not limited to the use of such material. In fact, the substrate can 10 Ge, GOI, SiGe-OI or any combination thereof. Furthermore, although the gate stack structure 1 with respect to the use of HfO 2 for the dielectric material in the insulator layer 13 however, one embodiment of the present invention is not limited to the use of HfO 2 , and any other hafnium-based dielectric may be used. Indeed, for the dielectric material in the insulator layer 13 any dielectric material having an effective dielectric constant greater than 7 in size may be used.

Zum Vergleich zwischen einer früher vorgeschlagenen Gate-Stapel-Struktur und einer Ausführungsform der vorliegenden Erfindung wird nun auf die 2 und 3 Bezug genommen. 2 verdeutlicht die Kennlinie von Drain-Strom (Id) gegen Gate-Spannung (Vg) eines p-Kanal MOSFET auf der Grundlage von Ge, der eine früher vorgeschlagene Gate-Stapel-Struktur enthält. Der Schichtaufbau der früher vorgeschlagenen Gate-Stapel-Struktur von unten nach oben ist: ein Substrat, das n-dotiertes Ge aufweist, eine Passivierungsschicht, die Si aufweist, und eine Isolatorschicht, die HfO2 aufweist. 3 verdeutlicht die Id-gegen-Vg-Kennlinie eines p-Kanal-MOSFET auf der Grundlage von Ge, der eine Gate-Stapel-Struktur 1 gemäß einer Ausführungsform der vorliegenden Erfindung enthält, wie z. B. die in 1 gezeigte und vorstehend beschriebene, bei der ein Zwischenschicht-Dotierstoff, der As als n-Typ-Dotierstoff 11 aufweist, zwischen dem Substrat 10 und der Passivierungsschicht 12 bereitgestellt ist. Zum Messen der Schwellenspannungen wurden die entsprechenden Einheiten in einem selbstausgerichteten Gate-First-Ring-FET-Verfahren hergestellt, wobei Source- und Drain-Kontakte aus Nickel (Ni) hergestellt wurden und der Gate-Kontakt aus Platin (Pt) hergestellt wurde.For comparison between a previously proposed gate-stack structure and an embodiment of the present invention, reference will now be made to FIGS 2 and 3 Referenced. 2 illustrates the characteristic of drain current (Id) versus gate voltage (Vg) of a p-channel MOSFET based on Ge, which incorporates a previously proposed gate-stack structure. The layer structure of the previously proposed gate-stack structure from bottom to top is: a substrate having n-doped Ge, a passivation layer comprising Si, and an insulator layer comprising HfO 2 . 3 illustrates the Id vs. Vg characteristic of a p-channel MOSFET based on Ge, which is a gate-stack structure 1 according to an embodiment of the present invention, such as. B. the in 1 shown and described above, in which an interlayer dopant, the As as n-type dopant 11 has, between the substrate 10 and the passivation layer 12 is provided. To measure the threshold voltages, the respective units were fabricated in a self-aligned gate first-ring FET method wherein source and drain contacts were made of nickel (Ni) and the gate contact was made of platinum (Pt).

Wie an den Einschüben in 2 und 3 zu sehen ist, wurden für beide Fälle die Id-gegen-Vg-Kennlinien für Drain-Spannungen von 20 mV, 40 mV und 60 mV aufgetragen. Diesen Drain-Spannungen entsprechen die Auftragungen 2a, 2b und 2c in 2 und die Auftragungen 3a, 3b und 3c in 3. Zum Vergleichen der Leistungsmerkmale einer Ausführungsform der vorliegenden Erfindung mit jener, die mit der früher vorgeschlagenen Einheit erhalten wird, wurde aus den in den 2 und 3 gezeigten Id-Vg-Auftragungen eine Schwellenspannung abgeleitet. Aus 3, die die Ergebnisse für eine Ausführungsform der vorliegenden Erfindung darstellt, kann eine Schwellenspannung von etwa –2 V abgeleitet werden, gegenüber einem Schwellenwert von etwa 2 V für die früher beschriebene Einheit, wie in 2 zu sehen. Diese Ergebnisse bestätigen, dass bei einer Ausführungsform der vorliegenden Erfindung der n-Typ-Dotierstoff 11, in diesem Fall As, durch Kompensieren der negativen Ladungen/Defekte/Dipole an und/oder in den verschiedenen Schichten der Gate-Stapel-Struktur 1 eine Negativverschiebung der Schwellenspannung ermöglicht.As with the inserts in 2 and 3 For both cases, the Id vs. Vg characteristics were plotted for drain voltages of 20 mV, 40 mV and 60 mV. These drains correspond to the plots 2a . 2 B and 2c in 2 and the plots 3a . 3b and 3c in 3 , To compare the performance of an embodiment of the present invention with that obtained with the previously proposed unit, has been disclosed in U.S.P. 2 and 3 Id-Vg plots derived a threshold voltage. Out 3 demonstrating the results for an embodiment of the present invention, a threshold voltage of about -2V can be deduced, versus a threshold of about 2V for the unit described earlier, as in FIG 2 to see. These results confirm that in one embodiment of the present invention, the n-type dopant 11 , in this case As, by compensating for the negative charges / defects / dipoles and / or in the different layers of the gate-stack structure 1 allows a negative shift of the threshold voltage.

Bei Vergleichen der Ergebnisse in den 2 und 3, insbesondere der Drain-Ströme, ist zu sehen, dass die bei einer Ausführungsform der vorliegenden Erfindung erhaltenen Drain-Ströme (3) wesentlich kleiner sind als die mit einer früher vorgeschlagenen Einheit erhaltenen (2). Dieses Ergebnis kann durch die erhöhte Coulomb-Streuung durch die nichtoptimierte As-Konzentration erklärt werden, d. h. in diesem speziellen Fall ist vermutlich eine As-Überdotierung aufgetreten. Für die in 3 gezeigten Daten wird erwogen, dass die Schwellenspannung sehr wahrscheinlich zu hoch geschätzt worden ist, was bedeutet, dass sie möglicherweise noch stärker negativ als –2 V sein könnte.When comparing the results in the 2 and 3 , in particular the drain currents, it can be seen that the drain currents obtained in one embodiment of the present invention ( 3 ) are significantly smaller than those obtained with a previously proposed unit ( 2 ). This result can be explained by the increased Coulomb scattering by the non-optimized As concentration, ie, in this particular case, As overdoping probably occurred. For the in 3 It is contemplated that the threshold voltage has very likely been overestimated, meaning that it could possibly be even more negative than -2V.

Es wird nun auf 4 Bezug genommen, die ein Verfahren gemäß einer Ausführungsform der vorliegenden Erfindung schematisch veranschaulicht. Zunächst wird ein Substrat 10 bereitgestellt, das einen Halbleiter aufweist, der mit n-Typ-Trägern wesentlich dotiert ist. Bei dem vorliegenden Beispiel weist das Substrat 10 n-Typ-dotiertes Ge auf. Bei einem Schritt S1 wird eine in-situ-Reinigung einer Oberfläche des n-Typ-dotierten Ge-Substrats 10 durchgeführt. Bei einem Schritt S2 wird ein Zwischenschicht-Dotierstoff, der einen n-Typ-Dotierstoff 11 aufweist, der bei dem vorliegenden Beispiel As ist, auf der gereinigten Oberfläche des n-Typ-dotierten Ge-Substrats 10 bereitgestellt. Bei Schritt S2 kann etwa bis zu einer Monoschicht der As-Atome abgeschieden werden, wobei dies mit einer Abscheidungszeit von beispielsweise 2 Sekunden bewirkt wird. Bei einem Schritt S3 wird die Bildung der Passivierungsschicht 12, die Silicium aufweist, auf dem durch Bereitstellen des n-Typ-Dotierstoffs 11 modifizierten Substrat 10 durchgeführt. Bei einer Ausführungsform der vorliegenden Erfindung kann die Passivierungsschicht 12 eine Dicke von beispielsweise etwa 1,5 nm aufweisen. Bei einem nachfolgenden Schritt S4 wird das Abscheiden einer Isolatorschicht 13, die ein High-k-Material aufweist, durchgeführt. Ein Beispiel eines High-k-Materials bei einer Ausführungsform der vorliegenden Erfindung ist ein Dielektrikum auf der Grundlage von Hafnium, wie z. B. HfO2. Bei einer Ausführungsform der vorliegenden Erfindung, bei der HfO2 in der Isolatorschicht 13 verwendet wird, beträgt die Dicke der HfO2-Schicht beispielsweise 4 nm. Wie zuvor erörtert, kann die Isolatorschicht 13, obwohl nicht in 1 dargestellt, auch eine Siliciumdioxidschicht aufweisen, die zwischen der Passivierungsschicht 12 und dem dielektrischen High-k-Material angeordnet ist. Die Siliciumdioxidschicht in der Isolatorschicht 13 wird durch Oxidation des Siliciums in der Passivierungsschicht 12 durch die Verarbeitungsbedingungen, die zum Abscheiden des High-k-Materials bei Schritt S4 verwendet werden, gebildet. Die Schritte S1 bis S4 werden in einer Vakuum-Umgebung durchgeführt, insbesondere einer Ultrahochvakuum(UHV)-Umgebung, ohne eine derartige Umgebung zu unterbrechen, so dass Kontamination verringert und/oder vermieden werden kann. Wenigstens einer der Schritte S1 bis S4 kann mit Molekularstrahl-Epitaxie (MBE) durchgeführt werden, die den Vorteil bietet, die steuerbare Abscheidung kleiner Materialmengen bei verringerten Temperaturen, wie z. B. bei Raumtemperatur, zu ermöglichen.It will be up now 4 Reference is made schematically illustrating a method according to an embodiment of the present invention. First, a substrate 10 comprising a semiconductor substantially doped with n-type carriers. In the present example, the substrate 10 n-type doped Ge on. In a step S1, an in-situ cleaning of a surface of the n-type doped Ge substrate is performed 10 carried out. In a step S2, an interlayer dopant which is an n-type dopant 11 which is As in the present example, on the cleaned surface of the n-type doped Ge substrate 10 provided. In step S2, the As atoms can be deposited, for example, as far as a monolayer, this being effected with a deposition time of, for example, 2 seconds. In step S3, the formation of the passivation layer 12 comprising silicon on which by providing the n-type dopant 11 modified substrate 10 carried out. In one embodiment of the present invention, the passivation layer 12 have a thickness of, for example, about 1.5 nm. At a subsequent Step S4 becomes the deposition of an insulator layer 13 , which has a high-k material carried out. An example of a high-k material in one embodiment of the present invention is a hafnium-based dielectric, such as hafnium. B. HfO 2 . In one embodiment of the present invention, HfO 2 in the insulator layer 13 For example, the thickness of the HfO 2 layer is 4 nm. As discussed previously, the insulator layer 13 although not in 1 also have a silicon dioxide layer between the passivation layer 12 and the high-k dielectric material. The silicon dioxide layer in the insulator layer 13 is due to oxidation of the silicon in the passivation layer 12 by the processing conditions used for depositing the high-k material at step S4. Steps S1 to S4 are performed in a vacuum environment, particularly an ultra-high vacuum (UHV) environment, without interrupting such an environment so that contamination can be reduced and / or avoided. At least one of steps S1 to S4 may be carried out with molecular beam epitaxy (MBE), which offers the advantage of providing controllable deposition of small amounts of material at reduced temperatures, such as, e.g. B. at room temperature, to allow.

Bei einem Verfahren gemäß einer Ausführungsform der vorliegenden Erfindung werden die Schritte S1 bis S4 bei Raumtemperatur durchgeführt. Bei Schritt 3 wird Si 1 Minute bei 150°C abgeschieden, während bei Schritt 4 HFO2 15 Minuten bei 225°C abgeschieden wird. Zusätzliche Schritte zum Source- und Drain-Aktivierungstempern werden 5 Minuten bei 350°C durchgeführt. Wenn beispielsweise As als der n-Typ-Dotierstoff verwendet wird und Ge für das Substrat verwendet wird, bleiben bei diesen Verarbeitungstemperaturen die As-Atome im Wesentlichen an der Ge-Si-Grenzfläche.In a method according to an embodiment of the present invention, steps S1 to S4 are performed at room temperature. At step 3, Si is deposited for 1 minute at 150 ° C, while at step 4 HFO 2 is deposited for 15 minutes at 225 ° C. Additional steps for source and drain activation annealing are performed at 350 ° C for 5 minutes. For example, if As is used as the n-type dopant and Ge is used for the substrate, the As atoms at these processing temperatures remain substantially at the Ge-Si interface.

Ein Verfahren gemäß einer Ausführungsform der vorliegenden Erfindung ist nicht darauf beschränkt, einmal durchgeführt zu werden, d. h. nach Abschluss von Schritt S4 kann das Verfahren an den Beginn des Verfahrens zurückkehren und die Schritte S1 bis S4 können iterativ durchgeführt werden. Unter der Voraussetzung, dass ein Schichtaufbau einer Gate-Stapel-Struktur 1 gemäß einer Ausführungsform der vorliegenden Erfindung erhalten wird, kann jeder der Schritte S1 bis S4 parallel oder ohne Einhalten einer strengen Reihenfolge durchgeführt werden. Für jeden dieser Schritte kann ein beliebiges dem Fachmann bekanntes Verfahren verwendet werden. Ferner können die Dicken der Passivierungsschicht 12 und der HfO2-Schicht in der Isolatorschicht 13, die als Beispiele als 1,5 nm bzw. 4 nm angegeben wurden, selbstverständlich auch andere Werte aufweisen, um beispielsweise der Anwendung und/oder Einheit zu entsprechen, in die eine Ausführungsform der vorliegenden Erfindung eingebracht wird.A method according to an embodiment of the present invention is not limited to being performed once, that is, after completing step S4, the method may return to the beginning of the method, and steps S1 to S4 may be performed iteratively. Provided that a layer structure of a gate-stack structure 1 According to one embodiment of the present invention, each of steps S1 to S4 may be performed in parallel or without strict order being kept. Any of the steps known to those skilled in the art may be used for each of these steps. Furthermore, the thicknesses of the passivation layer 12 and the HfO 2 layer in the insulator layer 13 of course, given other values as exemplified by 1.5 nm and 4 nm respectively, of course other values, for example, to correspond to the application and / or unit in which an embodiment of the present invention is incorporated.

Die vorliegende Erfindung wurde vorstehend rein beispielhaft beschrieben und Modifikationen von Einzelheiten können im Umfang der Erfindung durchgeführt werden.The present invention has been described above purely by way of example, and modifications of detail may be made within the scope of the invention.

Jedes Merkmal, das in der Beschreibung und gegebenenfalls in den Ansprüchen und den Zeichnungen offenbart wird, kann unabhängig oder in jeder geeigneten Kombination bereitgestellt werden.Each feature disclosed in the specification and, where appropriate, in the claims and the drawings may be provided independently or in any suitable combination.

ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION

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Claims (22)

Halbleitereinheit, aufweisend eine Gate-Stapel-Struktur (1), wobei die Gate-Stapel-Struktur (1) aufweist: wenigstens ein Substrat (10), das einen Halbleiter aufweist, der mit n-Typ-Trägern wesentlich dotiert ist; wenigstens eine auf dem Substrat (10) gebildete Passivierungsschicht (12), die Silicium aufweist, und wenigstens eine auf der Passivierungsschicht (12) gebildete Isolatorschicht (13), wobei die Gate-Stapel-Struktur (1) ferner aufweist: wenigstens einen Zwischenschicht-Dotierstoff, der zwischen dem Substrat (10) und der Passivierungsschicht (12) bereitgestellt ist, wobei der Zwischenschicht-Dotierstoff einen n-Typ-Dotierstoff (11) aufweist, der ausgewählt ist, um das Steuern einer Schwellenspannung zu ermöglichen, die an die Gate-Stapel-Struktur (1) anwendbar ist, wenn die Halbleitereinheit in Verwendung steht.Semiconductor unit comprising a gate stack structure ( 1 ), wherein the gate-stack structure ( 1 ): at least one substrate ( 10 ) having a semiconductor substantially doped with n-type carriers; at least one on the substrate ( 10 ) formed passivation layer ( 12 ) comprising silicon and at least one on the passivation layer ( 12 ) formed insulator layer ( 13 ), wherein the gate-stack structure ( 1 ) further comprising: at least one interlayer dopant interposed between the substrate ( 10 ) and the passivation layer ( 12 ), wherein the interlayer dopant is an n-type dopant ( 11 ) selected to enable control of a threshold voltage applied to the gate stack structure ( 1 ) is applicable when the semiconductor device is in use. Halbleitereinheit nach Anspruch 1, wobei der n-Typ-Dotierstoff (11) im Wesentlichen in einem Bereich benachbart zu einem leitenden Kanal bereitgestellt ist, der in dem Substrat (10) gebildet wird, wenn die Halbleitereinheit in Verwendung steht.A semiconductor device according to claim 1, wherein said n-type dopant ( 11 ) is provided substantially in a region adjacent to a conductive channel formed in the substrate ( 10 ) is formed when the semiconductor device is in use. Halbleitereinheit nach Anspruch 1 oder 2, wobei eine Konzentration des n-Typ-Dotierstoffs (11) ausgewählt ist, um eine Größe der Schwellenspannung zu steuern.A semiconductor device according to claim 1 or 2, wherein a concentration of the n-type dopant ( 11 ) is selected to control a magnitude of the threshold voltage. Halbleitereinheit nach Anspruch 1, 2 oder 3, wobei der n-Typ-Dotierstoff (11) ausgewählt ist, um Grenzflächenladungen, die an einer Grenzfläche zwischen dem Substrat (10) und der Passivierungsschicht (12) vorhanden sind, wenigstens zu kompensieren.A semiconductor device according to claim 1, 2 or 3, wherein the n-type dopant ( 11 ) is selected to detect interfacial charges at an interface between the substrate ( 10 ) and the passivation layer ( 12 ) are present, at least to compensate. Halbleitereinheit nach einem der vorstehenden Ansprüche, wobei der n-Typ-Dotierstoff (11) ausgewählt ist, um Grenzflächenladungen an einer Grenzfläche zwischen der Passivierungsschicht (12) und der Isolatorschicht (13) wenigstens zu kompensieren.Semiconductor unit according to one of the preceding claims, wherein the n-type dopant ( 11 ) is selected for interfacial charges at an interface between the passivation layer ( 12 ) and the insulator layer ( 13 ) at least compensate. Halbleitereinheit nach einem der vorstehenden Ansprüche, wobei der n-Typ-Dotierstoff (11) ausgewählt ist, um Ladungen in der Passivierungsschicht (12), der Isolatorschicht (13) oder einer Kombination davon wenigstens zu kompensieren.Semiconductor unit according to one of the preceding claims, wherein the n-type dopant ( 11 ) is selected to charge charges in the passivation layer ( 12 ), the insulator layer ( 13 ) or a combination thereof at least compensate. Halbleitereinheit nach einem der vorstehenden Ansprüche, wobei der n-Typ-Dotierstoff (11) eines aufweist von: Arsen (As), Phosphor (P), Antimon (Sb) und Wismut (Bi).Semiconductor unit according to one of the preceding claims, wherein the n-type dopant ( 11 ) has one of: arsenic (As), phosphorus (P), antimony (Sb) and bismuth (Bi). Halbleitereinheit nach einem der vorstehenden Ansprüche, wobei die Halbleitereinheit einen Feldeffekttransistor aufweist.Semiconductor unit according to one of the preceding claims, wherein the semiconductor unit comprises a field effect transistor. Halbleitereinheit nach einem der vorstehenden Ansprüche, wobei die Isolatorschicht (13) ein dielektrisches Material mit einer effektiven Dielektrizitätskonstante aufweist, deren Größe größer als 7 ist.Semiconductor unit according to one of the preceding claims, wherein the insulator layer ( 13 ) has a dielectric material with an effective dielectric constant whose size is greater than 7. Halbleitereinheit nach einem der vorstehenden Ansprüche, wobei das Substrat (10) Germanium (Ge), Germanium-auf-Isolator (GOI), Silicium-Germanium-auf-Isolator (SiGe-OI) oder eine beliebige Kombination davon aufweist.Semiconductor unit according to one of the preceding claims, wherein the substrate ( 10 ) Germanium (Ge), germanium on insulator (GOI), silicon germanium on insulator (SiGe-OI) or any combination thereof. Verfahren zum Herstellen einer Gate-Stapel-Struktur (1) in einer Halbleitereinheit, aufweisend die Schritte: Bilden von wenigstens einem Substrat (10), das einen Halbleiter aufweist, der mit n-Typ-Trägern (S1) wesentlich dotiert ist; Bilden von wenigstens einer Passivierungsschicht (12), die Silicium aufweist, auf dem Substrat (10) (S3), und Bilden von wenigstens einer Isolatorschicht (13) auf der Passivierungsschicht (12) (S4), wobei das Verfahren ferner den Schritt aufweist: Bereitstellen von wenigstens einem Zwischenschicht-Dotierstoff zwischen dem Substrat (10) und der Passivierungsschicht (12), wobei der Zwischenschicht-Dotierstoff einen n-Typ-Dotierstoff (11) aufweist, der ausgewählt ist, um das Steuern einer Schwellenspannung zu ermöglichen, die an die Gate-Stapel-Struktur (1) anwendbar ist, wenn die Halbleitereinheit in Verwendung steht (S2).Method for producing a gate-stack structure ( 1 ) in a semiconductor unit, comprising the steps of: forming at least one substrate ( 10 ) having a semiconductor substantially doped with n-type carriers (S1); Forming at least one passivation layer ( 12 ), which has silicon, on the substrate ( 10 ) (S3), and forming at least one insulator layer ( 13 ) on the passivation layer ( 12 ) (S4), the method further comprising the step of: providing at least one interlayer dopant between the substrate ( 10 ) and the passivation layer ( 12 ), wherein the interlayer dopant is an n-type dopant ( 11 ) selected to enable control of a threshold voltage applied to the gate stack structure ( 1 ) is applicable when the semiconductor unit is in use (S2). Verfahren nach Anspruch 11, wobei bei dem Schritt des Bereitstellens des Zwischenschicht-Dotierstoffs (S2) der n-Typ-Dotierstoff (11) im Wesentlichen in einem Bereich benachbart zu einem leitenden Kanal bereitgestellt wird, der in dem Substrat (10) gebildet wird, wenn die Halbleitereinheit in Verwendung steht.The method of claim 11, wherein in the step of providing the interlayer dopant (S2), the n-type dopant ( 11 ) is provided substantially in a region adjacent to a conductive channel formed in the substrate ( 10 ) is formed when the semiconductor device is in use. Verfahren nach Anspruch 11 oder 12, wobei bei dem Schritt des Bereitstellens des Zwischenschicht-Dotierstoffs (S2) eine Konzentration des n-Typ-Dotierstoffs (11) ausgewählt wird, um die Größe der Schwellenspannung zu steuern.The method of claim 11 or 12, wherein in the step of providing the interlayer dopant (S2), a concentration of the n-type dopant ( 11 ) is selected to control the magnitude of the threshold voltage. Verfahren nach Anspruch 11, 12 oder 13, wobei bei dem Schritt des Bereitstellens des Zwischenschicht-Dotierstoffs (S2) der n-Typ-Dotierstoff (11) ausgewählt wird, um Grenzflächenladungen, die an einer Grenzfläche zwischen dem Substrat (10) und der Passivierungsschicht (12) vorhanden sind, wenigstens zu kompensieren.The method of claim 11, 12 or 13, wherein in the step of providing the interlayer dopant (S2), the n-type dopant ( 11 ) is selected to detect interfacial charges at an interface between the substrate ( 10 ) and the passivation layer ( 12 ) are present, at least to compensate. Verfahren nach einem der Ansprüche 11 bis 14, wobei bei dem Schritt des Bereitstellens des Zwischenschicht-Dotierstoffs (S2) der n-Typ-Dotierstoff (11) ausgewählt wird, um Grenzflächenladungen an einer Grenzfläche zwischen der Passivierungsschicht (12) und der Isolatorschicht (13) wenigstens zu kompensieren.Method according to one of claims 11 to 14, wherein in the step of providing the interlayer dopant (S2) of the n-type dopant ( 11 ) is selected to produce interfacial charges at an interface between the Passivation layer ( 12 ) and the insulator layer ( 13 ) at least compensate. Verfahren nach einem der Ansprüche 11 bis 15, wobei bei dem Schritt des Bereitstellens des Zwischenschicht-Dotierstoffs (S2) der n-Typ-Dotierstoff (11) ausgewählt wird, um Ladungen in der Passivierungsschicht (12), der Isolatorschicht (13) oder einer Kombination davon wenigstens zu kompensieren.Method according to one of claims 11 to 15, wherein in the step of providing the interlayer dopant (S2) of the n-type dopant ( 11 ) is selected to remove charges in the passivation layer ( 12 ), the insulator layer ( 13 ) or a combination thereof at least compensate. Verfahren nach einem der Ansprüche 11 bis 16, wobei bei dem Schritt des Bereitstellens des Zwischenschicht-Dotierstoffs (S2) der n-Typ-Dotierstoff (11) ausgewählt wird, um eines aufzuweisen von: Arsen (As), Phosphor (P), Antimon (Sb) und Wismut (Bi).Method according to one of claims 11 to 16, wherein in the step of providing the interlayer dopant (S2) the n-type dopant ( 11 ) is selected to have one of: arsenic (As), phosphorus (P), antimony (Sb) and bismuth (Bi). Verfahren nach einem der Ansprüche 11 bis 17, wobei bei dem Schritt des Bildens der Isolatorschicht (S4) die Isolatorschicht (13) ausgewählt wird, um ein dielektrisches Material mit einer effektiven Dielektrizitätskonstante, deren Größe größer als 7 ist, aufzuweisen.A method according to any one of claims 11 to 17, wherein in the step of forming the insulator layer (S4), the insulator layer (14) 13 ) is selected to have a dielectric material having an effective dielectric constant larger than 7 in size. Verfahren nach einem der Ansprüche 11 bis 18, wobei bei dem Schritt des Bereitstellens des Substrats (S1) das Substrat (10) ausgewählt wird, um Germanium (Ge), Germanium-auf-Isolator (GOI), Silicium-Germanium-auf-Isolator (SiGe-OI) oder eine beliebige Kombination davon aufzuweisen.The method of any one of claims 11 to 18, wherein in the step of providing the substrate (S1), the substrate ( 10 ) is selected to have germanium (Ge), germanium on insulator (GOI), silicon germanium on insulator (SiGe-OI) or any combination thereof. Verfahren nach einem der Ansprüche 11 bis 19, wobei die Schritte (S1, S2, S3, S4) in einer Vakuum-Umgebung durchgeführt werden.Method according to one of claims 11 to 19, wherein the steps (S1, S2, S3, S4) are carried out in a vacuum environment. Verfahren nach einem der Ansprüche 11 bis 20, wobei wenigstens einer der Schritte (S1, S2, S3, S4) unter Verwendung von Molekularstrahl-Epitaxie durchgeführt wird.The method of any of claims 11 to 20, wherein at least one of the steps (S1, S2, S3, S4) is performed using molecular beam epitaxy. Verwendung einer Gate-Stapel-Struktur (1) in einer Halbleitereinheit, wobei die Gate-Stapel-Struktur (1) aufweist: wenigstens ein Substrat (10), das einen Halbleiter aufweist, der mit n-Typ-Trägern wesentlich dotiert ist; wenigstens eine auf dem Substrat (10) gebildete Passivierungsschicht (12), die Silicium aufweist; und wenigstens eine auf der Passivierungsschicht (12) gebildete Isolatorschicht (13), wobei die Gate-Stapel-Struktur (1) ferner aufweist: wenigstens einen Zwischenschicht-Dotierstoff, der zwischen dem Substrat (10) und der Passivierungsschicht (12) bereitgestellt ist, wobei der Zwischenschicht-Dotierstoff einen n-Typ-Dotierstoff (11) aufweist, der ausgewählt ist, um das Steuern einer Schwellenspannung zu ermöglichen, die an die Gate-Stapel-Struktur (1) anwendbar ist, wenn die Halbleitereinheit in Verwendung steht.Use of a gate-stack structure ( 1 ) in a semiconductor device, wherein the gate-stack structure ( 1 ): at least one substrate ( 10 ) having a semiconductor substantially doped with n-type carriers; at least one on the substrate ( 10 ) formed passivation layer ( 12 ) having silicon; and at least one on the passivation layer ( 12 ) formed insulator layer ( 13 ), wherein the gate-stack structure ( 1 ) further comprising: at least one interlayer dopant interposed between the substrate ( 10 ) and the passivation layer ( 12 ), wherein the interlayer dopant is an n-type dopant ( 11 ) selected to enable control of a threshold voltage applied to the gate stack structure ( 1 ) is applicable when the semiconductor device is in use.
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Taoka et al., Applied Physics Letters, Band 92, 113511, 2008

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