JP2004006959A

JP2004006959A - Semiconductor device and manufacturing method thereof

Info

Publication number: JP2004006959A
Application number: JP2003276842A
Authority: JP
Inventors: Takeshi Takagi; 高木　剛; Akira Inoue; 井上　彰
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-04-12
Filing date: 2003-07-18
Publication date: 2004-01-08

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device with the increase of a threshold level voltage suppressed. <P>SOLUTION: An region between a source region 19 and a drain region 20 of an Si layer 15 is an Si body region 21 including a heavily doped n-type impurity. Both of an Si layer 16 and an SiGe layer 17 are undoped layers with the n-type impurity undoped in a state of as-grown, and regions between the source region 19 and the drain region 20 of the Si layer 16 and the SiGe layer are individually an Si buffer region 22 including a lightly doped n-type impurity and a SiGe channel region 23 including a lightly doped n-type impurity. A region directly under a gate insulating film 12 of an SI film 18 is an Si cap region 24 with a p-type impurity (5 x 10<SP>17</SP>atoms x cm<SP>-3</SP>) introduced. <P>COPYRIGHT: (C)2004,JPO

Description

　本発明は、ヘテロ接合をチャネル領域に用いた電界効果トランジスタに関し、特に、しきい値電圧の変動対策に関する。 The present invention relates to a field-effect transistor using a heterojunction for a channel region, and more particularly, to a countermeasure against fluctuation of a threshold voltage.

　近年、携帯電話に代表される携帯情報端末装置が広く使用されている。このような携帯装置は、電池駆動が一般的であり、電池寿命を延ばすために動作速度を犠牲にすることなく低消費電力化することが強く望まれている。動作速度を低下させることなく低消費電力化を実現するためには、しきい値電圧を下げて電源電圧を低減しながら、ドレイン飽和電流を増加させ、電流駆動力を維持することが有効である。上記の要求を満足させるために、チャネル領域にキャリアの移動度の高い材料を用いたヘテロ接合ＭＯＳトランジスタ（以下、ヘテロＭＯＳと略す）の研究が盛んに行われている。 In recent years, portable information terminal devices represented by mobile phones have been widely used. Such a portable device is generally driven by a battery, and it is strongly desired to reduce the power consumption without sacrificing the operation speed in order to extend the battery life. In order to achieve low power consumption without lowering the operation speed, it is effective to increase the drain saturation current and maintain the current driving force while lowering the threshold voltage and the power supply voltage. . In order to satisfy the above requirements, research on heterojunction MOS transistors (hereinafter abbreviated as hetero MOS) using a material having high carrier mobility in the channel region has been actively conducted.

　従来のＭＯＳトランジスタでは、キャリアはゲート酸化膜とシリコン基板の界面に沿って走行する。アモルファス層であるゲート酸化膜と、結晶層であるシリコン基板との界面は、エネルギー準位の凸凹が大きい。このため、従来のＭＯＳトランジスタでは、キャリアは界面散乱の影響を受けやすく、キャリアの移動度の低下、雑音の増大等の不具合が発生する。では In a conventional MOS transistor, carriers travel along the interface between the gate oxide film and the silicon substrate. The interface between the gate oxide film, which is an amorphous layer, and the silicon substrate, which is a crystal layer, has large irregularities in energy levels. For this reason, in the conventional MOS transistor, carriers are easily affected by interface scattering, which causes problems such as a decrease in carrier mobility and an increase in noise.

　一方、ヘテロＭＯＳとは、半導体へテロ接合をチャネルとするＭＯＳトランジスタである。ヘテロＭＯＳでは、半導体基板のゲート絶縁膜から少し離れた深さに半導体へテロ接合界面が形成されている。この半導体へテロ接合界面にチャネルが形成され、そのチャネルに沿ってキャリアが走行する。半導体へテロ接合界面は、結晶層同士が接合された界面であるので、エネルギー準位の凸凹が小さい。このため、界面散乱の影響が小さい。このため、電流駆動力が大きく、雑音の低減にも優れるという特徴を有している。さらに、従来のＭＯＳトランジスタに比べてしきい値電圧を小さくすることができるという特徴がある。
特開平３−１８７２６９号公報特開平１０−１６３３４２号公報特開平３−２８０４３７号公報特開平８−２９３５５７号公報 On the other hand, a hetero MOS is a MOS transistor having a semiconductor heterojunction as a channel. In a hetero MOS, a semiconductor heterojunction interface is formed at a depth slightly away from a gate insulating film of a semiconductor substrate. A channel is formed at the semiconductor heterojunction interface, and carriers travel along the channel. Since the semiconductor heterojunction interface is an interface in which crystal layers are joined, the unevenness of the energy level is small. Therefore, the influence of interface scattering is small. For this reason, it has a feature that the current driving force is large and the noise is excellently reduced. Further, there is a feature that the threshold voltage can be reduced as compared with the conventional MOS transistor.
JP-A-3-187269 JP-A-10-163342 JP-A-3-28037 JP-A-8-293557

　しかしながら、上述のヘテロ接合をチャネルに用いたヘテロＭＯＳでは、チャネル領域が埋め込み型となっている。このため、しきい値電圧がＳｉキャップ領域の厚さに大きく依存する。 However, in the hetero MOS using the above-described hetero junction for the channel, the channel region is of a buried type. For this reason, the threshold voltage greatly depends on the thickness of the Si cap region.

　図１５は、従来のヘテロＭＯＳの構造を示す。 FIG. 15 shows the structure of a conventional hetero MOS.

　図１５に示すように、従来のヘテロＭＯＳ１００は、Ｓｉ基板１０１と、Ｓｉ基板１０１の上に形成されたゲート絶縁膜１０２と、高濃度のＰ型不純物を含むポリシリコンからなり、ゲート絶縁膜１０２の上に形成されたゲート電極１０３と、ゲート絶縁膜１０２の上に形成され、ゲート電極１０３の側面を覆うサイドウォールスペーサ１０４とを備える。Ｓｉ基板１０１は、ゲート電極の両側方に設けられたＰ型のソース領域１０５およびドレイン領域１０６と、ソース領域１０５およびドレイン領域１０６間に位置する領域に設けられたＮ型のＳｉキャップ領域１０７と、Ｓｉキャップ領域１０７の下方に設けられたＮ型のＳｉＧｅチャネル領域１０８と、ＳｉＧｅチャネル領域１０８の下方に設けられたＮ型のＳｉバッファ領域１０９と、Ｓｉバッファ領域１０９の下方に設けられたＮ型のＳｉボディ領域１１０とを有する。 As shown in FIG. 15, a conventional hetero MOS 100 comprises a Si substrate 101, a gate insulating film 102 formed on the Si substrate 101, and polysilicon containing a high concentration of P-type impurities. And a sidewall spacer 104 formed on the gate insulating film 102 and covering a side surface of the gate electrode 103. The Si substrate 101 includes a P-type source region 105 and a drain region 106 provided on both sides of the gate electrode, and an N-type Si cap region 107 provided in a region located between the source region 105 and the drain region 106. , An N-type SiGe channel region 108 provided below the Si cap region 107, an N-type Si buffer region 109 provided below the SiGe channel region 108, and an N-type Si buffer region 109 provided below the Si buffer region 109. Mold Si body region 110.

　図１６は、従来のヘテロＭＯＳ１００における、しきい値電圧のＳｉキャップ領域１０７の厚さに対する依存性をシミュレーションした結果を示す。 FIG. 16 shows the result of simulating the dependence of the threshold voltage on the thickness of the Si cap region 107 in the conventional hetero MOS 100.

　図１６に示すように、Ｓｉキャップ領域１０７の厚さを大きくなるにつれて、しきい値電圧の絶対値が著しく大きくなっている。すなわち、しきい値電圧が著しく高くなっている。これは、チャネルが形成される位置（すなわち、Ｓｉキャップ領域１０７とＳｉＧｅチャネル領域１０８との界面）がゲート電極から離れて深くなるほど、ゲート電圧に対して、チャネルのポテンシャルが十分に変化しないからである。絶対 As shown in FIG. 16, as the thickness of Si cap region 107 is increased, the absolute value of the threshold voltage is significantly increased. That is, the threshold voltage is significantly increased. This is because the deeper the position where the channel is formed (ie, the interface between the Si cap region 107 and the SiGe channel region 108) from the gate electrode, the more the potential of the channel does not change sufficiently with respect to the gate voltage. is there.

　しかしながら、加工の点から考えると、Ｓｉキャップ領域１０７は、ＳｉＯ₂熱酸化膜形成工程、洗浄工程などで膜減りするため、厚さを制御することが非常に困難である。従って、Ｓｉキャップ領域１０７の厚さにバラツキが生じやすい。このため、しきい値電圧にバラツキが生じやすく、しきい値電圧が高く、所望の動作を実現できない不具合が出ることがある。 However, from the viewpoint of processing, since the thickness of the Si cap region 107 is reduced in the SiO ₂ thermal oxide film forming step, the cleaning step, and the like, it is very difficult to control the thickness. Therefore, the thickness of the Si cap region 107 tends to vary. For this reason, the threshold voltage tends to vary, the threshold voltage is high, and a problem that a desired operation cannot be realized may occur.

　特に、同一のトランジスタを複数個備える集積回路では、各トランジスタの間でしきい値電圧にバラツキが生じると、各トランジスタの間でスイッチング時間にバラツキが生じる。その結果、集積回路の各トランジスタ間でタイミングにズレが生じ、集積回路が正常動作しなくなるおそれがある。また、しきい値電圧のバラツキを考慮して動作マージンを確保する場合、最も遅いスイッチング時間を基準としなければならないので、集積回路の動作を高速化することが難しい。 In particular, in an integrated circuit including a plurality of identical transistors, if the threshold voltage varies among the transistors, the switching time varies among the transistors. As a result, the timing of each transistor of the integrated circuit is shifted, and the integrated circuit may not operate normally. In addition, in order to secure an operation margin in consideration of variations in threshold voltage, it is difficult to speed up the operation of the integrated circuit because the slowest switching time must be used as a reference.

　本発明は、上記不具合を解決するためになされたものであり、しきい値電圧の増大が抑制された半導体装置を提供することを目的とする。 The present invention has been made to solve the above-described problem, and has as its object to provide a semiconductor device in which an increase in threshold voltage is suppressed.

　本発明の半導体装置は、基板と、上記基板の上部に設けられた半導体層と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記半導体層のうち上記ゲート電極の両側方に設けられた第１導電型の第１ソース・ドレイン領域と、上記半導体層のうち上記第１ソース・ドレイン領域間に位置する領域に設けられた第１の半導体からなる第１導電型の第１キャップ領域と、上記半導体層のうち上記第１キャップ領域の下方に設けられ、上記第１の半導体よりもキャリアが走行するバンド端のキャリアに対するポテンシャルが小さい第２の半導体からなる第１チャネル領域と、上記半導体層のうち上記第１チャネル領域の下方に設けられた第３の半導体からなる第２導電型の第１ボディ領域とを備える。 The semiconductor device of the present invention includes a substrate, a semiconductor layer provided on the substrate, a gate insulating film provided on the semiconductor layer, and a gate electrode provided on the gate insulating film. A first source / drain region of a first conductivity type provided on both sides of the gate electrode in the semiconductor layer; and a first source / drain region provided in a region of the semiconductor layer located between the first source / drain regions. A first conductivity type first cap region made of one semiconductor, and a potential at a band edge of the semiconductor layer, which is provided below the first cap region and in which a carrier travels more than the first semiconductor. A first channel region made of a small second semiconductor and a first body region of a second conductivity type made of a third semiconductor provided below the first channel region in the semiconductor layer; Obtain.

　第１の半導体からなる第１導電型の第１キャップ領域と、キャップ領域の下方に設けられ、上記第１の半導体よりもキャリアが走行するバンド端のキャリアに対するポテンシャルが小さい第２の半導体からなる第１チャネル領域と、チャネル領域の下方に設けられた第３の半導体からなる第２導電型の第１ボディ領域とを備える構成とすることによって、第１キャップ領域の厚さの増大に対して、しきい値電圧の増大が抑制された半導体装置を得ることができる。 A first conductivity type first cap region made of a first semiconductor; and a second semiconductor provided below the cap region and having a lower potential with respect to carriers at a band edge where the carriers travel than the first semiconductor. With the configuration including the first channel region and the first body region of the second conductivity type made of the third semiconductor provided below the channel region, the thickness of the first cap region can be increased. In addition, a semiconductor device in which an increase in threshold voltage is suppressed can be obtained.

　上記ゲート電極と上記第１ボディ領域とが電気的に接続されていてもよい。 (4) The gate electrode and the first body region may be electrically connected.

　このことによって、ゲート電極にゲートバイアス電圧が印加されると、第１ボディ領域を介して第１チャネル領域にゲートバイアス電圧と同じ大きさの順方向バイアス電圧が印加されることになる。これにより、本発明の半導体装置は、ゲートバイアスオフ時には通常のＭＯＳトランジスタと同じ状態となり、また、ゲートバイアスオン時には、ゲートバイアス電圧の増大にともなって第１ボディ領域が順方向にバイアスされていくので、しきい値電圧が低下していく。つまり、低いしきい値電圧で動作させることができる半導体装置が得られる。また、ゲート電極と第１ボディ領域とが電気的に接続されている構成とすることによって、第１キャップ領域の厚さの変動に対するしきい値電圧の変化量を更に小さくすることができる。 (4) When a gate bias voltage is applied to the gate electrode, a forward bias voltage having the same magnitude as the gate bias voltage is applied to the first channel region via the first body region. As a result, the semiconductor device of the present invention is in the same state as a normal MOS transistor when the gate bias is off, and when the gate bias is on, the first body region is biased in the forward direction as the gate bias voltage increases. Therefore, the threshold voltage decreases. That is, a semiconductor device which can be operated at a low threshold voltage can be obtained. Further, with the configuration in which the gate electrode and the first body region are electrically connected, the amount of change in the threshold voltage with respect to the change in the thickness of the first cap region can be further reduced.

　上記キャップ領域は、ゲートバイアス印加時に空乏化される構成となっている。 The cap region is depleted when a gate bias is applied.

　上記第１キャップ領域に含まれる第１導電型の不純物の濃度は、1×10¹⁷atoms・cm^-3以上であることが好ましい。 The concentration of the first conductivity type impurity contained in the first cap region is preferably 1 × 10 ¹⁷ atoms · cm ⁻³ or more.

　上記第１キャップ領域の厚さの変化に対して、ゼロバイアス時の上記第１チャネル領域と上記第１キャップ領域との界面に形成されるチャネルのポテンシャルが±０．０５ｅＶの範囲内にあるように、上記第１キャップ領域に第１導電型の不純物がドーピングされていることが好ましい。 With respect to the change in the thickness of the first cap region, the potential of the channel formed at the interface between the first channel region and the first cap region at the time of zero bias is within the range of ± 0.05 eV. Preferably, the first cap region is doped with a first conductivity type impurity.

　このことによって、キャップ領域の厚さが変動しても、しきい値電圧の変動が抑制された半導体装置を得ることができる。こと Thus, even if the thickness of the cap region changes, a semiconductor device in which the change in threshold voltage is suppressed can be obtained.

　上記第１ボディ領域に含まれる第２導電型の不純物の濃度は、5×10¹⁸atoms・cm^-3以上であることが好ましい。 The concentration of the second conductivity type impurity contained in the first body region is preferably 5 × 10 ¹⁸ atoms · cm ⁻³ or more.

　このことによって、横方向の寄生バイポーラトランジスタに発生するボディ電流を低く抑制することができる。さらに、ソース・ドレイン領域間に電圧を印加したときに、ソース領域およびドレイン領域からの空乏層の広がりが抑制される。従って、ボディ濃度を高くしても低いしきい値電圧を保つことができ、ゲート長を短くした場合に生じるショートチャネル効果を抑制することができる。 (4) This makes it possible to suppress the body current generated in the lateral parasitic bipolar transistor to a low level. Further, when a voltage is applied between the source and drain regions, the spread of the depletion layer from the source and drain regions is suppressed. Therefore, a low threshold voltage can be maintained even when the body concentration is increased, and the short channel effect that occurs when the gate length is reduced can be suppressed.

　上記第１キャップ領域の厚さは、１０ｎｍ以下であることが好ましい。厚 The thickness of the first cap region is preferably 10 nm or less.

　上記第１の半導体は、シリコンであってもよい。 The first semiconductor may be silicon.

　上記第２の半導体は、シリコンと、ゲルマニウムおよび炭素のうちの少なくともいずれか一方とからなる構成としてもよい。 The second semiconductor may be composed of silicon and at least one of germanium and carbon.

　上記基板の上部に設けられたもう１つの半導体層と、上記もう１つの半導体層の上に設けられたもう１つのゲート絶縁膜と、上記もう１つのゲート絶縁膜の上に設けられたもう１つのゲート電極と、上記もう１つの半導体層のうち上記もう１つのゲート電極の両側方に設けられた第１導電型のもう１つの第１ソース・ドレイン領域と、上記もう１つの半導体層のうち上記もう１つの第１ソース・ドレイン領域間に位置する領域に設けられた上記第１の半導体からなる第１導電型のもう１つの第１キャップ領域と、上記もう１つの半導体層のうち上記もう１つの第１キャップ領域の下方に設けられ、上記第２の半導体からなるもう１つの第１チャネル領域と、上記もう１つの半導体層のうち上記もう１つの第１チャネル領域の下方に設けられた上記第３の半導体からなる第２導電型のもう１つの第１ボディ領域とをさらに備えてもよい。 Another semiconductor layer provided on the substrate, another gate insulating film provided on the other semiconductor layer, and another semiconductor layer provided on the other gate insulating film. One gate electrode, another first source / drain region of the first conductivity type provided on both sides of the another semiconductor layer of the other semiconductor layer, and one of the other semiconductor layers Another first cap region of the first conductivity type made of the first semiconductor provided in a region located between the other first source / drain regions, and the other semiconductor layer of the other semiconductor layer Another first channel region provided below one first cap region and made of the second semiconductor, and provided below the another first channel region of the another semiconductor layer. The third of the second conductivity type formed of a semiconductor of may further comprise the another of the first body region.

　このことによって、プロセスのバラツキに起因した第１キャップ領域の厚さにバラツキが生じた場合にも、各トランジスタのしきい値のバラツキが低減された半導体装置を得ることができる。 Accordingly, even when the thickness of the first cap region varies due to the process variation, a semiconductor device in which the variation in the threshold value of each transistor is reduced can be obtained.

　上記基板の上部に設けられたもう１つの半導体層と、上記もう１つの半導体層の上に設けられたもう１つのゲート絶縁膜と、上記もう１つのゲート絶縁膜の上に設けられたもう１つのゲート電極と、上記もう１つの半導体層のうち上記もう１つのゲート電極の両側方に設けられた第２導電型の第２ソース・ドレイン領域と、上記もう１つの半導体層のうち上記第２ソース・ドレイン領域間に位置する領域に設けられた第４の半導体からなる第２チャネル領域と、上記もう１つの半導体層のうち上記第２チャネル領域の下方に設けられた第５の半導体からなる第１導電型の第２ボディ領域とをさらに備え、相補型デバイスとして機能する構成としてもよい。 Another semiconductor layer provided on the substrate, another gate insulating film provided on the other semiconductor layer, and another semiconductor layer provided on the other gate insulating film. One gate electrode, a second source / drain region of the second conductivity type provided on both sides of the another gate electrode of the another semiconductor layer, and a second source / drain region of the another semiconductor layer. A second channel region made of a fourth semiconductor provided in a region located between the source and drain regions, and a fifth semiconductor provided in the another semiconductor layer below the second channel region; A second body region of the first conductivity type may be further provided to function as a complementary device.

　上記第２チャネル領域は、第２導電型であることが好ましい。 The second channel region is preferably of the second conductivity type.

　このことによって、もう１つの半導体層に形成されたトランジスタにおけるしきい値電圧の変動が抑制される。 This suppresses a change in threshold voltage of a transistor formed in another semiconductor layer.

　上記ゲート電極と上記第１ボディ領域とが電気的に接続されており、上記もう１つのゲート電極と上記第２ボディ領域とが電気的に接続されていてもよい。 (4) The gate electrode and the first body region may be electrically connected, and the another gate electrode and the second body region may be electrically connected.

　本発明の半導体装置の製造方法は、半導体基板の上部に、第１導電型の不純物が導入された第１半導体領域と、第２導電型の不純物が導入された第２半導体領域とを有する第１半導体層を形成する工程（ａ）と、上記第１半導体層上に、第２半導体層と、上記第２半導体層よりもバンドギャップが大きい半導体からなる第３半導体層とを順に形成する工程（ｂ）と、上記第３半導体層のうちの上記第１半導体領域に位置する部分の上にマスクを形成し、上記マスクを用いて、上記第３半導体層のうちの少なくとも上記第２半導体領域に位置する部分に第１導電型の不純物を導入する工程（ｃ）と、上記マスクを除去した後、上記第３半導体層のうちの上記第１半導体領域に位置する部分および上記第２半導体領域に位置する部分の上に、それぞれゲート絶縁膜とゲート電極とを形成する工程（ｄ）と、上記各ゲート電極をマスクとして、上記第１半導体層、上記第２半導体層および上記第３半導体層に不純物イオンを注入することによって、上記第１半導体領域に第２導電型のソース・ドレイン領域と、上記第２半導体領域に第１導電型のソース・ドレイン領域とを形成する工程（ｅ）とを含む。 According to a method of manufacturing a semiconductor device of the present invention, a first semiconductor region having a first conductivity-type impurity introduced thereinto and a second semiconductor region having a second conductivity-type impurity introduced thereinto are provided on a semiconductor substrate. (A) forming one semiconductor layer, and forming a second semiconductor layer and a third semiconductor layer made of a semiconductor having a larger band gap than the second semiconductor layer on the first semiconductor layer in order. (B) forming a mask on a portion of the third semiconductor layer located in the first semiconductor region, and using the mask to form at least the second semiconductor region in the third semiconductor layer; (C) introducing a first conductivity type impurity into a portion located in the first semiconductor region, and a portion of the third semiconductor layer located in the first semiconductor region and the second semiconductor region after removing the mask. On the part located at (D) forming a gate insulating film and a gate electrode, respectively, and implanting impurity ions into the first semiconductor layer, the second semiconductor layer, and the third semiconductor layer using the gate electrodes as masks. Forming a source / drain region of the second conductivity type in the first semiconductor region and a source / drain region of the first conductivity type in the second semiconductor region.

　本発明によれば、キャップ領域となる第３半導体層の厚さの変動に伴う、第２半導体領域に形成されたヘテロＭＩＳのしきい値電圧の変動が抑制された相補型デバイスとして機能する半導体装置が得られる。さらに、本発明によれば、第３半導体層のうちの第１半導体領域に位置する部分には、第１導電型の不純物がドーピングされない。このため、本発明の方法によって得られる相補型デバイスとして機能する半導体装置では、第１半導体領域に形成されたヘテロＭＩＳの特性が損なわれることがない。 According to the present invention, a semiconductor functioning as a complementary device in which variation in threshold voltage of a hetero MIS formed in a second semiconductor region due to variation in the thickness of a third semiconductor layer serving as a cap region is suppressed. A device is obtained. Further, according to the present invention, the portion of the third semiconductor layer located in the first semiconductor region is not doped with the first conductivity type impurity. Therefore, in the semiconductor device functioning as a complementary device obtained by the method of the present invention, the characteristics of the hetero MIS formed in the first semiconductor region are not impaired.

　上記工程（ｃ）では、第１導電型の不純物濃度プロファイルの最大値が、上記第２半導体層内または上記第３半導体層内に存在するように、不純物イオンを注入することが好ましい。 In the step (c), it is preferable to implant impurity ions such that the maximum value of the impurity concentration profile of the first conductivity type exists in the second semiconductor layer or the third semiconductor layer.

　このことによって、第１半導体領域に形成されたトランジスタにおけるしきい値電圧の変動が抑制される。 This suppresses a change in the threshold voltage of the transistor formed in the first semiconductor region.

　本発明によれば、しきい値電圧の増大が抑制された半導体装置を得ることができる。 According to the present invention, a semiconductor device in which an increase in threshold voltage is suppressed can be obtained.

　以下、図を参照しながら本発明の実施形態を説明する。なお、簡単のため、各実施形態に共通する構成要素は、同一の参照符号で示す。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. For the sake of simplicity, components common to the embodiments are denoted by the same reference numerals.

　（実施形態１）
　まず、本実施形態のヘテロＭＯＳの構成を説明する。図１は、ＳｉＧｅ層をチャネル領域として用い、Ｓｉ／ＳｉＧｅヘテロ接合を利用した、本実施形態のＰチャネルヘテロＭＯＳ１０の断面構造を示す。 (Embodiment 1)
First, the configuration of the hetero MOS of the present embodiment will be described. FIG. 1 shows a cross-sectional structure of a P-channel hetero MOS 10 of the present embodiment using a SiGe layer as a channel region and utilizing a Si / SiGe heterojunction.

　図１に示すように、本実施形態のＰチャネルヘテロＭＯＳ１０は、Ｐ型のＳｉ基板１１と、Ｓｉ基板１１の上に設けられたＳｉＯ₂膜（約６ｎｍ）からなるゲート絶縁膜１２と、高濃度のＰ型不純物を含むポリシリコンからなり、ゲート絶縁膜１２の上に設けられたゲート電極１３と、ゲート絶縁膜１２の上に形成され、ゲート電極１３の側面を覆うサイドウォールスペーサ１４とを備えている。 As shown in FIG. 1, a P-channel hetero MOS 10 of the present embodiment includes a P-type Si substrate 11, a gate insulating film 12 made of an SiO ₂ film (about 6 nm) provided on the Si substrate 11, A gate electrode 13 made of polysilicon containing a P-type impurity at a concentration and provided on the gate insulating film 12 and a sidewall spacer 14 formed on the gate insulating film 12 and covering the side surface of the gate electrode 13 Have.

　図１に示す本実施形態のＰチャネルヘテロＭＯＳ１０は、その製造工程において、Ｓｉ基板１１の上部に、結晶成長前にあらかじめイオン注入によって高濃度のＮ型不純物（２×１０¹⁸atoms・ｃｍ^-3）が導入されて、Ｓｉ層１５が形成されている。このＳｉ層１５上に、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉ層１６と、ＳｉＧｅ層１７と、Ｓｉ層１８とが順に形成されている。 In the manufacturing process of the P-channel hetero MOS 10 of this embodiment shown in FIG. 1, a high-concentration N-type impurity (2 × 10 ¹⁸ atoms · cm ⁻³⁾ is formed on the Si substrate 11 by ion implantation in advance before crystal growth. ) Is introduced to form the Si layer 15. On this Si layer 15, a Si layer 16, a SiGe layer 17, and a Si layer 18 epitaxially grown by the UHV-CVD method are sequentially formed.

　さらに、本実施形態のＰチャネルヘテロＭＯＳ１０において、Ｓｉ層１５、Ｓｉ層１６、ＳｉＧｅ層１７およびＳｉ層１８のうち、ゲート電極１３の両側方に位置する領域には、高濃度のＰ型不純物を含むソース領域１９及びドレイン領域２０が設けられている。 Furthermore, in the P-channel hetero MOS 10 of the present embodiment, a high-concentration P-type impurity is implanted in the regions located on both sides of the gate electrode 13 among the Si layer 15, the Si layer 16, the SiGe layer 17, and the Si layer 18. A source region 19 and a drain region 20 are provided.

　また、Ｓｉ層１５のうち、ソース領域１９とドレイン領域２０との間の領域は、高濃度のＮ型不純物を含むＳｉボディ領域２１となっている。Ｓｉ層１６およびＳｉＧｅ層１７は、いずれもａｓ−ｇｒｏｗｎの状態では、Ｎ型不純物がドープされていないアンドープ層となっており、Ｓｉ層１６およびＳｉＧｅ層１７のうち、ソース領域１９とドレイン領域２０との間の領域は、それぞれ低濃度のＮ型不純物を含むＳｉバッファ領域２２、および低濃度のＮ型不純物を含むＳｉＧｅチャネル領域２３となっている。Ｓｉ膜１８のうちゲート絶縁膜１２の直下に位置する領域は、Ｐ型不純物（５×１０¹⁷atoms・ｃｍ^-3）が導入されたＳｉキャップ領域２４となっている。なお、ゲート絶縁膜１２は、Ｓｉ層１８を熱酸化することによって形成されている。本実施形態のＰチャネルヘテロＭＯＳ１０の動作時には、ゲート電極１３に印加されたゲートバイアス電圧によって、ＳｉＧｅチャネル領域２３およびＳｉキャップ領域２４は空乏化し、正孔がＳｉＧｅチャネル領域２３を走行する。 Further, in the Si layer 15, a region between the source region 19 and the drain region 20 is a Si body region 21 containing a high concentration of N-type impurities. Each of the Si layer 16 and the SiGe layer 17 is an undoped layer not doped with an N-type impurity in an as-grown state, and the source region 19 and the drain region 20 of the Si layer 16 and the SiGe layer 17 are formed. Are Si buffer regions 22 containing low-concentration N-type impurities, and SiGe channel regions 23 containing low-concentration N-type impurities. A region of the Si film 18 located immediately below the gate insulating film 12 is a Si cap region 24 into which a P-type impurity (5 × 10 ¹⁷ atoms · cm ⁻³ ) has been introduced. The gate insulating film 12 is formed by thermally oxidizing the Si layer 18. During the operation of the P-channel hetero MOS 10 of the present embodiment, the SiGe channel region 23 and the Si cap region 24 are depleted by the gate bias voltage applied to the gate electrode 13, and holes travel in the SiGe channel region 23.

　Ｓｉ層１６の厚さは１０ｎｍであり、ＳｉＧｅ層１７、つまり、ＳｉＧｅチャネル領域２３の厚さは１５ｎｍである。また、ＳｉＧｅチャネル領域２３におけるＧｅ含有率は３０％である。 The thickness of the Si layer 16 is 10 nm, and the thickness of the SiGe layer 17, that is, the SiGe channel region 23 is 15 nm. Further, the Ge content in the SiGe channel region 23 is 30%.

　図２は、上述の従来のヘテロＭＯＳ１００と、本実施形態のヘテロＭＯＳ１０とについて、しきい値電圧とＳｉキャップ領域の厚さとの相関関係を表す。 FIG. 2 shows the correlation between the threshold voltage and the thickness of the Si cap region for the above-described conventional hetero MOS 100 and the hetero MOS 10 of the present embodiment.

　従来のヘテロＭＯＳ１００では、Ｓｉキャップ領域１０７にＮ型不純物がドーピングされており、しきい値電圧とＳｉキャップ領域の厚さとの相関関係は、図２に示す一点鎖線（Ａ）で表される。 In the conventional hetero MOS 100, the Si cap region 107 is doped with an N-type impurity, and the correlation between the threshold voltage and the thickness of the Si cap region is represented by a dashed line (A) shown in FIG.

　一方、Ｐ型不純物が５×１０¹⁷atoms・ｃｍ^-3程度ドーピングされたＳｉキャップ領域２４を備える本実施形態のヘテロＭＯＳ１０では、しきい値電圧とＳｉキャップ領域の厚さとの相関関係は、図２に示す実線（Ｂ）で表される。図２からわかるように、本実施形態のヘテロＭＯＳ１０では、従来のヘテロＭＯＳ１００に比べて、しきい値の変動が小さくなっている。さらに、Ｓｉキャップ領域２４のＰ型不純物濃度を多くした場合（Ｐ型不純物濃度１×１０¹⁸atoms・ｃｍ^-3）には、従来のヘテロＭＯＳ１００の場合とは逆に、図２に示す破線（Ｃ）で表されるように、Ｓｉキャップ領域２４の厚さが大きくなるにつれて、しきい値電圧の絶対値は小さくなる。つまり、しきい値電圧は低くなる。これは、Ｓｉキャップ領域２４のうちドーピング濃度の高い領域が厚くなり、ＳｉＧｅチャネル領域２３のポテンシャルが低くなるからである。 On the other hand, in the hetero MOS 10 of the present embodiment including the Si cap region 24 doped with about 5 × 10 ¹⁷ atoms · cm ^{−3 of} P-type impurities, the correlation between the threshold voltage and the thickness of the Si cap region is as shown in FIG. This is represented by the solid line (B) shown in FIG. As can be seen from FIG. 2, the variation in threshold value of the hetero MOS 10 of the present embodiment is smaller than that of the conventional hetero MOS 100. Further, when the P-type impurity concentration of the Si cap region 24 is increased (P-type impurity concentration is 1 × 10 ¹⁸ atoms · cm ⁻³ ), the broken line (FIG. 2) shown in FIG. As represented by C), as the thickness of the Si cap region 24 increases, the absolute value of the threshold voltage decreases. That is, the threshold voltage decreases. This is because a region having a high doping concentration in the Si cap region 24 becomes thicker, and the potential of the SiGe channel region 23 becomes lower.

　したがって、Ｓｉキャップ領域２４にＰ型不純物をドーピングすることによって、プロセスにおけるバラツキによってＳｉキャップ領域２４の厚さが増大しても、しきい値電圧の増大を抑えることができる。 Accordingly, by doping the Si cap region 24 with a P-type impurity, an increase in the threshold voltage can be suppressed even if the thickness of the Si cap region 24 increases due to process variations.

　従来のヘテロＭＯＳ１００では、Ｓｉキャップ領域１０７は、加工時にＳｉＯ₂熱酸化膜形成工程、洗浄工程などで膜減りするため、厚さを制御することが非常に困難である。従って、Ｓｉキャップ領域１０７の厚さにバラツキが生じやすい。このため、同一ウェハ内および各ウェハ間において、しきい値電圧のバラツキを生じさせる原因となっており、従来のヘテロＭＯＳにおける大きな問題となっている。 In the conventional hetero MOS 100, the thickness of the Si cap region 107 is very difficult to control because the thickness of the Si cap region 107 is reduced by a SiO ₂ thermal oxide film forming step, a cleaning step, and the like during processing. Therefore, the thickness of the Si cap region 107 tends to vary. This causes a variation in threshold voltage within the same wafer and between each wafer, which is a major problem in the conventional hetero MOS.

　しかし、本実施形態によれば、Ｓｉキャップ領域２４にＰ型不純物を適度にドーピングすることによって、プロセスにおけるバラツキによってＳｉキャップ領域２４の厚さが変動しても、しきい値電圧の変動を小さく抑えることができる。このことを、図３を参照しながさらに詳しく説明する。 However, according to the present embodiment, by appropriately doping the Si cap region 24 with a P-type impurity, even if the thickness of the Si cap region 24 fluctuates due to process variations, the fluctuation of the threshold voltage is reduced. Can be suppressed. This will be described in more detail with reference to FIG.

　図３（Ａ）〜（Ｃ）は、上述の図２のシミュレーションに用いた不純物プロファイルを有する３種類のヘテロＭＯＳについて、ゼロバイアス時のバンドプロファイルを示す図である。図３（Ａ）〜（Ｃ）には、Ｓｉキャップ領域の厚さ１、２、５および１０ｎｍにおける、それぞれ４種類のバンドプロファイルを示している。 FIGS. 3A to 3C are diagrams showing band profiles at the time of zero bias for three types of hetero MOSs having the impurity profiles used in the simulation of FIG. FIGS. 3A to 3C show four types of band profiles at the thicknesses of 1, 2, 5, and 10 nm of the Si cap region, respectively.

　図３（Ａ）に示すように、従来のヘテロＭＯＳ１００では、ＳｉＧｅチャネル領域２３の価電子帯のポテンシャル（図中の凸状部分）の絶対値が、Ｓｉキャップ領域２４の厚さの増大に伴って高くなっている。このことがしきい値電圧の上昇につながっている。 As shown in FIG. 3A, in the conventional hetero MOS 100, the absolute value of the potential of the valence band of the SiGe channel region 23 (the convex portion in the drawing) increases as the thickness of the Si cap region 24 increases. It is high. This leads to an increase in the threshold voltage.

　一方、図３（Ｂ）に示すように、Ｓｉキャップ領域２４にＰ型不純物を5×10¹⁷atoms・cm^-3程度ドーピングした本実施形態のヘテロＭＯＳ１０では、Ｓｉキャップ領域２４の厚さが変動しても、ＳｉＧｅチャネル領域２３の価電子帯のポテンシャル（図中の凸状部分）はほぼ一定であり、界面における価電子帯端のポテンシャルが±０．０５ｅＶの範囲内にある。つまり、しきい値電圧の変動が抑制されている。 On the other hand, as shown in FIG. 3B, in the hetero MOS 10 of the present embodiment in which the Si cap region 24 is doped with a P-type impurity by about 5 × 10 ¹⁷ atoms · cm ⁻³ , the thickness of the Si cap region 24 varies. Even so, the potential of the valence band (the convex portion in the figure) of the SiGe channel region 23 is almost constant, and the potential of the valence band edge at the interface is within ± 0.05 eV. That is, the fluctuation of the threshold voltage is suppressed.

　さらに、Ｓｉキャップ領域２４にドーピングされるＰ型不純物の濃度を高くした場合には、図３（Ｃ）に示すように、Ｓｉキャップ領域２４の厚さの増大に伴って、ＳｉＧｅチャネル領域２３の価電子帯のポテンシャル（図中の凸状部分）の絶対値は低くなっている。これは、図２において破線で示したしきい値電圧の低下と対応している。 Further, when the concentration of the P-type impurity doped in the Si cap region 24 is increased, as shown in FIG. 3C, the thickness of the SiGe channel region 23 increases with the increase in the thickness of the Si cap region 24. The absolute value of the potential of the valence band (the convex portion in the figure) is low. This corresponds to the decrease in the threshold voltage indicated by the broken line in FIG.

　以上のことから、Ｓｉキャップ領域２４の厚さの変化に対して、しきい値電圧の変動を小さくするためには、ＳｉＧｅチャネル領域２３のポテンシャルがほぼ等しくなるようドーピング濃度を設定すればよいことがわかる。 From the above, in order to reduce the change in the threshold voltage with respect to the change in the thickness of the Si cap region 24, the doping concentration should be set so that the potential of the SiGe channel region 23 becomes substantially equal. I understand.

　次に、上述のＳｉキャップ領域が異なる３種類のヘテロＭＯＳのＶｇ−Ｉｄ特性を、図４に示す。図４は、図２および図３に示した３種類のヘテロＭＯＳにおけるＶｇ−Ｉｄ特性のシミュレーション結果である。ここでは、Ｓｉキャップ領域２４およびＳｉキャップ領域１０７の厚さは５ｎｍである。 FIG. 4 shows the Vg-Id characteristics of the three types of hetero MOSs having different Si cap regions. FIG. 4 is a simulation result of Vg-Id characteristics in the three types of hetero MOSs shown in FIGS. Here, the thickness of Si cap region 24 and Si cap region 107 is 5 nm.

　図４に示すように、一点鎖線（Ａ）で表される従来のヘテロＭＯＳ１００に比べて、実線（Ｂ）で表されるＳｉキャップ領域２４にＰ型不純物を５×１０¹⁷atoms・cm^-3程度ドーピングした本実施形態のヘテロＭＯＳ１０は、所定のドレイン電流を低いゲート電圧で流すことができる。さらに、Ｓｉキャップ領域２４にドーピングされるＰ型不純物の濃度を高くした場合には、破線（Ｃ）で表されるように、所定のドレイン電流をさらに低いゲート電圧で流すことができる。 As shown in FIG. 4, as compared with the conventional hetero MOS 100 represented by the dashed line (A), the P-type impurity is added to the Si cap region 24 represented by the solid line (B) at 5 × 10 ¹⁷ atoms · cm ^−3. The heavily doped hetero MOS 10 of this embodiment can flow a predetermined drain current at a low gate voltage. Further, when the concentration of the P-type impurity doped in the Si cap region 24 is increased, a predetermined drain current can be caused to flow at a lower gate voltage as shown by a broken line (C).

　このことからわかるように、従来のへテロＭＯＳ１００に比べて、Ｓｉキャップ領域２４にＰ型不純物をドーピングした本実施形態のヘテロＭＯＳ１０は、しきい値電圧を小さくすることができるという効果が有る。なお、Ｓｉキャップ領域２４の厚さの変動に伴う、ヘテロＭＯＳのしきい値電圧の変動を抑制するためには、Ｓｉキャップ領域２４に含まれるＰ型不純物の濃度は、１×１０¹⁷atoms・cm^-3以上であればよい。また、Ｓｉキャップ領域２４に含まれるＰ型不純物の濃度が１×１０¹⁸atoms・cm^-3以下であることが好ましい。これは、図２および図３に示すように、上記のＰ型不純物の濃度の範囲では、Ｓｉキャップ領域２４の厚さの変動に伴うヘテロＭＯＳのしきい値電圧の変動を抑制する効果が高いからである。 As can be seen from this, the hetero MOS 10 of the present embodiment in which the Si cap region 24 is doped with a P-type impurity has an effect that the threshold voltage can be reduced as compared with the conventional hetero MOS 100. In order to suppress a change in the threshold voltage of the hetero MOS due to a change in the thickness of the Si cap region 24, the concentration of the P-type impurity contained in the Si cap region 24 is 1 × 10 ¹⁷ atoms. cm- ³ or more may be used. Preferably, the concentration of the P-type impurity contained in the Si cap region 24 is 1 × 10 ¹⁸ atoms · cm ⁻³ or less. This is because, as shown in FIG. 2 and FIG. 3, within the above-described range of the concentration of the P-type impurity, the effect of suppressing the fluctuation of the threshold voltage of the hetero MOS due to the fluctuation of the thickness of the Si cap region 24 is high. Because.

　図５は、ヘテロＭＯＳにおいて、ゲート電圧を印加することによって、ゲート絶縁膜１２（ＳｉＯ₂）／Ｓｉキャップ領域２４の界面（寄生チャネル）、およびＳｉキャップ領域２４／ＳｉＧｅチャネル領域２３の界面（チャネル）に蓄積されるホールのピーク濃度をゲート電圧に対してプロットしたものである。 FIG. 5 shows that, in a hetero MOS, by applying a gate voltage, an interface (parasitic channel) of the gate insulating film 12 (SiO ₂ ) / Si cap region 24 and an interface (channel) of the Si cap region 24 / SiGe channel region 23 are formed. 3) is a plot of the peak concentration of holes accumulated in the graph of FIG.

　図５に示すように、Ｎ型不純物（濃度１×１０¹⁷atoms・ｃｍ^-3）がドーピングされたＳｉキャップ領域１０７を備える従来のヘテロＭＯＳ１００（一点鎖線（Ａ））では、Ｓｉキャップ領域２４／ＳｉＧｅチャネル領域２３の界面に蓄積されるホール数が寄生チャネルのホール数より大きい範囲は、図中の電圧範囲Ａである。一方、Ｓｉキャップ領域２４にＰ型不純物がドーピングされたＳｉキャップ領域２４を備える本実施形態のヘテロＭＯＳ１０では、Ｓｉキャップ領域２４／ＳｉＧｅチャネル領域２３の界面に蓄積されるホール数が寄生チャネルのホール数より大きい範囲が、Ｐ型不純物濃度が５×１０¹⁷atoms・ｃｍ^-3（実線（Ｂ））、１×１０¹⁸atoms・ｃｍ^-3（破線（Ｃ））と増大するにつれて、図中の電圧範囲Ｂ、Ｃと順次拡大していることがわかる。これは、従来のヘテロＭＯＳ１００において問題となっている寄生チャネルを抑制し、高い駆動力を得ることができることを示している。 As shown in FIG. 5, in a conventional hetero MOS 100 (single-dot chain line (A)) including a Si cap region 107 doped with an N-type impurity (concentration of 1 × 10 ¹⁷ atoms · cm ⁻³ ), the Si cap region 24 / The range in which the number of holes accumulated at the interface of the SiGe channel region 23 is larger than the number of holes in the parasitic channel is a voltage range A in the drawing. On the other hand, in the hetero MOS 10 of the present embodiment in which the Si cap region 24 includes the Si cap region 24 doped with a P-type impurity, the number of holes accumulated at the interface between the Si cap region 24 and the SiGe channel region 23 is the number of holes of the parasitic channel. As the range larger than the number increases as the P-type impurity concentration increases to 5 × 10 ¹⁷ atoms · cm ⁻³ (solid line (B)) and 1 × 10 ¹⁸ atoms · cm ⁻³ (dashed line (C)), It can be seen that the voltage ranges B and C are sequentially expanded. This indicates that a parasitic channel which is a problem in the conventional hetero MOS 100 can be suppressed and a high driving force can be obtained.

　以上に述べたように、Ｓｉキャップ領域２４にＰ型不純物を適度に導入することによって、Ｓｉキャップ領域２４の厚さの変動に伴う、ヘテロＭＯＳのしきい値電圧の変動を抑制することが可能となる。従って、プロセスのバラツキに起因したＳｉキャップ領域２４の厚さにバラツキが生じた場合にも、同一ウェハ内、各ウェハ間、ロット間におけるしきい値のバラツキを低減することができる。特に、本実施形態のヘテロＭＯＳ１０を複数個用いて集積回路を構成する場合、各ヘテロＭＯＳ１０の間でしきい値電圧のバラツキをより低減するためには、各ヘテロＭＯＳ１０におけるＳｉキャップ領域２４の厚さもあまり変化しないことが好ましく、具体的には１０ｎｍ以下であることが好ましい。 As described above, by appropriately introducing the P-type impurity into the Si cap region 24, it is possible to suppress the variation in the threshold voltage of the hetero MOS due to the variation in the thickness of the Si cap region 24. It becomes. Therefore, even when the thickness of the Si cap region 24 varies due to the process variation, the variation in the threshold value within the same wafer, between each wafer, and between lots can be reduced. In particular, when an integrated circuit is configured by using a plurality of hetero MOSs 10 of the present embodiment, in order to further reduce the variation in the threshold voltage between the hetero MOSs 10, the thickness of the Si cap region 24 in each hetero MOS 10 is required. It is also preferable that the change does not change much, specifically, it is preferable that the thickness be 10 nm or less.

　また、ヘテロＭＯＳのしきい値電圧を下げることも可能である。さらに、従来のヘテロＭＯＳで課題となっている寄生チャネルを抑制し、高い駆動力を実現することができる。 It is also possible to lower the threshold voltage of the hetero MOS. Furthermore, a parasitic channel, which is a problem in the conventional hetero MOS, can be suppressed, and a high driving force can be realized.

　なお、本実施形態では、ＳｉＧｅチャネル領域２３を用いたＰチャネルへテロＭＯＳについて示したが、本発明は、この構造に限られるものではなく、全ての導電型を逆に入れ替えたＮチャネルへテロＭＯＳとしても同様の効果が得られる。つまり、へテロＭＯＳの構造が、チャネル領域とゲート絶縁膜の間に存在し、チャネル領域とヘテロ接合を形成する半導体層（本実施形態のＳｉキャップ領域２４に対応する）に、チャネルを走行するキャリアと導電性が同一となる不純物を適度にドーピングした構造であれば、ヘテロＭＯＳにおけるしきい値電圧の変動を抑制することができる。例えば、ＳｉＧｅチャネル領域２３に代えて、Ｓｉ_1-xＣ_xからなるチャネル領域を用い、Ｎ型不純物がドーピングされたＳｉキャップ領域を用いて、ＮチャネルヘテロＭＯＳとしてもよい。また、ＳｉＧｅＣをチャネルに用い、Ｎ型不純物がドーピングされたＳｉキャップ領域を用いたＮチャネルヘテロＭＯＳ、あるいはＰ型不純物ドーピングされたＳｉキャップ領域を用いたＰチャネルヘテロＭＯＳとしてもよい。また、これらを集積したＣＭＯＳとしてもよい。 In the present embodiment, a P-channel hetero MOS using the SiGe channel region 23 has been described. However, the present invention is not limited to this structure, and an N-channel hetero MOS transistor in which all conductivity types are reversed. The same effect can be obtained also as a MOS. That is, the structure of the hetero MOS exists between the channel region and the gate insulating film, and the channel runs through the semiconductor layer (corresponding to the Si cap region 24 of the present embodiment) forming a heterojunction with the channel region. With a structure in which an impurity having the same conductivity as that of the carrier is appropriately doped, a variation in the threshold voltage of the hetero MOS can be suppressed. For example, instead of the SiGe channel region 23, an N-channel hetero MOS may be used by using a channel region made of Si _1-x C _x and using a Si cap region doped with an N-type impurity. Further, an N-channel hetero MOS using an Si cap region doped with an N-type impurity using SiGeC as a channel, or a P-channel hetero MOS using a Si cap region doped with a P-type impurity may be used. Further, a CMOS in which these are integrated may be used.

　（実施形態２）
　次に、本実施形態のヘテロＤＴＭＯＳの構成を説明する。図６は、ＳｉＧｅ層をチャネル領域として用い、Ｓｉ／ＳｉＧｅヘテロ接合を利用した、本実施形態のＰチャネルヘテロＤＴＭＯＳ６０の断面構造を示す。図７は、本実施形態のＰチャネルヘテロＤＴＭＯＳ６０の上面図である。 (Embodiment 2)
Next, the configuration of the hetero DTMOS of the present embodiment will be described. FIG. 6 shows a cross-sectional structure of a P-channel hetero DTMOS 60 of the present embodiment using a SiGe layer as a channel region and utilizing a Si / SiGe heterojunction. FIG. 7 is a top view of the P-channel hetero DTMOS 60 of the present embodiment.

　図６に示すように、本実施形態のＰチャネルヘテロＤＴＭＯＳ６０は、Ｐ型のＳｉ基板１１と、Ｓｉ基板１１の上に設けられたＳｉＯ₂膜（約６ｎｍ）からなるゲート絶縁膜１２と、高濃度のＰ型不純物を含むポリシリコンからなり、ゲート絶縁膜１２の上に設けられたゲート電極１３と、ゲート絶縁膜１２の上に形成され、ゲート電極１３の側面を覆うサイドウォールスペーサ１４とを備えている。 As shown in FIG. 6, the P-channel hetero DTMOS 60 of the present embodiment includes a P-type Si substrate 11, a gate insulating film 12 made of a SiO ₂ film (about 6 nm) provided on the Si substrate 11, A gate electrode 13 made of polysilicon containing a P-type impurity at a concentration and provided on the gate insulating film 12 and a sidewall spacer 14 formed on the gate insulating film 12 and covering the side surface of the gate electrode 13 Have.

　図６に示す本実施形態のＰチャネルヘテロＤＴＭＯＳ６０は、その製造工程において、Ｓｉ基板１１の上部に、結晶成長前にあらかじめイオン注入によって高濃度のＮ型不純物（２×１０¹⁸atoms・ｃｍ^-3）が導入されて、Ｓｉ層１５が形成されている。このＳｉ層１５上に、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉ層１６と、ＳｉＧｅ層１７と、Ｓｉ層１８とが順に形成されている。 In the manufacturing process of the P-channel hetero DTMOS 60 of the present embodiment shown in FIG. 6, a high concentration N-type impurity (2 × 10 ¹⁸ atoms · cm ^{−3) is} previously implanted into the upper portion of the Si substrate 11 before crystal growth. ) Is introduced to form the Si layer 15. On this Si layer 15, a Si layer 16, a SiGe layer 17, and a Si layer 18 epitaxially grown by the UHV-CVD method are sequentially formed.

　さらに、本実施形態のＰチャネルヘテロＤＴＭＯＳ６０において、Ｓｉ層１５、Ｓｉ層１６、ＳｉＧｅ層１７およびＳｉ層１８のうち、ゲート電極１３の両側方に位置する領域には、高濃度のＰ型不純物を含むソース領域１９及びドレイン領域２０が設けられている。 Further, in the P-channel hetero DTMOS 60 of the present embodiment, a high-concentration P-type impurity is implanted in the regions located on both sides of the gate electrode 13 among the Si layer 15, the Si layer 16, the SiGe layer 17, and the Si layer 18. A source region 19 and a drain region 20 are provided.

　また、Ｓｉ層１５のうち、ソース領域１９とドレイン領域２０との間の領域は、高濃度のＮ型不純物を含むＳｉボディ領域２１となっている。Ｓｉボディ領域２１とゲート電極１３とは、配線２５で電気的に短絡されている。具体的には、図７に示すように、ゲート電極１３とＳｉボディ領域２１とが、チャネルが形成される領域外で直接接続されている。 {Circle around (2)} In the Si layer 15, a region between the source region 19 and the drain region 20 is a Si body region 21 containing a high concentration of N-type impurities. Si body region 21 and gate electrode 13 are electrically short-circuited by wiring 25. Specifically, as shown in FIG. 7, the gate electrode 13 and the Si body region 21 are directly connected outside the region where the channel is formed.

　Ｓｉ層１６およびＳｉＧｅ層１７は、いずれもａｓ−ｇｒｏｗｎの状態では、Ｎ型不純物がドープされていないアンドープ層となっており、Ｓｉ層１６およびＳｉＧｅ層１７のうち、ソース領域１９とドレイン領域２０との間の領域は、それぞれ低濃度のＮ型不純物を含むＳｉバッファ領域２２、および低濃度のＮ型不純物を含むＳｉＧｅチャネル領域２３となっている。Ｓｉ膜１８のうちゲート絶縁膜１２の直下に位置する領域は、Ｐ型不純物（５×１０¹⁷atoms・ｃｍ^-3）が導入されたＳｉキャップ領域２４となっている。なお、ゲート絶縁膜１２は、Ｓｉ層１８を熱酸化することによって形成されている。本実施形態のＰチャネルヘテロＭＯＳ１０の動作時には、ゲート電極１３に印加されるゲートバイアス電圧によって、ＳｉＧｅチャネル領域２３およびＳｉキャップ領域２４は空乏化し、正孔がＳｉＧｅチャネル領域２３を走行する。 Each of the Si layer 16 and the SiGe layer 17 is an undoped layer not doped with an N-type impurity in an as-grown state, and the source region 19 and the drain region 20 of the Si layer 16 and the SiGe layer 17 are formed. Are Si buffer regions 22 containing low-concentration N-type impurities, and SiGe channel regions 23 containing low-concentration N-type impurities. A region of the Si film 18 located immediately below the gate insulating film 12 is a Si cap region 24 into which a P-type impurity (5 × 10 ¹⁷ atoms · cm ⁻³ ) has been introduced. The gate insulating film 12 is formed by thermally oxidizing the Si layer 18. During the operation of the P-channel hetero MOS 10 of the present embodiment, the SiGe channel region 23 and the Si cap region 24 are depleted by the gate bias voltage applied to the gate electrode 13, and holes travel in the SiGe channel region 23.

　上述の内容からわかるように、基本的には、上記実施形態１で示したヘテロＭＯＳの構造と同じであるが、ゲート電極１３とＳｉボディ領域２１が電気的に短絡されている点が異なる。 As can be seen from the above description, the structure is basically the same as that of the hetero MOS shown in the first embodiment, except that the gate electrode 13 and the Si body region 21 are electrically short-circuited.

　本実施形態のヘテロＤＴＭＯＳ６０では、図６に示すように、ゲート電極１３と、Ｓｉボディ領域２１とが短絡されている。このため、ゲート電極１３にゲートバイアス電圧が印加されると、Ｓｉボディ領域２１を介してＳｉチャネル領域２３にゲートバイアス電圧と同じ大きさの順方向バイアス電圧が印加されることになる。これにより、ゲートバイアスオフ時には通常のＭＯＳトランジスタと同じ状態となり、また、ゲートバイアスオン時には、ゲートバイアス電圧の増大にともなってＳｉボディ領域２１が順方向にバイアスされていくので、しきい値電圧が低下していく。従って、従来のＳｉ基板を用いたＤＴＭＯＳに比べて、低いしきい値電圧で動作させることができる。 In the hetero DTMOS 60 of the present embodiment, as shown in FIG. 6, the gate electrode 13 and the Si body region 21 are short-circuited. Therefore, when a gate bias voltage is applied to gate electrode 13, a forward bias voltage having the same magnitude as the gate bias voltage is applied to Si channel region 23 via Si body region 21. As a result, when the gate bias is off, the state is the same as that of a normal MOS transistor, and when the gate bias is on, the Si body region 21 is biased in the forward direction with an increase in the gate bias voltage. It is going down. Therefore, the device can be operated at a lower threshold voltage as compared with a conventional DTMOS using a Si substrate.

　また、本実施形態のヘテロＤＴＭＯＳ６０では、基板バイアス係数γを大きくできるので、動作時のしきい値が大きく低下し、実効的なゲートオーバードライブ量が増大する。この結果、高いオン電流を得ることができる。つまり、ヘテロＤＴＭＯＳ６０によれば、低電圧でも高い電流駆動力、および速いスイッチング速度を実現することができる。 In addition, in the hetero DTMOS 60 of the present embodiment, since the substrate bias coefficient γ can be increased, the threshold value during operation is greatly reduced, and the effective gate overdrive amount is increased. As a result, a high on-current can be obtained. That is, according to the hetero DTMOS 60, a high current driving force and a high switching speed can be realized even at a low voltage.

　図８は、従来のヘテロＭＯＳ１００において、ゲート電極１３とＳｉボディ領域２１が電気的に短絡されているヘテロＤＴＭＯＳ（以下、従来型へテロＤＴＭＯＳと称す）と、Ｓｉキャップ領域２４にＰ型の不純物を導入した本実施形態のヘテロＤＴＭＯＳ６０とについて、しきい値電圧とＳｉキャップ領域の厚さとの相関関係を表す。 FIG. 8 shows a conventional hetero MOS 100 in which a gate electrode 13 and a Si body region 21 are electrically short-circuited (hereinafter referred to as a conventional hetero DTMOS), and a P-type impurity in a Si cap region 24. Represents the correlation between the threshold voltage and the thickness of the Si cap region for the hetero DTMOS 60 according to the present embodiment in which is introduced.

　従来型ヘテロＤＴＭＯＳでは、Ｓｉキャップ領域１０７にＮ型不純物がドーピングされており、しきい値電圧とＳｉキャップ領域の厚さとの相関関係は、図８に示す一点鎖線（ａ）で表される。では In the conventional hetero DTMOS, the Si cap region 107 is doped with an N-type impurity, and the correlation between the threshold voltage and the thickness of the Si cap region is represented by a dashed line (a) shown in FIG.

　一方、Ｐ型不純物が５×１０¹⁷atoms・ｃｍ^-3程度ドーピングされたＳｉキャップ領域２４を備える本実施形態のヘテロＤＴＭＯＳ６０では、しきい値電圧とＳｉキャップ領域２４の厚さとの相関関係は、図８に示す実線（ｂ）で表される。図８からわかるように、本実施形態のヘテロＤＴＭＯＳ６０では、従来型ヘテロＤＴＭＯＳに比べて、しきい値の変動が小さくなっている。さらに、Ｓｉキャップ領域２４のＰ型不純物濃度を多くした場合（Ｐ型不純物濃度１×１０¹⁸atoms・ｃｍ^-3：図８中の破線（ｃ））には、従来型ヘテロＤＴＭＯＳの場合（一点鎖線（ａ））とは逆に、Ｓｉキャップ領域２４の厚さを大きくなるにつれて、しきい値電圧の絶対値は小さくなる。つまり、しきい値電圧は低くなる。これは、Ｓｉキャップ領域２４のうちドーピング濃度の高い領域が厚くなり、ＳｉＧｅチャネル領域２３のポテンシャルが低くなるからである。 On the other hand, in the hetero DTMOS 60 of the present embodiment including the Si cap region 24 doped with about 5 × 10 ¹⁷ atoms · cm ^{−3 of} P-type impurities, the correlation between the threshold voltage and the thickness of the Si cap region 24 is as follows. This is represented by the solid line (b) shown in FIG. As can be seen from FIG. 8, in the hetero DTMOS 60 of the present embodiment, the fluctuation of the threshold value is smaller than that of the conventional hetero DTMOS. Further, when the P-type impurity concentration of the Si cap region 24 is increased (P-type impurity concentration of 1 × 10 ¹⁸ atoms · cm ⁻³ : broken line (c) in FIG. 8), in the case of the conventional hetero DTMOS (one point). Contrary to the chain line (a)), as the thickness of the Si cap region 24 increases, the absolute value of the threshold voltage decreases. That is, the threshold voltage decreases. This is because a region having a high doping concentration in the Si cap region 24 becomes thicker, and the potential of the SiGe channel region 23 becomes lower.

　また、上記実施形態１で示したヘテロＭＯＳ１０における、しきい値電圧の変動に比べて、その変化量が小さくなっている。このことから、上記実施形態１のヘテロＭＯＳ１０に比べて、本実施形態のヘテロＤＴＭＯＳ６０の方が、しきい値電圧の安定化に対して有効であることがわかる。なお、Ｓｉキャップ領域２４の厚さの変動に伴う、ヘテロＤＴＭＯＳのしきい値電圧の変動を抑制するためには、Ｓｉキャップ領域２４に含まれるＰ型不純物の濃度は、１×１０¹⁷atoms・cm^-3以上であればよい。また、Ｓｉキャップ領域２４に含まれるＰ型不純物の濃度が１×１０¹⁸atoms・cm^-3以下であることが好ましい。これは、図８に示すように、上記のＰ型不純物の濃度の範囲では、Ｓｉキャップ領域２４の厚さの変動に伴うヘテロＭＯＳのしきい値電圧の変動を抑制する効果が高いからである。 Further, the change amount of the threshold voltage in the hetero MOS 10 described in the first embodiment is smaller than that of the change in the threshold voltage. This indicates that the hetero DTMOS 60 of the present embodiment is more effective in stabilizing the threshold voltage than the hetero MOS 10 of the first embodiment. In order to suppress the fluctuation of the threshold voltage of the hetero DTMOS due to the fluctuation of the thickness of the Si cap region 24, the concentration of the P-type impurity contained in the Si cap region 24 is 1 × 10 ¹⁷ atoms · cm- ³ or more may be used. Preferably, the concentration of the P-type impurity contained in the Si cap region 24 is 1 × 10 ¹⁸ atoms · cm ⁻³ or less. This is because, as shown in FIG. 8, within the above-described range of the concentration of the P-type impurity, the effect of suppressing the fluctuation of the threshold voltage of the hetero MOS due to the fluctuation of the thickness of the Si cap region 24 is high. .

　図９は、従来型へテロＤＴＭＯＳと、Ｓｉキャップ領域２４にＰ型不純物を導入した本実施形態のヘテロＤＴＭＯＳ６０とについて、Ｖｇ−Ｉｄ特性をシミュレーションした結果を示す。ここでは、従来型へテロＤＴＭＯＳのＳｉキャップ領域１０７、および本実施形態のヘテロＤＴＭＯＳ６０のＳｉキャップ領域２４の厚さは、いずれも５ｎｍである。 FIG. 9 shows the results of simulating the Vg-Id characteristics of the conventional hetero DTMOS and the hetero DTMOS 60 of the present embodiment in which a P-type impurity is introduced into the Si cap region 24. Here, the thickness of the Si cap region 107 of the conventional hetero DTMOS and the thickness of the Si cap region 24 of the hetero DTMOS 60 of the present embodiment are both 5 nm.

　図９において、一点鎖線（ａ）で表される従来型へテロＤＴＭＯＳと、実線（ｂ）で表される本実施形態のヘテロＤＴＭＯＳ６０とを比較すると、しきい値電圧を小さくすることができることがわかる。 In FIG. 9, comparing the conventional hetero DTMOS represented by the dashed line (a) with the hetero DTMOS 60 of the present embodiment represented by the solid line (b), the threshold voltage can be reduced. Understand.

　一般に、ＤＴＭＯＳでは、Ｐ型のゲート−Ｎ型のボディ（ベース）−Ｐ型のソース領域１９（エミッタ）・ドレイン領域２０（コレクタ）間に横方向の寄生バイポーラトランジスタが発生し、このトランジスタがオンして流れるボディ電流が実用上問題となることがある。 Generally, in the DTMOS, a lateral parasitic bipolar transistor is generated between a P-type gate, an N-type body (base), and a P-type source region 19 (emitter) / drain region 20 (collector), and this transistor is turned on. The body current flowing through it may be a problem in practical use.

　しかし、図９に示すように、従来型へテロＤＴＭＯＳと、本実施形態のヘテロＤＴＭＯＳ６０との間では、ボディ電流に変化がない。つまり、本実施形態のヘテロＤＴＭＯＳ６０では、ボディ電流とドレイン電流の差が拡大され、ボディ電流で制限される動作電圧範囲の拡大を図ることができる。 However, as shown in FIG. 9, there is no change in the body current between the conventional hetero DTMOS and the hetero DTMOS 60 of the present embodiment. That is, in the hetero DTMOS 60 of the present embodiment, the difference between the body current and the drain current is increased, and the operating voltage range limited by the body current can be expanded.

　図１０は、従来型ヘテロＤＴＭＯＳ（ボディ領域２１のＮ型不純物濃度：２×１０¹⁸atoms・ｃｍ^-3）と本実施形態のヘテロＤＴＭＯＳ６０とのしきい値が等しくなるように、本実施形態のヘテロＤＴＭＯＳ６０のＳｉボディ領域２１のＮ型不純物濃度を高く（２×１０¹⁹atoms・ｃｍ^-3）設定し、それぞれのヘテロＤＴＭＯＳのＶｇ−Ｉｄ特性を示した図である。 FIG. 10 shows that the threshold value of the conventional hetero DTMOS (N-type impurity concentration of the body region 21: 2 × 10 ¹⁸ atoms · cm ⁻³ ) is equal to that of the hetero DTMOS 60 of the present embodiment. FIG. 9 is a diagram showing Vg-Id characteristics of each hetero DTMOS with an N-type impurity concentration of a Si body region 21 of the hetero DTMOS 60 set to a high value (2 × 10 ¹⁹ atoms · cm ⁻³ ).

　本実施形態によれば、Ｓｉキャップ領域２４にＰ型不純物をドーピングすることによって、しきい値が低下する分、ボディ領域２１の不純物濃度を高く設定できる。ボディ領域２１の不純物濃度が高くなると、ソース−ボディ間のビルトインポテンシャルが増大する。従って、横方向の寄生バイポーラトランジスタに発生するボディ電流を低く抑制することができる。すなわち、動作電圧範囲の拡大が図れる。さらに、ボディ領域２１の不純物濃度を高くすると、ソース−ドレイン間に電圧を印加したときに、ソース領域１９およびドレイン領域２０からの空乏層の広がりが抑制される。従って、ボディ濃度を高くしても低いしきい値電圧を保つことができ、ゲート長を短くした場合に生じるショートチャネル効果も十分に抑制することができる。なお、本実施形態では、Ｓｉボディ領域２１の不純物濃度を２×１０¹⁹atoms・ｃｍ^-3に設定しているが、５×１０¹⁸atoms・ｃｍ^-3以上であれば、同様の効果が得られる。 According to the present embodiment, by doping the Si cap region 24 with a P-type impurity, the impurity concentration of the body region 21 can be set to be higher because the threshold value is reduced. As the impurity concentration of the body region 21 increases, the built-in potential between the source and the body increases. Therefore, the body current generated in the lateral parasitic bipolar transistor can be suppressed low. That is, the operating voltage range can be expanded. Further, when the impurity concentration of the body region 21 is increased, the spread of the depletion layer from the source region 19 and the drain region 20 when a voltage is applied between the source and the drain is suppressed. Therefore, a low threshold voltage can be maintained even when the body concentration is increased, and the short channel effect that occurs when the gate length is shortened can be sufficiently suppressed. In the present embodiment, the impurity concentration of the Si body region 21 is set to 2 × 10 ¹⁹ atoms · cm ⁻³ , but the same effect can be obtained if the impurity concentration is 5 × 10 ¹⁸ atoms · cm ⁻³ or more. Can be

　以上に述べたように、Ｓｉキャップ領域２４にＰ型不純物を適度にドーピングすることによって、Ｓｉキャップ領域の厚さの変動に伴う、しきい値電圧の変動を抑制することが可能となる。従って、プロセスのバラツキに起因したＳｉキャップ領域２４の厚さにバラツキが生じた場合にも、同一ウェハ内、各ウェハ間、ロット間におけるしきい値のバラツキを低減することができる。特に、本実施形態のヘテロＤＴＭＯＳ２０を複数個用いて集積回路を構成する場合、各ヘテロＤＴＭＯＳ６０の間でしきい値電圧のバラツキをより低減するためには、各ヘテロＤＴＭＯＳ６０におけるＳｉキャップ領域２４の厚さもあまり変化しないことが好ましく、具体的には１０ｎｍ以下であることが好ましい。 As described above, by appropriately doping the Si cap region 24 with a P-type impurity, it is possible to suppress a change in threshold voltage due to a change in the thickness of the Si cap region. Therefore, even when the thickness of the Si cap region 24 varies due to the process variation, the variation in the threshold value within the same wafer, between each wafer, and between lots can be reduced. In particular, when an integrated circuit is configured using a plurality of the hetero DTMOSs 20 of the present embodiment, in order to further reduce the variation in the threshold voltage between the hetero DTMOSs 60, the thickness of the Si cap region 24 in each hetero DTMOS 60 is required. It is also preferable that the change does not change much, specifically, it is preferable that the thickness be 10 nm or less.

　また、Ｓｉキャップ領域２４にＰ型不純物を適度にドーピングすることによって、しきい値電圧を下げることも可能である。 {Circle around (4)} By appropriately doping the Si cap region 24 with a P-type impurity, the threshold voltage can be reduced.

　さらに、ヘテロＤＴＭＯＳ構造で課題となっているボディ電流を抑制し、広い動作電圧範囲を実現することができ、ショートチャネル効果を十分抑制することができる。 (4) Further, the body current, which is a problem in the hetero DTMOS structure, can be suppressed, a wide operating voltage range can be realized, and the short channel effect can be sufficiently suppressed.

　なお、本実施形態では、ＳｉＧｅチャネル領域２３を用いたＰチャネルへテロＤＴＭＯＳについて示したが、本発明は、この構造に限られるものではなく、全ての導電型を逆に入れ替えたＮチャネルへテロＭＯＳとしても同様の効果が得られる。つまり、へテロＤＴＭＯＳの構造が、チャネル領域とゲート絶縁膜の間に存在し、チャネル領域とヘテロ接合を形成する半導体層（本実施形態のＳｉキャップ領域２４に対応する）に、チャネルを走行するキャリアと導電性が同一となる不純物を適度にドーピングした構造であれば、しきい値電圧の変動が抑制されたヘテロＤＴＭＯＳを得ることができる。例えば、ＳｉＧｅチャネル領域２３に代えて、Ｓｉ_1-xＣ_xからなるチャネル領域を用い、Ｎ型不純物がドーピングされたＳｉキャップ領域を用いて、ＮチャネルへテロＤＴＭＯＳとしてもよい。また、ＳｉＧｅＣをチャネルに用い、Ｎ型不純物がドーピングされたＳｉキャップ領域を用いたＮチャネルへテロＤＴＭＯＳ、あるいはＰ型不純物ドーピングされたＳｉキャップ領域を用いたＰチャネルへテロＤＴＭＯＳとしてもよい。また、これらを集積した相補型のＤＴＭＯＳとしてもよい。 In the present embodiment, a P-channel hetero DTMOS using the SiGe channel region 23 has been described. However, the present invention is not limited to this structure, and an N-channel hetero DTMOS in which all conductivity types are reversed. The same effect can be obtained also as a MOS. That is, the structure of the hetero DTMOS exists between the channel region and the gate insulating film, and runs through the channel in the semiconductor layer (corresponding to the Si cap region 24 of the present embodiment) forming a heterojunction with the channel region. With a structure in which an impurity having the same conductivity as a carrier is appropriately doped, a hetero DTMOS in which a change in threshold voltage is suppressed can be obtained. For example, an N-channel hetero DTMOS may be used instead of the SiGe channel region 23, using a channel region made of Si _1-x C _x and using a Si cap region doped with an N-type impurity. Further, an N-channel hetero DTMOS using an Si cap region doped with an N-type impurity or a P-channel hetero DTMOS using a Si cap region doped with a P-type impurity may be used using SiGeC as a channel. Further, these may be integrated to form a complementary DTMOS.

　（実施形態３）
　本実施形態では、相補型ヘテロＭＯＳの構成を説明する。図１１は、ＳｉＧｅ層をチャネル領域として用い、Ｓｉ／ＳｉＧｅヘテロ接合を利用した、本実施形態の相補型ヘテロＭＯＳ７０の断面構造を示す。 (Embodiment 3)
In this embodiment, a configuration of a complementary hetero MOS will be described. FIG. 11 shows a cross-sectional structure of a complementary hetero MOS 70 of the present embodiment using a SiGe layer as a channel region and utilizing a Si / SiGe heterojunction.

　図１１に示すように、本実施形態の相補型ヘテロＭＯＳ７０は、Ｓｉ層１５ａと、Ｓｉ層１５ａに酸素イオンを注入するなどの方法により形成された埋め込み酸化膜１５ｂと、埋め込み酸化膜１５ｂの上に設けられたＰチャネルヘテロＭＯＳ（以下、Ｐ−ヘテロＭＯＳと称す）用の半導体層３０と、埋め込み酸化膜１５ｂの上に設けられたＮチャネルヘテロＭＯＳ（以下、Ｎ−ヘテロＭＯＳと称す）用の半導体層９０とを有している。半導体層３０の上には、ＳｉＯ₂膜（約６ｎｍ）からなるゲート絶縁膜１２と、高濃度のＰ型不純物を含むポリシリコンからなり、ゲート絶縁膜１２の上に設けられたゲート電極１３と、ゲート絶縁膜１２の上に形成され、ゲート電極１３の側面を覆うサイドウォールスペーサ１４とが設けられている。また、半導体層９０の上には、ＳｉＯ₂膜（約６ｎｍ）からなるゲート絶縁膜７２と、高濃度のＮ型不純物を含むポリシリコンからなり、ゲート絶縁膜７２の上に設けられたゲート電極７３と、ゲート絶縁膜７２の上に形成され、ゲート電極７３の側面を覆うサイドウォールスペーサ７４とが設けられている。 As shown in FIG. 11, the complementary hetero MOS 70 of the present embodiment includes a Si layer 15a, a buried oxide film 15b formed by a method such as implantation of oxygen ions into the Si layer 15a, and a buried oxide film 15b. Semiconductor layer 30 provided for P-channel hetero MOS (hereinafter referred to as P-hetero MOS) and N-channel hetero MOS (hereinafter referred to as N-hetero MOS) provided on buried oxide film 15b. Semiconductor layer 90. On the semiconductor layer 30, a gate insulating film 12 made of a SiO ₂ film (about 6 nm) and a gate electrode 13 made of polysilicon containing a high concentration of P-type impurity and provided on the gate insulating film 12 are formed. And a side wall spacer 14 formed on the gate insulating film 12 and covering the side surface of the gate electrode 13. Further, on the semiconductor layer 90, a gate insulating film 72 made of a SiO ₂ film (about 6 nm) and a gate electrode made of polysilicon containing a high concentration of N-type impurity, provided on the gate insulating film 72 73 and a sidewall spacer 74 formed on the gate insulating film 72 and covering a side surface of the gate electrode 73 are provided.

　本実施形態の相補型ヘテロＭＯＳ７０の製造工程において、Ｐ−ヘテロＭＯＳ用の半導体層３０には、結晶成長前にあらかじめイオン注入によって高濃度のＮ型不純物（２×１０¹⁸atoms・ｃｍ^-3）が導入されて、Ｓｉ層１５が形成されている。このＳｉ層１５上に、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉ層１６と、ＳｉＧｅ層１７と、Ｓｉ層１８とが順に形成されている。さらに、Ｓｉ層１５、Ｓｉ層１６、ＳｉＧｅ層１７およびＳｉ層１８のうち、ゲート電極１３の両側方に位置する領域には、高濃度のＰ型不純物を含むソース領域１９及びドレイン領域２０が設けられている。 In the manufacturing process of the complementary hetero MOS 70 of the present embodiment, a high concentration N-type impurity (2 × 10 ¹⁸ atoms · cm ⁻³ ) is implanted into the P-hetero MOS semiconductor layer 30 by ion implantation before crystal growth. Is introduced to form the Si layer 15. On this Si layer 15, a Si layer 16, a SiGe layer 17, and a Si layer 18 epitaxially grown by the UHV-CVD method are sequentially formed. Further, in the regions located on both sides of the gate electrode 13 among the Si layer 15, the Si layer 16, the SiGe layer 17, and the Si layer 18, a source region 19 and a drain region 20 containing a high-concentration P-type impurity are provided. Have been.

　Ｓｉ層１５のうち、ソース領域１９とドレイン領域２０との間の領域は、高濃度のＮ型不純物を含むＳｉボディ領域２１となっている。Ｓｉ層１６およびＳｉＧｅ層１７は、いずれもａｓ−ｇｒｏｗｎの状態では、Ｎ型不純物がドープされていないアンドープ層となっており、Ｓｉ層１６およびＳｉＧｅ層１７のうち、ソース領域１９とドレイン領域２０との間の領域は、それぞれ低濃度のＮ型不純物を含むＳｉバッファ領域２２、および低濃度のＮ型不純物を含むＳｉＧｅチャネル領域２３となっている。Ｓｉ膜１８のうちゲート絶縁膜１２の直下に位置する領域は、Ｐ型不純物（５×１０¹⁷atoms・ｃｍ^-3）が導入されたＳｉキャップ領域２４となっている。なお、ゲート絶縁膜１２は、Ｓｉ層１８を熱酸化することによって形成されている。 In the Si layer 15, a region between the source region 19 and the drain region 20 is a Si body region 21 containing a high concentration of N-type impurities. Each of the Si layer 16 and the SiGe layer 17 is an undoped layer not doped with an N-type impurity in an as-grown state, and the source region 19 and the drain region 20 of the Si layer 16 and the SiGe layer 17 are formed. Are Si buffer regions 22 containing low-concentration N-type impurities, and SiGe channel regions 23 containing low-concentration N-type impurities. A region of the Si film 18 located immediately below the gate insulating film 12 is a Si cap region 24 into which a P-type impurity (5 × 10 ¹⁷ atoms · cm ⁻³ ) has been introduced. The gate insulating film 12 is formed by thermally oxidizing the Si layer 18.

　また、Ｎ−ヘテロＭＯＳ用の半導体層９０にも、結晶成長前にあらかじめイオン注入によって高濃度のＰ型不純物（２×１０¹⁸atoms・ｃｍ^-3）が導入されて、Ｓｉ層７５が形成されている。このＳｉ層７５上に、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉ層７６と、ＳｉＧｅ層７７と、Ｓｉ層７８とが順に形成されている。さらに、Ｓｉ層７５、Ｓｉ層７６、ＳｉＧｅ層７７およびＳｉ層７８のうち、ゲート電極７３の両側方に位置する領域には、高濃度のＮ型不純物を含むソース領域７９及びドレイン領域８０が設けられている。 Also, a high-concentration P-type impurity (2 × 10 ¹⁸ atoms · cm ⁻³ ) is introduced into the N-hetero MOS semiconductor layer 90 by ion implantation before crystal growth, thereby forming a Si layer 75. ing. On this Si layer 75, a Si layer 76, a SiGe layer 77, and a Si layer 78 epitaxially grown by the UHV-CVD method are sequentially formed. Further, a source region 79 and a drain region 80 containing a high concentration of N-type impurities are provided in regions of the Si layer 75, the Si layer 76, the SiGe layer 77, and the Si layer 78 located on both sides of the gate electrode 73. Have been.

　Ｓｉ層７５のうち、ソース領域７９とドレイン領域８０との間の領域は、高濃度のＰ型不純物を含むＳｉボディ領域８１となっている。Ｓｉ層７６およびＳｉＧｅ層７７は、いずれもａｓ−ｇｒｏｗｎの状態では、Ｐ型不純物がドープされていないアンドープ層となっており、Ｓｉ層７６およびＳｉＧｅ層７７のうち、ソース領域７９とドレイン領域８０との間の領域は、それぞれ低濃度のＰ型不純物を含むＳｉバッファ領域８２、および低濃度のＰ型不純物を含むＳｉＧｅ領域８３となっている。Ｓｉ膜７８のうちゲート絶縁膜７２の直下に位置する領域は、Ｓｉチャネル領域８４となっている。特に、本実施形態のＮ−ヘテロＭＯＳのＳｉチャネル領域８４は、ａｓ−ｇｒｏｗｎの状態では不純物がドープされていないアンドープ層となっている。 In the Si layer 75, a region between the source region 79 and the drain region 80 is a Si body region 81 containing a high concentration of P-type impurities. Each of the Si layer 76 and the SiGe layer 77 is an undoped layer not doped with a P-type impurity in an as-grown state. Of the Si layer 76 and the SiGe layer 77, the source region 79 and the drain region 80 Are Si buffer regions 82 containing low-concentration P-type impurities, and SiGe regions 83 containing low-concentration P-type impurities. A region of the Si film 78 located immediately below the gate insulating film 72 is a Si channel region 84. In particular, the Si channel region 84 of the N-hetero MOS of this embodiment is an undoped layer in which impurities are not doped in the as-grown state.

　Ｓｉ層１６および７６の厚さは１０ｎｍであり、ＳｉＧｅ層１７および７７、つまり、ＳｉＧｅチャネル領域２３およびＳｉＧｅ領域８３の厚さは１５ｎｍである。また、ＳｉＧｅチャネル領域２３およびＳｉＧｅ領域８３におけるＧｅ含有率は３０％である。 The thickness of the Si layers 16 and 76 is 10 nm, and the thickness of the SiGe layers 17 and 77, that is, the SiGe channel region 23 and the SiGe region 83 is 15 nm. The Ge content in the SiGe channel region 23 and the SiGe region 83 is 30%.

　以上の説明からわかるように、本実施形態の相補型ヘテロＭＯＳ７０は、ＳＯＩ基板上に形成された、上記実施形態１のヘテロＭＯＳ１０とほぼ同じ構造のＰ−ヘテロＭＯＳと、上記実施形態１のヘテロＭＯＳ１０とほぼ同じ構造であるが、ヘテロＭＯＳ１０の各部の導電型を全て逆に入れ替わっており、更にＳｉチャネル領域８４にはＰ型不純物がドーピングされていない点が異なるＮ−ヘテロＭＯＳとを備えている。 As can be seen from the above description, the complementary hetero MOS 70 of this embodiment is a P-hetero MOS formed on an SOI substrate and having substantially the same structure as the hetero MOS 10 of the first embodiment, and the hetero hetero MOS 70 of the first embodiment. The structure is substantially the same as that of the MOS 10 except that the conductivity type of each part of the hetero MOS 10 is reversed, and the Si channel region 84 is further provided with an N-hetero MOS which is different in that the P type impurity is not doped. I have.

　次に、本実施形態の相補型ヘテロＭＯＳの製造方法を、図１２を参照しながら説明する。図１２は、本実施形態の相補型ヘテロＭＯＳ７０の製造方法を表す工程断面図である。 Next, a method for manufacturing the complementary hetero MOS of the present embodiment will be described with reference to FIG. FIG. 12 is a process sectional view illustrating the method for manufacturing the complementary hetero MOS 70 of the present embodiment.

　まず、図１２（ａ）に示す工程で、Ｓｉ層１５ａと、埋め込み酸化膜１５ｂと、Ｓｉ層１５ｃとからなるＳＯＩ基板７１を用意する。続いて、イオン注入によって、Ｓｉ層１５ｃに濃度が約２×１０¹⁸atoms ・cm^-3の不純物が導入されたｎ⁺Ｓｉ領域（Ｐ−ヘテロＭＯＳ領域）とｐ⁺Ｓｉ領域（Ｎ−ヘテロＭＯＳ領域）とを形成する。続いて、このＳｉ層１５ｃ上に、ＵＨＶ−ＣＶＤ法を用いたエピタキシャル成長によって、Ｓｉ層１６ａと、ＳｉＧｅ層１７ａと、Ｓｉ層１８ａとを順に形成する。このとき、上記各層はアンドープ層であり、Ｓｉ層１６ａの厚みが１０ｎｍ、ＳｉＧｅ層１７ａの厚みが１５ｎｍ、Ｓｉ層１８ａの厚みが５ｎｍとなり、ＳｉＧｅ層１７ａにおけるＧｅ含有率が３０％となるように各層を形成する。 First, in the step shown in FIG. 12A, an SOI substrate 71 including a Si layer 15a, a buried oxide film 15b, and a Si layer 15c is prepared. Subsequently, an n ⁺ Si region (P-hetero MOS region) and ap ⁺ Si region (N-hetero MOS region) in which an impurity having a concentration of about 2 × 10 ¹⁸ atoms · cm ⁻³ is introduced into the Si layer 15 c by ion implantation. Region). Subsequently, the Si layer 16a, the SiGe layer 17a, and the Si layer 18a are sequentially formed on the Si layer 15c by epitaxial growth using a UHV-CVD method. At this time, the above layers are undoped layers, and the thickness of the Si layer 16a is 10 nm, the thickness of the SiGe layer 17a is 15 nm, the thickness of the Si layer 18a is 5 nm, and the Ge content in the SiGe layer 17a is 30%. Form each layer.

　次に、図１２（ｂ）に示す工程で、Ｎ−ヘテロＭＯＳ領域の上にレジストマスクを堆積する。続いて、レジストマスクをマスクとして、Ｐ−ヘテロＭＯＳ領域のＳｉ層１８ａに濃度が約５×１０¹⁷atoms・ｃｍ^-3のＰ型不純物をイオン注入により導入する。 Next, in a step shown in FIG. 12B, a resist mask is deposited on the N-hetero MOS region. Subsequently, using the resist mask as a mask, a P-type impurity having a concentration of about 5 × 10 ¹⁷ atoms · cm ⁻³ is introduced into the Si layer 18a in the P-hetero MOS region by ion implantation.

　次に、図１２（ｃ）に示す工程で、レジストマスクを除去した後、Ｐ−ヘテロＭＯＳ領域およびＮ−ヘテロＭＯＳ領域のＳｉ層１８ａ上に、それぞれゲート絶縁膜１２および７２を形成し、その上に高濃度のＮ型不純物がドープされたポリシリコンからなるｎ⁺型のゲート電極１３と、高濃度のＰ型不純物がドープされたポリシリコンからなるｐ+ 型のゲート電極７３とをそれぞれ形成する。その後、ゲート電極７３の側面を覆うサイドウォールスペーサ１４および７４を形成する。 Next, in the step shown in FIG. 12C, after removing the resist mask, gate insulating films 12 and 72 are formed on the Si layer 18a in the P-hetero MOS region and the N-hetero MOS region, respectively. An n ⁺ -type gate electrode 13 made of polysilicon doped with a high concentration of N-type impurity and a p + -type gate electrode 73 made of polysilicon doped with a high concentration of P-type impurity are formed thereon. I do. Thereafter, sidewall spacers 14 and 74 that cover the side surfaces of the gate electrode 73 are formed.

　次に、図１２（ｄ）に示す工程で、各ゲート電極と各サイドウォールスペーサとをマスクとして、高濃度の不純物イオンを注入することによって、ｎ⁺型のソース領域１９およびドレイン領域２０と、ｐ⁺型のソース領域７９およびドレイン領域８０とを形成する。 Next, in the step shown in FIG. 12D, high-concentration impurity ions are implanted using each gate electrode and each sidewall spacer as a mask, so that an n ⁺ -type source region 19 and a drain region 20 are formed. A p ⁺ type source region 79 and a drain region 80 are formed.

　続いて、トレンチ８６を形成することによって、Ｐ−ヘテロＭＯＳ領域とＮ−ヘテロＭＯＳ領域とを分離する。このことによって、Ｐ−ヘテロＭＯＳ領域にはＳｉ層１５、Ｓｉ層１６、ＳｉＧｅ層１７およびＳｉ層１８が形成され、Ｎ−ヘテロＭＯＳ領域にＳｉ層７５、Ｓｉ層７６、ＳｉＧｅ層７７およびＳｉ層７８が形成される。 Next, the trench 86 is formed to separate the P-hetero MOS region and the N-hetero MOS region. As a result, the Si layer 15, the Si layer 16, the SiGe layer 17, and the Si layer 18 are formed in the P-hetero MOS region, and the Si layer 75, the Si layer 76, the SiGe layer 77, and the Si layer are formed in the N-hetero MOS region. 78 are formed.

　このとき、ソース領域１９とドレイン領域２０との間の領域には、Ｓｉボディ領域２１、Ｓｉバッファ領域２２、ＳｉＧｅチャネル領域２３、およびＳｉキャップ領域２４が形成される。また、ソース領域７９とドレイン領域８０との間の領域には、Ｓｉボディ領域８１、Ｓｉバッファ領域８２、ＳｉＧｅ領域８３、およびＳｉチャネル領域８４が形成される。 At this time, a Si body region 21, a Si buffer region 22, a SiGe channel region 23, and a Si cap region 24 are formed in a region between the source region 19 and the drain region 20. In a region between the source region 79 and the drain region 80, a Si body region 81, a Si buffer region 82, a SiGe region 83, and a Si channel region 84 are formed.

　以上の工程からなる製造方法により、相補型ヘテロＭＯＳ７０が得られる。相補 By the manufacturing method including the above steps, the complementary hetero MOS 70 is obtained.

　上述の製造方法を用いることで、簡単な製造方法で、高性能のヘテロＭＯＳを用いたＣＭＯＳデバイスを作製することができる。なお、Ｐ−ヘテロＭＯＳ、Ｎ−ヘテロＭＯＳのそれぞれにおいて、ゲート電極とＳｉボディ領域とをコンタクトによって接続することによって、相補型ヘテロＤＴＭＯＳとしてもよい。 (4) By using the above-described manufacturing method, a CMOS device using a high-performance hetero MOS can be manufactured by a simple manufacturing method. In each of the P-hetero MOS and the N-hetero MOS, a complementary hetero DTMOS may be formed by connecting the gate electrode and the Si body region by a contact.

　本実施形態によれば、Ｐ−ヘテロＭＯＳのＳｉキャップ領域２４にＰ型不純物を適度に導入することによって、Ｓｉキャップ領域２４の厚さの変動に伴う、ヘテロＭＯＳのしきい値電圧の変動を抑制することが可能となる。従って、プロセスのバラツキに起因したＳｉキャップ領域２４の厚さにバラツキが生じた場合にも、同一ウェハ内、各ウェハ間、ロット間におけるしきい値のバラツキを低減することができる。また、Ｐ−ヘテロＭＯＳのしきい値電圧を下げることも可能である。さらに、従来のヘテロＭＯＳで課題となっている寄生チャネルを抑制し、高い駆動力を実現することができる。 According to the present embodiment, by appropriately introducing a P-type impurity into the Si cap region 24 of the P-hetero MOS, a change in the threshold voltage of the hetero MOS due to a change in the thickness of the Si cap region 24 can be suppressed. It can be suppressed. Therefore, even when the thickness of the Si cap region 24 varies due to the process variation, the variation in the threshold value within the same wafer, between each wafer, and between lots can be reduced. It is also possible to lower the threshold voltage of the P-hetero MOS. Furthermore, a parasitic channel, which is a problem in the conventional hetero MOS, can be suppressed, and a high driving force can be realized.

　さらに、本実施形態の相補型ヘテロＭＯＳ７０では、Ｎ−ヘテロＭＯＳのＳｉチャネル領域８４には、Ｐ型不純物がドーピングされていない。このため、Ｎ−ヘテロＭＯＳの特性を損なうことがない。このことを、図１３（ａ）および（ｂ）を用いて更に説明する。図１３（ａ）は、本実施形態の相補型ヘテロＭＯＳ７０が備えるＰ−ヘテロＭＯＳのゲートバイアス電圧が印加されたときのバンドプロファイルを示す図であり、図１３（ｂ）は、本実施形態の相補型ヘテロＭＯＳ７０が備えるＮ−ヘテロＭＯＳのゲートバイアス電圧が印加されたときのバンドプロファイルを示す図である。 {Furthermore, in the complementary hetero MOS 70 of the present embodiment, the Si channel region 84 of the N-hetero MOS is not doped with a P-type impurity. Therefore, the characteristics of the N-hetero MOS are not impaired. This will be further described with reference to FIGS. FIG. 13A is a diagram illustrating a band profile when a gate bias voltage of a P-hetero MOS included in the complementary hetero MOS 70 of the present embodiment is applied, and FIG. 13B is a diagram illustrating the band profile of the present embodiment. FIG. 4 is a diagram showing a band profile when a gate bias voltage of an N-hetero MOS provided in a complementary hetero MOS 70 is applied.

　図１３（ａ）に示すように、Ｐ−ヘテロＭＯＳでは、チャネルがＳｉＧｅチャネル領域２３に形成され、正孔が走行する。では As shown in FIG. 13A, in the P-hetero MOS, a channel is formed in the SiGe channel region 23, and holes travel.

　図１３（ｂ）に示すように、Ｎ−ヘテロＭＯＳでは、チャネルがＳｉチャネル領域８４に形成され、電子が走行する。上述の相補型ヘテロＭＯＳ７０の製造方法において、図１２（ａ）に示す工程で、Ｓｉ層１８ａにＰ型不純物をインサイチュドーピングによって導入しながら形成した場合、最終的にＰ型不純物がドーピングされたＳｉ層７８が形成される。このため、Ｓｉチャネル領域８４の価電子帯は、図１３（ｂ）中の破線で示されるようなポテンシャルを有するようになり、しきい値電圧が上昇する。 As shown in FIG. 13B, in the N-hetero MOS, a channel is formed in the Si channel region 84, and electrons travel. In the above-described method for manufacturing the complementary hetero MOS 70, when the P-type impurity is introduced into the Si layer 18a by in-situ doping in the step shown in FIG. A layer 78 is formed. Therefore, the valence band of the Si channel region 84 has a potential as shown by the broken line in FIG. 13B, and the threshold voltage increases.

　しかしながら、本実施形態では、図１２（ａ）に示す工程で、Ｐ型不純物のインサイチュドーピングは行なわず、Ｐ−ヘテロＭＯＳ領域に位置するＳｉ層１８ａにのみイオン注入によってＰ型不純物を導入する。このため、最終的にＳｉ層７８にはＰ型不純物がほとんど導入されない。従って、Ｓｉチャネル領域８４の価電子帯は、図１３（ｂ）中の実線で示されるようなポテンシャルを有するようになる。このことによって、Ｎ−ヘテロＭＯＳにおけるしきい値電圧の上昇が抑制されるので、Ｎ−ヘテロＭＯＳの特性を損なうことがほとんどない。 However, in the present embodiment, in the step shown in FIG. 12A, in-situ doping of the P-type impurity is not performed, and the P-type impurity is introduced only into the Si layer 18a located in the P-hetero MOS region by ion implantation. Therefore, P-type impurities are hardly finally introduced into Si layer 78. Accordingly, the valence band of the Si channel region 84 has a potential as shown by the solid line in FIG. As a result, an increase in the threshold voltage of the N-hetero MOS is suppressed, so that the characteristics of the N-hetero MOS are hardly impaired.

　図１４は、本実施形態の相補型ヘテロＭＯＳが備えるＰ−ヘテロＭＯＳの、Ｓｉボディ領域２１、Ｓｉバッファ領域２２、ＳｉＧｅチャネル領域２３、およびＳｉキャップ領域２４におけるＧｅ組成および不純物プロファイルを示す。 FIG. 14 shows a Ge composition and an impurity profile in the Si body region 21, the Si buffer region 22, the SiGe channel region 23, and the Si cap region 24 of the P-hetero MOS included in the complementary hetero MOS of the present embodiment.

　図１４に示すように、Ｐ型不純物の濃度は、Ｓｉキャップ領域２４の表面において、最も濃度が高く（５×１０¹⁷atoms・ｃｍ^-3）、表面からの深さが増すにつれて、濃度が低下している。 As shown in FIG. 14, the concentration of the P-type impurity is highest at the surface of the Si cap region 24 (5 × 10 ¹⁷ atoms · cm ⁻³ ), and decreases as the depth from the surface increases. are doing.

　このように、本実施形態の相補型ヘテロＭＯＳの製造方法では、イオン注入によってＰ型不純物を導入することによってＳｉキャップ領域２４を形成しているので、Ｓｉキャップ領域２４の下方に位置する領域にＰ型不純物が到達することがある。Ｓｉキャップ領域２４の下方に位置する領域にＰ型不純物が到達すると、Ｓｉキャップ領域２４／ＳｉＧｅチャネル領域２３の界面以外に、Ｓｉキャップ領域２４の表面から深い領域（例えば、Ｓｉバッファ領域２２）に正孔が走行する領域が形成されることがある。このため、ゲート電極１３に印加されるゲートバイアス電圧によって、ドレイン電流のオンオフを制御することが困難になる。つまり、Ｐ−ヘテロＭＯＳの特性が低下する。 As described above, in the method of manufacturing the complementary hetero MOS of the present embodiment, since the Si cap region 24 is formed by introducing the P-type impurity by ion implantation, the region located below the Si cap region 24 is formed. P-type impurities may reach. When the P-type impurity reaches a region located below the Si cap region 24, the P-type impurity reaches a deep region (for example, the Si buffer region 22) from the surface of the Si cap region 24 in addition to the interface between the Si cap region 24 and the SiGe channel region 23. A region where holes travel may be formed. For this reason, it is difficult to control the on / off of the drain current by the gate bias voltage applied to the gate electrode 13. That is, the characteristics of the P-hetero MOS deteriorate.

　従って、できるだけＳｉバッファ領域２２にＰ型不純物が到達しないようにイオン注入の条件を調節することが好ましく、また、Ｓｉキャップ領域２４またはＳｉＧｅチャネル領域２３において、Ｐ型不純物の濃度が最も高くなるようにする（すなわち、Ｓｉキャップ領域２４またはＳｉＧｅチャネル領域２３に、Ｐ型不純物プロファイルのピークが存在する）ことが好ましい。特に、Ｓｉキャップ領域２４において、Ｐ型不純物の濃度が最も高くなっていることが好ましく、本実施形態のように、Ｓｉキャップ領域２４の表面で最も濃度が高くなっていることが更に好ましい。 Therefore, it is preferable to adjust the ion implantation conditions so that the P-type impurity does not reach the Si buffer region 22 as much as possible. In addition, the concentration of the P-type impurity is maximized in the Si cap region 24 or the SiGe channel region 23. (That is, the peak of the P-type impurity profile exists in the Si cap region 24 or the SiGe channel region 23). In particular, it is preferable that the concentration of the P-type impurity be the highest in the Si cap region 24, and it is more preferable that the concentration be the highest on the surface of the Si cap region 24 as in the present embodiment.

　このように、本実施形態によれば、Ｎ−ヘテロＭＯＳの特性を損なうことなく、高性能なＰ−ヘテロＭＯＳを備えた相補型ヘテロＭＯＳが得られる。 As described above, according to the present embodiment, a complementary hetero-MOS having a high-performance P-hetero MOS can be obtained without impairing the characteristics of the N-hetero MOS.

　本発明は、ヘテロ接合ＭＯＳトランジスタ、ヘテロ接合ＤＴＭＯＳトランジスタなど、ヘテロ接合をチャネル領域に用いた電界効果トランジスタに利用される。 The present invention is applied to a field effect transistor using a heterojunction as a channel region, such as a heterojunction MOS transistor and a heterojunction DTMOS transistor.

本発明のヘテロＭＯＳの断面構造を示す図The figure which shows the cross-section of the hetero MOS of this invention. 従来のヘテロＭＯＳと、本発明のヘテロＭＯＳとについて、しきい値電圧とＳｉキャップ領域の厚さとの相関関係を表す図FIG. 7 is a diagram showing a correlation between a threshold voltage and a thickness of a Si cap region for a conventional hetero MOS and a hetero MOS of the present invention. 図３（Ａ）〜（Ｃ）は、図２のシミュレーションに用いた不純物プロファイルを有する３種類のヘテロＭＯＳについて、ゼロバイアス時のバンドプロファイルを示す図FIGS. 3A to 3C show band profiles at the time of zero bias for three types of hetero MOSs having the impurity profiles used in the simulation of FIG. Ｓｉキャップ領域が異なる３種類のヘテロＭＯＳのＶｇ−Ｉｄ特性を示す図The figure which shows the Vg-Id characteristic of three kinds of hetero MOS where Si cap region differs ヘテロＭＯＳにおいて、チャネルと寄生チャネルとに蓄積されるホールのピーク濃度をゲート電圧に対してプロットした図The figure which plotted the peak concentration of the hole accumulated in the channel and the parasitic channel in the hetero MOS with respect to the gate voltage. 本発明のヘテロＤＴＭＯＳの断面構造を示す図The figure which shows the cross-section of the hetero DTMOS of this invention. 本発明のヘテロＤＴＭＯＳの上面図Top view of hetero DTMOS of the present invention 従来型へテロＤＴＭＯＳと、本発明のヘテロＤＴＭＯＳとについて、しきい値電圧とＳｉキャップ領域の厚さとの相関関係を表す図FIG. 4 is a diagram showing a correlation between a threshold voltage and a thickness of a Si cap region for a conventional hetero DTMOS and a hetero DTMOS of the present invention. 従来型へテロＤＴＭＯＳと、本発明のヘテロＤＴＭＯＳとについて、それぞれのＶｇ−Ｉｄ特性をシミュレーションした結果を示す図The figure which shows the result of having simulated each Vg-Id characteristic about the conventional hetero DTMOS and the hetero DTMOS of this invention. 従来型ヘテロＤＴＭＯＳと、本発明のヘテロＤＴＭＯＳについて、それぞれのＶｇ−Ｉｄ特性を示す図The figure which shows each Vg-Id characteristic about the conventional hetero DTMOS and the hetero DTMOS of this invention. 図１１は、ＳｉＧｅ層をチャネル領域として用い、Ｓｉ／ＳｉＧｅヘテロ接合を利用した、本発明の相補型ヘテロＭＯＳの断面構造を示す図FIG. 11 is a diagram showing a cross-sectional structure of a complementary hetero MOS of the present invention using a Si / SiGe heterojunction using a SiGe layer as a channel region. 図１２は、本発明の相補型ヘテロＭＯＳ７０の製造方法を表す工程断面図FIG. 12 is a process sectional view showing a method of manufacturing a complementary hetero MOS 70 of the present invention. 図１３（ａ）は、本発明の相補型ヘテロＭＯＳが備えるＰ−ヘテロＭＯＳのゲートバイアス電圧が印加されたときのバンドプロファイルを示す図であり、図１３（ｂ）は、本発明の相補型ヘテロＭＯＳが備えるＮ−ヘテロＭＯＳのゲートバイアス電圧が印加されたときのバンドプロファイルを示す図FIG. 13A is a diagram showing a band profile of a P-hetero MOS provided in the complementary hetero MOS of the present invention when a gate bias voltage is applied, and FIG. 13B is a diagram showing a complementary hetero MOS of the present invention. The figure which shows the band profile when the gate bias voltage of the N-hetero MOS provided in the hetero MOS is applied. 図１４は、本発明の相補型ヘテロＭＯＳが備えるＰ−ヘテロＭＯＳの、Ｓｉボディ領域、Ｓｉバッファ領域、ＳｉＧｅチャネル領域およびＳｉキャップ領域におけるＧｅ組成および不純物プロファイルを示す図FIG. 14 is a diagram showing a Ge composition and an impurity profile in a Si body region, a Si buffer region, a SiGe channel region, and a Si cap region of a P-hetero MOS included in the complementary hetero MOS of the present invention. 従来のヘテロＭＯＳの構造を示す図Diagram showing the structure of a conventional hetero MOS 従来のヘテロＭＯＳにおける、しきい値電圧のＳｉキャップ領域の厚さに対する依存性をシミュレーションした結果を示す図The figure which shows the result of having simulated the dependence of the threshold voltage on the thickness of the Si cap area | region in the conventional hetero MOS.

Explanation of reference numerals

　１０、１００　ヘテロＭＯＳ
　１１、１０１　Ｓｉ基板
　１２、７２、１０２　ゲート絶縁膜
　１３、７３、１０３　ゲート電極
　１４、７４、１０４　サイドウォールスペーサ
　１５、１６、１８、７５、７６、７８　Ｓｉ層
　１５ａ、１５ｃ　Ｓｉ層
　１５ｂ　埋め込み酸化膜
　１７、７７　ＳｉＧｅ層
　１９、７９、１０５　ソース領域
　２０、８０、１０６　ドレイン領域
　２１、８１、１１０　Ｓｉボディ領域
　２２、８２、１０９　Ｓｉバッファ領域
　２３、１０８　ＳｉＧｅチャネル領域
　２４、１０７　Ｓｉキャップ領域
　２５　配線
　６０　ヘテロＤＴＭＯＳ
　７０　相補型ヘテロＭＯＳ
　７１　ＳＯＩ基板
　８３　ＳｉＧｅ領域
　８４　Ｓｉチャネル領域
　８５　レジストマスク
　８６　トレンチ

10,100 hetero MOS
11, 101 Si substrate 12, 72, 102 Gate insulating film 13, 73, 103 Gate electrode 14, 74, 104 Sidewall spacer 15, 16, 18, 75, 76, 78 Si layer 15a, 15c Si layer 15b Buried oxide film 17, 77 SiGe layer 19, 79, 105 Source region 20, 80, 106 Drain region 21, 81, 110 Si body region 22, 82, 109 Si buffer region 23, 108 SiGe channel region 24, 107 Si cap region 25 Wiring 60 Hetero DTMOS
70 Complementary hetero MOS
71 SOI substrate 83 SiGe region 84 Si channel region 85 Resist mask 86 Trench

Claims

Board and
A semiconductor layer provided on top of the substrate,
A gate insulating film provided on the semiconductor layer,
A gate electrode provided on the gate insulating film;
A first source / drain region of a first conductivity type provided on both sides of the gate electrode in the semiconductor layer;
A first conductivity type first cap region made of a first semiconductor provided in a region of the semiconductor layer located between the first source / drain regions;
A first channel region made of a second semiconductor, which is provided below the first cap region in the semiconductor layer and has a smaller potential with respect to carriers at a band edge where carriers travel than the first semiconductor;
A first body region of a second conductivity type made of a third semiconductor provided below the first channel region in the semiconductor layer;
With
With respect to the change in the thickness of the first cap region, the potential of the channel formed at the interface between the first channel region and the first cap region at the time of zero bias is within the range of ± 0.05 eV. A semiconductor device, wherein the first cap region is doped with a first conductivity type impurity.