JP2701762B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、半導体装置、特に電界効果トランジスタおよびそれらを組み合わせてできる半導体装置の構造およびその製造方法に関するものである。 The present invention relates to a semiconductor device, and more particularly to the structure and a manufacturing method thereof of the semiconductor device formed by combining a field effect transistor and their.

【0002】 [0002]

【従来の技術】従来、電界効果トランジスタ特にMOS Conventionally, the field-effect transistor, particularly MOS
(Metal−Oxide−Semiconducto (Metal-Oxide-Semiconducto
r)電界効果トランジスタ(FET)の微細化を進め、 Miniaturized of r) field effect transistor (FET),
短チャネル効果を抑制するために基板濃度を高める必要がある。 It is necessary to increase the substrate concentration in order to suppress the short channel effect. 一方、ゲート酸化膜厚は、耐圧やリーク電流による制約により無制限に薄くできない。 On the other hand, the gate oxide film thickness is not unlimited thinner due to restrictions by the breakdown voltage and leakage current. このため、微細MOSFETのしきい値電圧が高くなる。 Therefore, the higher the threshold voltage of the fine MOSFET. 一方、微細M On the other hand, fine M
OSFETでは、消費電力の低減と長期信頼性の確保のために電源電圧を下げる必要がある。 In OSFET, it is necessary to lower the power supply voltage in order to ensure reduction and long-term reliability of the power consumption. しかし、しきい値電圧が高いまま電源電圧を下げると素子性能が劣化してしまう。 However, device performance lowering the power supply voltage while the threshold voltage is high is deteriorated.

【0003】そこで半導体薄膜を不純物濃度の高い基板上に低温でエピタキシャル成長させ、深さ方向に急峻な不純物濃度分布を形成し、それで、短チャネル効果を抑制しつつしきい値電圧を下げる方法が提案されている。 [0003] Therefore a semiconductor thin film is epitaxially grown at a low temperature to a high substrate impurity concentration, to form a steep impurity concentration distribution in the depth direction, so a method of lowering the threshold voltage while suppressing the short channel effect is proposed It is.
この構造の素子分離を考えた場合、選択的熱酸化で基板に一部埋設するフィールド絶縁膜を形成するLOCOS Considering the isolation of this structure, LOCOS for forming a field insulating film for burying a part of the substrate by selective thermal oxidation
分離のように基板を高温長時間酸化することで素子分離領域を形成する場合、酸化過程で不純物の再分布が起こりやすく、低温でのエピタキシャル成長により不純物濃度を制御しても、しきい値電圧の精密制御は困難になる。 When forming an element isolation region by the substrate to high temperature for a long time oxidation as separation, redistribution of impurities is likely to occur in the oxidation process, even by controlling the impurity concentration by epitaxial growth at a low temperature, the threshold voltage precision control is difficult.

【0004】また、LOCOS分離を形成した後、素子領域の半導体表面に選択的にエピタキシャル成長する方法も提案されているが、その場合、エピタキシャル膜と分離端付近で結晶欠陥が発生し、リーク電流等素子特性の劣化をもたらす恐れがある。 Further, after forming the LOCOS isolation, it has been proposed a method of selectively epitaxially grown on the semiconductor surface of the device region, in which case, the crystal defects in the vicinity of the separation edge and the epitaxial film is generated, leakage current It can result in degradation of the device characteristics.

【0005】さらにエピタキシャル膜を形成した後、素子分離領域にトレンチを形成した後、そのトレンチに酸化膜等の絶縁膜を埋め込み素子分離をする方法がある。 [0005] Further, after forming the epitaxial film, after forming a trench in the element isolation region, there is a method of an insulating film buried element isolation oxide film or the like to the trench.
この方法によれば、LOCOSに見られる素子分離寸法のズレは論理的にはなくなるが、トレンチの形成時にリーク電流の原因になる欠陥を基板内に発生させるという問題がある。 According to this method, deviation of the isolation dimensions found in LOCOS is not logically, there is a problem of generating a defect that causes the leakage current at the time of forming the trenches in the substrate.

【0006】一方、短チャネル効果の抑制、信頼性の向上、 電流駆動能力の向上が可能なトランジスタ構造として、ソースからドレインに向かって、チャネルの基板不純物濃度が単調減少する構造が既に提案されている。 On the other hand, suppression of the short channel effect, improved reliability, as a transistor structure capable improved current driving capability, from the source to the drain, and the structure in which the substrate impurity concentration in the channel decreases monotonically has already been proposed there. その構造の場合、ドレイン端付近の濃度をソース付近濃度に較べて低下させることで、ドレイ近傍の局所的なしきい値電圧が低下し、その領域の横方向の電界集中を緩和 For its structure, by decreasing the concentration in the vicinity of the drain edge in comparison with the source near the density, it reduces the local threshold voltage of the drain near mitigate lateral electric field concentration in the region
し、上記の特徴を実現するために、ドレイン近傍の不純物濃度をできるだけ下げることで素子特性の向上がはかれることになる。 And, in order to realize the above characteristics, improvement in device characteristics by as much as possible reduce the impurity concentration near the drain so that attained.

【0007】 [0007]

【発明が解決しようとする課題】以上のように、チャネル領域となる半導体活性層を低温で成長させたエピタキシャル膜によって形成する方法では、LOCOS分離等基板を酸化することで分離絶縁膜を形成した後、半導体薄膜をエピタキシャル成長させた場合、分離端でリーク電流の原因となる欠陥が発生しやすい。 As described above [0007] In the method of forming the epitaxial layer growing a semiconductor active layer serving as a channel region at a low temperature, to form the isolation insulating film by oxidizing a LOCOS isolation like substrate after, when the semiconductor thin film is epitaxially grown, defects causing leakage current tends to occur in the separation edge. また、素子分離形成前にエピタキシャル膜を形成する場合、選択酸化による素子分離を用いるとエピタキシャル膜の下地からの不純物の再拡散により表面付近の不純物濃度が増加し素子特性が劣化するという問題がある。 In the case of forming an epitaxial film before isolation formation, there is a problem that the impurity concentration is increased to element characteristics in the vicinity of the surface by the re-diffusion of impurities from the underlying use the epitaxial film isolation by selective oxidation deteriorates . また、トレンチ分離では、基板に穴を開けるために応力により欠陥が生じる難点がある。 Further, in the trench isolation, it has a drawback that defects are caused by stress to holes in the substrate.

【0008】一方、ソースからドレインに向けてチャネルの不純物濃度を単調減少させた構造の場合、ドレイン領域を取り囲む領域の不純物濃度は低くドレインバイアスを印加しなくても、通常の横方向に一様なチャネル不純物分布を持つ構造より、空乏層が空乏層に向かって伸び、ソース付近の不純物濃度の高い領域でその伸びは抑制される。 On the other hand, if the structure is reduced monotonously the impurity concentration of the channel towards the drain from the source, even without applying the impurity concentration is low drain bias region surrounding the drain region, the usual laterally uniform than structures with a channel impurity distribution, depletion layer extends is toward depletion, the elongation at high impurity concentration in the vicinity of the source region is suppressed. そのため、短チャネル効果の抑制のためにソース近傍の不純物濃度を非常に高めなければならない。 Therefore, it must greatly enhanced the impurity concentration near the source in order to suppress the short channel effect.
そのことにより、ソースからドレインに向けての不純物濃度変化の匂配は大きくなり、素子特性が、プロセスの変動に対しより影響され易くなるという問題がある。 By thereof Nioihai impurity concentration change toward the drain from the source increases, device characteristics, there is a problem that is easy to be more impact on process variations.

【0009】 [0009]

【課題を解決するための手段】本発明の特徴は、第1の部分で活性領域となるエピタキシャル膜が素子分離絶縁膜の下にあること、そのエピタキシャル膜の第1の部分の不純物濃度が基板不純物濃度より低いこと、そして、 Feature of the present invention SUMMARY OF THE INVENTION, the first portion by epitaxial film to be the active region under the element isolation insulating film, the substrate impurity concentration of the first portion of the epitaxial layer lower than the impurity concentration, and,
素子分離絶縁膜の直下のエピタキシャル膜の第2の部分および素子領域のエピタキシャル膜の第1の部分より下の基板中に基板不純物と同じ導電型でその不純物濃度より高い不純物濃度の埋め込み層を有する半導体装置にある。 Having a buried layer of the second portion and the first impurity concentration higher than an impurity concentration of the same conductivity type as the substrate impurity in the substrate below the portion of the epitaxial film of the element region of the epitaxial layer immediately under the element isolation insulating film in the semiconductor device.

【0010】本発明の他の特徴は、半導体基板上全面にエピタキシャル膜を形成しその後、そのエピタキシャル膜上に選択的に素子分離絶縁膜を形成、その素子分離用絶縁膜をエピタキシャル膜の厚みと同程度かまたはより厚くし、その素子分離絶縁膜形成後のイオン注入で電気的な素子分離のための高濃度領域を形成する半導体装置の製造方法にある。 Another feature of the present invention, then by forming an epitaxial film on the entire surface of the semiconductor substrate, selectively forming an element isolation insulating film on the epitaxial film, the thickness of the epitaxial film and the isolation insulating film thicker than or comparable, in a method of manufacturing a semiconductor device for forming a high-concentration region for electrical isolation by ion implantation after the element isolation insulating film.

【0011】さらに上記半導体装置において、高濃度に不純物がドープされた基板上の、エピタキシャル膜のチャネル不純物濃度分布をソース側からドレイン側に向かって単調減少させる事で、基板に低濃度ウェルを形成して同様にソースからドレインに向かって不純物濃度を変化させる場合より、ドレイン側の表面不純物濃度が低い電界効果トランジスタを形成することができる。 [0011] In still above semiconductor device, the substrate in which impurities are heavily doped, the channel impurity concentration distribution of the epitaxial film toward the source side to the drain side By is monotonically decreasing, the low concentration well in the substrate formation than when changing the impurity concentration from the source to the drain in the same manner and can be surface impurity concentration of the drain-side to form a low field-effect transistor.

【0012】又、上記半導体装置の製造方法において、 [0012] Further, in the above-described method for manufacturing a semiconductor device,
トランジスタのチャネル領域の不純物ドーピング法に関し、不純物濃度の高いウェル表面上に低不純物濃度のエピタキシャル膜を形成し、そこにソースからドレイン方向に向かって不純物濃度が単調減少するように、ゲートの斜め上方からイオン注入することができる。 It relates impurity doping of the channel region of the transistor, on the high well surface impurity concentration to form an epitaxial film having a low impurity concentration, there toward the source-drain direction so that the impurity concentration decreases monotonically, diagonally above the gate it can be ion-implanted from.

【0013】 [0013]

【実施例】以下、本発明の実施例を、図面を参照して説明する。 EXAMPLES Hereinafter, the embodiments of the present invention will be described with reference to the drawings. nチャネル型MOSFET(尚、本明細書では、絶縁ゲート電界効果トランジスタ一般をMOSFE n-channel MOSFET (In this specification, a MOSFET insulated gate field effect transistor generally
Tという)を例に取って、図1を参照して説明する。 The) that T by exemplifying, be described with reference to FIG.

【0014】まず、p型半導体基板1に形成された濃度1×10 16 cm -3のpウェル2上に、濃度1×10 15 [0014] First, on the p-type p-well 2 concentration formed on the semiconductor substrate 1 1 × 10 16 cm -3, the concentration 1 × 10 15 c
-3のエピタキシャル膜3の活性領域を有している。 It has an active region of the epitaxial film 3 m -3. 素子分離絶縁膜4はエピタキシャル膜3上に位置し、電気的な素子分離のためウェルより高濃度のp型領域5' Isolation insulating film 4 is located on the epitaxial film 3, p-type region of higher concentration than the well for electrical isolation 5 '
(濃度3×10 18 cm -3 )を素子分離用絶縁膜直下のエピタキシャル層領域に有している。 It has the (concentration 3 × 10 18 cm -3) epitaxial layer region directly below the isolation insulating film. そしてこのエピタキシャル膜の上面は、素子を形成する部分から素子分離絶縁膜下の部分まで全て平坦となっている。 The upper surface of the epitaxial layer is made all the part forming the element to the portion below the isolation insulating film flat. この高濃度領域5'により分離部分の寄生MOSトランジスタのしきい値電圧を電源電圧より高くし、素子間の電気的な絶縁が達成される。 The threshold voltage of the parasitic MOS transistor of the separation portion by the high density regions 5 'and higher than the power supply voltage, the electrical isolation between elements is achieved. また、ウェルの深い領域にウェル濃度より高い濃度(3×10 18 cm -3 )のp型埋め込み層5を有している。 Also it has a p-type buried layer 5 of the above well concentration in deep well region concentration (3 × 10 18 cm -3) .

【0015】また、酸化Siのゲート絶縁膜6上にポリシリコンのゲート電極7を有し、基板とは反対の導電型のn型のソースおよびドレイン領域を有している。 Further, a gate electrode 7 of polysilicon on the gate insulating film 6 of the oxide Si, and has a n-type source and drain regions of the opposite conductivity type to the substrate.

【0016】次に、本発明の一実施例の半導体基板の製造方法を図2および図3を参照して説明する。 [0016] Next, one manufacturing method of a semiconductor substrate of an embodiment of the present invention with reference to FIGS.

【0017】まずp型Si基板9上に濃度1×10 16 [0017] Concentration 1 on the p-type Si substrate 9 is first × 10 16 c
-3のpウェル10をイオン注入と熱拡散とにより形成する(図2(A))。 The p-well 10 m -3 is formed by ion implantation and thermal diffusion (Fig. 2 (A)).

【0018】次に、基板上にSi膜11をCVD法等により基板温度600℃程度の低温で50nmエピタキシャル成長させる(図2(B))。 Next, to 50nm epitaxial growth of a Si film 11 on the substrate by CVD or the like at a low temperature of about the substrate temperature 600 ° C. (FIG. 2 (B)).

【0019】引き続き、Si酸化膜を堆積しパターニングする。 [0019] Subsequently, depositing and patterning the Si oxide film. 例えばSi酸化膜12をCVD法により成膜し、レジストマスクをマスクとしてエッチングする。 For example the Si oxide film 12 is deposited by CVD, etching the resist mask as a mask. これにより素子分離絶縁膜12を形成し、その次に、電気的な素子分離特性を得るために、ボロン等のp型不純物を素子分離用Si酸化膜12の直下のエピタキシャル膜領域に飛程を合わせてイオン注入でドープして高濃度領域13'を形成し、この時同時に、素子分離領域以外にもイオン注入されるが、その不純物の高濃度領域13がエピタキシャル膜より下方に位置するように注入エネルギー及び素子分離用酸化膜の厚みをそのエピタキシャル膜より厚くする(図3(A)。 Thereby forming an element isolation insulating film 12, the next, in order to obtain electrical isolation characteristics, the projected range of the p-type impurity such as boron into the epitaxial layer region directly under the element isolation Si oxide film 12 combined doped by ion implantation to form a high-concentration region 13 ', as at the same time, but are also ion-implanted in addition to the element isolation region, high concentration region 13 and the impurity is located below the epitaxial film the thickness of the implantation energy and the isolation oxide film thicker than the epitaxial film (FIGS. 3 (a).

【0020】次に、ゲート絶縁膜14を形成し、その上に、ポリSiゲート電極15を形成し、引き続き、As Next, a gate insulating film 14, thereon, to form a poly-Si gate electrode 15, subsequently, As
等のn型不純物のイオン注入によってソースおよびドレイン16、16'を形成する(図3(B))。 Forming source and drain 16, 16 'by ion implantation of n-type impurities and the like (FIG. 3 (B)). この時、 At this time,
ゲート電極材料は、タングステン、アルミ等の金属でもよい。 The gate electrode material, tungsten, or a metal such as aluminum.

【0021】尚このpウェルをnウェルに、エピタキシャル膜へのボロンのイオン注入をリンまたはヒソにすることによりpチャネルトランジスタの形成も可能である。 [0021] Note that the p-well to n-well, the formation of p-channel transistors is also possible by the ion implantation of boron into the epitaxial layer to the phosphorus or arsenic.

【0022】次に、他の実施例の半導体装置の製造方法として、相補型MOS半導体装置の製造工程を図4および図5を用いて説明する。 Next, as a manufacturing method of a semiconductor device of another embodiment will be described with reference to FIGS. 4 and 5 the production process of the complementary MOS semiconductor device.

【0023】まず、p型のSi基板17上に選択的にp [0023] First, selectively on the p-type Si substrate 17 p
ウェル18とnウェル19を形成する(図4(A))。 To form a well 18 and n-well 19 (FIG. 4 (A)).
ここで、p型基板によってはpウェルを必要としない場合もある。 Here, the p-type substrate may not require a p-well.

【0024】次に、基板上にエピタキシャルSi膜20 Next, the epitaxial Si film 20 on the substrate
を形成する。 To form. その上に選択的に素子分離用絶縁膜であるSi酸化膜21を形成する(図4(B))。 Moreover selectively formed Si oxide film 21 as an element isolation insulating film (FIG. 4 (B)).

【0025】その後、電気的な素子分離のためにレジストマスク22等を利用し、素子分離絶縁膜下のエピタキシャル膜にドープされるように、pウェルにはボロンを、nウェルにはリンをイオン注入し、その後の活性化熱処理でp型不純物高濃度領域23,23'およびn型不純物高濃度領域24,24'を形成する。 [0025] Then, using the resist mask 22 and the like for electrical isolation, as doped epitaxial film under the element isolation insulating film, the boron in the p-well, the phosphorus in the n-well ion injected to form the subsequent p-type high impurity concentration regions 23, 23 in the activation annealing 'and the n-type high impurity concentration regions 24, 24'. この時、ボロンの代わりにガリウムまたはインジウムでもよく、リンの代わりにヒソまたはアンチモンでもよい(図4 When this may be a gallium or indium in place of boronic may be arsenic or antimony in place of phosphorus (FIG. 4
(C))。 (C)). 次に、ゲート絶縁膜31としてSi酸化膜を形成し、その上に選択的に不純物ドープしたポリシリコンゲート電極25,26を形成する(図5(A))。 Next, the Si oxide film is formed as the gate insulating film 31, a polysilicon gate electrode 25, 26 is selectively doped on it (FIG. 5 (A)). ここで、ゲート電極への不純物ドーピングは、ポリシリンコ加工前にドープする事も、また、加工後、イオン注入法等によりドープする事も可能である。 The impurity doping of the gate electrode, it is doped before Porishirinko processing may also after processing, it is also possible to dope by ion implantation or the like.

【0026】引き続き、n型、p型それぞれのソースおよびドレイン領域27、27'、28、28'を形成する(図5(B))。 [0026] Continuing, n-type, p-type respective source and drain regions 27, 27 ', 28, 28' to form a (FIG. 5 (B)). ここで、側壁絶縁膜と組み合わせてLDD領域を設けることも可能である。 Here, it is also possible to provide an LDD region in combination with the sidewall insulating film.

【0027】次に図6および図7を参照して本発明の別の実施例の半導体装置及びその製造方法を説明する。 [0027] Referring now to FIGS. 6 and 7 illustrates another embodiment of a semiconductor device and its manufacturing method of the present invention.

【0028】図6は図3(B)においてエピタキシャル膜11の不純物濃度を1×10 14 cm -3とし、ゲート電極15下のエピタキシャル膜に、ソース16からドレイン16'方向にその不純物濃度分布が単調減少した領域29を付加した構造である。 [0028] Figure 6 is an impurity concentration of the epitaxial film 11 and 1 × 10 14 cm -3 in FIG. 3 (B), an epitaxial film under the gate electrode 15, the impurity concentration distribution from the source 16 to the drain 16 'direction it is a structure obtained by adding a monotonously reduced region 29.

【0029】図7に図6を製造する工程を示す。 [0029] Figure 7 illustrates a process of manufacturing the Fig. 図3 Figure 3
(B)までの工程の後、基板法線方向から20°程度に傾けてボロン(B + )をイオン注入する。 After the (B) to the step, the boron (B +) is inclined from the substrate normal direction about 20 ° to the ion implantation. ここで、ボロンのイオン注入をソースおよびドレイン16、16'形成前に行うことも可能である。 Here, it is also possible to perform ion implantation of boron before the source and drain 16, 16 'formed. また、イオン注入する角度θは、しきい値電圧等の素子性能の設計の都合により、変更することが可能である。 The angle θ of the ion implantation, the convenience of the design of the device performance such as threshold voltage, it is possible to change.

【0030】 [0030]

【発明の効果】本発明の半導体装置によれば、素子分離絶縁膜がエピタキシャル膜上に形成された構成であるから、エピタキシャル膜の成膜時に素子分離端で膜中に結晶欠陥の発生及び下地の不純物の再拡散をさせることなく、素子領域の設計寸法からの変動抑制と素子特性の向上が同時に達成できる。 According to the semiconductor device of the present invention, since a structure in which the element isolation insulating film is formed on the epitaxial film, generation and underlying crystal defects in the film at the isolation edge during the formation of the epitaxial film without re-diffusion of impurities, the improvement of fluctuation suppression and device characteristics from the design dimensions of the element region can be achieved simultaneously.

【0031】また本発明の製造方法によれば、エピタキシャル膜中の素子分離端に欠陥をエピタキシャル成長時に導入すること無く、電気的な素子分離とウェル抵抗の低減、ラッチアップ防止を同時に達成できる構造を容易に作ることができる。 [0031] According to the production method of the present invention, without introducing defects in the isolation edge of the epitaxial film during epitaxial growth, electrical isolation and a reduction in the well resistance, the structure of the latch-up prevention can be achieved at the same time it can be made easily.

【0032】さらに図6のような構成を用いることにより、従来の低濃度ウェルに較べて、ドレイン端のチャネル基板不純物濃度を下げることが可能になり、その結果、電流駆動能力がより向上する。 Furthermore, by using the configuration shown in FIG. 6, as compared to conventional low density well, it is possible to lower the channel substrate impurity concentration of the drain end, as a result, the current driving capability is further improved. そして、ソースからドレインに向けてそのチャネル不純物濃度を単調減少させた構造のみの場合より、短チャネル効果によるしき値の低下を抑制する事が可能になる。 Then, from the case of only the structure of the channel impurity concentration was monotonously decreased toward the drain from the source, it becomes possible to suppress a decrease in threshold value due to the short channel effect.

【0033】さらに図7のような工程を用いる事により、エピタキシャル膜中にその下地からの不純物の再拡散を抑制することで、チャネルのドレイン端の不純物濃度を低く保ち、かつ、微細ゲート長でのしきい値電圧の低下を抑制することが可能な上記に構成を得ることができる。 Furthermore by using the steps shown in FIG. 7, by suppressing the re-diffusion of impurities from the underlying in the epitaxial film, maintaining the impurity concentration of the drain end of the channel low, and a fine gate length it can be obtained configuration capable above that of suppressing the reduction in the threshold voltage.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例の半導体装置を示す断面図である。 1 is a sectional view showing a semiconductor device of an embodiment of the present invention.

【図2】本発明の一実施例の半導体装置の製造方法を工程順に示す断面図である。 2 is a cross-sectional view sequentially showing the steps of producing a semiconductor device of an embodiment of the present invention.

【図3】図2の続きの工程を順に示す断面図である。 The [3] in Figure 2 series of steps is a sectional view showing sequentially.

【図4】本発明の他の実施例の半導体装置の製造方法を工程順に示す断面図である。 Is a cross-sectional view sequentially showing the steps of producing the semiconductor device of another embodiment of the present invention; FIG.

【図5】図4の続きの工程を順に示す断面図である。 5 is a cross-sectional view showing a continuation of the process in the order of FIG.

【図6】本発明の別の実施例の半導体装置を示す断面図である。 6 is a sectional view showing a semiconductor device of another embodiment of the present invention.

【図7】図6の半導体装置を得るための工程を示す断面図である。 7 is a sectional view showing a process for obtaining a semiconductor device of FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 p型半導体基板 2 pウェル 3 エピタキシャル膜 4 素子分離絶縁膜 5,5' p型不純物高濃度領域 6 ゲート絶縁膜 7 ポリSiゲート電極 8,8' ソース,ドレイン 9 p型Si基板 10 pウェル 11 Si膜 12 素子分離絶縁膜 13,13' 不純物高濃度領域 14 ゲート絶縁膜 15 ゲートポリSi電極 16,16' ソース,ドレイン 17 p型Si基板 18 pウェル 19 nウェル 20 エピタキシャルSi膜 21 素子分離Si酸化膜 22 レジストマスク 23,23' p型不純物高濃度領域 24,24' n型不純物高濃度領域 25 nチャネルMOSトランジスタゲート電極 26 pチャネルMOSトランジスタゲート電極 27,27' nチャネルMOSトランジスタソース,ドレイン 28,28' pチャネルMOSトランジス 1 p-type semiconductor substrate 2 p-well 3 epitaxial film 4 element isolation insulating film 5,5 'p-type high impurity concentration regions 6 gate insulating film 7 Poly Si gate electrodes 8 and 8' the source, drain 9 p-type Si substrate 10 p-well 11 Si film 12 element isolation insulating film 13, 13 'high impurity concentration region 14 a gate insulating film 15 a gate poly Si electrode 16 and 16' a source, a drain 17 p-type Si substrate 18 p-well 19 n-well 20 epitaxial Si film 21 isolation Si oxide film 22 resist mask 23, 23 'p-type high impurity concentration regions 24, 24' n-type high impurity concentration regions 25 n-channel MOS transistor gate electrode 26 p-channel MOS transistor gate electrode 27, 27 'n-channel MOS transistor source, drain 28,28 'p-channel MOS transistor ソース,ドレイン 29 ソースからドレインに向けて不純物濃度が単調減少している領域 30 レジストマスク 31 ゲート絶縁膜 Source, region 30 resist mask 31 gate insulating film impurity concentration toward the drain from the drain 29 source monotonically decreases

Claims (4)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 一導電型半導体基板上に半導体エピタキシャル膜を具備し、該半導体エピタキシャル膜の低不純物濃度または不純物を含まない第1の部分を活性領域に有する半導体装置において、素子分離絶縁膜が前記エピタキシャル膜の第2の部分上に配置され、かつ、前記半導体エピタキシャル膜の前記第1の部分の下に位置する個所の不純物濃度が前記エピタキシャル膜の前記第1の部分の不純物濃度より高く、かつ、前記素子分離絶縁膜下の前記エピタキシャル膜の前記第2の部分の不純物濃度が前記エピタキシャル膜の前記第1の部分の不純物濃度より高いことを特徴とする半導体装置。 [Claim 1] comprising a semiconductor epitaxial film of one conductivity type semiconductor substrate, a semiconductor device having a first portion which does not include a low impurity concentration or the impurity of the semiconductor epitaxial film in the active region, the element isolation insulating film wherein arranged on a second portion of the epitaxial layer, and the impurity concentration of the point located below said first portion of said semiconductor epitaxial film is higher than the impurity concentration of said first portion of said epitaxial layer, and, wherein a dopant concentration of the second portion of the epitaxial layer below the isolation insulating film is higher than the impurity concentration of the first portion of the epitaxial layer.
  2. 【請求項2】 一導電型半導体基板上に低濃度または不純物を含まないエピタキシャル膜を成長する工程と、前記エピタキシャル膜上の素子分離領域のみに素子分離絶縁膜を形成する工程と、基板全面にイオン注入を行って、その素子分離絶縁膜下のエピタキシャル層と素子分離領域以外の領域のエピタキシャル層より下に不純物を導入して濃度を高める工程とを有することを特徴とする半導体装置の製造方法。 To 2. A one conductivity type semiconductor substrate and the step of growing an epitaxial film containing no low concentration or impurity, forming an element isolation region only in the element isolation insulating film on the epitaxial film, the entire surface of the substrate by ion implantation, a method of manufacturing a semiconductor device characterized by a step of increasing the concentration by introducing an impurity below the epitaxial layer in the region other than the epitaxial layer and the device isolation region under the element isolation insulating film .
  3. 【請求項3】 ゲート電極直下の前記エピタキシャル膜の不純物濃度がソースからドレインに向かって単調減少する分布を有することを特徴とする請求項1記載の半導体装置。 3. A semiconductor device according to claim 1, wherein the having the monotonically decreasing distribution toward the drain impurity concentration from the source of the epitaxial film directly under the gate electrode.
  4. 【請求項4】 一導電型半導体基板上に低濃度または不純物を含まないエピタキシャル膜を成長する工程と、前記エピタキシャル膜上の素子分離領域のみに素子分離絶縁膜を形成する工程と、基板全面にイオン注入を行って、その素子分離絶縁膜下のエピタキシャル層と素子分離領域以外の領域のエピタキシャル層より下に不純物を導入して濃度を高める工程と、ゲート電極形成後にソース側から該ゲート電極下に不純物を基板法線から傾けた角度でイオン注入する工程とを有することを特徴とする請求項3記載の半導体装置の製造方法。 4. A one conductivity type semiconductor substrate and the step of growing an epitaxial film containing no low concentration or impurity, forming an element isolation region only in the element isolation insulating film on the epitaxial film, the entire surface of the substrate by ion implantation, process and, said gate electrode under the source side after the gate electrode is formed to increase the concentration by introducing an impurity below the epitaxial layer in the region other than the epitaxial layer and the device isolation region under the element isolation insulating film the method according to claim 3, wherein a and a step of ion implantation at an angle by tilting the impurities from the substrate normal to.
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