JP5699440B2 - 液晶装置、液晶装置の駆動方法及び電子機器 - Google Patents

Description

本発明は、液晶装置、液晶装置の駆動方法及び電子機器に関するものである。

従来、画素電極を薄膜トランジスター（Thin Film Transistor:以下「ＴＦＴ」という）により駆動するアクティブマトリクス型の液晶装置がある。この液晶装置では、フリッカーや、表示画像の焼き付き等の表示不具合を抑制するために、例えば、各画素電極に印加される駆動電圧の極性を、走査線やデータ線ごと、または、画像信号におけるフレームごとに反転させる反転駆動（交流駆動）が採用されている。

これは、反転駆動によって液晶層へ直流電圧成分が印加されることや、基板間における電荷の偏りを抑制し、フリッカー等の解消しようとするものである。しかしながら、単純に反転駆動を行うだけでは、直流電圧成分の印加は完全には解決されず、依然として表示不具合が発生していた。

つまり、反転駆動を行ったとしても、液晶層への直流電圧成分の印加や、電荷の偏りが発生しており、これらに対して対策を講ずる必要があった。また、表示不具合の発生源としては、下記の２つの現象が知られていた。
第１の現象は、いわゆるフィールドスルー（プッシュダウン、突き抜けとも呼ばれる）現象である。これは、ＴＦＴのゲート・ドレイン端子間及びソース・ドレイン端子間の寄生容量に起因して、オンからオフ状態に切り換わるときに、ドレイン端子と接続された画素電極の電圧が低下してしまう現象である。具体的には、寄生容量及び蓄積容量に蓄積された電荷が、ＴＦＴのオフのタイミングで、再分配されることによる画素電極の電圧低下現象である。
第２の現象は、液晶層を挟持する素子基板と対向基板との特性差に起因した直流電圧成分である、より詳しくは、画素電極やＴＦＴ等が形成された素子基板と、対向電極が形成された対向基板とにおいて、それぞれの電気的特性が非対称であることによって、電荷の偏りが生じるためである。

上述した２つの現象に着目した液晶装置の駆動方法が提案されており、例えば、特許文献１では、反転駆動における極性反転の基準となる対向電極電位を、予め第１の現象（フィールドスルー）及び第２の現象（素子基板と対向基板の電気的特性差による電圧変動）による影響を補正するようにシフトさせる技術が開示されている。具体的には、特許文献１では、初期段階において第１の現象による電圧変動分と、第２の現象による電圧変動分とを、所定の計測条件により計測し、それらを加算した値を一定の補正電圧として、対向電極の設定電位（Ｖｃｏｍ）に加味している。

特開２００２−１８９４６０号公報

特許文献１の技術にあっては、第１の現象及び第２の現象による電圧変動分を加算した補正電圧を対向電極電位に加えることで、直流電圧成分の発生による表示品位の低下を抑制することができると考えられる。
しかしながら、第１の現象の補正電圧に対して第２の現象の補正電圧がある程度の大きさを持つ場合には、対向電極電位が正負のいずれかに大きくシフトしてしまう。つまり、第２の現象に対する補正電圧が大きいと、駆動電圧の正負における振幅差が大きくなってしまう。このため、フリッカー等の表示不具合が発生してしまう場合がある。

本発明はこのような事情に鑑みてなされたものであって、フリッカー等の表示不具合の発生を抑制して表示品位の向上を図ることが可能な液晶装置、液晶装置の駆動方法及び電子機器を提供することを目的とする。

上記の課題を解決するため、本発明の液晶装置は、複数の走査線と複数のデータ線と、前記走査線と前記データ線との交点に対応して設けられたスイッチング素子及び画素電極と、を備えた素子基板と、前記素子基板に対向配置された、対向電極を備えた対向基板と、前記素子基板と前記対向基板との間に挟持された液晶層と、前記素子基板の前記液晶層の側に設けられた第１配向膜と、前記対向基板の前記液晶層の側に設けられた第２配向膜と、を備え、前記第１配向膜における第１プレチルト角が、前記第２配向膜における第２プレチルト角に比べて小さく設定されており、前記対向電極には、前記スイッチング素子の寄生容量に起因するフリッカーを低減するように設定された対向電極電位が印加され、前記画素電極には、前記対向電極電位を基準として高位の電圧を正極性、低位の電圧を負極性としたときに、前記正極性の電圧と前記負極性の電圧とが交互に印加され、前記正極性の電圧が印加される第１の期間と、前記負極性の電圧が印加される第２の期間とからなる所定の期間において、前記第１の期間の長さが前記第２の期間の長さに比べて短く設定されることを特徴とする。

この液晶装置によれば、対向電極電位がスイッチング素子の寄生容量に起因するフリッカーを低減するように予めシフトして設定されているため、第１の現象についての補正が盛り込まれている。また、所定の期間のうち第１の期間の長さが第２の期間の長さよりも短く設定されているため、第２の現象についての補正も盛り込まれている。この補正は、本発明者が、第１配向膜における第１プレチルト角が、第２配向膜における第２プレチルト角に比べて小さく設定されること（第１プレチルト角が第２プレチルト角よりも垂直配向に近く設定されること）により、実効電圧波形が電位の負方向にシフトすることを見出したことによる。この点については、本発明者が行った実験結果からも確認されている。つまり、素子基板側の第１配向膜における第１プレチルト角が対向基板側の第２配向膜における第２プレチルト角よりも小さく設定されることにより、第１プレチルト角及び第２プレチルト角が同じ場合に比べて、Ｖｃｏｍが負方向にシフトすること（シフト後の対向電極電位がシフト前の対向電極電位から負方向にずれること）が明確になった。このように、Ｖｃｏｍシフトのずれる方向が予め確定しているので、従来の技術のようにいずれにずれるか不確定であった場合に比べて、Ｖｃｏｍシフトについての補正を的確に行うことができる。したがって、フリッカー等の表示不具合の発生を抑制して表示品位の向上を図ることが可能な液晶装置を提供することができる。

本発明の液晶装置は、複数の走査線と複数のデータ線と、前記走査線と前記データ線との交点に対応して設けられたスイッチング素子及び画素電極と、を備えた素子基板と、前記素子基板に対向配置された、対向電極を備えた対向基板と、前記素子基板と前記対向基板との間に挟持された液晶層と、前記素子基板の前記液晶層の側に設けられた第１配向膜と、前記対向基板の前記液晶層の側に設けられた第２配向膜と、を備え、前記第１配向膜における第１プレチルト角が、前記第２配向膜における第２プレチルト角に比べて大きく設定されており、前記対向電極には、前記スイッチング素子の寄生容量に起因するフリッカーを低減するように設定された対向電極電位が印加され、前記画素電極には、前記対向電極電位を基準として高位の電圧を正極性、低位の電圧を負極性としたときに、前記正極性の電圧と前記負極性の電圧とが交互に印加され、前記正極性の電圧が印加される第１の期間と、前記負極性の電圧が印加される第２の期間とからなる所定の期間において、前記第１の期間の長さが前記第２の期間の長さに比べて長く設定されることを特徴とする。

この液晶装置によれば、対向電極電位がスイッチング素子の寄生容量に起因するフリッカーを低減するように予めシフトして設定されているため、第１の現象についての補正が盛り込まれている。また、所定の期間のうち第１の期間の長さが第２の期間の長さよりも長く設定されているため、第２の現象についての補正も盛り込まれている。この補正は、本発明者が、第１配向膜における第１プレチルト角が、第２配向膜における第２プレチルト角に比べて大きく設定されること（第２プレチルト角が第１プレチルト角よりも垂直配向に近く設定されること）により、実効電圧波形が電位の正方向にシフトすることを見出したことによる。この点については、本発明者が行った実験結果からも推定されている。つまり、素子基板側の第１配向膜における第１プレチルト角が対向基板側の第２配向膜における第２プレチルト角よりも大きく設定されることにより、第１プレチルト角及び第２プレチルト角が同じ場合に比べて、Ｖｃｏｍが正方向にシフトすること（シフト後の対向電極電位がシフト前の対向電極電位から正方向にずれること）が明確になった。このように、Ｖｃｏｍシフトのずれる方向が予め確定しているので、従来の技術のようにいずれにずれるか不確定であった場合に比べて、Ｖｃｏｍシフトについての補正を的確に行うことができる。したがって、フリッカー等の表示不具合の発生を抑制して表示品位の向上を図ることが可能な液晶装置を提供することができる。

また、上記液晶装置において、前記画素電極がＡｌからなり、前記対向電極がＩＴＯからなっていてもよい。

この液晶装置によれば、画素電極及び対向電極が同じ材料（例えばＩＴＯ）からなる場合に比べて、Ｖｃｏｍが正方向あるいは負方向のいずれかにシフトすることが明確になり、素子基板と対向基板の特性の非対称性が顕著となる。この点については、本発明者が行った実験結果からも確認されている。このため、画素電極及び対向電極が例えばＩＴＯからなる場合に比べて、液晶層を挟持する素子基板と対向基板との特性差に起因した直流電圧成分が顕著に発生することとなる。したがって、フリッカー等の表示不具合の発生を抑制して表示品位の向上を図ることが可能となる。

本発明の液晶装置の駆動方法は、複数の走査線と複数のデータ線と、前記走査線と前記データ線との交点に対応して設けられたスイッチング素子及び画素電極と、を備えた素子基板と、前記素子基板に対向配置された、対向電極を備えた対向基板と、前記素子基板と前記対向基板との間に挟持された液晶層と、前記素子基板の前記液晶層の側に設けられた第１配向膜と、前記対向基板の前記液晶層の側に設けられた第２配向膜と、を備え、前記第１配向膜における第１プレチルト角が、前記第２配向膜における第２プレチルト角に比べて小さく設定された液晶装置の駆動方法であって、前記対向電極に、前記スイッチング素子の寄生容量に起因するフリッカーを低減するように設定された対向電極電位を印加し、前記画素電極に、前記対向電極電位を基準として高位の電圧を正極性、低位の電圧を負極性としたときに、前記正極性の電圧と前記負極性の電圧とを交互に印加し、前記正極性の電圧が印加される第１の期間と、前記負極性の電圧が印加される第２の期間とからなる所定の期間において、前記第１の期間の長さを前記第２の期間の長さに比べて短く設定することを特徴とする。

本発明の液晶装置の駆動方法によれば、対向電極電位がスイッチング素子の寄生容量に起因するフリッカーを低減するように予めシフトして設定されているため、第１の現象についての補正が盛り込まれている。また、所定の期間のうち第１の期間の長さが第２の期間の長さよりも短く設定するため、第２の現象についての補正も盛り込まれることとなる。この補正は、本発明者が、第１配向膜における第１プレチルト角が、第２配向膜における第２プレチルト角に比べて小さく設定されることにより、実効電圧波形が電位の負方向にシフトすることを見出したことによる。この点については、本発明者が行った実験結果からも確認されている。したがって、フリッカー等の表示不具合の発生を抑制して表示品位の向上を図ることが可能となる。

本発明の液晶装置の駆動方法は、複数の走査線と複数のデータ線と、前記走査線と前記データ線との交点に対応して設けられたスイッチング素子及び画素電極と、を備えた素子基板と、前記素子基板に対向配置された、対向電極を備えた対向基板と、前記素子基板と前記対向基板との間に挟持された液晶層と、前記素子基板の前記液晶層の側に設けられた第１配向膜と、前記対向基板の前記液晶層の側に設けられた第２配向膜と、を備え、前記第１配向膜における第１プレチルト角が、前記第２配向膜における第２プレチルト角に比べて大きく設定された液晶装置の駆動方法であって、前記対向電極に、前記スイッチング素子の寄生容量に起因するフリッカーを低減するように設定された対向電極電位を印加し、前記画素電極に、前記対向電極電位を基準として高位の電圧を正極性、低位の電圧を負極性としたときに、前記正極性の電圧と前記負極性の電圧とを交互に印加し、前記正極性の電圧が印加される第１の期間と、前記負極性の電圧が印加される第２の期間とからなる所定の期間において、前記第１の期間の長さを前記第２の期間の長さに比べて長く設定することを特徴とする。

本発明の液晶装置の駆動方法によれば、対向電極電位がスイッチング素子の寄生容量に起因するフリッカーを低減するように予めシフトして設定されているため、第１の現象についての補正が盛り込まれている。また、所定の期間のうち第１の期間の長さが第２の期間の長さよりも長く設定するため、第２の現象についての補正も盛り込まれることとなる。この補正は、本発明者が、第１配向膜における第１プレチルト角が、第２配向膜における第２プレチルト角に比べて大きく設定されることにより、実効電圧波形が電位の正方向にシフトすることを見出したことによる。この点については、本発明者が行った実験結果からも推定されている。したがって、フリッカー等の表示不具合の発生を抑制して表示品位の向上を図ることが可能となる。

また、上記液晶装置の駆動方法において、前記第１プレチルト角が前記第２プレチルト角に比べて６°小さく設定されたときに、前記第１の期間の長さと前記第２の期間の長さとの比を５０．０／５０．０よりも大きく５２．０／４８．０以下の範囲に設定してもよい。

この液晶装置の駆動方法によれば、フリッカー許容限に対応する最適な時間配分比率となっているので第２の現象に対する補正を効果的に行うことができる。これに対して、第１の期間の長さと第２の期間の長さとの比が５０．０／５０．０よりも小さいと第１の期間の長さが長すぎてしまい効果的な補正とはならない場合がある。また、第１の期間の長さと第２の期間の長さとの比が５２．０／４８．０よりも大きいと第１の期間の長さが短すぎてしまい効果的な補正とはならない場合がある。

本発明の電子機器は、上述した液晶装置を備えることを特徴とする。

この電子機器によれば、上述した液晶装置を備えているので、フリッカー等の表示不具合の発生を抑制して表示品位の向上を図ることが可能な電子機器を提供することができる。

本発明の第１実施形態に係る液晶装置の概略構成を示すブロック図である。 第１実施形態に係る液晶パネルの概略構成を示す図である。 画素の等価回路図である。 第１実施形態に係る素子基板をその上に形成された各構成要素とともに対向基板の側から視た液晶パネルの平面図である。 第１実施形態に係る液晶パネルの概略構成を示す断面図である。 第１実施形態に係るゲート電圧及び駆動電圧波形を示すチャートを示す図である。 第１実施形態に係る時間経過とＶｃｏｍシフトの関係を示す図である。 第１実施形態に係る時間比率とＶｃｏｍシフトの関係を示す図である。 指定値が「−１」のときの走査信号系のタイミングチャートを示す図である。 データ信号系の第１フィールドにおけるタイミングチャートを示す図である。 データ信号系の第２フィールドにおけるタイミングチャートを示す図である。 指定値が「−１」である場合において、各行の書込状態を連続するフレームに亘る時間経過とともに示した図である。 第２実施形態に係る液晶パネルの概略構成を示す断面図である。 第２実施形態に係るゲート電圧及び駆動電圧波形を示すチャートを示す図である。 第２実施形態に係る時間比率とＶｃｏｍシフトの関係を示す図である。 指定値が「＋１」のときの走査信号系のタイミングチャートを示す図である。 指定値が「＋１」である場合において、各行の書込状態を連続するフレームに亘る時間経過とともに示した図である。 電子機器の一例であるプロジェクターの概略構成を示す模式図である。

以下、図面を参照して、本発明の実施の形態について説明する。かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。

（第１実施形態）
図１は、本発明の第１実施形態に係る液晶装置１００の概略構成を示すブロック図である。液晶装置１００は、液晶パネル１００Ａ、処理回路１５０、電圧生成回路１６０、操作子１７０から構成されている。液晶パネル１００Ａは、反射式のアクティブマトリクス型のものである。なお、液晶パネル１００Ａの詳細な構成については後述する。

処理回路１５０は、制御回路１５２及び表示データ処理回路１５６を含み、データ信号Ｖｉｄの出力に合わせて液晶パネル１００Ａの動作を制御する回路モジュールである。この処理回路１５０は、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）基板によって、液晶パネル１００Ａと接続されている。

制御回路１５２には、タイミング信号発生回路１５３が内蔵されている。このタイミング信号発生回路１５３には、クロック発生回路１５４が附属している。クロック発生回路１５４は、各部の制御動作の基準となるクロック信号を生成してタイミング信号発生回路１５３に出力する。タイミング信号発生回路１５３は、外部装置（図示略）から供給される垂直同期信号Ｖｓ、垂直同期信号Ｈｓ及びドットクロック信号Ｄｃｌｋに同期して、液晶パネル１００Ａを制御するための各種の制御信号を生成する。制御回路１５２は、タイミング信号発生回路１５３、後述する表示データ処理回路１５６及び電圧生成回路１６０などの各種回路を制御する。

電圧生成回路１６０は、ＤＣ／ＤＣコンバーターを含んで構成される。この電圧生成回路１６０は、外部装置から供給される直流電力から、各部で使用する複数の直流電圧を生成する。また、電圧生成回路１６０は、液晶パネル１００Ａの対向電極２２に印加される対向電極電位Ｖｃｏｍを生成し、液晶パネル１００Ａに供給する。

操作子１７０は、例えばユーザー等により操作され、その操作に応じた指定値Ｑを例えば「−１０」から「０」までの範囲で出力するものである。具体的には、操作子１７０が電子機器に搭載された場合には、その操作パネルやリモコン等の操作部によって、操作可能に設けられている。なお、この指定値Ｑにより、後述するように第２スタートパルスＤｙｂの出力タイミングを前後に移動させるようになっている。

表示データ処理回路１５６には、フレームメモリ１５７及びＤＡコンバーター１５８が附属している。表示データ処理回路１５６は、外部装置から供給される表示データＶｉｄｅｏを、制御回路１５２による制御に従ってフレームメモリ１５７に記憶した後、液晶パネル１００Ａの駆動に同期して読み出すとともに、ＤＡコンバーター１５８によってアナログのデータ信号Ｖｉｄ（駆動電圧）に変換する。なお、表示データＶｉｄｅｏは、液晶パネル１００Ａにおける画素の階調を規定しており、垂直同期信号Ｖｓの供給タイミングを契機として１フレーム分供給されるとともに、垂直同期信号Ｈｓの供給タイミングを契機として１行分供給される。

ここで、本実施形態における垂直同期信号Ｖｓは、周波数１２０Ｈｚ（周期８．３３ミリ秒）とするが、これに限定されるものではない。また、ドットクロック信号Ｄｃｌｋについては、表示データＶｉｄｅｏのうち、１画素分が供給される期間を規定するものとする。つまり、制御回路１５２は、表示データＶｉｄｅｏの供給に同期して各部を制御している。

図２は、第１実施形態に係る液晶パネル１００Ａの概略構成を示す図である。図３は、画素の透過回路図である。
図２に示すように、液晶パネル１００Ａは、表示領域７０の周辺に走査線駆動回路１３０及びデータ線駆動回路１４０を内蔵した構成となっている。表示領域７０には、４８０行の走査線６１が行（Ｘ）方向に延在するように設けられている。また、表示領域７０には、６４０列のデータ線６２が列（Ｙ）方向に延在するように設けられている。各データ線６２は、各走査線６１と互いに電気的に絶縁を保つように配置されている。また、４８０行の走査線６１と６４０列のデータ線６２との交差に対応して、複数の画素７０ａが形成されている。具体的には、複数の画素７０ａが、縦４８０行×横６４０列のマトリクス状に配列されている。

なお、本実施形態では、実際のところ、複数の画素７０ａが縦１０８０行×横１９２０列のマトリクス状に配列された、ＦＨＤ（フルＨＤ）の解像度となっているが、説明を容易にするために、解像度をＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）としている。また、解像度としてはこれに限らず、例えば、ＸＧＡ（ｅＸｔｅｎｄｅｄ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）や、ＳＸＧＡ（Ｓｕｐｅｒ-ＸＧＡ）などの解像度であってもよい。

図３は、ｉ行及びこれと１行下で隣接する（ｉ＋１）行と、ｊ列及びこれと１列右で隣接する（ｊ＋１）列との交差に対応する２×２の計４画素分の構成を示している。なお、ｉ、（ｉ＋１）は、画素が配列する行を示しており、ここでは、１以上４８０以下の整数となる。また、ｊ、（ｊ＋１）は、画素が配列する列を示しており、ここでは、１以上６４０以下の整数となる。走査線６１とデータ線６２との各交差点付近に、各画素７０ａと１対１で対応するスイッチング素子４０が設けられている。このスイッチング素子は、薄膜トランジスター（以下、ＴＥＴという）により構成されている。具体的には、複数の画素７０ａの各々は、ｎチャネル型のＴＦＴ４０と液晶容量１２０とを含んで構成されている。

ここで、各画素７０ａについては互いに同一構成なので、ｉ行ｊ列に位置する画素で代表して説明する。当該ｉ行ｊ列の画素におけるＴＦＴ４０のゲート電極４１は、ｉ行目の走査線６１に接続されている。一方、ＴＦＴ４０のソース電極は、ｊ列目のデータ線６２に接続され、そのドレイン電極は、液晶容量１２０の一端である画素電極１２に接続されている。また、液晶容量１２０の他端は、対向電極２２に接続されている。この対向電極２２は、全ての画素に亘って共通であって、時間的に一定の対向電極電位Ｖｃｏｍが印加されている。なお、詳細は後述するが、対向電極電位Ｖｃｏｍは、前述した第１の現象における直流電圧成分を補償するための補正電圧分だけ基準値からシフトされた値となっている。

液晶パネル１００Ａは、素子基板１０と対向基板２０との一対の基板が一定の間隙を保って貼り合わされるとともに、この間隙に液晶が封止された構成となっている。このうち、素子基板１０には、走査線６１、データ線６２、ＴＦＴ４０及び画素電極１２が走査線駆動回路１３０やデータ線駆動回路１４０とともに形成されている。一方、対向基板２０には、対向電極２２が形成されている。そして、これらの電極形成面が互いに対向するように一定の間隙を保って貼り合わされている。このため、液晶容量１２０は、画素電極１２と対向電極２２とが液晶１２０ａを挟持することによって構成されている。

なお、本実施形態では、液晶容量１２０において保持される電圧実効値がゼロに近ければ、液晶容量１２０を通過する光の透過率が最小となって黒色表示になる。一方、液晶容量１２０において保持される電圧実効値が大きくなるにつれて透過する光量が増加して、ついには透過率が最大の白色表示になる。すなわち、液晶パネル１００Ａはノーマリーブラックモードに設定されているものとする。

この構成において、走査線６１に選択電圧を印加し、ＴＦＴ４０をオン（導通）させるとともに、画素電極１２に、データ線６２及びオン状態のＴＦＴ４０を介して、階調（明るさ）に応じた電圧のデータ信号Ｖｉｄを供給すると、選択電圧を印加した走査線６１とデータ信号Ｖｉｄを供給したデータ線６２との交差に対応する液晶容量１２０に、階調に応じた電圧実効値を保持させることができる。

なお、走査線６１が非選択電圧になると、ＴＦＴ４０がオフ（非導通）となるが、このときのオフ抵抗が理想的に無限大とはならないので、液晶容量１２０に蓄積された電荷が少なからずリークする。このオフリークの影響を少なくするために、蓄積容量５０が画素毎に形成されている。この蓄積容量５０の一端は、画素電極１２（ＴＦＴ４０のドレイン）に接続されている。一方、蓄積容量５０の他端は、全画素に亘って容量線６４に共通接続されている。この容量線６４は、時間的に一定の電位、例えば対向電極２２と同じ対向電極電位に保たれている。

走査線駆動回路１３０は、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇ４８０を、それぞれ１、２、３、…、４８０行目の走査線６１に供給するものである。走査線駆動回路１３０は、選択した走査線６１への走査信号を電圧に相当するＨレベルとし、それ以外の走査線６１への走査信号を非選択電圧（接地電位）に相当するＬレベルとする。

データ線駆動回路１４０は、サンプリング信号出力回路１４２と、各データ線６２にそれぞれ対応して設けられたｎチャネル型のＴＦＴ４０とによって構成される。データ線駆動回路１４０は、選択された走査線６１における各画素７０ａに当該画素の階調を規定するデータ信号Ｖｉｄ（駆動電圧）を供給する。

図４は、第１実施形態に係る素子基板１０をその上に形成された各構成要素とともに対向基板２０の側から視た液晶パネル１００Ａの平面図である。図５は、第１実施形態に係る液晶パネル１００Ａの概略構成を示す断面図である。なお、図４においては、便宜上、走査線駆動回路１３０やデータ線駆動回路１４０等の各種駆動回路の図示を省略している。また、図５においては、便宜上、液晶層やシール材７１の図示を省略している。

図４に示すように、素子基板１０の中央には表示領域７０が形成されている。この表示領域７０の周縁部には、枠状の遮光領域７４が設けられており、この遮光領域７４を囲むようにシール材７１が配設されている。かかるシール材７１により素子基板１０と対向基板２０とを貼り合わせ、両基板とシール材７１とに囲まれる領域内に液晶層（不図示）が封入される。そして、シール材７１に設けられた液晶注入口は、封止部７２により封止される。

シール材７１の外側には、図示はしないが走査線６１に走査信号を供給する走査線駆動回路１３０と、データ線６２に画像信号を供給するデータ線駆動回路１４０とが実装されている。素子基板１０の端部には外部回路に接続する複数の接続端子７５が設けられている。図示はしないが、かかる接続端子７５には駆動回路から延びる配線が形成されている。シール材７１の四隅には素子基板１０と対向基板２０とを電気的に接続する基板間導通部７３が設けられている。この基板間導通部７３も配線を介して接続端子７５と電気的に接続されている。

図５に示すように、液晶パネル１００Ａは、素子基板１０と、これに対向配置された対向基板２０と、これらの間に挟持された液晶層とを備えて構成されている。素子基板１０は、ガラスや石英等の透光性材料からなる基板本体１１、及びその内側（液晶層側）に形成されたＴＦＴ４０や画素電極１２、さらにこれを覆う増反射膜３７、第１配向下地膜３８Ａ及び第１配向膜１３などを備えている。一方の対向基板２０は、ガラスや石英等の透光性材料からなる基板本体２１、及びその内側（液晶層側）に形成された遮光膜２４、この遮光膜２４を覆う対向電極２２、さらにこれを覆う第２配向下地膜３８Ｂ及び第２配向膜２３などを備えている。

素子基板１０の側には、画素電極１２が設けられており、その上側には、第１配向膜１３が設けられている。画素電極１２は、例えばアルミニウム（Ａｌ）等の導電性膜からなる。

他方、対向基板２０の側には、その全面に渡って対向電極２２が設けられており、その上側には、第２配向膜２３が設けられている。この対向電極２２は、例えばＩＴＯ膜等の透明導電性膜からなっている。対向電極２２の厚さは、例えば１２０ｎｍ以上１６０ｎｍ以下になっている。また、第２配向膜２３の膜厚は、例えば４０ｎｍ以上８０ｎｍ以下となっている。

このように対向配置された素子基板１０及び対向基板２０間には、前述のシール材７１により囲まれた空間に液晶が封入され、液晶層が形成される。液晶層は、画素電極１２からの電界が印加されていない状態で配向膜により所定の配向状態をとる。なお、液晶層の液晶は、ツイストネマチックの液晶や、垂直配向用の液晶でも良い。

一方、素子基板１０上には、前記の画素電極１２及び第１配向膜１３の他、これらを含む各種の構成が積層構造をなして備えられている。この積層構造は、下から順に、走査線６１を含む第１層、ゲート電極４１を含むＴＦＴ４０等を含む第２層、蓄積容量５０を含む第３層、データ線６２等を含む第４層、容量線６４等を含む第５層、前記の画素電極１２及び配向膜等を含む第６層（最上層）からなる。

また、第１層及び第２層間には下地絶縁膜３０が、第２層及び第３層間には第１層間絶縁膜３１が、第３層及び第４層間には第２層間絶縁膜３２が、第４層及び第５層間には第３層間絶縁膜３３が、第５層及び第６層間には第４層間絶縁膜３４及び第５層間絶縁膜３５が、それぞれ設けられており、前述の各要素間が短絡することを防止している。また、これら各種の絶縁膜には、例えば、ＴＦＴ４０の半導体層４４中の高濃度ソース領域とデータ線６２とを電気的に接続するコンタクトホール等も設けられている。以下では、これらの各要素について、下から順に説明を行う。

第１層には、例えばタングステンシリサイド（ＷＳｉ）からなる走査線６１が設けられている。この走査線６１の膜厚（Ｚ方向の厚さ）は、例えば１８０ｎｍ以上２２０ｎｍ以下になっている。また、この走査線６１は遮光性を有しており、画素電極１２が形成されない領域を略埋めるように形成されている。このため、走査線６１はＴＦＴ４０に下側から入射しようとする光を遮る機能を有している。

第２層には、ゲート電極４１を含むＴＦＴ４０が設けられている。ＴＦＴ４０ は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有している。その構成要素としては、上述したゲート電極４１、例えば導電性のポリシリコン膜からなりゲート電極４１からの電界によりチャネルが形成される半導体層４４のチャネル領域、ゲート電極４１と半導体層４４とを絶縁する熱酸化したゲート絶縁膜４３を含むゲート絶縁膜４２、半導体層４４における低濃度ソース領域及び低濃度ドレイン領域並びに高濃度ソース領域及び高濃度ドレイン領域を備えている。なお、ゲート電極４１の膜厚は、例えば１５ｎｍ以上１０５ｎｍ以下となっている。また、半導体層４４の膜厚は、例えば４０ｎｍ程度となっている。また、熱酸化したゲート絶縁膜４３の膜厚は、例えば２８ｎｍ以上３５ｎｍ以下となっている。また、ゲート絶縁膜４２の膜厚は、例えば４３ｎｍ以上５６ｎｍ以下となっている。

走査線６１の上、かつ、ＴＦＴ４０の下には、例えばテトラエトキシシラン（ＴＥＯＳ）からなる下地絶縁膜３０が設けられている。この下地絶縁膜３０の膜厚は、例えば３８０ｎｍ以上４２０ｎｍ以下になっている。下地絶縁膜３０は、走査線６１からＴＦＴ４０を層間絶縁する機能を有する。また、この下地絶縁膜３０は、素子基板１０の全面に形成されている。

第３層には、蓄積容量５０が設けられている。蓄積容量５０は、ＴＦＴ４０の高濃度ドレイン領域及び画素電極１２に接続された画素電位側容量電極としての下部容量電極５１と、固定電位側容量電極としての上部容量電極５３とが、容量絶縁膜５２を介して対向配置されることにより形成されている。この蓄積容量５０によれば、画素電極１２における電位保持特性を顕著に高めることが可能となる。

下部容量電極５１は、例えば導電性のポリシリコン膜からなり画素電位側容量電極として機能する。この下部容量電極５１の膜厚は、例えば９５ｎｍ以上１０５ｎｍ以下になっている。また、この下部容量電極５１は、画素電位側容量電極としての機能のほか、画素電極１２とＴＦＴ４０の高濃度ドレイン領域とを中継接続する機能をもつ。

上部容量電極５３は、例えばチタンナイトライド（ＴｉＮ）からなる層（例えば膜厚４７ｎｍ以上５３ｎｍ以下）、アルミニウム（Ａｌ）からなる層（例えば膜厚１４２ｎｍ以上１５８ｎｍ以下）及びチタンナイトライド（ＴｉＮ）からなる層（例えば膜厚９７ｎｍ以上１０３ｎｍ以下）の三層構造からなる。この上部容量電極５３は、蓄積容量５０の固定電位側容量電極として機能する。そして、上部容量電極５３は下部容量電極５１と同形状となり、下部容量電極５１と同様に島状の電極を構成している。上部容量電極５３を固定電位とするために、固定電位とされた容量線６４と電気的接続が図られている。また、上部容量電極５３は、ＴＦＴ４０に上側から入射しようとする光を遮る機能を有している。

容量絶縁膜５２は、例えばＨＴＯ（ Ｈｉｇｈ Ｔｅｍｐｒａｔｕｒｅ Ｏｘｉｄｅ）膜からなる。この容量絶縁膜５２の膜厚は、例えば３ｎｍ以上５ｎｍ以下となっている。なお、容量絶縁膜５２は、蓄積容量５０を増大させる観点から、膜の信頼性が十分に得られる限りにおいて薄いほどよい。また、容量絶縁膜５２は、二層構造や三層構造、あるいはそれ以上の積層構造を有するように構成してもよい。

ＴＦＴ４０ないしゲート電極４１及び中継電極の上、かつ、蓄積容量５０の下には、例えばテトラエトキシシラン（ＴＥＯＳ）からなる第１層間絶縁膜３１が形成されている。この第１層間絶縁膜３１の膜厚は、例えば２８０ｎｍ以上３２０ｎｍ以下になっている。

この第１層間絶縁膜３１には、ＴＦＴ４０の高濃度ソース領域と後述するデータ線６２とを電気的に接続するコンタクトホール３１ａが、後記第２層間絶縁膜３２を貫通して開孔されている。また、第１層間絶縁膜３１には、ＴＦＴ４０の高濃度ドレイン領域と蓄積容量５０を構成する下部容量電極５１とを電気的に接続するコンタクトホール３１ｂが開孔されている。

第４層には、データ線６２が設けられている。このデータ線６２は、例えば下層より順に、チタン（Ｔｉ）からなる層（例えば膜厚１９ｎｍ以上２１ｎｍ以下）、チタンナイトライド（ＴｉＮ）からなる層（例えば膜厚４７ｎｍ以上５３ｎｍ以下） 、アルミニウム（Ａｌ）からなる層（例えば膜厚３３２ｎｍ以上３６８以下）及びチタンナイトライド（ＴｉＮ）からなる層（例えば膜厚１４２ｎｍ以上１５８ｎｍ以下）の四層構造を有する膜として形成されている。

また、この第４層には、データ線６２と同一膜として、容量線用中継層（図示略）、第１中継電極６３及び二連コンタクト部６６が形成されている。これらは、平面的に見ると、データ線６２と連続した平面形状を有するように形成されているのではなく、各者間はパターニング上分断されるように形成されている。これら容量線用中継層、第１中継電極６３及び二連コンタクト部６６は、データ線６２と同一膜として形成されていることから、下層より順に、Ｔｉからなる層、ＴｉＮからなる層、Ａｌからなる層及びＴｉＮからなる層の四層構造を有している。二連コンタクト部６６は、表示領域７０の外側に設けられており、図示略の配線で引き回された後、素子基板１０の表層に引き出されて走査線駆動回路１３０に接続されている。

蓄積容量５０の上、かつ、データ線６２の下には、例えばＮＳＧ、ＰＳＧ，ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＴＥＯＳ ガスを用いたプラズマＣＶＤ法によって形成された膜（以下、Ｐ-ＴＥＯＳという）からなる第２層間絶縁膜３２が形成されている。この第２層間絶縁膜３２の膜厚は、例えば３８０ｎｍ以上４２０ｎｍ以下となっている。この第２層間絶縁膜３２には、ＴＦＴ４０の高濃度ソース領域とデータ線６２とを電気的に接続する、前記のコンタクトホール３１ａが開孔されているとともに、前記容量線用中継層と蓄積容量５０の上部容量電極５３とを電気的に接続するコンタクトホール（図示略）が開孔されている。

第５層には、容量線６４が形成されている。この容量線６４は、例えば下層より順に、アルミニウム（Ａｌ）からなる層（例えば膜厚３１５ｎｍ以上３８５ｎｍ以下）及びチタンナイトライド（ＴｉＮ）からなる層（例えば膜厚１３５ｎｍ以上１６５ｎｍ以下）の二層構造を有する膜として形成されている。この容量線６４は第３層間絶縁膜３３上に形成されている。第３層間絶縁膜３３の表面は、ＣＭＰ（ Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理等の平坦化処理が施されることによって平坦化されている。

また、第５層には、このような容量線６４と同一膜として、第２中継電極６５が形成されている。この第２中継電極６５は、後述のコンタクトホール３３ａを介して、第１中継電極６３及び画素電極１２間の電気的接続を中継する機能を有する。なお、これら容量線６４及び第２中継電極６５間は、平面形状的に連続して形成されているのではなく、両者間はパターニング上分断されるように形成されている。第２中継電極６５は、容量線６４と同様に、下層にＡｌからなる層、上層にＴｉＮからなる層の二層構造を有している。このように容量線６４及び第２中継電極６５は、光反射性能に比較的優れたアルミニウムを含み、且つ、光吸収性能に比較的優れたチタンナイトライドを含むことから、遮光層として機能し得る。すなわち、ＴＦＴ４０の半導体層４４に対する入射光の進行を、その上側で遮ることが可能である。

データ線６２の上、かつ、容量線６４等の下には、例えばＰ-ＴＥＯＳからなる第３層間絶縁膜３３が形成されている。この第３層間絶縁膜３３の膜厚は、例えば５７０ｎｍ以上６３０ｎｍ以下となっている。この第３層間絶縁膜３３には、前記の容量線６４と容量線用中継層とを電気的に接続するためのコンタクトホール（図示略）、及び、第２中継電極６５と第１中継電極６３とを電気的に接続するためのコンタクトホール３３ａがそれぞれ開孔されている。

最後に、第６層には、上述したように画素電極１２がマトリクス状に形成されている。この画素電極１２は、例えばアルミニウム（Ａｌ）からなり、その膜厚は例えば１８０ｎｍ以上２２０ｎｍ以下になっている。

また、上述の画素電極１２と同一膜として、周辺領域には、例えばＰ-ＴＥＯＳからなる平坦化膜３６が形成されている。この平坦化膜３６の膜厚は、例えば１８０ｎｍ以上２２０ｎｍ以下となっている。

また、画素電極１２及び平坦化膜３６の上には、増反射膜３７が形成されている。この増反射膜３７は、例えば下層より順に、Ｐ-ＴＥＯＳからなる層（例えば膜厚６７ｎｍ以上８３ｎｍ以下）及びプラズマシリコンナイトライド（Ｐ-ＳｉＮ）からなる層（例えば膜厚５８ｎｍ以上７２ｎｍ以下）の二層構造を有する膜として形成されている。

また、増反射膜３７の上には、例えばＰ-ＴＥＯＳからなる第１配向下地膜３８Ａが形成されている。この第１配向下地膜３８Ａの膜厚は、例えば９０ｎｍ以上１１０ｎｍ以下となっている。

また、第１配向下地膜３８Ａの上には、第１配向膜１３が形成されている。この第１配向膜１３の膜厚は、例えば４０ｎｍ以上８０ｎｍ以下となっている。また、第１配向膜１３における素子基板１０の厚み方向を基準とする第１プレチルト角は、例えば１．２°となっている。具体的には、この第１配向膜１３は、例えば、シリコン酸化物等の無機材料を素子基板１０に対して斜め方向に蒸着（斜方蒸着）又はスパッタすることにより形成されている。無機材料を素子基板１０に対して斜め方向に蒸着又はスパッタすると、蒸着粒子又はスパッタ粒子は、素子基板１０に対して斜め方向に堆積し、柱状の結晶体となる。そして、斜めに成長した多数の柱状結晶体によって第１配向膜１３が形成されている。液晶分子は、柱状結晶体の成長方向に沿って配向する。液晶分子の配向方向は、蒸着粒子又はスパッタ粒子の素子基板１０に対する入射角度によって制御される。第１配向膜１３は、液晶分子を素子基板１０に対して垂直な方向（すなわち素子基板１０の厚み方向）から所定のプレチルト角だけ傾いた方向に配向させる。素子基板１０に対して液晶分子が垂直な方向に配向しているときのプレチルト角を０度と定義すると、第１配向膜１３における第１プレチルト角は例えば１．２°である。

また、素子部以外の周辺領域（例えば実装端子部及び上下導通端子部）における第１配向下地膜３８Ａの上には、例えばＩＴＯ膜からなる電極パッド３９が形成されている。この電極パッド３９の膜厚は、例えば１３５ｎｍ以上１６５ｎｍ以下となっている。電極パッド３９の一部は、第４層間絶縁膜３４、第５層間絶縁膜３５、平坦化膜３６、増反射膜３７及び第１配向下地膜３８Ａに貫設されたコンタクトホール内に埋設されて容量線６４と電気的に接続されている。

そして、画素電極１２及び平坦化膜３６の下には、例えば下層より順に、Ｐ-ＴＥＯＳからなる第４層間絶縁膜３４（例えば膜厚３５０ｎｍ以上８５０ｎｍ）及びＢＳＧやＮＳＧ等のシリケートガラスからなる第５層間絶縁膜３５（例えば膜厚５５ｎｍ以上９５ｎｍ以下）が形成されている。これら第４層間絶縁膜３４及び第５層間絶縁膜３５には、画素電極１２及び前記の第２中継電極６５間を電気的に接続するためのコンタクトホール３４ａが開孔されている。

画素電極１２とＴＦＴ４０との間は、このコンタクトホール３４ａ及び第２中継電極６５並びに前述したコンタクトホール３３ａ、第１中継電極６３、コンタクトホール３２ａ、下部容量電極５１及びコンタクトホール３１ｂを介して、電気的に接続されることとなる。なお、第５層間絶縁膜３５の表面は、前述のようにＣＭＰ処理等の平坦化処理が施されることによって平坦化されている。これにより、その下方に存在する各種配線や素子等による段差に起因する液晶層の配向不良を低減する。

他方、対向基板２０の側においては、対向電極２２と第２配向膜２３との間に、例えばＰ-ＴＥＯＳからなる第２配向下地膜３８Ｂが形成されている。この第２配向下地膜３８Ｂの膜厚は、例えば９０ｎｍ以上１１０ｎｍ以下となっている。また、第２配向膜２３における対向基板２０の厚み方向を基準とする第２プレチルト角は、例えば７．２°となっている。具体的には、この第２配向膜１３は、例えば、シリコン酸化物等の無機材料を対向基板２０に対して斜め方向に蒸着（斜方蒸着）又はスパッタすることにより形成されている。無機材料を対向基板２０に対して斜め方向に蒸着又はスパッタすると、蒸着粒子又はスパッタ粒子は、対向基板２０に対して斜め方向に堆積し、柱状の結晶体となる。そして、斜めに成長した多数の柱状結晶体によって第２配向膜２３が形成されている。液晶分子は、柱状結晶体の成長方向に沿って配向する。液晶分子の配向方向は、蒸着粒子又はスパッタ粒子の対向基板２０に対する入射角度によって制御される。第２配向膜２３は、液晶分子を対向基板２０に対して垂直な方向（すなわち対向基板２０の厚み方向）から所定のプレチルト角だけ傾いた方向に配向させる。対向基板２０に対して液晶分子が垂直な方向に配向しているときのプレチルト角を０度と定義すると、第２配向膜２３における第２プレチルト角は例えば７．２°である。

本実施形態では、素子基板１０側の第１配向膜１３における第１プレチルト角（１．２°）が、対向基板２０側の第２配向膜２３における第２プレチルト角（７．２°）よりも小さく設定されている。なお、素子基板１０側の第１配向膜１３の成膜時の蒸着レートを、対向基板２０側の第２配向膜２３の成膜時の蒸着レートに比べて大きくすることによって、第１プレチルト角を第２プレチルト角よりも小さくすることができる。

ところで、従来の液晶装置では、フリッカーや、表示画像の焼き付き等の表示不具合を抑制するために、例えば、各画素電極に印加される駆動電圧の極性を、走査線やデータ線ごと、または、画像信号におけるフレームごとに反転させる反転駆動（交流駆動）が採用されていた。

これは、反転駆動によって液晶層へ直流電圧成分が印加されることや、基板間における電荷の偏りを抑制し、フリッカー等の解消しようとするものである。しかしながら、単純に反転駆動を行ったとしても、液晶層への直流電圧成分の印加や、電荷の偏りが発生しており、依然として表示不具合が発生していた。この表示不具合の発生源としては、下記の２つの現象が知られていた。

第１の現象は、前述したとおり、フィールドスルー現象（プッシュダウン、突き抜けとも呼ばれる）による電圧降下である。これは、電圧低下分に相当する直流電圧を補償することにより補正できる。
これに対して第２の現象は、素子基板と対向基板の電気的な特性差により生じる電荷の偏りである。これを補償するためには、電荷の偏りを打ち消すだけの余分な直流電圧の印加が必要となる。

ここで、図６を用いて、第１の現象及び第２の現象について説明する。図６（ａ）は、ゲート電圧及び駆動電圧波形を示すチャートである。図６（ｂ）は、液晶層の実効電圧波形を示すチャートである。図６（ｃ）は、図６（ｂ）からある程度の駆動時間経過後の液晶層の実効電圧波形を示すチャートである。なお、図６（ａ）〜図６（ｃ）において、横軸は時間経過を示し、縦軸は電位を示している。

図６（ａ）に示すように、駆動電圧波形ＶＤの電位は、ゲート電圧ＶＧの立ち上がりと同期して、高電位ＥＨ（例えば１２Ｖ）と低電位ＥＬ（例えば２Ｖ）とが交互に切り替わるようになっている。

図６（ｂ）に示すように、ゲート電圧ＶＧが立ち上がるとスイッチング素子がオンになり、画素電極１２が充電される。液晶層の実効電圧波形ＶＬ１の電位は、概ね低電位ＥＬから高電位ＥＨまで上昇する。

ところで、スイッチング素子が薄膜トランジスターにより構成されている場合に、スイッチング素子がオフになると、突き抜け電圧が生じることがある。すなわち、スイッチング素子のゲート電極４１とチャネル領域等との容量に蓄積された電荷が画素電極１２に流れることによって、電圧降下Ｖ１（突き抜け電圧）が生じる。また、スイッチング素子がオフの状態でチャネル領域をリーク電流が流れることによる、電圧降下Ｖ２が生じることもある。これにより、次にゲート電圧が立ち上がるときに、実効電圧波形ＶＬ１の電位は、電圧降下Ｖ１，Ｖ２の分だけ高電位ＥＨよりも低くなっている。

次にゲート電圧ＶＧが立ち上がると、駆動電圧波形ＶＤが低電位になり、画素電極１２が放電される。すると、液晶層の実効電圧波形ＶＬ１の電位は、低電位ＥＬまで降下する。そして、スイッチング素子がオフになると、突き抜け電圧による電圧降下Ｖ３が生じ、またリーク電流による電圧上昇が生じる。

対向電極２２の電位は、対向電極電位Ｖｃｏｍ１に保持されている。対向電極電位Ｖｃｏｍ１は、実効電圧波形ＶＬ１の対向電極電位Ｖｃｏｍ１に対する高電位側と低電位側とのバランスを取るように、予め設定されている。対向電極電位Ｖｃｏｍ１は、電圧降下Ｖ１〜Ｖ３、電圧上昇Ｖ４を加味して設定され、一般に、高電位ＥＨと低電位ＥＬとの中間電位ＥＭ（例えば７Ｖ）と異なる値になる。例えば、実効電圧波形ＶＬ１と対向電極電位Ｖｃｏｍ１との差分の時間積分値の絶対値が、駆動電圧波形ＶＤが高電位ＥＨである期間と低電位ＥＬである期間とで略等しくなるように最適化された値が、対向電極電位Ｖｃｏｍ１として設定される。

図６（ｃ）に示すように、ある程度の期間だけ液晶層を駆動した後の実効電圧波形ＶＬ２は、駆動開始直後の実効電圧波形ＶＬ１からシフトすることが多い。なお、実効電圧波形ＶＬ２は、電位の正負方向のいずれにシフトする場合もあるが、図６（ｃ）には負方向にシフトしている状態を図示している。シフトした実効電圧波形ＶＬ２に対して、正負のバランスを取るように最適化された対向電極電位Ｖｃｏｍ２を考える。シフト後の対向電極電位Ｖｃｏｍ２は、シフト前の対向電極電位Ｖｃｏｍ１から負方向にずれることになる。

ここで、従来の技術では、実効電圧波形ＶＬ２が電位の正負方向のいずれにシフトするかは不確定であった。つまり、シフト後の対向電極電位Ｖｃｏｍ２は、シフト前の対向電極電位Ｖｃｏｍ１から正負方向のいずれにずれることになるかは不確定であった。

しかし、本発明者は、素子基板１０側の第１配向膜１３における第１プレチルト角が、対向基板２０側の第２配向膜２３における第２プレチルト角に比べて小さく設定されること（第１プレチルト角が第２プレチルト角よりも垂直配向に近く設定されること）により、正負のバランスを取るように最適化された実効電圧波形ＶＬ２が電位の負方向にシフトすること（Ｖｃｏｍシフトが負方向にシフトすること）を見出した。この点については、本発明者が行った実験結果からも確認されている。

図７は、本発明者が行った実験により得られた、経過時間とＶｃｏｍシフトの関係を示す図である。なお、図７において、横軸は経過時間、縦軸はＶｃｏｍシフトを示している。ここで、Ｖｃｏｍシフトは、シフト前の対向電極電位Ｖｃｏｍ１とシフト後の対向電極電位Ｖｃｏｍ２との差分、つまりＶｃｏｍ２−Ｖｃｏｍ１の値とする。また、図７において、「▲」は素子基板１０側の第１配向膜１３における第１プレチルト角（１．２°）が、対向基板２０側の第２配向膜２３における第２プレチルト角（７．２°）に比べて小さく設定された状態を示している。また、「○」は第１プレチルト角及び第２プレチルト角のいずれもが１．２°の状態、つまり、素子基板１０側の第１配向膜１３における第１プレチルト角及び対向基板２０側の第２配向膜２３における第２プレチルト角が同じに設定された状態を示している。また、図７においては、振幅が５Ｖである矩形波を印加したときのＶｃｏｍシフトを測定している。

図７に示すように、素子基板１０側の第１配向膜１３における第１プレチルト角及び対向基板２０側の第２配向膜２３における第２プレチルト角が同じに設定された状態「○」におけるＶｃｏｍシフト量は、経過時間が長くなるにつれて増加している。このＶｃｏｍシフト量と経過時間との関係は比例関係になっている。また、このＶｃｏｍシフト量は、経過時間が７２００ｓのときに＋０．０２Ｖ程度になっている。一方、素子基板１０側の第１配向膜１３における第１プレチルト角（１．２°）が、対向基板２０側の第２配向膜２３における第２プレチルト角（７．２°）に比べて小さく設定された状態「▲」におけるＶｃｏｍシフト量は、経過時間が長くなるにつれて減少している。このＶｃｏｍシフト量と経過時間との関係は比例関係になっている。また、このＶｃｏｍシフト量は、経過時間が７２００ｓのときに−０．０３Ｖ程度になっている。素子基板１０側の第１配向膜１３における第１プレチルト角（１．２°）が、対向基板２０側の第２配向膜２３における第２プレチルト角（７．２°）に比べて小さく設定された状態「▲」におけるＶｃｏｍシフト方向は、経過時間の全域において、素子基板１０側の第１配向膜１３における第１プレチルト角及び対向基板２０側の第２配向膜２３における第２プレチルト角が同じに設定された状態「○」に比べて負方向にシフトしている。これにより、第１プレチルト角と第２プレチルト角との差分が６°のとき、Ｖｃｏｍシフトが−０．０５Ｖとなることが確認される。また、Ｖｃｏｍシフト量と経過時間とが比例関係になっていることから、第１プレチルト角と第２プレチルト角との差分が１度ずれるにつき、Ｖｃｏｍシフトが０．０１Ｖだけシフトすることが考えられる。

Ｖｃｏｍシフトがある程度以上に大きくなると、低電位側の期間と高電位側の期間とで液晶層の変調作用の差が大きくなる。すると、表示された画像において、低電位側の期間に変調された光の光量と、高電位側の期間に変調された光の光量との違いが視認されて、画像のちらつき（フリッカー）を生じてしまう。

本発明者は、実験データからの知見に基づき熟慮した結果、第１の現象に対する補正と、第２の現象に対する補正とを切り分けて補正するのが効果的であることに想到した。つまり、第１の現象の補正方法としては駆動電圧に係らず一定の補正電圧を掛けるとともに、第２の現象に対する補正方法としては、その特性差による直流電圧成分の方向及び大きさに応じて、正極性が保持される期間長の割合を負極性が保持される期間長の割合に比べて短くする方法である。

一方、フリッカーの経時変化が最小となるような極性時間比率を探索すること（以下、単に探索という）には膨大な時間を要していた。例えば、探索の際の調整には、１回の計測点当たり１０分〜６０分程度の通電時間を要していた。
しかし、本発明者が、素子基板１０側の第１配向膜１３における第１プレチルト角が、対向基板２０側の第２配向膜２３における第２プレチルト角に比べて小さく設定されることによりＶｃｏｍシフトが負方向にシフトすることを見出したことによって、探索に要する時間を短くすることが可能となった。

図８は、本発明者が行った探索により得られた、時間比率（Ｄｕｔｙ）とＶｃｏｍシフトの関係を示す図である。なお、図８において、横軸はＤｕｔｙ（正極性電圧の印加時間と負極性電圧の印加時間との時間比率）、縦軸はＶｃｏｍシフト（Ｖｃｏｍ２−Ｖｃｏｍ１）を示している。ここで、横軸と縦軸の交点をＤｕｔｙ５０：５０とし、横軸の右側を正極性電圧の印加時間が長くなる方向とする。また、縦軸の上側をＶｃｏｍシフトが正となる方向とする。また、図８において、符号Ｐ１は一回目（最初）の計測点、符号Ｐ２は二回目の計測点、符号Ｐ３は三回目の計測点、符号Ｐ４は四回目の計測点、符号Ｐ５は五回目（最後）の計測点を示している。また、図８においては、計５回の計測によって探索を行っているが、この回数に限定されることなく、適宜必要に応じて計測数を変更してもよい。

図８に示すように、第１回目の計測点Ｐ１をＤｕｔｙが５０％以下となる領域に配置する。この点については、上述した実験結果により、対向基板２０側の対向電極２２と第２配向膜２３との間に上述した誘電体膜を配置するとＶｃｏｍシフト方向が負方向にずれることから明確となる。つまり、右下がりの線になること及び第５回目の計測点Ｐ５が時間比率５０％よりも小さくなることから、少なくともＤｕｔｙが５０％よりも大きい領域を除いた範囲内（Ｄｕｔｙが５０％以下となる領域内）で計測すればよい。このため、第１回目の計測点Ｐ１をＤｕｔｙが５０％よりも大きい領域に配置することが不要となり、測定頻度を少なくすることができる。

次に、第２回目の計測点Ｐ２を、横軸を挟んで第１回目の計測点Ｐ１よりもＤｕｔｙの小さい側に配置する。このように、第１回目の測定結果に基いてパラメータ（Ｄｕｔｙ）を変化させる正負方向を決定することができる。つまり、第２回目の計測点Ｐ２を第１回目の計測点Ｐ１よりもＤｕｔｙの大きい側に配置することが不要となり、測定頻度を少なくすることができる。また、第１回目の計測点Ｐ１と第２回目の計測点Ｐ２とがプロットされることにより、右下がりの線の傾きを近似的に算出することができる。

次に、第３回目の計測点Ｐ３を、近似的に算出された傾きに沿って第１回目の計測点Ｐ１と横軸との間に配置する。また、第４回目の計測点Ｐ４を、近似的に算出された傾きに沿って第２回目の計測点Ｐ２と横軸との間に配置する。このように、Ｖｃｏｍシフトが概ね０になる（Ｖｃｏｍ２−Ｖｃｏｍ１）の値を推定しつつ、探索範囲を狭めていく。第３回目の計測点Ｐ３と第４回目の計測点Ｐ４とがプロットされることにより、フリッカーの許容限に対応するＶｃｏｍシフトを近似的に算出することができる。

そして、第５回目の計測点Ｐ５を横軸上に配置する。具体的には、第５回目の計測点Ｐ５は、計測点Ｐ１〜Ｐ４を近似的に結ぶ直線及び横軸の交点となる。以上により、フリッカーの経時変化が最小となるような極性時間比率を算出することができる。したがって、この調整方法によれば、測定頻度を減らすことによって探索に要する時間を短くすることができる。

（液晶装置の駆動方法）
以下説明する液晶装置の駆動方法は、本発明者が想到内容を具体的に実現するために熟慮及び創意工夫の上創出したものである。
図９は、指定値Ｑが「−１」のときの走査信号系のタイミングチャートである。また、本実施形態では、複数の走査線６１を第１走査線群と第２走査線群に分けて、１つのフレームにおいて、第１走査線群におけるいずれか１本の走査線６１と、第２走査線群におけるいずれか１本の走査線６１とを交互に選択するとともに、１つのフレームにおいて各走査線６１を２回ずつ選択する。いわゆる倍速領域走査反転駆動を用いている。

まず、走査線６１の駆動方法について説明する。図９は、走査線駆動回路１３０により出力される走査信号Ｇ１〜Ｇ４８０を、スタートパルスとクロック信号との関係において示すタイミングチャートである。ここで、フレームとは、１枚の画像を液晶パネル１００Ａに表示させるのに要する期間をいう。また、１フレームの期間（所定の期間）のうち、第１スタートパルスＤｙａが出力されてから第２スタートパルスＤｙｂが出力されるまでの期間を第１フィールド（第１の期間）とし、第２スタートパルスＤｙｂが出力されてから次の第１スタートパルスＤｙａが出力されるまでの期間を第２フィールド（第２の期間）としている。また、１つの走査線６１は、１フレームの期間において、フィールドごとに１回ずつ、つまり、２回選択されている。

本実施形態における垂直同期信号Ｖｓは、上述したように周波数１２０Ｈｚであるので、１フレームの期間についても８．３３ミリ秒で固定である。制御回路１５２（図１参照）は、デューティー比が５０％のクロック信号を、１フレームの期間に亘って走査線６１数に等しい４８０周期分出力する。なお、クロック信号の１周期分の期間をＨと表記している。

また、制御回路１５２は、クロック信号の１周期分のパルス幅を有するスタートパルスを、それぞれクロック信号がＨレベルの立ち上がり時において、それぞれ次のように出力する。すなわち、制御回路１５２は、第１スタートパルスＤｙａを１フレームの期間の最初（第１フィールドの最初）に出力する。一方、制御回路１５２は、指定値Ｑが負の値であるため、第２スタートパルスＤｙｂを、第１スタートパルスＤｙａを出力してからクロック信号の２４０周期分を出力したタイミングＴｍよりも「Ｑ×Ｈ」だけ早く出力する。

よって、図９に示すように、指定値Ｑが「−１」であった場合、第２スタートパルスＤｙｂは、タイミングＴｍよりもクロック信号の１周期分だけ先行したタイミングＴｍ（−１）で出力される。

ここで、スタートパルスは交互に出力される一方、第１スタートパルスＤｙａの出力タイミングは、指定値Ｑにかかわらず変更されない。このため、１フレーム（８．３３ミリ秒）毎に出力される第１スタートパルスＤｙａを特定すると、必然的に第２フィールドの開始を規定する第２スタートパルスＤｙｂも特定することができる。

走査線駆動回路１３０は、このようなスタートパルス及びクロック信号から、次のような操作信号を出力する。すなわち、走査線駆動回路１３０は、第１スタートパルスＤｙａが供給されると、クロック信号がＬレベルに変化するごとに走査信号Ｇ１〜Ｇ４８０を順次Ｈレベルとする。一方、走査線駆動回路１３０は、第２スタートパルスＤｙｂが供給されると、クロック信号がＨレベルに変化するごとに走査信号Ｇ１〜Ｇ４８０を順次Ｈレベルとする。

第１スタートパルスＤｙａは、１フレームの期間（第１フィールド）の最初に供給されるので、当該第１スタートパルスＤｙａの供給を契機とする走査線６１の選択は指定値Ｑによって変化しない。また、当該第１スタートパルスＤｙａの供給を契機とする走査線６１の選択は、クロック信号がＬレベルである期間に実行されるので、第１フィールド及び第２フィールドに亘って１行目の走査線６１を開始点として画面下方向に向かって２、３、４、…、４８０行目の順番でクロック信号の半周期の期間をおいて実行されることになる。

一方、第２スタートパルスＤｙｂは、第２フィールドの最初に供給されるので、当該スタートパルスを契機とする走査線６１の選択は、指定値Ｑによって全体的に前後することになる、すなわち、当該第２スタートパルスＤｙｂの供給を契機とする走査線６１の選択は、クロック信号がＨレベルである期間に実行されるので、あるフレームの第２フィールドから次のフレームの第１フィールドに亘って１行目の走査線６１を開始点として画面下方向に向かって２、３、４、…、４８０行目の順番で、第１スタートパルスＤｙａの供給を契機とする選択の合間において実行されることになる。つまり、あるフレームの第２フィールドにおける１〜２４０行目の選択は、例えば指定値Ｑが「−１」であれば、タイミングＴｍよりもクロック信号の１周期分だけ全体的に先行した関係となる。

図１０は、データ信号Ｖｉｄ系の第１フィールドにおけるタイミングチャートである。図１１は、データ信号Ｖｉｄ系の第２フィールドにおけるタイミングチャートである。続いて、データ線６２の駆動方法について図１０及び図１１を中心に説明する。

データ線駆動回路１４０のサンプリング信号出力回路１４２は、制御回路１５２による制御信号に従って、いずれかの走査線６１が選択されて当該走査線６１に供給される操作信号がＨレベルとなる期間に亘って、順次排他的にＨレベルとなるサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ６４０を、データ線６２の各々に出力する。なお、制御信号とは、実際にはスタートパルスやクロック信号であるが、説明を省略している。

走査信号がＨレベルとなる期間は、実際にはクロック信号の半分周期の期間よりも若干狭められている。この場合、図１０に示すように、第１フィールドにおいては走査信号Ｇ（ｉ＋２４０）がＨレベルとなった後に走査信号ＧｉがＨレベルとなる。
また、図１１に示すように、第２フィールドにおいては走査信号ＧｉがＨレベルとなった後に走査信号Ｇ（ｉ＋２４０）がＨレベルとなる。

また、表示データ処理回路１５６（図１参照）は、選択された走査線６１における画素１行分の表示データＶｉｄｅｏを、サンプリング信号出力回路１４２によるサンプリング信号Ｓ１〜Ｓ６４０の出力に合わせて次のような極性のデータ信号Ｖｉｄに変換する。すなわち、表示データ処理回路１５６は、クロック信号がＬレベルのときに選択された画素行における画素のデータ信号Ｖｉｄを正極性（＋）に変換し、クロック信号がＨレベルのときに選択された画素行における画素のデータ信号Ｖｉｄを負極性（−）に変換する。換言すれば、表示データ処理回路１５６は、第１スタートパルスＤｙａの供給を契機として選択された画素行における画素のデータ信号Ｖｉｄを正極性（＋）に変換し、第２スタートパルスＤｙｂの供給を契機として選択された画素行における画素のデータ信号Ｖｉｄを負極性（−）に変換する。

ここで、正極性（＋）及び負極性（−）とは、基準電圧Ｖｃから高位側を正極性（＋）とし、低位側を負極性（−）としている。また、ここでは基準電位を０Ｖに設定しているが、これに限定するものではない。

また、対向電極電位Ｖｃｏｍが基準電圧Ｖｃよりも負極性（−）側にシフトして設定されている。具体的には、対向電極電位Ｖｃｏｍは、例えば、約−０．１Ｖから−０．２Ｖの範囲内の電圧値に設定されている。これは、前述した第１の現象（フィールドスルー）による電圧変動分が約−０．１Ｖから−０．２Ｖであるため、これを補正電圧として、対向電極電位Ｖｃｏｍの設定値を基準電圧Ｖｃからシフトさせているからである。すなわち、第１の現象による影響を低減できるように対向電極電位Ｖｃｏｍをシフトさせている。

また、第１の現象における補正電圧は、個別の液晶パネル１００Ａごとに計測して求めることが好ましい。具体的には、同じ階調に相当する正・負極性の駆動電圧を交互に印加したときに、フリッカーが十分小さくなる対向電極電位Ｖｃｏｍを求め、その値と、基準電圧Ｖｃとの差から補正電圧を求める。また、このときの駆動電圧は、フリッカーを視認しやすい中間階調に相当する電圧が好ましい。

このようにして補正電圧は求められ、制御回路１５２（図１参照）または電圧生成回路１６０に設定される。そして、電圧生成回路１６０は、補正電圧分だけシフトした対向電極電位Ｖｃｏｍを生成し、液晶パネル１００Ａの対向電極２２に供給する。

続いて、駆動方法の全般について説明する。
まず、図１において、制御回路１５２は、外部装置から供給される表示データＶｉｄｅｏを、フレームメモリ１５７に記憶させる。その後、液晶パネル１００Ａにおいてある画素行の走査線６１が選択されるとき、当該画素行の表示データＶｉｄｅｏを記憶速度の倍の速度で読み出させる。そして、ＤＡコンバーター１５８によりアナログのデータ信号Ｖｉｄに変換する。これとともに、表示データＶｉｄｅｏの読み出しに合わせて、サンプリング信号Ｓ１〜Ｓ６４０が順次Ｈレベルとなるように、制御信号を介してサンプリング信号出力回路１４２を制御する。

図９に示すように、指定値Ｑが例えば「−１」である場合、第２スタートパルスＤｙｂがタイミングＴｍよりもクロック信号の１周期分だけ時間的に前方のタイミングで出力される。このため、指定値Ｑが「−１」であれば、第１フィールドの期間はクロック信号の２３９周期分となるのに対し、第２フィールドの期間はクロック信号の２４１周期分となる。

また、第１フィールドにおいて走査線６１が２４２、１、２４３、２、２４４、３、…、４８０、２３９行目という順番で選択される。このため、制御回路１５２は、はじめに２４２行目の走査線６１が選択されるように、走査線駆動回路１３０を制御する。一方、制御回路１５２は、表示データ処理回路１５６に対し、フレームメモリ１５７に記憶された２４２行目に相当する表示データＶｉｄｅｏを倍速で読み出させる。そして、ＤＡコンバーター１５８により負極性のデータ信号Ｖｉｄを生成させるとともに、データ信号Ｖｉｄの読み出しに合わせて、図１０に示すように、サンプリング信号Ｓ１〜Ｓ６４０が順番に排他的にＨレベルとなるようにサンプリング信号出力回路１４２を制御する。サンプリング信号Ｓ１〜Ｓ６４０が順番にＨレベルになると、ＴＦＴ４０が順番にオンして画像信号線に供給されたデータ信号Ｖｉｄが１〜６４０列目のデータ線６２にサンプリングされる。

一方、走査線６１が選択されると、走査信号Ｇ２４２がＨレベルとなるので、２４２行目に位置する画素のＴＦＴ４０がすべてオンする。このため、データ線６２にサンプリングされたデータ信号Ｖｉｄの負極性電圧がそのまま画素電極１２に印加される。これにより、２４２行目であって１、２、３、４、…、６３９、６４０列の画素における液晶容量１２０には、表示データＶｉｄｅｏで指定された階調に応じた負極性電圧が書き込まれて、保持される。以下、第１フィールドにおいては、同様な電圧書込の動作が、１、２４３、２、２４４、３、…、４８０、２３９行目という順番で実行される。これにより、１〜２３９行目の画素に対しては階調に応じた正極性電圧が書き込まれ、２４０〜４８０行目の画素に対しては階調に応じた負極性電圧が書き込まれて、それぞれ保持される。

一方、第２フィールドにおいては、走査線６１が１、２４０、２、２４１、３、２４２、…、２４１、４８０行目という順番で選択されるとともに、同一行における書込極性が反転される。このため、１〜２３９行目の画素に対しては階調に応じた負極性電圧が書き込まれ、２４０〜４８０行目の画素に対しては階調に応じた正極性電圧が書き込まれて、それぞれ保持される。

図１２は、指定値Ｑが「−１」である場合において、各行の書込状態を連続するフレームに亘る時間経過とともに示した図である。なお、最上段への走査線６１への書き込み、つまり正極性保持期間の開始時刻は、正確には、第１スタートパルスＤｙａが供給された後、クロック信号の半周期先行したタイミングとなるが、図１２では、簡略化して第１スタートパルスＤｙａに合わせている。

図１２に示すように、第１フィールドにおいて２４２、２４３、２４４、…、４８０行目の画素では負極性の書き込みがなされ、１、２、３、…、２４１行目の画素では正極性の書き込みがなされて、次の書き込みまで保持される。一方、第２フィールドにおいて１、２、３、…、２４１行目の画素では負極性の書き込みがなされ、２４２、２４３、２４４、…、４８０行目の画素では正極性の書き込みがなされて、同様に次の書き込みまで保持される。つまり、各フィールドにおいて、正極性を書き込む走査線６１と、負極性を書き込む走査線６１とが２本選択されているとも捉えることができる。

このように、指定値Ｑが「−１」である場合、第２スタートパルスＤｙｂの出力タイミングが早くなる。このため、第２スタートパルスＤｙｂの供給を契機とする選択により書き込まれる負極性電圧の保持時間は、第１スタートパルスＤｙａの供給を契機とする選択により書き込まれる正極性電圧の保持時間よりも長くなる。つまり、指定値Ｑが負の値であれば、その絶対値が大きくなるにつれて、第２スタートパルスＤｙｂの供給を契機とする選択により書き込まれる負極性電圧の保持時間は、第１スタートパルスＤｙａの供給を契機とする選択により書き込まれる正極性電圧の保持時間よりも長くなる。このため、液晶容量１２０に印加される負極性の電圧実効値が正極性の電圧実効値を上回ることになる。

すなわち、正極性電圧が印加される第１フィールドは負極性電圧が印加される第２フィールドに比べて短くなる。したがって、１フレームのうち正極性電圧の印加時間が負極性電圧の印加時間よりも短く設定されるので、Ｖｃｏｍシフトに対応する補正を効果的に行うことができる。

（時間比率の決め方）
Ｖｃｏｍシフトは、電流の極性差により電荷が蓄積されることで電位差が誘起されるため発生すると考えられる。蓄積電荷量と電流（電圧、抵抗）の関係式は、正極性電圧の印加時間比率を（１＋Ｘ）、負極性電圧の印加時間比率を（１−Ｘ）、印加時間をＴとすると、以下の式１、式２となる。ここで、正の蓄積電荷量をｑ＋、負の蓄積電荷量をｑ−、電流をｉ、電圧をｖ、抵抗をＲとする。

この考えによると、単位時間当たりの蓄積電荷量を制御することでＶｃｏｍシフトを防ぐことができる。通電時の矩形波振幅とそのときのＶｃｏｍシフトから最適な時間配分比率を見積もることができる。ｑ＋＝ｑ−となるためには、正極性電圧の印加時間比率を（１＋Ｘ）、負極性電圧の印加時間比率を（１−Ｘ）とすると、以下の式３、式４となる。ここで、矩形波振幅をＥ、ＶｃｏｍシフトをδＶとする。なお、Ｖｃｏｍシフトは、シフト前の対向電極電位Ｖｃｏｍ１とシフト後の対向電極電位Ｖｃｏｍ２との差分、つまりＶｃｏｍ２−Ｖｃｏｍ１の値とする。

例えば、画素電極１２に印加する矩形波振幅が±５Ｖ、Ｖｃｏｍシフトが−０．０５Ｖのとき、Ｘ＝−０．００５となる。このため、正極性電圧の印加時間：負極性電圧の印加時間＝４９．５：５０．５にすればＶｃｏｍのシフトは起きない。

本発明者の実験結果により、フレームレートが１２０ｆｐｓの場合、フリッカー許容限に対応するＶｃｏｍシフトが±０．１５Ｖであることが経験的に分かっている。このため、実際にはＸ＝−０．０２０〜０．０１０にすればよい。したがって、第１プレチルト角が第２プレチルト角に比べて６°小さく設定されたときに、第１フィールドの長さと第２フィールドの長さとの比を４９．０／５１．０以上５２．０／４８．０以下の範囲に設定すればよい。つまり、正極性電圧の印加時間：負極性電圧の印加時間＝４８．０：５２．０〜５２．０：４８．０になるようにすればよい。ただし、第１フィールドの長さが第２フィールドの長さに比べて短く設定されることが前提となるため、第１フィールドの長さと第２フィールドの長さとの比は、５０．０／５０．０よりも大きく５２．０／４８．０以下の範囲に設定されることとなる。フレームレートが１２０ｆｐｓのときには、１フレーム期間は８．３ミリ秒なので、正極性電圧の印加時間：負極性電圧の印加時間＝８．４２ミリ秒：８．２５ミリ秒〜８．９２ミリ秒：７．７５ミリ秒にする。

本実施形態に係る液晶装置１００によれば、対向電極電位Ｖｃｏｍがスイッチング素子の寄生容量に起因するフリッカーを低減するように予めシフトして設定されているため、第１の現象についての補正が盛り込まれている。また、所定の期間のうち第１の期間の長さが第２の期間の長さよりも短く設定されているため、第２の現象についての補正も盛り込まれている。この補正は、本発明者が、素子基板１０側の第１配向膜１３における第１プレチルト角が、対向基板２０側の第２配向膜２３における第２プレチルト角に比べて小さく設定されること（第１プレチルト角が第２プレチルト角よりも垂直配向に近く設定されること）により、実効電圧波形が電位の負方向にシフトすることを見出したことによる。この点については、本発明者が行った実験結果からも確認されている。つまり、素子基板１０側の第１配向膜１３における第１プレチルト角が対向基板２０側の第２配向膜２３における第２プレチルト角に比べて小さく設定されることにより、第１プレチルト角及び第２プレチルト角が同じ場合に比べて、Ｖｃｏｍが負方向にシフトすること（シフト後の対向電極電位Ｖｃｏｍ２がシフト前の対向電極電位Ｖｃｏｍ１から負方向にずれること）が明確になった。このように、Ｖｃｏｍシフトのずれる方向が予め確定しているので、従来の技術のようにいずれにずれるか不確定であった場合に比べて、Ｖｃｏｍシフトについての補正を的確に行うことができる。したがって、フリッカー等の表示不具合の発生を抑制して表示品位の向上を図ることが可能な液晶装置１００を提供することができる。

また、この構成によれば、画素電極１２及び対向電極２２が同じ材料（例えばＩＴＯ）からなる場合に比べて、Ｖｃｏｍが負方向にシフトすることが明確になり、素子基板１０と対向基板２０の特性の非対称性が顕著となる。この点については、本発明者が行った実験結果からも確認されている。このため、画素電極１２及び対向電極２２が例えばＩＴＯからなる場合に比べて、液晶層を挟持する素子基板１０と対向基板２０との特性差に起因した直流電圧成分が顕著に発生することとなる。したがって、フリッカー等の表示不具合の発生を抑制して表示品位の向上を図ることが可能となる。

本実施形態に係る液晶装置１００の駆動方法によれば、対向電極電位Ｖｃｏｍがスイッチング素子の寄生容量に起因するフリッカーを低減するように予めシフトして設定されているため、第１の現象についての補正が盛り込まれている。また、所定の期間のうち第１の期間の長さが第２の期間の長さよりも短く設定するため、第２の現象についての補正も盛り込まれることとなる。この補正は、本発明者が、素子基板１０側の第１配向膜１３における第１プレチルト角が、対向基板２０側の第２配向膜２３における第２プレチルト角に比べて小さく設定されることにより、実効電圧波形が電位の負方向にシフトすることを見出したことによる。この点については、本発明者が行った実験結果からも確認されている。したがって、フリッカー等の表示不具合の発生を抑制して表示品位の向上を図ることが可能となる。

また、この液晶装置１００の駆動方法によれば、フリッカー許容限に対応する最適な時間配分比率となっているので第２の現象に対する補正を効果的に行うことができる。これに対して、第１の期間の長さと第２の期間の長さとの比が５０．０／５０．０よりも小さいと第１の期間の長さが長すぎてしまい効果的な補正とはならない場合がある。また、第１の期間の長さと第２の期間の長さとの比が５２．０／４８．０よりも大きいと第１の期間の長さが短すぎてしまい効果的な補正とはならない場合がある。

なお、本実施形態では、素子基板１０側の第１配向膜１３における第１プレチルト角が対向基板２０側の第２配向膜２３における第２プレチルト角に比べて小さく設定された場合を例に挙げて説明したが、これに限らない。以下、本実施形態とは異なる形態の配向膜を備える液晶パネルについて図１３を用いて説明する。

（第２実施形態）
図１３は、第２実施形態に係る液晶パネル１００Ｂの概略構成を示す断面図である。なお、図１３は図５に対応する液晶パネル１００Ｂの概略構成を示す断面図である。本実施形態における液晶パネル１００Ｂは、素子基板１０Ａ側の第１配向膜１３Ａにおける第１プレチルト角が対向基板２０Ａ側の第２配向膜２３Ａにおける第２プレチルト角に比べて大きく設定されている（第２プレチルト角が第１プレチルト角よりも垂直配向に近く設定されること）点で第１実施形態における液晶パネル１００Ａと異なる。図１３において、図５と同様の要素には同一の符号を付し、詳細な説明を省略する。

図１３に示すように、液晶パネル１００Ｂは、素子基板１０Ａと、これに対向配置された対向基板２０Ａと、これらの間に挟持された液晶層とを備えて構成されている。素子基板１０Ａは、ガラスや石英等の透光性材料からなる基板本体１１、及びその内側（液晶層側）に形成されたＴＦＴ４０や画素電極１２、さらにこれを覆う第１配向下地膜３８Ａ及び第１配向膜１３Ａなどを備えている。一方の対向基板２０Ａは、ガラスや石英等の透光性材料からなる基板本体２１、及びその内側（液晶層側）に形成された遮光膜２４、この遮光膜２４を覆う対向電極２２、さらにこれを覆う第２配向下地膜３８Ｂ及び第２配向膜２３Ａなどを備えている。

素子基板１０Ａの側には、画素電極１２が設けられており、その上側には、第１配向膜１３Ａが設けられている。画素電極１２は、例えばアルミニウム（Ａｌ）等の導電性膜からなっている。画素電極１２の厚さは、例えば１８０ｎｍ以上２２０ｎｍ以下になっている。また、第１配向膜１３Ａの膜厚は、例えば４０ｎｍ以上８０ｎｍ以下となっている。また、第１配向膜１３Ａにおける素子基板１０Ａの厚み方向を基準とする第１プレチルト角は、例えば７．２°となっている。

他方、対向基板２０Ａの側には、その全面に渡って対向電極２２Ａが設けられており、その上側には、第２配向膜２３Ａが設けられている。この対向電極２２Ａは、例えばＩＴＯ膜等の透明導電性膜からなっている。対向電極２２Ａの厚さは、例えば１２０ｎｍ以上１６０ｎｍ以下になっている。また、第２配向膜２３Ａの膜厚は、例えば４０ｎｍ以上８０ｎｍ以下となっている。また、第２配向膜２３Ａにおける対向基板２０Ａの厚み方向を基準とする第２プレチルト角は、例えば１．２°となっている。

本実施形態では、素子基板１０Ａ側の第１配向膜１３Ａにおける第１プレチルト角（７．２°）が、対向基板２０Ａ側の第２配向膜２３Ａにおける第２プレチルト角（１．２°）よりも大きく設定されている。なお、素子基板１０Ａ側の第１配向膜１３Ａの成膜時の蒸着レートを、対向基板２０Ａ側の第２配向膜２３Ａの成膜時の蒸着レートに比べて小さくすることによって、第１プレチルト角を第２プレチルト角よりも大きくすることができる。

図１４は、第２実施形態に係るゲート電圧及び駆動電圧波形を示すチャートを示す図である。なお、図１４（ａ）は、図６（ａ）に対応する、ゲート電圧及び駆動電圧波形を示すチャートである。図１４（ｂ）は、図６（ｂ）に対応する、液晶層の実効電圧波形を示すチャートである。図１４（ｃ）は、図６（ｃ）に対応する、図１４（ｂ）からある程度の駆動時間経過後の液晶層の実効電圧波形を示すチャートである。本実施形態における液晶層の実効電圧波形は、ある程度の駆動時間経過後に、電位の負方向にシフトする点で第１実施形態における液晶層の実効電圧波形と異なる。図１４において、図６と同様の要素には同一の符号を付し、詳細な説明を省略する。なお、図１４（ａ）〜図１４（ｃ）において、横軸は時間経過を示し、縦軸は電位を示している。

図１４（ａ）に示すように、駆動電圧波形ＶＤの電位は、ゲート電圧ＶＧの立ち上がりと同期して、高電位ＥＨ（例えば１２Ｖ）と低電位ＥＬ（例えば２Ｖ）とが交互に切り替わるようになっている。

図１４（ｂ）に示すように、ゲート電圧ＶＧが立ち上がるとスイッチング素子がオンになり、画素電極１２が充電される。液晶層の実効電圧波形ＶＬ１の電位は、概ね低電位ＥＬから高電位ＥＨまで上昇する。

図１４（ｃ）に示すように、ある程度の期間だけ液晶層を駆動した後の実効電圧波形ＶＬ２は、駆動開始直後の実効電圧波形ＶＬ１からシフトすることが多い。なお、実効電圧波形ＶＬ２は、電位の正負方向のいずれにシフトする場合もあるが、図１４（ｃ）には正方向にシフトしている状態を図示している。シフトした実効電圧波形ＶＬ２に対して、正負のバランスを取るように最適化された対向電極電位Ｖｃｏｍ２を考える。シフト後の対向電極電位Ｖｃｏｍ２は、シフト前の対向電極電位Ｖｃｏｍ１から正方向にずれることになる。

ここで、従来の技術では、実効電圧波形ＶＬ２が電位の正負方向のいずれにシフトするかは不確定であった。つまり、シフト後の対向電極電位Ｖｃｏｍ２は、シフト前の対向電極電位Ｖｃｏｍ１から正負方向のいずれにずれることになるかは不確定であった。

しかし、本発明者は、素子基板１０Ａ側の第１配向膜１３Ａにおける第１プレチルト角が対向基板２０Ａ側の第２配向膜２３Ａにおける第２プレチルト角に比べて大きく設定されること（第２プレチルト角が第１プレチルト角よりも垂直配向に近く設定されること）により、正負のバランスを取るように最適化された実効電圧波形ＶＬ２が電位の正方向にシフトすること（Ｖｃｏｍシフトが正方向にシフトすること）を見出した。この点については、本発明者が行った実験結果からも推定されている（図７参照）。

Ｖｃｏｍシフトがある程度以上に大きくなると、低電位側の期間と高電位側の期間とで液晶層の変調作用の差が大きくなる。すると、表示された画像において、低電位側の期間に変調された光の光量と、高電位側の期間に変調された光の光量との違いが視認されて、画像のちらつき（フリッカー）を生じてしまう。

本発明者は、実験データからの知見に基づき熟慮した結果、第１の現象に対する補正と、第２の現象に対する補正とを切り分けて補正するのが効果的であることに想到した。つまり、第１の現象の補正方法としては駆動電圧に係らず一定の補正電圧を掛けるとともに、第２の現象に対する補正方法としては、その特性差による直流電圧成分の方向及び大きさに応じて、正極性が保持される期間長の割合を負極性が保持される期間長の割合に比べて長くする方法である。

一方、フリッカーの経時変化が最小となるような極性時間比率を探索すること（以下、単に探索という）には膨大な時間を要していた。例えば、探索の際の調整には、１回の計測点当たり１０分〜６０分程度の通電時間を要していた。
しかし、本発明者が、素子基板１０Ａ側の第１配向膜１３Ａにおける第１プレチルト角が対向基板２０Ａ側の第２配向膜２３Ａにおける第２プレチルト角に比べて大きく設定されることにより、実効電圧波形ＶＬ２が電位の正方向にシフトすることを見出したことによって、探索に要する時間を短くすることが可能となった。

図１５は、本発明者が行った探索により得られた、時間比率（Ｄｕｔｙ）とＶｃｏｍシフトの関係を示す図である。なお、図１５において、横軸はＤｕｔｙ（正極性電圧の印加時間と負極性電圧の印加時間との時間比率）、縦軸はＶｃｏｍシフト（Ｖｃｏｍ２−Ｖｃｏｍ１）を示している。ここで、横軸と縦軸の交点をＤｕｔｙ５０：５０とし、横軸の右側を正極性電圧の印加時間が長くなる方向とする。また、縦軸の上側をＶｃｏｍシフトが正となる方向とする。また、図１５において、符号Ｐ１は一回目（最初）の計測点、符号Ｐ２は二回目の計測点、符号Ｐ３は三回目の計測点、符号Ｐ４は四回目の計測点、符号Ｐ５は五回目（最後）の計測点を示している。また、図１５においては、計５回の計測によって探索を行っているが、この回数に限定されることなく、適宜必要に応じて計測数を変更してもよい。

図１５に示すように、第１回目の計測点Ｐ１をＤｕｔｙが５０％以上となる領域に配置する。この点については、上述した実験結果により、素子基板１０側の画素電極１２と第１配向膜１３との間に上述した誘電体膜を配置するとＶｃｏｍシフト方向が正方向にずれることから明確となる。つまり、右下がりの線になること及び第５回目の計測点Ｐ５がＤｕｔｙ５０％よりも大きくなることから、少なくともＤｕｔｙが５０％よりも小さい領域を除いた範囲内（Ｄｕｔｙが５０％以上となる領域内）で計測すればよい。このため、第１回目の計測点Ｐ１をＤｕｔｙが５０％よりも小さい領域に配置することが不要となり、測定頻度を少なくすることができる。

次に、第２回目の計測点Ｐ２を、横軸を挟んで第１回目の計測点Ｐ１よりもＤｕｔｙが大きい領域に配置する。このように、第１回目の測定結果に基いてパラメータ（Ｄｕｔｙ）を変化させる正負方向を決定することができる。つまり、第２回目の計測点Ｐ２を第１回目の計測点Ｐ１よりもＤｕｔｙの小さい側に配置することが不要となり、測定頻度を少なくすることができる。また、第１回目の計測点Ｐ１と第２回目の計測点Ｐ２とがプロットされることにより、右下がりの線の傾きを近似的に算出することができる。

次に、第３回目の計測点Ｐ３を、近似的に算出された傾きに沿って第１回目の計測点Ｐ１と横軸との間に配置する。また、第４回目の計測点Ｐ４を、近似的に算出された傾きに沿って第２回目の計測点Ｐ２と横軸との間に配置する。このように、Ｖｃｏｍシフトが概ね０になる（Ｖｃｏｍ２−Ｖｃｏｍ１）の値を推定しつつ、探索範囲を狭めていく。第３回目の計測点Ｐ３と第４回目の計測点Ｐ４とがプロットされることにより、フリッカーの許容限に対応するＶｃｏｍシフトを近似的に算出することができる。

そして、第５回目の計測点Ｐ５を横軸上に配置する。具体的には、第５回目の計測点Ｐ５は、計測点Ｐ１〜Ｐ４を近似的に結ぶ直線及び横軸の交点となる。以上により、フリッカーの経時変化が最小となるような極性時間比率を算出することができる。したがって、この調整方法によれば、測定頻度を減らすことによって探索に要する時間を短くすることができる。

（液晶装置の駆動方法）
以下説明する液晶装置の駆動方法は、本発明者が想到内容を具体的に実現するために熟慮及び創意工夫の上創出したものである。
図１６は、指定値Ｑが「＋１」のときの走査信号系のタイミングチャートである。また、本実施形態では、複数の走査線６１を第１走査線群と第２走査線群に分けて、１つのフレームにおいて、第１走査線群におけるいずれか１本の走査線６１と、第２走査線群におけるいずれか１本の走査線６１とを交互に選択するとともに、１つのフレームにおいて各走査線６１を２回ずつ選択する。いわゆる倍速領域走査反転駆動を用いている。なお、本実施形態において、操作子１７０（図１参照）は、例えばユーザー等により操作され、その操作に応じた指定値Ｑを例えば「０」から「＋１０」までの範囲で出力するものとなっている。

まず、走査線６１の駆動方法について説明する。図１６は、走査線駆動回路１３０により出力される走査信号Ｇ１〜Ｇ４８０を、スタートパルスとクロック信号との関係において示すタイミングチャートである。ここで、フレームとは、１枚の画像を液晶パネル１００Ａに表示させるのに要する期間をいう。また、１フレームの期間（所定の期間）のうち、第１スタートパルスＤｙａが出力されてから第２スタートパルスＤｙｂが出力されるまでの期間を第１フィールド（第１の期間）とし、第２スタートパルスＤｙｂが出力されてから次の第１スタートパルスＤｙａが出力されるまでの期間を第２フィールド（第２の期間）としている。また、１つの走査線６１は、１フレームの期間において、フィールドごとに１回ずつ、つまり、２回選択されている。

本実施形態における垂直同期信号Ｖｓは、上述したように周波数１２０Ｈｚであるので、１フレームの期間についても８．３３ミリ秒で固定である。制御回路１５２（図１参照）は、デューティー比が５０％のクロック信号を、１フレームの期間に亘って走査線６１数に等しい４８０周期分出力する。なお、クロック信号の１周期分の期間をＨと表記している。

また、制御回路１５２は、クロック信号の１周期分のパルス幅を有するスタートパルスを、それぞれクロック信号がＨレベルの立ち上がり時において、それぞれ次のように出力する。すなわち、制御回路１５２は、第１スタートパルスＤｙａを１フレームの期間の最初（第１フィールドの最初）に出力する。一方、制御回路１５２は、指定値Ｑが負の値であるため、第２スタートパルスＤｙｂを、第１スタートパルスＤｙａを出力してからクロック信号の２４０周期分を出力したタイミングＴｍよりも「Ｑ×Ｈ」だけ遅れて出力する。

よって、図１６に示すように、指定値Ｑが「＋１」であった場合、第２スタートパルスＤｙｂは、タイミングＴｍよりもクロック信号の１周期分だけ遅延したタイミングＴｍ（＋１）で出力される。

ここで、スタートパルスは交互に出力される一方、第１スタートパルスＤｙａの出力タイミングは、指定値Ｑにかかわらず変更されない。このため、１フレーム（８．３３ミリ秒）毎に出力される第１スタートパルスＤｙａを特定すると、必然的に第２フィールドの開始を規定する第２スタートパルスＤｙｂも特定することができる。

走査線駆動回路１３０は、このようなスタートパルス及びクロック信号から、次のような操作信号を出力する。すなわち、走査線駆動回路１３０は、第１スタートパルスＤｙａが供給されると、クロック信号がＬレベルに変化するごとに走査信号Ｇ１〜Ｇ４８０を順次Ｈレベルとする。一方、走査線駆動回路１３０は、第２スタートパルスＤｙｂが供給されると、クロック信号がＨレベルに変化するごとに走査信号Ｇ１〜Ｇ４８０を順次Ｈレベルとする。

第１スタートパルスＤｙａは、１フレームの期間（第１フィールド）の最初に供給されるので、当該第１スタートパルスＤｙａの供給を契機とする走査線６１の選択は指定値Ｑによって変化しない。また、当該第１スタートパルスＤｙａの供給を契機とする走査線６１の選択は、クロック信号がＬレベルである期間に実行されるので、第１フィールド及び第２フィールドに亘って１行目の走査線６１を開始点として画面下方向に向かって２、３、４、…、４８０行目の順番でクロック信号の半周期の期間をおいて実行されることになる。

一方、第２スタートパルスＤｙｂは、第２フィールドの最初に供給されるので、当該スタートパルスを契機とする走査線６１の選択は、指定値Ｑによって全体的に前後することになる、すなわち、当該第２スタートパルスＤｙｂの供給を契機とする走査線６１の選択は、クロック信号がＨレベルである期間に実行されるので、あるフレームの第２フィールドから次のフレームの第１フィールドに亘って１行目の走査線６１を開始点として画面下方向に向かって２、３、４、…、４８０行目の順番で、第１スタートパルスＤｙａの供給を契機とする選択の合間において実行されることになる。つまり、あるフレームの第２フィールドにおける１〜２４０行目の選択は、例えば指定値Ｑが「＋１」であれば、タイミングＴｍよりもクロック信号の１周期分だけ全体的に遅延した関係となる。
なお、データ線６２の駆動方法については、第１実施形態と同様であるのでその詳細な説明を省略する（図１０及び図１１参照）。

続いて、駆動方法の全般について説明する。
まず、図１において、制御回路１５２は、外部装置から供給される表示データＶｉｄｅｏを、フレームメモリ１５７に記憶させる。その後、液晶パネル１００Ａにおいてある画素行の走査線６１が選択されるとき、当該画素行の表示データＶｉｄｅｏを記憶速度の倍の速度で読み出させる。そして、ＤＡコンバーター１５８によりアナログのデータ信号Ｖｉｄに変換する。これとともに、表示データＶｉｄｅｏの読み出しに合わせて、サンプリング信号Ｓ１〜Ｓ６４０が順次Ｈレベルとなるように、制御信号を介してサンプリング信号出力回路１４２を制御する。

図１６に示すように、指定値Ｑが例えば「＋１」である場合、第２スタートパルスＤｙｂがタイミングＴｍよりもクロック信号の１周期分だけ時間的に後方のタイミングで出力される。このため、指定値Ｑが「＋１」であれば、第１フィールドの期間はクロック信号の２４１周期分となるのに対し、第２フィールドの期間はクロック信号の２３９周期分となる。

また、第１フィールドにおいて走査線６１が２４０、１、２４１、２、２４２、３、…、４８０行目という順番で選択される。このため、制御回路１５２は、はじめに２４０行目の走査線６１が選択されるように、走査線駆動回路１３０を制御する。一方、制御回路１５２は、表示データ処理回路１５６に対し、フレームメモリ１５７に記憶された２４０行目に相当する表示データＶｉｄｅｏを倍速で読み出させる。そして、ＤＡコンバーター１５８により負極性のデータ信号Ｖｉｄを生成させるとともに、データ信号Ｖｉｄの読み出しに合わせて、図１０に示すように、サンプリング信号Ｓ１〜Ｓ６４０が順番に排他的にＨレベルとなるようにサンプリング信号出力回路１４２を制御する。サンプリング信号Ｓ１〜Ｓ６４０が順番にＨレベルになると、ＴＦＴ４０が順番にオンして画像信号線に供給されたデータ信号Ｖｉｄが１〜６４０列目のデータ線６２にサンプリングされる。

一方、走査線６１が選択されると、走査信号Ｇ２４０がＨレベルとなるので、２４０行目に位置する画素のＴＦＴ４０がすべてオンする。このため、データ線６２にサンプリングされたデータ信号Ｖｉｄの負極性電圧がそのまま画素電極１２に印加される。これにより、２４０行目であって１、２、３、４、…、６３９、６４０列の画素における液晶容量１２０には、表示データＶｉｄｅｏで指定された階調に応じた負極性電圧が書き込まれて、保持される。以下、第１フィールドにおいては、同様な電圧書込の動作が、１、２４１、２、２４２、３、…、４８０行目という順番で実行される。これにより、１〜２４１行目の画素に対しては階調に応じた正極性電圧が書き込まれ、２４２〜４８０行目の画素に対しては階調に応じた負極性電圧が書き込まれて、それぞれ保持される。

一方、第２フィールドにおいては、走査線６１が１、２４２、２、２４３、３、２４４、…、２３９、４８０行目という順番で選択されるとともに、同一行における書込極性が反転される。このため、１〜２４１行目の画素に対しては階調に応じた負極性電圧が書き込まれ、２４２〜４８０行目の画素に対しては階調に応じた正極性電圧が書き込まれて、それぞれ保持される。

図１７は、指定値Ｑが「＋１」である場合において、各行の書込状態を連続するフレームに亘る時間経過とともに示した図である。なお、最上段への走査線６１への書き込み、つまり正極性保持期間の開始時刻は、正確には、第１スタートパルスＤｙａが供給された後、クロック信号の半周期遅延したタイミングとなるが、図１７では、簡略化して第１スタートパルスＤｙａに合わせている。

図１７に示すように、第１フィールドにおいて２４０、２４１、２４２、…、４８０行目の画素では負極性の書き込みがなされ、１、２、３、…、２３９行目の画素では正極性の書き込みがなされて、次の書き込みまで保持される。一方、第２フィールドにおいて１、２、３、…、２３９行目の画素では負極性の書き込みがなされ、２４０、２４１、２４２、…、４８０行目の画素では正極性の書き込みがなされて、同様に次の書き込みまで保持される。つまり、各フィールドにおいて、正極性を書き込む走査線６１と、負極性を書き込む走査線６１とが２本選択されているとも捉えることができる。

このように、指定値Ｑが「＋１」である場合、第２スタートパルスＤｙｂの出力タイミングが遅くなる。このため、第２スタートパルスＤｙｂの供給を契機とする選択により書き込まれる負極性電圧の保持時間は、第１スタートパルスＤｙａの供給を契機とする選択により書き込まれる正極性電圧の保持時間よりも短くなる。つまり、指定値Ｑが正の値であれば、その絶対値が大きくなるにつれて、第２スタートパルスＤｙｂの供給を契機とする選択により書き込まれる負極性電圧の保持時間は、第１スタートパルスＤｙａの供給を契機とする選択により書き込まれる正極性電圧の保持時間よりも短くなる。このため、液晶容量１２０に印加される負極性の電圧実効値が正極性の電圧実効値を下回ることになる。

すなわち、正極性電圧が印加される第１フィールドは負極性電圧が印加される第２フィールドに比べて長くなる。したがって、１フレームのうち正極性電圧の印加時間が負極性電圧の印加時間よりも長く設定されるので、Ｖｃｏｍシフトに対応する補正を効果的に行うことができる。

本実施形態に係る液晶装置によれば、対向電極電位Ｖｃｏｍがスイッチング素子の寄生容量に起因するフリッカーを低減するように予めシフトして設定されているため、第１の現象についての補正が盛り込まれている。また、所定の期間のうち第１の期間の長さが第２の期間の長さよりも長く設定されているため、第２の現象についての補正も盛り込まれている。この補正は、本発明者が、素子基板１０Ａ側の第１配向膜１３Ａにおける第１プレチルト角が対向基板２０Ａ側の第２配向膜２３Ａにおける第２プレチルト角に比べて大きく設定されること（第２プレチルト角が第１プレチルト角よりも垂直配向に近く設定されること）により、実効電圧波形が電位の正方向にシフトすることを見出したことによる。この点については、本発明者が行った実験結果からも推定されている。つまり、素子基板１０Ａ側の第１配向膜１３Ａにおける第１プレチルト角が対向基板２０Ａ側の第２配向膜２３Ａにおける第２プレチルト角に比べて大きく設定されることにより、第１プレチルト角及び第２プレチルト角が同じ場合に比べて、Ｖｃｏｍが正方向にシフトすること（シフト後の対向電極電位Ｖｃｏｍ２がシフト前の対向電極電位Ｖｃｏｍ１から正方向にずれること）が明確になった。このように、Ｖｃｏｍシフトのずれる方向が予め確定しているので、従来の技術のようにいずれにずれるか不確定であった場合に比べて、Ｖｃｏｍシフトについての補正を的確に行うことができる。したがって、フリッカー等の表示不具合の発生を抑制して表示品位の向上を図ることが可能な液晶装置を提供することができる。

また、この構成によれば、画素電極１２及び対向電極２２が同じ材料（例えばＩＴＯ）からなる場合に比べて、Ｖｃｏｍが正方向にシフトすることが明確になり、素子基板１０Ａと対向基板２０Ａの特性の非対称性が顕著となる。この点については、本発明者が行った実験結果からも推定されている。このため、画素電極１２及び対向電極２２が例えばＩＴＯからなる場合に比べて、液晶層を挟持する素子基板１０Ａと対向基板２０Ａとの特性差に起因した直流電圧成分が顕著に発生することとなる。したがって、フリッカー等の表示不具合の発生を抑制して表示品位の向上を図ることが可能となる。

本実施形態に係る液晶装置の駆動方法によれば、対向電極電位Ｖｃｏｍがスイッチング素子の寄生容量に起因するフリッカーを低減するように予めシフトして設定されているため、第１の現象についての補正が盛り込まれている。また、所定の期間のうち第１の期間の長さが第２の期間の長さよりも長く設定するため、第２の現象についての補正も盛り込まれることとなる。この補正は、本発明者が、素子基板１０Ａ側の第１配向膜１３Ａにおける第１プレチルト角が対向基板２０Ａ側の第２配向膜２３Ａにおける第２プレチルト角に比べて大きく設定されることにより、実効電圧波形が電位の正方向にシフトすることを見出したことによる。この点については、本発明者が行った実験結果からも推定されている。したがって、フリッカー等の表示不具合の発生を抑制して表示品位の向上を図ることが可能となる。

（電子機器）
図１９は、上述した液晶パネル１００Ａ（１００Ｂ）をライトバルブとして用いた、電子機器の一例であるプロジェクターの概略構成を示す模式図である。図１９に示すようにプロジェクター１は、光源２、インテグレーター光学系３、色分離光学系４、３系統の画像形成系５、色合成素子６、および投射光学系７を有している。３系統の画像形成系５として、第１の画像形成系５ａ、第２の画像形成系５ｂ、および第３の画像形成系５ｃが設けられている。プロジェクター１は、概略すると以下のように動作する。

光源２から出射された光源光は、インテグレーター光学系３に入射する。インテグレーター光学系３に入射した光源光は、照度が均一化されるとともに偏光状態が揃えられて出射される。インテグレーター光学系３から出射された光源光は、色分離光学系４により複数の色光に分離され、色光ごとに異なる系統の画像形成系５に入射する。３系統の画像形成系５の各々に入射した色光は、表示すべき画像の画像データに基づいて変調されて変調光となる。３系統の画像形成系５から出射された３色の変調光は、色合成素子６により合成されて多色光となり、投射光学系７に入射する。投射光学系７に入射した多色光は、スクリーン等の被投射面（図示略）に投射される。これにより、被投射面にフルカラーの画像が表示される。

次に、プロジェクター１の構成要素について詳しく説明する。
光源２は、光源ランプ２ａおよび放物面リフレクター２ｂを有している。光源ランプ２ａから放射された光は、放物面リフレクター２ｂによって一方向に反射されて略平行な光線束となり、光源光としてインテグレーター光学系３に入射する。光源ランプ２ａは、例えばメタルハライドランプ、キセノンランプ、高圧水銀ランプ、ハロゲンランプ等により構成される。また、放物面リフレクター２ｂの代わりに楕円リフレクター、球面リフレクター等によりリフレクターを構成してもよい。リフレクターの形状に応じて、リフレクターから出射された光を平行化する平行化レンズが用いられることがある。

インテグレーター光学系３は、第１のレンズアレイ、第２のレンズアレイ、入射側開口絞り、偏光変換素子、および重畳レンズを有している。インテグレーター光学系３の光軸は、光源２の光軸と略一致しており、上記のインテグレーター光学系３の構成要素の各々は、中心位置がインテグレーター光学系３の光軸上に並ぶように配置されている。

色分離光学系４は、波長選択面を有する第１〜第３のダイクロイックミラー、および第１、第２の反射ミラーを有している。第１のダイクロイックミラーは、赤色光を反射させるとともに、緑色光および青色光を透過させる特性を有している。第２のダイクロイックミラーは、赤色光を透過させるとともに、緑色光および青色光を反射させる特性を有している。第３のダイクロイックミラーは、緑色光を反射させるとともに、青色光を透過させる特性を有している。第１、第２のダイクロイックミラーは、各々の波長選択面を互いに略直交するように、かつ各々の波長選択面がインテグレーター光学系３の光軸と略４５°の角度をなすように配置されている。

色分離光学系４に入射した光源光に含まれる赤色の光Ｌ１０、緑色の光Ｌ２０および青色の光Ｌ３０は、以下のようにして分離され、分離された色光ごとに対応する画像形成系５に入射する。
光Ｌ１０は、第２のダイクロイックミラーを透過するとともに第１のダイクロイックミラーで反射した後に、第１の反射ミラーで反射して、第１の画像形成系５ａに入射する。
光Ｌ２０は、第１のダイクロイックミラーを透過するとともに第２のダイクロイックミラーで反射した後に、第２の反射ミラーで反射し、次いで第３のダイクロイックミラーで反射して、第２の画像形成系５ｂに入射する。
光Ｌ３０は、第１のダイクロイックミラーを透過するとともに第２のダイクロイックミラーで反射した後に、第２の反射ミラーで反射し、次いで第３のダイクロイックミラーを透過して、第３の画像形成系５ｃに入射する。

３系統の画像形成系５から出射された３色の変調光は、色合成素子６により合成されて多色光となり、投射光学系７に入射する。投射光学系７に入射した多色光は、スクリーン等の被投射面（図示略）に投射される。これにより、被投射面にフルカラーの画像が表示される。

この電子機器によれば、上述した液晶装置１００を備えているので、フリッカー等の表示不具合の発生を抑制して表示品位の向上を図ることが可能な電子機器を提供することができる。

なお、電子機器としては、この他にも、例えば携帯電話、パーソナルコンピューター、ビデオカメラのモニター、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ端末、デジタルスチルカメラ、タッチパネルを備えた機器等が挙げられる。これらの電子機器に対しても、本発明に係る液晶装置１００を適用させることができる。

また、上記実施形態においては、ある１行の走査線６１に沿った画素に対して、階調に応じた電圧を、１列〜６４０列のデータ信号Ｖｉｄを順番にサンプリングすることによって、当該行の画素を１列から６４０列まで順に書き込むという、いわゆる点順次の構成としたが、これに限らない。例えば、データ信号Ｖｉｄを時間軸にｎ（ｎは２以上の整数）倍に伸長するとともに、ｎ本の画像信号線に供給する、いわゆる相展開（シリアル−パラレル変換ともいう）駆動を併用した構成としてもよい（特開２０００−１１２４３７号公報参照）。
または、すべてのデータ線６２に対してデータ信号Ｖｉｄを一括して供給する、いわゆる線順次の構成としてもよい。
これらの駆動方法であっても、上記実施形態と同様な作用効果を得ることができる。
また、上記実施形態では、液晶モードとして、電圧無印加状態において黒色を表示するノーマリーブラックモード、または、電圧無印加状態において白色を表示するノーマリーホワイトモードのいずれか一方を適用した形態について説明したが、異なる他方の液晶モードにおいても適用することができる。

１…プロジェクター（電子機器）、１０，１０Ａ…素子基板、１２…画素電極、１３，１３Ａ…第１配向膜、２０，２０Ａ…対向基板、２２…対向電極、２３，２３Ａ…第２配向膜、４０…ＴＦＴ（スイッチング素子）、６１…走査線、６２…データ線、１００…液晶装置、Ｖｃｏｍ…対向電極電位

Claims (16)

1. 素子基板と、
   前記素子基板に対向配置された対向基板と、
   前記素子基板と前記対向基板との間に設けられた複数の液晶分子からなる液晶層と、
   前記素子基板と前記液晶層との間に設けられたＡｌを含む画素電極と、
   前記画素電極と前記液晶層との間に設けられた蒸着膜からなる第１配向膜と、
   前記対向基板と前記液晶層との間に設けられたＩＴＯを含む対向電極と、
   前記対向電極と前記液晶層との間に設けられた蒸着膜からなる第２配向膜と、を有し、
   前記液晶層の前記複数の液晶分子のうち、前記第１配向膜側に位置する液晶分子は、第１プレチルト角を有し、
   前記液晶層の前記複数の液晶分子のうち、前記第２配向膜側に位置する液晶分子は、第２プレチルト角を有し、
   前記対向電極には、所定の電位が印加され、
   前記画素電極には、前記所定の電位を基準として高位の電位を正極性、低位の電位を負極性としたときに、前記正極性の電位と前記負極性の電位とが交互に印加され、
   前記第１プレチルト角は、前記所定の電位を印加した状態で一定時間が経過した後の前記液晶層に印加される実効電圧の電位が負方向にシフトする程度に、前記第２プレチルト角よりも小さく、
   前記正極性の電位が印加される第１期間の長さは、前記負極性の電位が印加される第２期間の長さよりも短く設定されることを特徴とする液晶装置。
2. 素子基板と、
   前記素子基板に対向配置された対向基板と、
   前記素子基板と前記対向基板との間に設けられた複数の液晶分子からなる液晶層と、
   前記素子基板と前記液晶層との間に設けられたＡｌを含む画素電極と、
   前記画素電極と前記液晶層との間に設けられた蒸着膜からなる第１配向膜と、
   前記対向基板と前記液晶層との間に設けられたＩＴＯを含む対向電極と、
   前記対向電極と前記液晶層との間に設けられた蒸着膜からなる第２配向膜と、を有し、
   前記液晶層の前記複数の液晶分子のうち、前記第１配向膜側に位置する液晶分子は、第１プレチルト角を有し、
   前記液晶層の前記複数の液晶分子のうち、前記第２配向膜側に位置する液晶分子は、第２プレチルト角を有し、
   前記対向電極には、所定の電位が印加され、
   前記画素電極には、前記所定の電位を基準として高位の電位である正極性と、低位の電位である負極性とが印加されるとともに、
   前記正極性の電位が印加される第１期間と前記負極性の電位が印加される第２期間とが交互に設定され、
   前記第１プレチルト角は、前記所定の電位を印加した状態で一定時間が経過した後の前記液晶層に印加される実効電圧の電位が負方向にシフトする程度に、前記第２プレチルト角よりも小さく、
   前記第１期間における前記正極性の電位の印加時間の長さは、前記第２期間における前記負極性の電位の印加時間の長さよりも短く設定されることを特徴とする液晶装置。
3. 請求項１または２に記載の液晶装置において、
   前記画素電極と前記液晶層との間に設けられた増反射膜を有することを特徴とする液晶装置。
4. 請求項３に記載の液晶装置において、
   前記増反射膜と前記第１配向膜との間に設けられた第１配向下地膜を有することを特徴とする液晶装置。
5. 請求項１乃至４のいずれかに記載の液晶装置において、
   前記対向電極と前記第２配向膜との間に設けられた第２配向下地膜を有することを特徴とする液晶装置。
6. 請求項１乃至５のいずれかに記載の液晶装置において、
   前記第１プレチルト角は、１．２°であり、
   前記第２プレチルト角は、７．２°であることを特徴とする液晶装置。
7. 請求項１乃至６のいずれかに記載の液晶装置において、
   前記一定時間は、７２００ｓであることを特徴とする液晶装置。
8. 素子基板と、
   前記素子基板に対向配置された対向基板と、
   前記素子基板と前記対向基板との間に設けられた複数の液晶分子からなる液晶層と、
   前記素子基板と前記液晶層との間に設けられたＡｌを含む画素電極と、
   前記画素電極と前記液晶層との間に設けられた蒸着膜からなる第１配向膜と、
   前記対向基板と前記液晶層との間に設けられたＩＴＯを含む対向電極と、
   前記対向電極と前記液晶層との間に設けられた蒸着膜からなる第２配向膜と、を有し、
   前記液晶層の前記複数の液晶分子のうち、前記第１配向膜側に位置する液晶分子は、第１プレチルト角を有し、
   前記液晶層の前記複数の液晶分子のうち、前記第２配向膜側に位置する液晶分子は、第２プレチルト角を有し、
   前記対向電極に、所定の電位を印加し、
   前記画素電極に、前記所定の電位を基準として高位の電位を正極性、低位の電位を負極性としたときに、前記正極性の電位と前記負極性の電位とを交互に印加し、
   前記第１プレチルト角を、前記所定の電位を印加した状態で一定時間が経過した後の前記液晶層に印加される実効電圧の電位が負方向にシフトする程度に、前記第２プレチルト角よりも小さく設定し、
   前記正極性の電位が印加される第１期間の長さを、前記負極性の電位が印加される第２期間の長さよりも短く設定することを特徴とする液晶装置の駆動方法。
9. 素子基板と、
   前記素子基板に対向配置された対向基板と、
   前記素子基板と前記対向基板との間に設けられた複数の液晶分子からなる液晶層と、
   前記素子基板と前記液晶層との間に設けられたＡｌを含む画素電極と、
   前記画素電極と前記液晶層との間に設けられた蒸着膜からなる第１配向膜と、
   前記対向基板と前記液晶層との間に設けられたＩＴＯを含む対向電極と、
   前記対向電極と前記液晶層との間に設けられた蒸着膜からなる第２配向膜と、を有し、
   前記液晶層の前記複数の液晶分子のうち、前記第１配向膜側に位置する液晶分子は、第１プレチルト角を有し、
   前記液晶層の前記複数の液晶分子のうち、前記第２配向膜側に位置する液晶分子は、第２プレチルト角を有し、
   前記対向電極に、所定の電位を印加し、
   前記画素電極に、前記所定の電位を基準として高位の電位である正極性と、低位の電位である負極性とが印加するとともに、
   前記正極性の電位が印加される第１期間と前記負極性の電位が印加される第２期間とが交互に設定し、
   前記第１プレチルト角を、前記所定の電位を印加した状態で一定時間が経過した後の前記液晶層に印加される実効電圧の電位が負方向にシフトする程度に、前記第２プレチルト角よりも小さく設定し、
   前記第１期間における前記正極性の電位の印加時間の長さを、前記第２期間における前記負極性の電位の印加時間の長さよりも短く設定することを特徴とする液晶装置の駆動方法。
10. 請求項８または９に記載の液晶装置の駆動方法において、
    前記画素電極と前記液晶層との間に設けられた増反射膜を有することを特徴とする液晶装置の駆動方法。
11. 請求項１０に記載の液晶装置の駆動方法において、
    前記増反射膜と前記第１配向膜との間に設けられた第１配向下地膜を有することを特徴とする液晶装置の駆動方法。
12. 請求項８乃至１１のいずれかに記載の液晶装置の駆動方法において、
    前記対向電極と前記第２配向膜との間に設けられた第２配向下地膜を有することを特徴とする液晶装置の駆動方法。
13. 請求項８乃至１２のいずれかに記載の液晶装置において、
    前記第１プレチルト角は、１．２°であり、
    前記第２プレチルト角は、７．２°であることを特徴とする液晶装置の駆動方法。
14. 請求項８乃至１２のいずれかに記載の液晶装置の駆動方法において、
    前記第１プレチルト角が前記第２プレチルト角に比べて６°小さく設定されたときに、
    前記第１期間の長さと前記第２期間の長さとの比を５０．０／５０．０よりも大きく５２．０／４８．０以下の範囲に設定することを特徴とする液晶装置の駆動方法。
15. 請求項８乃至１４のいずれかに記載の液晶装置の駆動方法において、
    前記一定時間は、７２００ｓであることを特徴とする液晶装置の駆動方法。
16. 請求項１乃至７のいずれか１項に記載の液晶装置を備えることを特徴とする電子機器。

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