JP5694366B2

JP5694366B2 - 磁気トンネル接合デバイス

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Publication number: JP5694366B2
Application number: JP2012543260A
Authority: JP
Inventors: シャオチュン・ジュウ; スン・エイチ・カン; シア・リ; カンホ・イ
Original assignee: クアルコム，インコーポレイテッド
Priority date: 2009-12-08
Filing date: 2010-12-08
Publication date: 2015-04-01
Anticipated expiration: 2030-12-08
Also published as: EP2510562B1; JP5753919B2; EP2510562A2; WO2011072058A2; CN105720189A; TW201131845A; US8558331B2; US8969984B2; JP2013513255A; WO2011072058A3; JP2014103420A; US20140035075A1; CN102648539A; US20110133299A1

Description

本開示は、概して、磁気トンネル接合デバイスに関連する。

磁気ランダムアクセスメモリ（ＭＲＡＭ）は、記憶されたデータを表すために磁化を使用する不揮発性メモリ技術である。通常、ＭＲＡＭが、アレイ内に複数の磁気セルを備える。典型的には、各セルが、１ビットのデータを表す。セルが、磁気トンネル接合（ＭＴＪ）等の磁気素子を備える。

典型的には、ＭＴＪの強磁性板が、薄いトンネルバリア層によって分離された自由層とピン止め層とを備える。この板が、磁化方向（または、磁気モーメントの配向）と関連する。自由層内において、磁化方向が、自由に回転できる。特定方向にピン止め層の磁化を固定するために、反−強磁性層が、使用されうる。ＭＴＪの強磁性板の１つの磁化方向を変更することにより、１ビットが、ＭＴＪに書き込まれる。ＭＴＪの抵抗が、ピン止め層および自由層の磁気モーメントの配向によって決まる。ＭＴＪ素子にスイッチング電流を印加することにより、ＭＴＪ素子の磁気分極が、論理“１”状態から、論理“０”状態に、またはその反対に、変更されることが可能である。

本明細書における実施形態が、磁気トンネル接合（ＭＴＪ）デバイスを形成するための方法およびデバイスを説明する。説明のための実施形態によると、ＭＴＪデバイスが、トンネルバリア層上に磁気透過性材料の第１自由層を堆積するステップと、第１自由層上にスペーサー層を堆積するステップと、スペーサー層上に第２自由層を堆積するステップと、第２自由層の上にスピントルク強化層を堆積するステップと、によって形成される。第１自由層と第２自由層との間の交換結合を実質的に抑制するように、スペーサー層の１つの材料または複数の材料および厚さが選択される。しかしながら、第１自由層と第２自由層とが、強く静磁的に結合される。従って、デバイスが、論理“１”状態または論理“０”状態に切り替えられるかどうかに関係なく、第１自由層と第２自由層との磁気分極が、逆−平行である。

特定の実施形態において、第１厚さを有する第１自由層と、第２自由層と、スピントルク強化層と、を有するＭＴＪデバイスが開示される。また、このデバイスが、第１自由層と第２自由層との間にスペーサー層を含む。スペーサー層の材料および厚さが、第１自由層と第２自由層との間の交換結合を実質的に抑制するものである。第１自由層が、第２自由層と静磁的に結合される。他の特定の実施形態において、第１自由層と第２自由層との間の交換結合を実質的に抑制するような総厚さを有する材料の組み合わせのスペーサー層とすることが可能である。材料の組み合わせが、２つの異なる非−磁気材料、または２つ以上の異なる非−磁気材料を有しうる。他の特定の実施形態において、スペーサー層を、多層とすることが可能であり、第１自由層と第２自由層との間の交換結合を実質的に抑制するような層厚さを有することが可能である。スペーサー層が、異なる材料から製造された２つの非−磁気層、または異なる材料から製造された２つ以上の非−磁気層を含むことが可能である。

他の特定の実施形態において、ＭＴＪデバイスの製造方法が開示される。この方法が、ＭＴＪ構造のトンネルバリア層上に第１自由層を堆積するステップを含む。第１自由層が、磁気透過性材料を含み、第１厚さを有する。また、この方法が、第１自由層上にスペーサー層を堆積するステップを含む。スペーサー層が、実質的に、非−磁気透過性絶縁材料を含み、交換結合を実質的に抑制する厚さを有する。この方法が、スペーサー層上に第２自由層を堆積するステップをさらに含む。第２自由層が、磁気透過性材料を含む。この方法が、第２自由層の上にスピントルク強化層を堆積するステップをさらに含む。

他の特定の実施形態において、コンピューター可読有形的表現媒体が、ＭＴＪデバイスの製造を容易にするためのコンピューターによって実行可能な命令を記憶する。ＭＴＪ構造のトンネルバリア層上の第１自由層の堆積を制御するように、記憶された命令が、コンピューターによって実行可能であり、該第１自由層が、磁気透過性材料を含み、第１厚さを有する。第１自由層上のスペーサー層の堆積を制御するように、記憶された命令が、コンピューターによって実行可能である。スペーサー層が、第１自由層と第２自由層との間の交換結合を実質的に抑制する厚さを有する実質的に非−磁気透過性絶縁材料を含む。スペーサー層上の第２自由層の堆積を制御するように、記憶された命令が、コンピューターによって実行可能である。第２自由層が、磁気透過性材料を含む。第２自由層の上のスピントルク強化層の堆積を制御するように、記憶された命令が、コンピューターによって実行可能である。

他の特定の実施形態において、ＭＴＪデバイスの設計方法が開示される。この方法が、半導体デバイスの少なくとも１つの物理的特性を示す設計情報を受け取るステップを含む。半導体デバイスが、第１厚さを有する第１自由層と、第２厚さを有する第２自由層と、スピントルク強化層と、第１自由層と第２自由層との間のスペーサー層と、を含む。スペーサー層が、１つの材料または１つ以上の材料を含み、第１自由層と第２自由層との間の交換結合を実質的に抑制する厚さを有する。また、スペーサー層が、異なる材料から製造された２つまたは２つ以上の非−磁気層を含み、第１自由層と第２自由層との間の交換結合を実質的に抑制する総厚さを有しうる。第１自由層が、第２自由層と静磁的に結合される。この方法が、ファイルフォーマットに適合するように設計情報を変換するステップと、変換された設計情報を含むデータファイルを生成するステップとをさらに含む。

他の特定の実施形態において、パッケージ化ＭＴＪデバイスの位置決め方法が開示される。この方法が、回路基板上におけるパッケージ化半導体デバイスの物理的な位置決め情報を含む設計情報を受け取るステップを含む。パッケージ化半導体デバイスが、第１厚さを有する第１自由層と、第２厚さを有する第２自由層と、スピントルク強化層と、第１自由層と第２自由層との間のスペーサー層と、を含む半導体構造を含む。第１自由層が、第２自由層と静磁的に結合される。この方法が、データファイルを生成するように設計情報を変換するステップをさらに含む。

他の特定の実施形態において、パッケージ化ＭＴＪデバイスを含む回路基板の製造方法が開示される。この方法が、回路基板上におけるパッケージ化半導体デバイスの物理的な位置決め情報を含む設計情報を有するデータファイルを受け取るステップを含む。この方法が、設計情報に従ってパッケージ化半導体デバイスを受け入れるように構成された回路基板を製造するステップをさらに含む。パッケージ化半導体デバイスが、第１厚さを有する第１自由層と、第２厚さを有する第２自由層と、スピントルク強化層と、第１自由層と第２自由層との間のスペーサー層と、を含む。第１自由層が、第２自由層と静磁的に結合される。

開示された実施形態によって提供される１つの特定の利点が、ＭＴＪデバイスの状態を変更する低いスイッチング電流である。本開示の他の態様、利点、および特徴が、以下の項目：図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む本願の全体の検討の後に、明らかとなるだろう。

第１状態と第２状態とにおける磁気トンネル接合（ＭＴＪ）デバイスの実施形態の断面図である。ＭＴＪデバイスの実施形態の二重の自由層の第１実施形態の断面図である。代表的なＭＴＪデバイスの一部の第２実施形態および第３実施形態の断面図である。ＭＴＪデバイスの実施形態のスイッチング電流対層厚さを示すグラフである。ＭＴＪデバイスの形成方法の実施形態のフローチャートである。ＭＴＪデバイスの形成方法の他の実施形態のフローチャートである。ＭＴＪデバイスの実施形態を含む半導体デバイスの設計および製造プロセスの実施形態のフローチャートである。

図１は、第１状態１２０，（論理“１”）と第２状態１３０，（論理“０”）とにおけるＭＴＪデバイスの実施形態の断面図である。図１の実施形態が、基板１０１の上に多層を有する。基板１０１が、例えば、ケイ素、ゲルマニウム、または化合物半導体材料を含む半導体基板でありうる。基板の上の第１層１０２が、電極を形成し、Ｔａを含みうる最下層である。Ｔａが、反−強磁性（ＡＦＭ）ピン止め層に対する良好な成長構造（ｔｅｘｔｕｒｅ）を提供し、ＭＴＪを成長させるための滑らかな表面を提供する。最下層が、異なる材料の多層から構成されることが可能である。層１０３が、反−強磁性（ＡＦＭ）ピン止め層である。ＡＦＭピン止め層１０３が、層１０４と１０８との中に磁気モーメントをピン止めするように機能する。ＡＦＭピン止め層１０３が、ＭｎＰｔ、ＩｒＭｎ、ＦｅＭｎ、またはＮｉＯ等の反−強磁性材料を含みうる。ＡＦＭピン止め層１０３の例示的な厚さが、１５ｎｍである。ＡＦＭピン止め層１０３に、他の厚さが採用されうる。

層１０４、１０６および１０８が、合成反−強磁性（ＳＡＦ）層を形成する。交換結合機構によって、層１０４が、層１０３によってピン止めされる。

スペーサー層１０６を介した交換結合によって、層１０８が、層１０４にピン止めされる。スペーサ−層１０６が、Ｒｕ、Ｒｈ、もしくはＣｒ、または交換結合を実質的に抑制しない他の材料でありうる。層１０４と１０８とが、強磁性であり、Ｆｅ、Ｎｉ、Ｃｏ、若しくはＢ、または、例えばＣｏＦｅＢ等のこれらの元素の組み合わせを含みうる。層１０４と１０８とにおける磁気モーメントが、逆−平行であり、従って、反−強磁性層を形成する。ＳＡＦ層の例示的な厚さが、層１０４において２ｎｍ（ナノメートル）であり、層１０６において０．９ｎｍであり、層１０８において２ｎｍである。ＳＡＦ層に対して、他の厚さが採用されうる。

層１１０が、ＭｇＯ等の誘電体から形成されうるトンネルバリア層である。トンネルバリア層１１０の例示的な厚さが、１ｎｍである。トンネルバリア層に対して、他の厚さが採用されうる。

層１１２が、磁化可能でありかつ第１厚さを有する第１自由層である。層１１４が、第１自由層１１２と第２自由層１１６との間の交換結合を実質的に抑制する厚さおよび材料を備えたスペーサー層である。スペーサー層１１４が、合金等の多数の材料または多層から構成されうる。例えば、スペーサー層が、ＡｌＣｕ、ＡｌＲｕ、およびＡｌＡｇの１つを備えうる。他の例として、スペーサー層が、ＴａおよびＭｇＯ、ＴａおよびＭｇ、並びにＴａおよびＲｕのうちの１つの２層を備えうる。ある実施形態において、スペーサー層の厚さが、少なくとも４オングストローム（４×１０^−１０メートル）である。層１１６が、磁化可能でありかつ第１自由層１１２の厚さと同じまたは異なる第２厚さを有しうる第２自由層である。一実施形態において、第２自由層１１６の厚さが、第１自由層１１２の厚さよりも大きい。ある実施形態において、第１自由層１１２の厚さが、５〜２５オングストロームの間である。他の実施形態において、第１自由層１１２の厚さが、１５〜２０オングストロームの間である。ある実施形態において、第２自由層１１６の厚さが、１０〜６０オングストロームの間である。他の実施形態において、第２自由層１１６の厚さが、３０〜５０オングストロームの間である。ある実施形態において、キャッピング層１２２が、第２自由層１１６上に堆積される。キャッピング層１２２が、非−磁気層であり、スピンバリアまたは上部電極を形成するが、ピン止め層ではない。

論理“０”状態において、２つの上部自由層１１２、１１６の磁気分極が、１３０において示されるように方向付けされ、論理“１”状態において、２つの上部自由層１１２、１１６の磁気分極が、１２０において示されるように方向付けされる。デバイスにわたってスイッチング電流を印加することにより、ＭＴＪデバイスの状態が、変更されることが可能である。具体的には、一方向にＭＴＪデバイスを介して印加された電流Ｉ_書き込み−１が、デバイスを論理“１”状態に設置し、反対方向に印加された電流Ｉ_書き込み−２が、デバイスを論理“０”状態に設置する。従って、磁気トンネル接合デバイスにわたって印加された電流が、セル内に記憶されたデータ値を変更するメモリセル内に、磁気トンネル接合デバイスが存在しうる。下部自由層１１２の磁気モーメントが、合成反強磁性（ＳＡＦ）層の上部ピン止め層１０８の磁気モーメントと位置合わせされた場合、デバイスの抵抗が、低く、デバイスが、論理“０”状態にある。下部自由層１１２の磁気モーメントが、上部ピン止め層１０８の磁気モーメントと反対に位置合わせされた場合、デバイスの抵抗が、高く、ＭＴＪデバイスが、論理“１”状態にある。

図２が、多数の自由層を含む代表的なＭＴＪデバイスの一部を示す。層２１２が、磁化可能でありかつ第１厚さを有する第１自由層である。層２１２が、ＣｏＦｅＢ等の鉄合金を含みうる。層２１４が、第１自由層２１２と第２自由層２１６との間の交換結合を実質的に抑制するＴａまたはＭｇＯ等の誘電体から形成されたスペーサー層である。また、交換結合が、スペーサー層２１４の厚さによって、実質的に抑制されうる。ある実施形態において、スペーサー層２１４の厚さが、少なくとも４オングストローム（４×１０^−１０メートル）である。他の実施形態において、スペーサー層の厚さが、少なくとも８オングストロームである。層２１６が、ＮｉＦｅ等の鉄合金を含みうる第２自由層である。第２自由層２１６が、磁化可能である。また、層２１４が、ＴａとＭｇＯ、ＴａとＭｇ、ＴａとＲｕ等の多数の誘電体から形成された多数のスペーサー層でありうるが、これらの材料に制限されない。

図１および図２から分かるように、第１自由層１１２、２１２における磁気モーメント、Ｍ３が、第２自由層１１６、２１６における磁気モーメント、Ｍ４と逆−平行である。ＭＴＪデバイスの状態にかかわらず、第１自由層と第２自由層とにおける磁気モーメントが、逆−平行である。図２の２０８に点線によって示されるように、これらが、静磁的に結合されるが、実質的に交換−結合されないため、自由層における磁気モーメントが、逆−平行である。点線が、遠回り（ｃｉｒｃｕｉｔｏｕｓ）であり、かつ静磁的に第１自由層と第２自由層とを結合する磁場、Ｈを示す。

層２１２が、磁化可能であり、かつ第１厚さを有する第１自由層である。層２１２が、ＣｏＦｅＢ等の鉄合金を含みうる。層２１４が、ＴａまたはＭｇＯ等の誘電体から形成されたスペーサー層であり、第１自由層２１２と第２自由層２１６との間の交換結合を実質的に抑制する。また、交換結合が、スペーサー層２１４の厚さによって実質的に抑制されうる。ある実施形態において、スペーサー層２１４の厚さが、少なくとも４オングストローム（４×１０^−１０メートル）である。他の実施形態において、スペーサー層の厚さが、少なくとも８オングストロームである。層２１６が、ＮｉＦｅ等の鉄合金を含みうる第２自由層である。第２自由層２１６が、磁化可能である。また、層２１４が、ＴａとＭｇＯ、ＴａとＭｇ、ＴａとＲｕ等の多数の誘電体から形成された多数のスペーサー層でありうるが、これらの材料に制限されない。

図３が、スペーサー層３１４によって分離された２つの自由層３１２と３１６とを含む代表的なＭＴＪデバイスの一部の第２実施形態と第３実施形態とを示す。ＭＴＪデバイス３２４の一部の第２実施形態において、スピントルク強化層３２０が、第２自由層３１６の上に追加される。スピントルク強化層３２０が、自由層の減衰定数を低減させる。スピントルク強化層３２０が、ＭｇＯ、ＳｉＮ、ＴａＯ、または他の適当な材料を含みうる。ＭＴＪデバイス３２６の一部の第３実施形態において、スピン蓄積層３１８が、第２自由層３１６とスピントルク強化層３２０との間に追加される。ある実施形態において、スピン蓄積層３１８が、高い伝導度および角運動量の蓄積を生じうる長い拡散距離を有する。スピン蓄積層が、Ｍｇ、Ｃｕ、Ａｌまたは他の適当な材料を含みうる。

図４が、異なるＭＴＪデバイスの実施形態のスイッチング電流対層厚さを示すグラフ４００である。線４０２が、第２自由層を含まないＭＴＪの実施形態における第１自由層の厚さの関数としてのスイッチング電流を示す。線４０４が、第１自由層と第２自由層とを含むＭＴＪデバイスの実施形態の厚さの関数としてのスイッチング電流を示す。さらに具体的には、第１自由層が、２０オングストローム（２０×１０^−１０メートル）の厚さを有するＣｏＦｅＢを含む。第２自由層が、ＮｉＦｅを含む。線４０６が、２つの自由層を有するＭＴＪデバイスの他の実施形態の厚さの関数としてのスイッチング電流を示す。第１自由層が、１５オングストロームの厚さを有するＣｏＦｅＢを含み、第２自由層が、ＮｉＦｅを含む。

図４を参照すると、図１と図２とに示されるように、スペーサーの上に第２自由層を含むＭＴＪデバイスにおいて、低いスイッチング電流が、大きな自由層厚さで達成されることが可能である。第１自由層の厚さの関数として、スイッチング電流がさらにゆっくりと増える。具体的には、１５オングストロームの厚さであるＣｏＦｅＢ第１自由層と、２５〜５０オングストロームの総厚さを有する第２自由層とを備えることで、約３００マイクロ−アンペアのスイッチング電流を生じる。第２自由層を有さないＭＴＪデバイスにおいて、線４０２は、自由層、ＣｏＦｅＢの厚さが２５オングストロームを超える場合に、スイッチング電流が４００マイクロ−アンペアを超えることを示す。従って、ある状況において、第２自由層が存在する場合に、低いスイッチング電流が、デバイスの状態を変更するために必要とされる。ある実施形態において、第１自由層が、５〜２５オングストロームの範囲の厚さを有し、第２自由層が、１０〜６０オングストロームの範囲の厚さを有する。他の実施形態において、第１自由層が、１５〜２０オングストロームの範囲の厚さを有し、第２自由層が、３０〜５０オングストロームの厚さを有する。ある実施形態において、スペーサー層の厚さが、．４〜３０オングストロームの範囲である。

従って、第１自由層と静磁的に結合されるが、第１自由層と実質的に交換結合されない第２自由層の存在が、デバイスの状態を変更するための、ＭＴＪデバイスの低いスイッチング電流の利点を提供することが可能である。また、第２自由層の存在が、第１自由層から離れる電子の移動に対するエネルギーバリアを増大させ、結果として、大きな効率をもたらす。第２自由層の存在が、第１自由層における磁気−歪みを低減させ、これにより、ＭＴＪデバイスのスイッチング均一性を改善しうる。

図５が、ＭＴＪデバイスの形成方法の実施形態のフローチャート５００である。５０２から開始し、磁気透過性材料を含む第１自由層が、ＭＴＪ構造のトンネルバリア層上に堆積される。第１自由層が、第１厚さを有する。例えば、ＣｏＦｅＢの層が、図１に示されるようなトンネルバリア層の上に堆積されることが可能である（層１１２）。５０４に進み、実質的に非−磁気透過性であるスペーサー層が、第１自由層上に堆積される。スペーサー層が、第１自由層とスペーサー層の上に堆積された第２自由層との間の交換結合を実質的に抑制する厚さを有する絶縁材料である。例えば、ＴａまたはＭｇＯの層が、図１に示されるような第１自由層の上に堆積されることが可能である（層１１４）。スペーサー層は、それ自体が、ＴａＭｇ、ＴａＲｕ、ＭｇＯＴａ、ＭｇＴａ、またはＲｕＴａ等の材料を含む多層構造でありうる。５０６に移動し、磁気透過性材料を含む第２自由層が、スペーサー層上に堆積される。例えば、ＮｉＦｅの層が、図１に示されるように、スペーサー層の上に堆積されることが可能である（層１１６）。５０８に進み、スピントルク強化層が、第２自由層上またはその上に堆積される。

従って、ある実施形態が、磁気トンネル接合デバイスの製造方法を含む。この方法が、磁気トンネル接合構造のトンネルバリア層上に第１自由層を堆積するステップを含み、第１自由層が、磁気透過性材料を含み、第１厚さを有する。また、この方法が、第１自由層上にスペーサー層を堆積するステップを含み、スペーサー層が、実質的に非−磁気透過性絶縁材料を含み、第１自由層と第２自由層との間の交換結合を実質的に抑制する第２厚さを有する。また、この方法が、スペーサー層上に第２自由層を堆積するステップを含み、第２自由層が、磁気透過性材料を含む。また、この方法が、第２自由層上またはその上にスピントルク強化層を堆積するステップを含む。

図６は、ＭＴＪデバイスの形成方法の他の説明のための実施形態のフローチャート６００である。６０２から開始し、反−強磁性（ＡＦＭ）ピン止め層が、基板上に堆積される（例えば、図１の基板１０１）。図１に示されるように、ＡＦＭ層を堆積するステップの前に、最下層が、基板上に堆積されうる。６０４に進み、合成反−強磁性（ＳＡＦ）層が、ＡＦＭピン止め層上に堆積される。例えば、図１に示されるように、ＳＡＦ層１０４、１０６および１０８が、ＡＦＭピン止め層１０２上に堆積されうる。６０６に移動し、トンネルバリア層が、ＳＡＦ層上に堆積される（例えば、図１の層１１０が、層１０８上に堆積されうる）。６０８に続き、第１自由層が、トンネルバリア層上に堆積され、第１自由層が、第１厚さを有する（例えば、図１の層１１２）。６１０に進み、図１の層１１４において示されるように、スペーサー層が、第１自由層上に堆積される。スペーサー層が、１つの材料または複数の材料からなり、第１自由層と第２自由層との間の交換結合を実質的に抑制する厚さを有する。６１２に進み、第２自由層（例えば、図１の層１１６）が、スペーサー層上に堆積される。第１自由層と、静磁的に結合されるが、実質的に交換結合されない第２自由層の存在が、ＭＴＪデバイスの状態を変更するために低いスイッチング電流をもたらす。６１４に進み、スピントルク強化層が、第２自由層上またはその上に堆積される。６１６に移動し、キャッピング層が、第２自由層上に堆積される。キャッピング層（例えば、図１の層１２２）が、スピンバリアまたは上部電極を形成するが、ピン止め層ではない。キャッピング層１２２が、Ｔａ、ＴａＮ、またはＲｕから形成されうる。キャッピング層の例となる厚さが、０．２〜２００ｎｍである。

ここで留意すべきは、本明細書に記載された任意の１つまたはそれ以上の層が、蒸着プロセス、真空蒸着プロセス、また他の適当な堆積プロセスを使用して堆積されうることである。

本明細書に記載されたようなＭＴＪデバイスが、磁気ランダムアクセスメモリのアレイを形成する複数のメモリセルの各１つの中に位置されうる。一実施形態において、ＭＴＪデバイスが、スピン−移動−トルク磁気ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）のセルの中にある、メモリアレイの各セルにおいて、ＭＴＪデバイスが、論理“１”値を記憶するための１つの状態に置かれ、論理“０”値を記憶するための反対の状態に置かれる。セルを形成するＭＴＪデバイスにわたって電流を印加することにより、メモリセルが、１つの状態または他の状態に置かれうる。

上記において開示されたＭＴＪおよびメモリデバイス並びに機能性が、コンピューター可読媒体上に記憶されたコンピューターファイル（例えば、ＲＴＬ、ＧＤＳＩＩ，ＧＥＲＢＥＲ等）に設計され、構成されうる。いくつかのまたは全てのこのようなファイルが、このようなファイルに基づきデバイスを組み立てる製造取扱者に提供されうる。得られた製品が、その後に半導体ダイに切断され、半導体チップにパッケージ化される半導体ウェハーを含む。次に、チップが、電子デバイスに利用される。

図７が、電子デバイス製造プロセス７００の特定の説明のための実施形態を示す。物理デバイス情報７０２は、リサーチコンピューター７０６等で、製造プロセス７００に受け入れられる。物理デバイス情報７０２は、図１と図２とに図示されたような二重の自由層を備えたＭＴＪデバイスを含むメモリセルを含むメモリデバイス等の半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含みうる。例えば、物理デバイス情報７０２は、物理パラメータと、材料特性と、リサーチコンピューター７０６に結合されたユーザインタフェース７０４を介して入力される構造情報とを含みうる。リサーチコンピューター７０６は、メモリ７１０等のコンピューター可読媒体と結合された１つまたは複数のプロセシングコア等のプロセッサ７０８を含む。メモリ７１０は、ファイルフォーマットに適合し、ライブラリファイル７１２を生成するように、プロセッサ７０８に物理デバイス情報７０２を変換させるように実行可能であるコンピューター可読命令を記憶しうる。

特定の実施形態においては、ライブラリファイル７１２が、変換された設計情報を含む少なくとも１つのデータファイルを含む。例えば、ライブラリファイル７１２が、電子設計自動化（ＥＤＡ）ツール７２０を用いた使用のために提供される図１または図２に示されるような二重の自由層を備えたＭＴＪデバイスを含むメモリアレイ、またはＭＴＪデバイスを含む、半導体デバイスのライブラリを含みうる。

ライブラリファイル７１２は、メモリ７１８に結合された１つまたは複数のプロセシングコア等のプロセッサ７１６を含む設計コンピューター７１４で、ＥＤＡツール７２０と共に使用されうる。設計コンピューター７１４のユーザが、ライブラリファイル７１２の図１または図２の二重の自由層を備えたＭＴＪデバイスを使用する回路を設計することを可能にするように、ＥＤＡツール７２０が、メモリ７１８にプロセッサ実行可能命令として記憶されうる。例えば、設計コンピューター７１４のユーザが、設計コンピューター７１４に結合されたユーザインタフェース７２４によって回路設計情報７２２を入力しうる。回路設計情報７２２が、図１または図２のＭＴＪデバイス等の半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含みうる。説明のため、回路設計特性は、特定の回路および回路設計における他の素子との関係の識別、位置情報、形状情報、配線情報、または半導体デバイスの物理的特性を表す他の情報を含みうる。

設計コンピューター７１４が、回路設計情報７２２を含む設計情報を、ファイルフォーマットに適合するように変換するように構成されうる。説明のため、ファイルフォーマットが、平面幾何形状、テキストラベル、およびグラフィックデータシステム（ＧＤＳＩＩ）ファイルフォーマット等の階層フォーマットでの回路レイアウトについての他の情報を表すデータベースバイナリファイルフォーマットを含みうる。設計コンピューター７１４が、図１または図２の二重の自由層を備えたＭＴＪデバイスを表す情報を含む、ＧＤＳＩＩファイル７２６等の変換された設計情報を含むデータファイルを生成するように構成されうる。説明のため、データファイルが、図１または図２の二重の自由層を備えたＭＴＪデバイスを含み、また、ＳＯＣ内に追加の電子回路およびコンポーネントを含むシステムオンチップ（ＳＯＣ）に対応する情報を含みうる。

ＧＤＳＩＩファイル７２６が、ＧＤＳＩＩファイル７２６中の変換された情報に従って、図１または図２のＭＴＪデバイスを製造するために製造プロセス７２８で受け入れられうる。例えば、デバイス製造プロセスが、代表的なマスク７３２として図示されるフォトリソグラフィ処理に使用されるマスク等の１つまたは複数のマスクを形成するために、ＧＤＳＩＩファイル７２６をマスク製造者７３０に提供することを含みうる。マスク７３２が、１つまたは複数のウェハー７３４を生成するための製造プロセス中に使用され、１つまたは複数のウェハー７３４が、検査され、代表的なダイ７３６等のダイに分離されうる。ダイ７３６は、図１または図２のＭＴＪデバイスを含む回路を含みうる。

ダイ７３６は、ダイ７３６が代表的なパッケージ７４０に組み込まれるパッケージングプロセス７３８に提供されうる。例えば、パッケージ７４０が、システムインパッケージ（ＳｉＰ）構成等の単一のダイ７３６または複数のダイを含みうる。パッケージ７４０が、電子素子技術連合評議会（ＪＥＤＥＣ）規格等の１つまたは複数の規格または仕様に準拠するように構成されうる。

パッケージ７４０に関する情報が、コンピューター７４６に記憶されるコンポーネントライブラリ等を介して様々な製品設計者に配布されうる。コンピューター７４６が、メモリ７５０に結合された１つまたは複数のプロセシングコア等のプロセッサ７４８を含みうる。プリント回路基板（ＰＣＢ）ツールが、ユーザインタフェース７４４を介してコンピューター７４６のユーザから受け入れられるＰＣＢ設計情報７４２を処理するために、プロセッサ実行可能命令としてメモリ７５０に記憶されうる。ＰＣＢ設計情報７４２が、回路基板上のパッケージ化された半導体デバイスの物理的な位置情報を含みうる。パッケージ化された半導体デバイスが、図１または図２の二重の自由層を備えたＭＴＪデバイスを含むパッケージ７４０と対応する。

コンピューター７４６が、ＰＣＢ設計情報７４２を変換して、回路基板上のパッケージ化された半導体デバイスの物理的な位置情報と、トレースおよびビア等の電気的接続のレイアウトとを含むデータを有するＧＥＲＢＥＲファイル７５２等のデータファイルを生成するように構成されてよく、パッケージ化された半導体デバイスが、図１または図２の二重の自由層を備えたＭＴＪデバイス含むパッケージ７４０と対応する。他の実施形態において、変換されたＰＣＢ設計情報によって生成されたデータファイルが、ＧＥＲＢＥＲフォーマットと以外のフォーマットを有しうる。

ＧＥＲＢＥＲファイル７５２が、基板組立プロセス７５４で受け入れられ、ＧＥＲＢＥＲファイル７５２内に記憶された設計情報に従って製造された代表的なＰＣＢ７５６等のＰＣＢを作製するために使用されうる。例えば、ＧＥＲＢＥＲファイル７５２が、ＰＣＢ製造プロセスの様々なステップを実施するために１つまたは複数の機械にアップロードされうる。ＰＣＢ７５６に、パッケージ７４０を含む電子コンポ―ネントを装着して、代表的なプリント回路アセンブリ（ＰＣＡ）７５８を形成しうる。

ＰＣＡ７５８が、製品製造プロセス７６０で受け入れられ、第１の代表的な電子デバイス７６２および第２の代表的な電子デバイス７６４等の１つまたは複数の電子デバイスに組み込まれうる。説明のための、非限定的な例として、第１の代表的な電子デバイス７６２、第２の代表的な電子デバイス７６４、またはその両方が、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、エンタテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピューターの群から選択されうる。他の説明のための、非限定的な例として、電子デバイス７６２および７６４のうちの１つまたは複数が、携帯電話、ハンドヘルド式パーソナル通信システム（ＰＣＳ）ユニット等のリモートユニット、携帯情報端末等のポータブルデータユニット、全地球測位システム（ＧＰＳ）利用可能デバイス、ナビゲーションデバイス、メータ読み取り装置（ｍｅｔｅｒｒｅａｄｉｎｇｅｑｕｉｐｍｅｎｔ）等の固定位置データユニット、またはデータもしくはコンピューター命令、またはそれらの任意の組み合わせを記憶または取り出す任意の他のデバイスでありうる。本開示は、これらの例示的に説明されたユニットに限定されない。本開示の実施形態が、メモリを含むアクティブ集積回路を含む任意のデバイスに適切に用いられうる。

従って、図１または図２のＭＴＪデバイスが、説明のためのプロセス７００に記載されたように、製造され、処理され、電子デバイスに組み込まれうる。図１〜図２に関して開示された実施形態の１つまたは複数の態様が、ライブラリファイル７１２、ＧＤＳＩＩファイル７２６、およびＧＥＲＢＥＲファイル７５２内等の様々な処理段階に含まれ、ならびにリサーチコンピューター７０６のメモリ７１０、設計コンピューター７１４のメモリ７１８、コンピューター７４６のメモリ７５０、基板組立プロセス７５４等の様々な段階で使用される１つまたは複数の他のコンピューターまたはプロセッサ（図示しない）のメモリに記憶され、また、マスク７３２、ダイ７３６、パッケージ７４０、ＰＣＡ７５８、プロトタイプ回路またはデバイス（図示しない）等の他の製品、またはそれらの任意の組み合わせ等の１つまたは複数の他の物理的な実施形態に組み込まれうる。物理的なデバイス設計から最終製品に至るまで様々な代表的な製造段階が示されたが、他の実施形態において、より少ない段階が使用され、または追加の段階が含まれうる。同様に、プロセス７００が、単一のエンティティ（ｅｎｔｉｔｙ）によって実施されてよく、またはプロセス７００の様々な段階を実施する１つまたは複数のエンティティによって実施されうる。

本明細書に開示された実施形態に関連して説明される様々な説明のための論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピューターソフトウェア、または両者の組み合わせとして実施されうることを、当業者はさらに理解しうる。様々な説明のためのコンポーネント、ブロック、構成、モジュール、回路、およびステップが、それら機能に関しておおまかに上記において説明された。このような機能が、ハードウェアとして実装されるか、またはソフトウェアとして実装されるかは、特定の用途およびシステム全体に課せられた設計制限によって決まる。当業者は、特定の用途ごとに変わるやり方で上記の機能を実装しうるが、このような実装の決定が、本開示の範囲からの逸脱を招くものとして解釈されるべきではない。

本明細書に開示された実施形態に関連して説明される方法またはアルゴリズムのステップが、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、またはその２つの組み合わせにおいて直接的に具体化されうる。ソフトウェアモジュールが、ＭＲＡＭとＳＴＴ−ＭＲＡＭを含むランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、プログラマブル読み出し専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）、または当技術分野で知られている任意の他の形態の記憶媒体内に存在しうる。例示的な記憶媒体は、プロセッサが、記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替例では、記憶媒体が、プロセッサに不可欠となりうる。プロセッサおよび記憶媒体が、特定用途向け集積回路（ＡＳＩＣ）内に存在しうる。ＡＳＩＣが、コンピューティングデバイスまたはユーザ端末内に存在しうる。代替例では、プロセッサおよび記憶媒体が、コンピューティングデバイスまたはユーザ端末において別個のコンポーネントとして存在しうる。

開示された実施形態の先の説明は、当業者が開示された実施形態を作製または使用することを可能にするために提供される。これらの実施形態の様々な修正が、当業者には容易に明らかとなり、本明細書内で定義された原理が、本開示の範囲から逸脱することなく、他の実施形態に適用されうる。本開示が、本明細書に示された実施形態に限定されることが意図されず、添付の特許請求の範囲によって定義される原理および新規な特徴に従う可能な限り最も広い範囲と合致する。

１０１基板
１０２最下層
１０３ＡＦＭピン止め層
１０４、１０６、１０８ＳＡＦ固定層
１１０トンネルバリア
１１２自由層
１１４スペーサー
１１６自由層
１１８キャッピング層
１２０第１状態
１３０第２状態

Claims

半導体デバイスを備えた磁気トンネル接合デバイスであって、
前記半導体デバイスが、
第１自由層；
第２自由層；
スピントルク強化層；および
前記第１自由層と前記第２自由層との間のスペーサー層を備え、
前記スペーサー層が、１つの材料を含み、前記第１自由層と前記第２自由層との間の交換結合を実質的に抑制する厚さを有し、
前記スペーサー層が、少なくとも２つの層を備え、
前記第１自由層が、前記第２自由層と静磁的に結合されたことを特徴とする磁気トンネル接合デバイス。
前記第１自由層が、ＣｏＦｅＢを含むことを特徴とする請求項１に記載の磁気トンネル接合デバイス。
前記第２自由層が、ＮｉＦｅを含むことを特徴とする請求項１に記載の磁気トンネル接合デバイス。
合成反−強磁性（ＳＡＦ）層をさらに備えることを特徴とする請求項１に記載の磁気トンネル接合デバイス。
前記ＳＡＦ層内の磁場の方向をピン止めするための反−強磁性（ＡＦＭ）ピン止め層をさらに備えることを特徴とする請求項４に記載の磁気トンネル接合デバイス。
前記スペーサー層の厚さが、少なくとも４オングストロームであることを特徴とする請求項１に記載の磁気トンネル接合デバイス。
前記スペーサー層の厚さが、少なくとも１０オングストロームであることを特徴とする請求項１に記載の磁気トンネル接合デバイス。
前記スペーサー層の材料が、ＴａおよびＭｇＯのうちの１つを含むことを特徴とする請求項１に記載の磁気トンネル接合デバイス。
前記第２自由層の厚さが、前記第１自由層の厚さよりも大きいことを特徴とする請求項１に記載の磁気トンネル接合デバイス。
前記磁気トンネル接合デバイスが、メモリセル内に存在し、
前記磁気トンネル接合デバイスを流れる書き込み電流が、前記メモリセル内に記憶されたデータ値を変更することを特徴とする請求項１に記載の磁気トンネル接合デバイス。
前記第１自由層内の磁気−歪みが、前記第２自由層によって低減されることを特徴とする請求項１に記載の磁気トンネル接合デバイス。
前記第１自由層内の第１磁気モーメントと、前記第２自由層内の第２磁気モーメントと、が、逆−平行であることを特徴とする請求項１に記載の磁気トンネル接合デバイス。
前記スピントルク強化層と隣接するキャッピング層をさらに備え、
前記キャッピング層が、スピンバリアを形成するが、ピン止め層ではないことを特徴とする請求項１に記載の磁気トンネル接合デバイス。
前記スピントルク強化層と前記第２自由層との間にスピン蓄積層をさらに備えることを特徴とする請求項１に記載の磁気トンネル接合デバイス。
前記第１自由層の厚さが、１５〜２０オングストロームの間であることを特徴とする請求項１に記載の磁気トンネル接合デバイス。
前記第２自由層の厚さが、１０〜６０オングストロームの間であることを特徴とする請求項１に記載の磁気トンネル接合デバイス。
前記第２自由層の厚さが、１５〜４０オングストロームの間であることを特徴とする請求項１に記載の磁気トンネル接合デバイス。
少なくとも１つの半導体ダイ内に組み込まれることを特徴とする請求項１に記載の磁気トンネル接合デバイス。
セットトップボックス、音楽プレーヤー、ビデオプレーヤー、エンタテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピューターからなる群から選択されるデバイスであって、その中に前記半導体デバイスが組み込まれるデバイスをさらに備えることを特徴とする請求項１に記載の磁気トンネル接合デバイス。
磁気トンネル接合構造のトンネルバリア層上に第１自由層を堆積するステップ；
前記第１自由層上にスペーサー層を堆積するステップ；
前記スペーサー層上に第２自由層を堆積するステップ；および
前記第２自由層の上にスピントルク強化層を堆積するステップ；
を含み、
前記第１自由層が、磁気透過性材料を含み、第１厚さを有し、
前記スペーサー層が、実質的に、非−磁気透過性絶縁材料を含み、前記第１自由層と前記第２自由層との間の交換結合を実質的に抑制する第２厚さを有し、
前記スペーサー層が、少なくとも２つの層を備え、
前記第２自由層が、磁気透過性材料を含み、第３厚さを有し、
前記スピントルク強化層が、第４厚さを有することを特徴とする磁気トンネル接合デバイスの製造方法。
基板と前記第１自由層との間に合成反−強磁性（ＳＡＦ）層を堆積するステップをさらに含むことを特徴とする請求項２０に記載の方法。
前記基板と前記ＳＡＦ層との間に反−強磁性（ＡＦＭ）ピン止め層を堆積するステップをさらに含むことを特徴とする請求項２１に記載の方法。
前記第１自由層が、鉄合金を含むことを特徴とする請求項２０に記載の方法。
前記第２自由層が、鉄合金を含むことを特徴とする請求項２０に記載の方法。
前記第１自由層、前記第２自由層、および前記スペーサー層の少なくとも１つが、蒸着プロセスによって堆積されることを特徴とする請求項２０に記載の方法。
前記スペーサー層の第１層が、Ｔａ、Ｍｇ、ＭｇＯ、Ｒｕ、ＡｌＣｕ、ＡｌＲｕ、ＡｌＡｇ、ＴａＭｇ、ＴａＲｕ、ＭｇＯＴａ、ＭｇＴａ、およびＲｕＴａの少なくとも１つを含むことを特徴とする請求項２０に記載の方法。
前記スペーサー層が、ＡｌＣｕ、ＡｌＲｕ、およびＡｌＡｇの１つを含むことを特徴とする請求項２０に記載の方法。
磁気トンネル接合構造のトンネルバリア層上に第１自由層を堆積する第１ステップ；
前記第１自由層上にスペーサー層を堆積する第２ステップ；
前記スペーサー層上に第２自由層を堆積する第３ステップ；および
前記第２自由層上にスピントルク強化層を堆積する第４ステップ；
を含み、
前記第１自由層が、磁気透過性材料を含み、第１厚さを有し、
前記スペーサー層が、実質的に、非−磁気透過性絶縁材料を含み、前記第１自由層と前記第２自由層との間の交換結合を実質的に抑制する第２厚さを有し、
前記スペーサー層が、少なくとも２つの層を備え、
前記第２自由層が、磁気透過性材料を含むことを特徴とする方法。
コンピューターによって実行可能な命令を記憶するコンピューター可読有形的表現媒体であって、
前記命令が、
磁気トンネル接合構造のトンネルバリア層上の第１自由層の堆積を制御するように、前記コンピューターによって実行可能な命令；
前記第１自由層上のスペーサー層の堆積を制御するように、前記コンピューターによって実行可能な命令；
前記スペーサー層上の第２自由層の堆積を制御するように、前記コンピューターによって実行可能な命令；および
前記第２自由層上のスピントルク強化層の堆積を制御するように、前記コンピューターによって実行可能な命令；
を含み、
前記第１自由層が、磁気透過性材料を含み、第１厚さを有し、
前記スペーサー層が、実質的に非−磁気透過性絶縁材料を含み、前記第１自由層と前記第２自由層との間の交換結合を実質的に抑制する第２厚さを有し、
前記スペーサー層が、少なくとも２つの層を備え、
前記第２自由層が、磁気透過性材料を含むことを特徴とするコンピューター可読有形的表現媒体。
半導体デバイスの少なくとも１つの物理的特性を示す設計情報を受け取るステップ；
ファイルフォーマットに適合するように前記設計情報を変換するステップ；および
変換された前記設計情報を含むデータファイルを生成するステップ；
を含み、
前記半導体デバイスが、
第１自由層；
第２自由層；
スピントルク強化層；および
前記第１自由層と前記第２自由層との間のスペーサー層；
を含み、
前記スペーサー層が、１つの材料を含み、前記第１自由層と前記第２自由層との間の交換結合を実質的に抑制する厚さを有し、
前記スペーサー層が、少なくとも２つの層を備え、
前記第１自由層が、前記第２自由層と静磁的に結合されることを特徴とする方法。
半導体デバイスと対応する設計情報を含むデータファイルを受け取るステップ；および
前記設計情報に従って前記半導体デバイスを製造するステップ；
を含み、
前記半導体デバイスが、
第１自由層；
第２自由層；
スピントルク強化層；および
前記第１自由層と前記第２自由層との間のスペーサー層；
を含み、
前記スペーサー層が、１つの材料を含み、前記第１自由層と前記第２自由層との間の交換結合を実質的に抑制する厚さを有し、
前記スペーサー層が、少なくとも２つの層を備え、
前記第１自由層が、前記第２自由層と静磁的に結合されることを特徴とする方法。
前記データファイルが、ＧＤＳＩＩフォーマットを有することを特徴とする請求項３１に記載の方法。
回路基板上におけるパッケージ化半導体デバイスの物理的な位置決め情報を含む設計情報を受け取るステップ；および
データファイルを生成するように前記設計情報を変換するステップ；
を含み、
前記パッケージ化半導体デバイスが、半導体構造を含み、
前記半導体構造が、
第１自由層；
第２自由層；
スピントルク強化層；および
前記第１自由層と前記第２自由層との間のスペーサー層；
を備え、
前記スペーサー層が、１つの材料を含み、前記第１自由層と前記第２自由層との間の交換結合を実質的に抑制する厚さを有し、
前記スペーサー層が、少なくとも２つの層を備え、
前記第１自由層が、前記第２自由層と静磁的に結合されることを特徴とする方法。
前記データファイルが、ＧＥＲＢＥＲフォーマットを有することを特徴とする請求項３３に記載の方法。
回路基板上におけるパッケージ化半導体デバイスの物理的な位置決め情報を含む設計情報を有するデータファイルを受け取るステップ；および
前記設計情報に従って前記パッケージ化半導体デバイスを受け入れるように構成された前記回路基板を製造するステップ；
を含み、
前記パッケージ化半導体デバイスが、
第１自由層；
第２自由層；
スピントルク強化層；および
前記第１自由層と前記第２自由層との間のスペーサー層；
を備え、
前記スペーサー層が、１つの材料を含み、前記第１自由層と前記第２自由層との間の交換結合を実質的に抑制する厚さを有し、
前記スペーサー層が、少なくとも２つの層を備え、
前記第１自由層が、前記第２自由層と静磁的に結合されることを特徴とする方法。
前記データファイルが、ＧＥＲＢＥＲフォーマットを有することを特徴とする請求項３５に記載の方法。
セットトップボックス、音楽プレーヤー、ビデオプレーヤー、エンタテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピューターからなる群から選択されるデバイスに、前記回路基板を組み込むステップをさらに含むことを特徴とする請求項３５に記載の方法。