JP5680434B2 - Pciバス制御システム - Google Patents
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Description
2−1,2−2,2−3 ターゲット
3 監視回路
4 救済回路
5 信号監視部
6 パリティチェック部
7 制御部
8 パリティチェック部
9 信号訂正部
10 コマンド選択部
11 パリティチェック部
Claims (1)
- イニシエーターとターゲットとの間をPCIバスにより接続したPCIバス制御システムに於いて、
前記イニシエーター側に監視回路を設け、前記ターゲット側に救済回路を設け、前記PCIバスにより前記イニシエーターと前記監視回路と前記救済回路と前記ターゲットとの間を接続すると共に、前記イニシエーターと前記監視回路と前記救済回路との間を、コマンドとパリティとパリティエラーとを転送するローカルバスにより接続した構成を有し、
前記監視回路は、前記PCIバスに対するパリティチェック部と、前記ローカルバスにより転送するコマンドに対するパリティチェック部を含むと共に前記イニシエーターから前記ローカルバスを介して転送するコマンドのコマンドエラーを修正する制御部とを備え、
前記救済回路は、前記PCIバスにより転送するコマンドと、前記ローカルバスにより転送するコマンドとの正常な方を選択出力するコマンド選択部と、前記コマンド選択部からのコマンドと前記PCIバスにより転送されたアドレスとを含めてパリティチェックするパリティチェック部とを備えた
ことを特徴とするPCIバス制御システム。
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JP2011028074A JP5680434B2 (ja) | 2011-02-14 | 2011-02-14 | Pciバス制御システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2011028074A JP5680434B2 (ja) | 2011-02-14 | 2011-02-14 | Pciバス制御システム |
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Publication Number | Publication Date |
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JP2012168670A JP2012168670A (ja) | 2012-09-06 |
JP5680434B2 true JP5680434B2 (ja) | 2015-03-04 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2011028074A Expired - Fee Related JP5680434B2 (ja) | 2011-02-14 | 2011-02-14 | Pciバス制御システム |
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2011
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