JP4247157B2 - プロセス制御装置 - Google Patents

Description

本発明は工業プラント等の制御を行うプロセス制御装置に関し、更に詳しくは、プロセス制御装置において、データバスを介して或る回路ボードから他の回路ボード上の共有メモリに読み書きのアクセスを行う際の異常を検出する異常検知装置に関する。

プロセス制御装置では、例えば、プラグインケースに設けられた複数の回路ボードスロットにシステムコントローラ、入出力モジュールなどの機能を有する複数の回路ボードが挿設され、各回路ボードはそのケースの背面側（又はマザーボードなど）に配設されたデータバスなどの信号線を介して相互に接続される構成が採用されている。図５は、こうした従来のプロセス制御装置の概略構成の一例である。

この例では、回路ボード１ａ上にマイクロコンピュータ（以下マイコンと略す）１０ａ、共有メモリ１１ａ、バスバッファ１２ａ、バスコントローラ１３ａなどが搭載されており、マイコン１０ａ、共有メモリ１１ａ、バスバッファ１２ａは内部データバス１４ａにより相互に接続され、インタフェイス機能を有するバスバッファ１２ａを介して外部データバス２に接続されている。また、バスバッファ１２ａはシステム全体に共通のシステムクロック信号線４に接続されてシステムクロックを受け取るとともに、バスコントローラ１３ａはシステム全体に共通のＡＣＫ信号線３に接続され他の回路ボードからのＡＣＫ信号を受け取る。他の回路ボード１ｂも上記回路ボード１ａと基本的にはほぼ同一の構成を有しているが、実際には、例えばマイコン１０ａ、１０ｂの動作を決める制御プログラムによって、例えば回路ボード１ａはシステムコントローラ、回路ボード１ｂは制御用演算回路或いは入出力モジュールなどと使い分けられる。

いま、ここでは第１回路ボード１ａ上のマイコン１０ａが第２回路ボード１ｂ上の共有メモリ１１ｂに対して読み書きを行うべくアクセスすることで外部データバス２を介してデータの授受を行う場合について考える。具体的には外部データバス２を介して所定のデータをパラレルで転送し、共有メモリ１１ｂの所定アドレスに書き込む場合を想定する。その際の動作について図６を参照して説明する。

第１回路ボード１ａから第２回路ボード１ｂに外部データバス２を介してデータ（メモリアドレス＋読み書きすべきデータ）が送られると、第２回路ボード１ｂ上のバスコントローラ１３ｂはこれを受け取ったことを示す信号としてＡＣＫ信号をＡＣＫ信号線３を通して第１回路ボード１ａへと返信する。第１回路ボード１ａのバスコントローラ１３ａはデータを転送してから規定の時間内にＡＣＫ信号が戻って来たことを検出すると、アクセスが正常に行われたものと判断する（図６（ａ）参照）。第２回路ボード１ｂ上の共有メモリ１１ｂは、バスバッファ１２ｂを介して受け取ったメモリアドレスに受け取ったデータを書き込む。

例えば第２回路ボード１ｂ上のバスコントローラ１３ｂに不具合がある場合、データを受け取ってもＡＣＫ信号を返信することができない。このとき、第１回路ボード１ａ上のバスコントローラ１３ａはＡＣＫ信号が返信されて来ない前にタイムアウトになったことを検知して、アクセスに異常があったと判断する（図６（ｂ）参照）。したがって、このときにはアクセスの異常を検知することができるから、例えば再度アクセスを試みる等の適宜の対処を行い、所定回数同一のアクセスを繰り返してもアクセスが異常である場合に故障であると判断して、故障報知などを行うことができる。

ところが、例えば外部データバス２の一部のみに不具合があって授受されるデータの一部が欠損した場合、第２回路ボード１ｂのバスコントローラ１３ｂは正常に送られたデータに基づいてＡＣＫ信号を返信してしまう場合がある。この場合、第２回路ボード１ｂの共有メモリ１１ｂには正常なデータ書き込みが行えないにも拘わらず、第１回路ボード１ａ上のバスコントローラ１３ａはＡＣＫ信号が返信されて来るためにアクセスが正常に行われたものと判断してしまう（図６（ｃ）参照）。また、第２回路ボード１ｂ上では、アクセスが異常であったという認識がないために、異常なデータ書き込み（書き込むデータ内容の誤り又は書き込むメモリアドレスの誤り）を行ってしまい、このデータに基づいて誤った制御が行われるおそれがある。

こうした外部データバス上での不具合を検出する装置として、例えば特許文献１に記載の装置が知られている。この装置では、共有メモリ内に通常のデータの読み書き領域とは別に外部データバスの全データビットに対応したシフトレジスタを用意しておき、そのシフトレジスタに決まったデータをセットした後、一定時間毎にそのシフトレジスタ内のデータを１ビットずつシフトする。そして、そのシフト動作の際にデータの値を確認することによりデータバスの正常／異常を判断する。

しかしながら、こうした異常検知方法では、異常検知用に設けられた記憶領域を一定時間毎にアクセスする時間やマイコン上で異常を検知するための時間等の余計な処理時間が掛かり、本来の制御演算処理の速度に悪影響を及ぼす場合がある。また、２枚の回路ボードで相互に異常を検知するには相互にアクセスを行う必要があり、さらに相手方での異常検知結果を知るためには異常検知結果を相互に通信する必要もあって、構成が非常に煩雑になる。

特開平１１−３１６６９７号公報

本発明はこのような点に鑑みて成されたものであり、その目的とするところは、データの授受を行った２枚の回路ボードがそのデータの授受に引き続いて迅速に且つ相互にデータバスの異常を検知することができる異常検知機能を有するプロセス制御装置を提供することにある。

上記課題を解決するために成された本発明は、マイクロコンピュータと、読み書きの可能な共有メモリと、該マイクロコンピュータと共有メモリとを接続する内部データバスと、を有する回路ボードを複数具備し、該回路ボード上の共有メモリを互いにアクセスするために外部データバスにより各回路ボードが相互に接続されて成るプロセス制御装置において、第１の回路ボード上のマイクロコンピュータから第２の回路ボード上の共有メモリにアクセスして前記外部データバスを介してデータの授受を行ったときに、そのアクセスの異常を検知するための異常検知手段を備え、該異常検知手段は、
a)各回路ボードを相互に接続する異常検知用データバスと、
b)同じく各回路ボードを相互に接続するエラー通知信号線と、
c)各回路ボード上にあって、
c1)前記外部データバスを介して送出した又は受け取ったデータに基づいてチェックデータを作成するチェックデータ作成部と、
c2)該チェックデータを前記異常検知用データバスに出力するオープンコレクタ出力形式の第１出力部と、
c3)前記異常検知用データバス上で複数の第１出力部の出力のワイヤードＯＲによって決まるデータと前記チェックデータとの不一致を検出してエラー検出信号を生成するデータ比較部と、
c4)該エラー検出信号を前記エラー通知信号線に出力するオープンコレクタ出力形式の第２出力部と、
c5)前記エラー通知信号線上で複数の第２出力部の出力のワイヤードＯＲによって決まる信号レベルを検出してアクセス上の異常を認識する異常判定部と、
を備えることを特徴としている。

本発明に係るプロセス制御装置では、例えば第２の回路ボード上の共有メモリに所定のデータを書き込む際には、その書き込み先のメモリアドレスと書き込み対象のデータとが第１の回路ボード上の内部データバス→外部データバス→第２の回路ボード上の内部データバスと流れる。第１回路ボードでは、チェックデータ作成部はその送出したデータに基づいてチェックデータを作成し、第１出力部はそのチェックデータを異常検知用データバスに出力する。他方、第２回路ボードでは、チェックデータ作成部は受け取ったデータに基づいてチェックデータを作成し、第１出力部はそのチェックデータを異常検知用データバスに出力する。第１出力部はオープンコレクタ出力形式であるため、例えば異常検知用データバスの各ビットにプルアップ抵抗を設けると、それぞれの信号レベルは直結された複数の出力の負のＯＲ論理（つまりワイヤードＯＲ）となる。したがって、第１及び第２回路ボード上の第１出力部の出力が同一でない場合には、いずれかの回路ボードにおけるチェックデータと異常検知用データバス上での信号レベルとが不一致となる。

上記アクセスによるデータの授受が正常に行われた場合、第１回路ボードで送出されたデータと第２回路ボードで受け取ったデータとは同一である。このとき、第１及び第２回路ボードのデータ比較部はいずれも、チェックデータと異常検知用データバス上での信号レベルとが一致していると判定し、第２出力部の出力はエラー無しを示す状態となる。第２出力部も第１出力部と同様にオープンコレクタ出力形式であるため、第１及び第２回路ボードの第２出力部の出力がともにエラー無しを示す状態である場合には、両者の異常判定部はいずれもエラー通知信号線上の信号レベルから相互に異常がないことを認識する。

これに対し、例えば外部データバスに不具合があってアクセスによるデータの授受に異常がある場合、第１回路ボードで送出されたデータと第２回路ボードで受け取ったデータとは同一とはならず、それぞれの回路ボード上で求まるチェックデータも相違する。このとき、上述したように異常検知用データバス上での各ビットの信号レベルは両チェックデータの負のＯＲ論理となるため、第１及び第２回路ボードのデータ比較部のいずれか一方は、チェックデータと異常検知用データバス上での信号レベルとが不一致であると判断しエラー検出信号を生成する。エラー通知信号線上の信号レベルも第１及び第２回路ボードの第２出力部の出力の負のＯＲ論理となり、いずれか一方でエラーが検出されている場合にはエラー通知信号線上ではエラー有りの状態となる。第１及び第２回路ボードの異常判定部はいずれも、このエラー通知信号線上の信号レベルによりアクセスの異常を検知し、各回路ボード内又は外部データバス上で不具合があったことを認識する。

なお、各回路ボード内での異常の有無を、それぞれの回路ボード上に搭載された別の異常検知回路によって検知する構成としておけば、各回路ボードに異常が無いことを認識した上で上記異常検知手段によりアクセス異常を検知することで、外部データバス上の不具合を認識することができる。

このようして本発明に係るプロセス制御装置によれば、第１回路ボードと第２回路ボードとの間でデータの授受を行った直後に外部データバスの不具合（例えば断線、接触不良などのハードウエア的な不具合のほか、ノイズの混入なども含む）に関わるアクセスの異常を迅速に検知することができる。特に、第１回路ボードと第２回路ボードとの間でエラー検知結果を相互に通信することなく、共通のエラー通知信号線上の信号レベルで以て相手方で異常が検知されたか否かを認識できるので、異常の検知を非常に高速で行うことができ、しかもハードウエアも煩雑にならずに済む。

以下、本発明の一実施例であるプロセス制御装置について図面を参照して説明する。

図１は本実施例のプロセス制御装置の要部のブロック構成図である。既に説明した図５と同一の構成要素には同一符号を付して説明を省略する。構成上で従来の装置と異なる点は、回路ボード１ａ、１ｂ上のバスバッファ１５ａ、１５ｂが内部データバス１４ａ、１４ｂ上のデータをラッチして一時的に固定する機能を有すること、内部データバス１４ａ、１４ｂが異常診断回路１６ａ、１６ｂに接続されていること、各回路ボード１ａ、１ｂ上の異常診断回路１６ａ、１６ｂが外部のチェック結果確認バス５及びエラー通知信号線６を介して相互に接続されていること、である。

図３は本実施例のプロセス制御装置における異常診断回路１６ａの具体的な構成を示すブロック図である。なお、第２回路ボード１ｂの異常診断回路１６ｂも同様の構成を有するため、図３では記載していないが、異常診断回路１６ｂの各部の構成は異常診断回路１６ａの各部の構成の符号のａをｂに書き換えたものとする。

図３において、マイコン１０ａ、バスバッファ１５ａ、及び共有メモリ１１ａを接続するアドレスバス及びデータバスから成る内部データバス１４ａは水平・垂直パリティ演算回路１６２ａに接続され、この水平・垂直パリティ演算回路１６２ａの演算結果はコンパレータ１６４ａとバッファ１６３ａとに与えられる。バッファ１６３ａは各ビットがそれぞれオープンコレクタ（ＯＣ）出力になっており、その出力はチェック結果確認バス５を介して第２回路ボード１ｂ（及びさらに他の回路ボード）の異常診断回路１６ｂのバッファ１６３ｂの出力に接続されるとともに、コンパレータ１６４ａの他方の入力に接続されている。コンパレータ１６４ａは、２系統のデータを各ビット毎に比較して全てが一致しているか否かの結果を１（エラー無し）又は０（エラー有り）として出力する。このコンパレート結果はバッファ１６５ａを介して第２回路ボード１ｂ（及びさらに他の回路ボード）に至るエラー通知信号線６に出力されるとともにタイミングコントローラ１６１ａに入力される。バッファ１６５ａも上記バッファ１６３ａと同様に出力がオープンコレクタ（ＯＣ）形式となっている。

なお、チェック結果確認バス５及びエラー通知信号線６にはオープンコレクタ出力のバッファ（トランジスタ）のみが接続されているため、いずれか１つの回路ボード上又はマザーボード上などにおいてプルアップ抵抗が接続される。

次に、本実施例のプロセス制御装置における外部データバス２を介したデータ授受の一例として、第１回路ボード１ａ上のマイコン１０ａが第２回路ボード１ｂ上の共有メモリ１１ｂに対して読み書きを行うべくアクセスする場合について、図２〜図４を参照しつつその動作を説明する。

従来の装置と同様に、第１回路ボード１ａから第２回路ボード１ｂに外部データバス２を介してデータ（メモリアドレス＋読み書きすべきデータ）が送られると、第２回路ボード１ｂ上のバスコントローラ１３ｂはこれを受け取ったことを示す信号としてＡＣＫ信号をＡＣＫ信号線３を通して第１回路ボード１ａへと返信する。例えば第２回路ボード１ｂ上のバスコントローラ１３ｂに不具合がある場合、データを受け取ってもＡＣＫ信号を返信することができない。このとき、第１回路ボード１ａ上のバスコントローラ１３ａはＡＣＫ信号が返信されて来ない前にタイムアウトになったことを検知して、アクセスに異常があったと判断する。このときは異常診断回路１６ａ、１６ｂの動作を待つまでもなくアクセスに異常があったことが確認できるから、後述するような異常診断は行わない（図２（ｂ）参照）。

これに対し、第１回路ボード１ａのバスコントローラ１３ａがデータを転送してから規定の時間内にＡＣＫ信号が戻って来たことを検出すると、アクセスが成功したものと一旦判断する（図２（ａ）及び（ｃ）参照）。このとき、両回路ボード１ａ、１ｂ上の異常診断回路１６ａ、１６ｂのタイミングコントローラ１６１ａ、１６１ｂはＡＣＫ信号のアサートに同期して（具体的には図４（ａ）に示すように１→０のタイミングで）バスバッファ１５ａ、１５ｂにラッチクロックを送り、外部データバス２上のデータをバスバッファ１５ａ、１５ｂにラッチすることで内部データバス１４ａ、１４ｂ上の信号レベルを固定する（図４（ｂ）参照）。このようにデータをラッチすることで、ＡＣＫ信号のアサート後に外部データバス２上に発生した一過性のエラーの影響を排除することができる。

次いで、水平・垂直パリティ演算回路１６２ａ、１６２ｂは内部データバス１４ａ、１４ｂ上のデータを元に水平・垂直パリティを計算する。具体的には、水平方向、垂直方向に並んだデータビットの０、１をチェックし、例えば０が偶数個である場合に「０」、奇数個である場合に「１」とする。そしてそのパリティ演算結果を８ビットのチェック演算結果としてバッファ１６３ａ、１６３ｂを介してチェック結果確認バス５に出力する。

第１回路ボード１ａ上の異常診断回路１６ａでは、その回路ボード１ａ上の内部データバス１４ａでのデータ、つまり第２回路ボード１ｂの共有メモリ１１ｂに書き込むために送出したデータに基づくチェック演算結果が求まり、他方、第２回路ボード１ｂ上の異常診断回路１６ｂでは、その回路ボード１ｂ上の内部データバス１４ｂでのデータ、つまり第１回路ボード１ａから外部データバス２を介して受け取って共有メモリ１１ｂに書き込もうとしているデータに基づくチェック演算結果が求まる。したがって、外部データバス２が正常な状態であれば両者は一致する筈であり、不一致であれば何らかの異常が発生していると判断することができる。

上記のようにバッファ１６３ａ、１６３ｂはいずれもはオープンコレクタ出力であって、バッファ１６３ａ、１６３ｂの各ビットの出力はチェック結果確認バス５を介して直結されていて且つプルアップされているため、両出力はワイヤードＯＲされてその結果は負のＯＲ論理となる。したがって、両者の出力が共に１又は０であるときにはチェック結果確認バス５上での信号レベルは１又は０になるが、一方が０で他方が１であるときに、チェック結果確認バス５上では０が優先されて０になる。なお、このとき第１、第２回路ボード１ａ、１ｂ以外の他の回路ボードが接続されている場合には、この回路ボード上のバッファ出力が影響しないように、回路ボード１ａ、１ｂ以外の回路ボード上のバッファはタイミングコントローラからのゲート制御信号によりディセーブル状態となっており、実質的にチェック結果確認バス５に接続されていないものとみなすことができる。

第１及び第２回路ボード１ａ、１ｂのタイミングコントローラ１６１ａ、１６１ｂは、システムクロックを所定個数カウントすることで所定の時間だけ遅延したタイミングで、チェック結果確認バス５上の８ビットデータとそれぞれの回路ボード１ａ又は１ｂ上のチェック結果の８ビットデータとを比較し、両者が完全に一致しているか否かを判定する（図４（ｄ）参照）。そして、一致している場合にはエラー通知信号をネゲート（ここでは１）とし、不一致である場合にはアサート（ここでは０）とする（図４（ｅ）参照）。ここで、時間遅延をとるのは、第１、第２回路ボード１ａ、１ｂにおいてそれぞれのパリティ演算結果であるバッファ１６３ａ、１６３ｂの出力が安定し、且つプラグインケース内のチェック結果確認バス５両端まで信号のレベルが安定するまでの時間を確保するためである。

いま例えば、第１回路ボード１ａ上でのパリティ演算結果が「10111111」となり、第２回路ボード１ｂ上でのパリティ演算結果が「10111110」である場合、チェック結果演算バス５上での信号レベルは「10111110」となる。そのため、第１回路ボード１ａのコンパレータ１６４ａでは、自身の回路ボード１ａによるパリティ演算結果とチェック結果確認バス５上の信号レベルとを比較した結果が不一致と判定されるため、エラー通知信号をアサート（ここでは０）とする。他方、第２回路ボード１ｂのコンパレータ１６４ｂでは、自身の回路ボード１ｂによるパリティ演算結果とチェック結果確認バス５上の信号レベルとを比較した結果が一致と判定されるため、エラー通知信号をネゲート（ここでは１）とする。

このエラー通知信号もそれぞれオープンコレクタ出力形式のバッファ１６５ａ、１６５ｂを介してエラー通知信号線６に出力されるから、少なくともいずれか一方の出力がアサート（ここでは０）となっていればエラー通知信号線６の値はアサートとなる。両回路ボード１ａ、１ｂのタイミングコントローラ１６１ａ、１６１ｂはこのエラー通知信号線６の信号レベルを検出し、アサート状態つまり０であればいずれかの異常診断回路１６ａ、１６ｂで異常が検知されたものと判断し、マイコン１０ａ、１０ｂに対してエラーを通知する。上述したようにＡＣＫ信号がタイムアウト前に戻って来たときには、上記の手順で異常診断回路１６ａ、１６ｂによる異常診断が実行され、回路ボード１ａ及び１ｂ上でのパリティ演算結果が不一致である場合には、両回路ボード１ａ、１ｂのマイコン１０ａ、１０ｂに対していずれもエラーが通知されることになる。その結果、両マイコン１０ａ、１０ｂは先のアクセスが異常であったことをそれぞれ認識する（図２（ｃ）参照）。その後、タイミングコントローラ１６１ａ、１６１ｂはそれぞれバッファ１６３ａ、１６３ｂ、１６５ａ、１６５ｂの出力をネゲートすることにより、チェック結果確認バス５及びエラー通知信号線６の信号をネゲートする。そして、アクセス異常を認識した第１回路ボード１ａ上のマイコン１０ａは、例えばアドレス信号及びデータ信号を再度第２回路ボード１ｂに送出することで、アクセスを再試行する。

一方、外部データバス２が正常でありデータの授受が問題なく行われた場合には、ＡＣＫアサートに伴って上記のように異常診断が実行されるが、第１及び第２回路ボード１ａ、１ｂ上のコンパレータ１６４ａ、１６４ｂではいずれも比較結果が一致と判定される。その結果、エラー通知信号をネゲートし、エラー通知信号線６上の信号もネゲート、つまりエラー無し状態となり、タイミングコントローラ１６１ａ、１６１ｂはこのエラー通知信号線６の信号レベルを検出し、いずれかの異常診断回路１６ａ、１６ｂでも異常が検知されなかったものと判断する（図２（ａ）参照）。この判断結果を受けて、マイコン１０ａ、１０ｂはともにアクセスが正常に行われたことを認識する。

以上のように、本実施例のプロセス制御装置では、外部データバス２上の一部の異常によってデータの授受に問題があった場合でも速やかに検知することができ、しかも、データの授受に関与した両回路ボード（上記例では１ａ、１ｂ）で相互に且つほぼ同時にその異常を検知することができる。

なお、上記実施例では、第１回路ボード１ａから第２回路ボード１ｂ上の共有メモリ１１ｂにデータの書き込みのアクセスを行った場合について説明したが、共有メモリ１１ｂに記憶されているデータを読み出す場合にも同様に異常検知が可能であることは明らかである。また、上記実施例では、理解を容易にするために２枚の回路ボードについて記載したが、実際には多数の回路ボードが配設されている中の任意の２枚の回路ボードにおける上記のような共有メモリのアクセスに適用できることも明らかである。

また、上記実施例では、エラーの検知のみを行っていたが、水平・垂直パリティ演算回路１６２ａ、１６２ｂに代えてデータの修復が可能な演算回路にすることにより、何らかの異常が検知されたときに、バッファバスを介して受け取った信号内容を元に異常診断回路において外部データバス２に出力するアクセス内容の修復を試みることも可能である。もちろん、水平・垂直パリティに代えて、サムやＣＲＣなどの他のエラー検出符号を利用することも可能である。

また、それ以外の点についても、本発明の趣旨の範囲で適宜、変形、修正、追加を行っても本願発明に包含されることは当然である。

本発明の一実施例によるプロセス制御装置の概略構成図。 本実施例のプロセス制御装置における回路ボード間でのアクセスの際の動作を説明するための図。 本実施例のプロセス制御装置における異常診断回路の具体的な構成を示すブロック図。 異常診断回路の動作を説明するためのタイミング図。 従来のプロセス制御装置の概略構成の一例を示す図。 従来のプロセス制御装置における回路ボード間でのアクセスの際の動作を説明するための図。

符号の説明

１ａ、１ｂ…回路ボード
２…外部データバス
３…ＡＣＫ信号線
４…システムクロック信号線
５…チェック結果確認バス（異常検知用データバス）
６…エラー通知信号線
１０ａ、１０ｂ…マイクロコンピュータ
１１ａ、１１ｂ…共有メモリ
１３ａ、１３ｂ…バスコントローラ
１４ａ、１４ｂ…内部データバス
１５ａ、１５ｂ…バスバッファ
１６ａ、１６ｂ…異常検知回路
１６１ａ、１６１ｂ…タイミングコントローラ（異常判定部）
１６２ａ、１６２ｂ…水平・垂直パリティ演算回路（チェックデータ作成部）
１６３ａ、１６３ｂ…バッファ（第１出力部）
１６４ａ、１６４ｂ…コンパレータ（データ比較部）
１６５ａ、１６５ｂ…バッファ（第２出力部）

Claims (1)

1. マイクロコンピュータと、読み書きの可能な共有メモリと、該マイクロコンピュータと共有メモリとを接続する内部データバスと、を有する回路ボードを複数具備し、該回路ボード上の共有メモリを互いにアクセスするために外部データバスにより各回路ボードが相互に接続されて成るプロセス制御装置において、第１の回路ボード上のマイクロコンピュータから第２の回路ボード上の共有メモリにアクセスして前記外部データバスを介してデータの授受を行ったときに、そのアクセスの異常を検知するための異常検知手段を備え、該異常検知手段は、
   a)各回路ボードを相互に接続する異常検知用データバスと、
   b)同じく各回路ボードを相互に接続するエラー通知信号線と、
   c)各回路ボード上にあって、
   c1)前記外部データバスを介して送出した又は受け取ったデータに基づいてチェックデータを作成するチェックデータ作成部と、
   c2)該チェックデータを前記異常検知用データバスに出力するオープンコレクタ出力形式の第１出力部と、
   c3)前記異常検知用データバス上で複数の第１出力部の出力のワイヤードＯＲによって決まるデータと前記チェックデータとの不一致を検出してエラー検出信号を生成するデータ比較部と、
   c4)該エラー検出信号を前記エラー通知信号線に出力するオープンコレクタ出力形式の第２出力部と、
   c5)前記エラー通知信号線上で複数の第２出力部の出力のワイヤードＯＲによって決まる信号レベルを検出してアクセス上の異常を認識する異常判定部と、
   を備えることを特徴とするプロセス制御装置。

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