JP5630149B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関し、例えば、光近接効果補正を用い補正したマスクを用いる半導体装置の製造方法に関する。

半導体装置の製造工程においては、例えば縮小露光装置を用いマスクパターンを半導体基板上に転写する。これにより、半導体基板上に所望のパターンを形成する。マスクパターンの粗密により半導体基板上に形成したパターンの寸法が異なることが知られている。これは、光リソグラフィの光近接効果やエッチングのマイクロローディング効果のためである。これらの影響を低減するため、光近接効果補正（ＯＰＣ：Optical Proximity Correction）が行なわれている。ＯＰＣを行なったパターンの各辺は、マスクを作製する際の描画を行なうグリッド上に配置される。例えば、異なるグリッドサイズを用いＯＰＣを行なう技術が知られている（例えば、特許文献１および２）。

特開２００８−２８７１２９号公報 特開２００２−３４１５１４号公報

描画データを作成する際は、パターンの両辺をグリッド上に配置する。このため、パターンの両辺がパターン幅（パターン寸法）が小さくなる方向に配置された場合、または大きくなる方向に配置された場合、描画データのパターン寸法が所望の寸法と大きく異なることが生じる。この結果、半導体基板上に形成したパターン寸法が、所望の寸法と異なってしまう。

本半導体装置の製造方法は、半導体基板上に形成するパターン寸法の精度を向上させることを目的とする。

例えば、設計された設計パターンに対し、第１ＯＰＣを行なうことにより、マスク描画に使用する第１グリッドに配置された第１パターンを生成する工程と、前記第１パターンの幅を構成する両辺のうち片辺のみを前記第１パターンの幅方向に前記第１グリッド１個移動させることにより中間パターンを生成する工程と、前記中間パターンを用い作製されたマスクを用い、半導体基板上に実体パターンを形成する工程と、を含むことを特徴とする半導体装置の製造方法を用いる。

本半導体装置の製造方法によれば、半導体基板上に形成するパターン寸法の精度を向上させることができる。

図１（ａ）および図１（ｂ）はＯＰＣを説明する図である。 図２は、実施例１に係る半導体装置の製造方法を示すフローチャートである。 図３（ａ）から図３（ｄ）は、実施例１に係る各パターンを示す平面図（その１）である。 図４（ａ）および図４（ｂ）は、実施例１に係る各パターンを示す平面図（その２）である。 図５は、実施例２に係る半導体装置の製造方法における中間パターンの生成方法を示すフローチャートである。 図６（ａ）から図６（ｄ）は、実施例２に係る各パターンを示す平面図である。 図７（ａ）から図７（ｃ）は、ステップＳ３０を説明する平面図である。 図８は、片側のＯＰＣ補正量に対する中間パターン寸法を示す図である。 図９は、実施例３に係る半導体装置の製造方法における中間パターンの生成方法を示すフローチャートである。 図１０（ａ）から図１０（ｄ）は、実施例３に係る処理を示す平面図である。 図１１（ａ）および図１１（ｂ）は、パターンの辺の分割例を示す図である。 図１２は、実施例４に係る半導体装置の製造方法における中間パターンの生成方法を示すフローチャートである。 図１３は、実施例５に係る半導体装置の製造方法における中間パターンの生成方法を示すフローチャートである。 図１４（ａ）から図１４（ｄ）は、実施例５に係る処理を示す平面図（その１）である。 図１５（ａ）から図１５（ｄ）は、実施例５に係る処理を示す平面図（その２）である。

以下、図面を参照に実施例について説明する。

まず、光近接効果補正（ＯＰＣ）について簡単に説明する。図１（ａ）および図１（ｂ）はＯＰＣを説明する図である。図１（ａ）は、設計パターンとＯＰＣ後のパターンを示した平面図である。なお、縮小露光装置を用いパターンを形成する場合、ウエハ等の半導体基板上のパターン寸法とマスク上のパターン寸法とが異なるが、以下では、特に言及されていない場合、半導体基板上の寸法に統一して説明する。

図１（ａ）のように、設計データにおけるパターンである設計パターン１０は、半導体基板上に形成させたい実体パターンと同じ寸法および形状で作成する。マスク上のパターンは、光リソグラフィの光近接効果およびエッチングのマイクロローディング効果等のプロセスに起因した寸法シフトを考慮し作成される。ＯＰＣは狭義には、光リソグラフィの光近接効果の補正であるが、ここでは、広義にプロセスに起因したパターンのシフトの補正も含める。マスク上のパターンは、ＥＢ（Electron Beam）露光法を用い形成される。マスクを作製するため、ＥＢ描画に用いるパターンが描画パターンである。設計パターン１０に対し、ＯＰＣを行なうことによりグリッド４０に配置された第１パターン１２が生成される。

図１（ｂ）は、ＯＰＣにおけるパターンの配置を示す平面図である。グリッドサイズＧ間隔でグリッド４０が設けられている。ＯＰＣを行なうと設計パターン１０が補正され補正パターン２２が算出される。補正パターン２２の辺はグリッド４０上に来るとは限らない。そこで、最も近いグリッド４０上に補正パターン２２の辺を配置する。これにより第１パターン１２が作成される。グリッドサイズＧを用いたＯＰＣにおいては、第１パターン１２がＯＰＣ後のパターンとなる。このように、ＯＰＣ処理した場合、計算の丸めによるグリッド落ちが発生する。理想的には、グリッドサイズＧは小さい方が補正パターン２２と中間パターン１６との差は小さくなる。しかしながら、グリッドサイズＧを小さくすると、マスクを作製する際の描画時間が長くなってしまう。そこで、グリッドサイズＧはマスクを作製する際の描画時間が長くならない程度に設定する。

次に、ＯＰＣの種類について説明する。ＯＰＣには、ルールベースＯＰＣとモデルベースＯＰＣがある。ルールベースＯＰＣは、例えばパターン寸法、近接するパターンとの距離等に基づく補正ルールを用い図形演算を行ない補正パターンを生成する方法である。モデルベースＯＰＣは、マスクパターンに対し露光シミュレーションを用い、半導体基板上に形成した実体パターンが所望のパターンとなるように、補正パターンを生成する方法である。モデルベースＯＰＣにおいては、マスクパターンの生成、マスクパターンを用いたシミュレーション、シミュレーション結果に基づきマスクパターンの変形、を繰り返す。シミュレーション結果が所望のパターンに最も近い場合のマスクパターンを補正パターンとする。

ルールベースＯＰＣは、例えば主にマイクロローディング効果等プロセスに起因したパターンシフトの補正に用いられる。モデルベースＯＰＣは、例えば主に光リソグラフィの光近接効果の補正に用いられる。

例えば、グリッドサイズが０．５ｎｍのデータグリッドを用いた場合、パターンの各辺で最大０．２５ｎｍのグリッド落ちが発生する。パターン寸法（幅）としては、両辺のグリッド落ちが影響するため最大０．５ｎｍのグリッド落ち量となる。ルールベースＯＰＣとモデルベースＯＰＣとのそれぞれでグリッド落ちが発生するため、パターン寸法のグリッド落ちの最大量は１ｎｍとなる。

グリッド落ちがウエハ上の実体パターンの寸法に及ぼす影響を検討する。グリッド落ちが±１．０ｎｍとすると、グリッド落ちに起因するマスク上のパターンの寸法の変化は以下となる。
マスク上寸法変化＝最大グリッド落ち／縮小投影倍率＝±１．０／０．２５＝±４．０ｎｍ
ここで、縮小投影倍率は縮小投影露光装置の縮小投影倍率である。

ウエハ上の実体パターンのグリッド落ちに起因するパターン寸法変化は以下となる。
ウエハ上寸法変化＝ＭＥＥＦ×縮小投影倍率×マスク上寸法変化＝２．０×０．２５×±４．０＝±２．０ｎｍ
ここで、ＭＥＥＦ（Mask Error Enhancement Factor）は、露光条件が解像限界近くを用いているため、マスク上の寸法とウエハ上の寸法とが１：１とはならないことに起因する因子である。上式のようにＭＥＥＦは例えば２である。

このように、グリッド落ちに起因し、ウエハ上のパターン寸法が±２ｎｍ変化する可能性がある。例えば４５ｎｍルールのゲートパターンの要求精度は±１．２ｎｍであり、グリッド落ちにより上記要求精度を満たさない可能性がある。以下に説明する実施例においては、グリッド落ちの影響を小さくし、半導体基板上に形成したパターン寸法を所望の寸法に近づけることを目的とする。

図２は、実施例１に係る半導体装置の製造方法を示すフローチャートである。図３（ａ）から図３（ｄ）は、実施例１に係る各パターンを示す平面図である。図２および図３（ａ）のように、パターン設計を行ない、設計パターン１０を生成する（ステップＳ１０）。この設計パターン１０が半導体基板上に形成すべき所望のパターンである。図２および図３（ｂ）のように、設計パターン１０に対しＯＰＣを行なうことにより、マスク描画に使用する第１グリッド４０に配置された第１パターン１２を生成する（ステップＳ１２）。第１パターン１２は各辺が第１グリットを通るように配置されている。図２および図３（ｃ）のように、第１パターン１２の幅を構成する両辺のうち片辺のみを第１パターン１２の幅方向に第１グリッド１個移動させることにより中間パターン１６を生成する（ステップＳ１４）。図２のように、中間パターン１６を用いマスクを作製する（ステップＳ１６）。例えば、中間パターン１６を描画パターンとして、ＥＢ描画を行ないマスクを作製する。例えば、中間パターン１６を用いさらにＯＰＣを行なうことにより描画パターンを生成し、生成された描画パターンを用いＥＢ描画を行なってマスクを作製してもよい。図２および図３（ｄ）のように、作製されたマスクを用い、半導体基板上に実体パターン１８を形成する（ステップＳ１８）。

図４（ａ）および図４（ｂ）は、実施例１に係る各パターンを示す平面図である。図４（ａ）のように、ＯＰＣにより生成された補正パターン２２に対し、最も近いグリッド４０上にパターンの辺を配置し第１パターン１２を生成する。図４（ａ）のように、補正パターン２２の両辺をパターン幅が小さくなるようにパターンが配置された場合、第１パターン１２の幅Ｗ１は補正パターン２２の幅Ｗ０より小さくなる。幅Ｗ１は幅Ｗ０より最大でグリッドサイズＧ小さくなる。

図４（ｂ）のように、幅Ｗ１が幅Ｗ０に対しグリッドサイズＧ程度小さくなる場合、例えばＧ／２以上小さくなる場合、第１パターン１２の両辺のうち片辺のみをパターン幅が大きくなるように１グリッドサイズ移動させる。また、幅Ｗ１が幅Ｗ０に対しグリッドサイズＧ程度大きくなる場合、例えばＧ／２以上大きくなる場合、第１パターン１２の両辺のうち片辺のみをパターン幅が小さくなるように１グリッドサイズ移動させる。これにより、中間パターン１６においては幅Ｗ３となる。

実施例１によれば、図３（ｃ）のように、第１パターン１２に基づき、第１パターン１２の幅を構成する両辺のうち片辺のみを第１パターン１２の幅方向に第１グリッドサイズ移動させ中間パターン１６を生成する。これにより、図４（ａ）および図４（ｂ）のように、第１パターン１２の幅Ｗ１の補正パターン２２の幅Ｗ０からのずれを小さくすることができる。よって、半導体基板上に形成した実体パターン幅の寸法精度を向上できる。

また、実施例１によれば、実体パターン１８の幅が設計パターン１０の幅より小さくなると予想される場合、第１パターン１２の片辺を第１パターン１２の幅が大きくなるように移動させることにより中間パターン１６を生成する。また、実体パターン１８の幅が設計パターン１０の幅より大きくなると予想される場合、片辺を第１パターン１２の幅が小さくなるように移動させることにより中間パターン１６を生成する。これにより、半導体基板上に形成した実体パターン１８の幅の寸法精度をより向上できる。

実施例１のＯＰＣは、ルールベースＯＰＣであっても、モデルベースＯＰＣであってもよい。また、ルールベースＯＰＣとモデルベースＯＰＣを組み合わせて描画パターンを生成する場合、ルールベースＯＰＣとモデルベースＯＰＣの少なくとも一方に実施例１を用いることができる。

実施例２は、実施例１をゲートパターンに適用した具体例である。図５は、実施例２に係る半導体装置の製造方法における中間パターンの生成方法を示すフローチャートである。図５は、図２のステップＳ１２およびＳ１４に対応する。図６（ａ）から図６（ｄ）は、実施例２に係る各パターンを示す平面図である。図５のように、設計された設計パターン１０に対し、第１ＯＰＣを行なうことにより、マスク描画に使用する第１グリッド４０に配置された第１パターン１２を生成する（ステップＳ２０）。設計パターンに対し、第２ＯＰＣを行なうことにより、第１グリッドよりサイズの小さい第２グリッドに配置された第２パターンを生成する（ステップＳ２２）。ここで、第１ＯＰＣおよび第２ＯＰＣはルールベースＯＰＣである。図６（ａ）および図６（ｃ）のように、第１パターン１２および第２パターン１４を生成する。第１パターン１２は全ての設計パターン１０に対し生成する。一方、第２パターン１４は活性領域３０において生成し、活性領域３０以外では生成しない。図５、図６（ａ）および図６（ｃ）のように、活性領域３０における第１パターン１２の幅Ｗ１を測定する（ステップＳ２４）。活性領域３０における第２パターン１４の幅Ｗ２を測定する（ステップＳ２６）。図６（ａ）は、幅Ｗ２＞幅Ｗ１の例であり、図６（ｃ）は、幅Ｗ２＜幅Ｗ１の例である。

図５に戻り、幅Ｗ２−幅Ｗ１＞Ｇ１／２か判断する（ステップＳ２８）。Ｙｅｓの場合、図５および図６（ｂ）のように、第１パターン１２の両辺のうち片方の辺をパターンの幅が大きくなるように第１グリッドサイズ移動させることにより幅Ｗ３の中間パターン１６を生成する（ステップＳ３０）。Ｎｏの場合、幅Ｗ２−幅Ｗ１＜−Ｇ１／２か判断する（ステップＳ３２）。Ｙｅｓの場合、図５および図６（ｄ）のように、第１パターン１２の両辺のうち片方の辺をパターン幅が小さくなるように第１グリッドサイズ移動させることにより幅Ｗ３の中間パターン１６を生成する（ステップＳ３４）。Ｎｏの場合、第１パターン１２を変更せず中間パターン１６とする（ステップＳ３６）。

図７（ａ）から図７（ｃ）は、ステップＳ３０を説明する平面図である。図７（ａ）のように、第１ＯＰＣにおいては、補正パターン２２の各辺を第１グリッドサイズＧ１（例えば０．５ｎｍ）の第１グリッド４０上に配置し第１パターン１２とする。図７（ａ）の場合、第１パターンＷ１の幅Ｗ１は、補正パターン２２の幅Ｗ０に比べ第１グリッドサイズＧ１程度小さくなっている。図７（ｂ）のように、第２ＯＰＣにおいては、補正パターン２２の各辺を第２グリッドサイズＧ２（例えば０．２５ｎｍ）の第２グリッド４２上に配置し第２パターン１４とする。図７（ｂ）の場合、第２パターン１４の幅Ｗ２は、補正パターン２２の幅Ｗ０に比べ若干大きくなる程度である。このため、ステップＳ２８において、Ｗ２−Ｗ１＞Ｇ１／２となる。よって、スッテプＳ３０において、図７（ｃ）のように、第１パターン１２の片辺を第１パターン１２の幅が大きくなるように第１グリッドサイズＧ１移動させ中間パターン１６とする。これにより、中間パターン１６と設計パターン１０の寸法の差を小さくできる。

図８は、片側のＯＰＣ補正量に対する中間パターン幅を示す図である。図８を参照し、片側ＯＰＣ補正量は、ＯＰＣ処理を行った際の設計パターン１０から補正パターン２２の片側の辺の補正量である。設計パターンの幅は１００ｎｍと仮定している。点線は、理想的な片側のＯＰＣ補正量に対する中間パターン幅の関係を示している。理想的には、補正パターンと中間パターンは等しいことが好ましい。破線は、第１グリッドサイズが０．５ｎｍとし第１ＯＰＣ処理を行った場合の片側のＯＰＣ補正量に対する中間パターン幅の関係を示している。中間パターン幅は、理想的な中間パターン幅から最大０．５ｎｍシフトしている。実線は実施例２を用いた場合の片側のＯＰＣ補正量に対する中間パターン幅の関係を示している。中間パターン幅は、理想的な中間パターン幅から最大０．２５ｎｍのシフトに留まっている。このように、実施例２によれば、中間パターン幅を理想的な幅に近づけることができる。

実施例２によれば、図５のステップＳ２８およびＳ３０のように、（第１パターンの幅Ｗ１−第２パターンの幅Ｗ２）＞（第１グリッドのサイズＧ１×１／２）の場合、ステップＳ３０のように第１パターン１２の片辺を第１パターン１２の幅が小さくなるように移動させることにより中間パターン１６を生成する。ステップＳ３２およびＳ３４のように、（第１パターンの幅Ｗ１−第２パターンの幅Ｗ２）＜−（第１グリッドのサイズＧ１×１／２）の場合、片辺を第１パターン１２の幅が大きくなるように移動させることにより中間パターン１６を生成する。これにより、図８のように、中間パターン１６の幅を所望の幅に近づけることができる。よって、半導体基板上に形成したパターン幅の寸法精度をより向上できる。

また、第２グリッドのサイズＧ２は第１グリッドのサイズＧ１の１／２であることが好ましい。これにより、より簡単に中間パターン１６を形成することができる。図５のフロー後、中間パターン１６に対しモデルベースＯＰＣを行ない、モデルベースＯＰＣにより生成したパターンを描画パターンとすることもできる。

実施例３は、実施例１をゲートパターンに適用した別の具体例である。図９は、実施例３に係る半導体装置の製造方法における中間パターンの生成方法を示すフローチャートである。図９は、図２のステップＳ１２およびＳ１４に対応する。図１０（ａ）から図１０（ｄ）は、実施例３に係る処理を示す平面図である。図９を参照し、ＯＰＣを行なう（ステップＳ４０）。ここで、ＯＰＣはルールベースＯＰＣである。図１０（ａ）および図１０（ｃ）のように、ＯＰＣにおいては、設計パターンを補正することにより補正パターン２２を生成する。補正パターン２２を最も近い第１グリッド４０に配置することにより第１パターン１２を生成する。図９のように、第１パターン１２における片側の辺のグリッド落ち量ＧＶ１を測定する（ステップＳ４２）。反対の辺のグリッド落ち量ＧＶ２を測定する（ステップＳ４４）。図１０（ａ）および図１０（ｃ）において、補正パターン２２から第１パターン１２を生成する際に、各辺を移動した量をグリッド落ち量ＧＶ１、ＧＶ２とする。図１０（ａ）の例においては、左側の辺のグリッド落ち量はＧＶ１であり、右側のグリッド落ち量はＧＶ２である。グリッド落ち量はパターンが小さくなる方向を正とする。

ＧＶ１＋ＧＶ２＞Ｇ１／２かを判断する（ステップＳ４６）。Ｙｅｓの場合、図１０（ａ）において、（第１パターン１２の幅Ｗ１−補正パターン２２の幅Ｗ４）＜−（第１グリッド４０のサイズＧ１／２）に対応する。この場合、図１０（ｂ）のように、第１パターン１２の両辺のうち片辺を第１パターン１２の幅が太くなるように１グリッドサイズＧ１移動させることにより中間パターン１６とする。ステップＳ４６においてＮｏの場合、ＧＶ１＋ＧＶ２＜−Ｇ１／２かを判断する（ステップＳ５０）。Ｙｅｓの場合、図１０（ｃ）において、（第１パターン１２の幅Ｗ１−補正パターン２２の幅Ｗ４）＞（第１グリッド４０のサイズＧ１／２）に対応する。この場合、図１０（ｄ）のように、第１パターン１２の両辺のうち片辺を第１パターン１２の幅が細くなるように１グリッドサイズＧ１移動させることにより中間パターン１６とする（ステップＳ５２）。ステップＳ５４においてＮｏの場合、第１パターン１２は変更せず中間パターン１６とする（ステップＳ５４）。その後終了する。

実施例３によれば、図９のステップＳ５０のように、（第１パターンの幅Ｗ１−補正パターンの幅Ｗ４）＞（第１グリッドサイズＧ１×１／２）の場合、ステップＳ５２のように、片辺を第１パターンの幅が小さくなるように移動させる。一方、ステップＳ４６のように、（第１パターンの幅Ｗ１−補正パターンの幅Ｗ４）＜−（第１グリッドサイズＧ１×１／２）の場合、ステップＳ４８のように片辺を第１パターン１２の幅が大きくなるように移動させる。これにより、実施例２と同様に、中間パターン１６の幅を所望の幅に近づけることができる。よって、半導体基板上に形成した実体パターン幅の寸法精度をより向上できる。図９のフロー後、中間パターン１６に対しモデルベースＯＰＣを行ない、モデルベースＯＰＣにより生成したパターンを描画パターンとすることもできる。

実施例４は、パターンの辺を分割して処理する例である。図１１（ａ）および図１１（ｂ）は、パターンの辺の分割例を示す図である。図１１（ａ）および図１１（ｂ）を参照し、ルールベースＯＰＣにおいて、補正パターンを自パターン１１だけでなく、周辺のパターン１１ａおよび１１ｂとの距離Ｌおよび幅Ｗを考慮し生成する場合がある。図１１（ａ）は、比較例であり、自パターン１１の両辺のうち片辺側のパターン１１ａまたは１１ｂのみを考慮し辺を分割する例である。図１１（ａ）においては、パターン１１の右側の辺は、右側のパターン１１ａに対応し、辺をＬ１、Ｌ２に分割している。パターン１１の左側の辺では、左側のパターン１１ｂに対応し、辺をＬ４、Ｌ５に分割している。

図１１（ｂ）は、実施例４であり、自パターン１１の両側のパターン１１ａおよび１１ｂを考慮し辺を分割する例である。図１１（ｂ）においては、パターン１１の右側の辺は、右側のパターン１１ａおよび左側のパターン１１ｂに対応し、辺をＬ１〜Ｌ３に分割している。パターン１１の左側の辺では、両側のパターン１１ａおよび１１ｂに対応し、辺をＬ３〜Ｌ５に分割している。例えば、パターン１１の両側でパターンの分割を同じ位置で行なっている。

図１２は、実施例４に係る半導体装置の製造方法における中間パターンの生成方法を示すフローチャートである。図１２は、図２のステップＳ１２およびＳ１４に対応する。図１２を参照し、図１１（ｂ）のように辺の分割を行なう（ステップＳ９０）。設計パターンに対し第１ＯＰＣ処理を行なうことにより第１パターンを生成する（ステップＳ９２）。ステップＳ９０はステップＳ９２の後に行なってもよい。分割された辺に対し中間パターンを生成する（ステップＳ９４）。例えば、実施例２の図５のステップＳ２４からＳ３６の処理または実施例３の図９のステップＳ４２からＳ５４の処理を行う。最後の分割された辺かを判定する（ステップＳ９６）Ｙｅｓの場合、中間パターンの生成を終了する。Ｎｏの場合、次の分割された辺に進む（ステップＳ９８）。ステップＳ９４に戻る。このように、実施例２または実施例３において、補正パターン２２を自パターン１１だけでなく、周辺のパターン１１ａおよび１１ｂとの距離Ｌおよび幅Ｗを考慮し生成する場合、実施例４を適用することができる。

実施例４によれば、図１１（ｂ）および図１２のステップＳ９０のように、第１パターン１２の両辺を、両辺のうち１辺の外側に配置されたパターンと他辺の外側に配置されたパターンとに基づき分割する。図１２のステップＳ９４からＳ９８のように、中間パターンを生成する工程（ステップＳ９４）は、分割された辺毎に行なう。これにより、実施例２および３を補正パターンを自パターン１１だけでなく、周辺のパターン１１ａおよび１１ｂとの距離Ｌおよび幅Ｗを考慮し生成する場合にも適用できる。なお、この場合のＯＰＣはルールベースＯＰＣであることが好ましい。

実施例５は、モデルベースＯＰＣを用いる例である。図１３は、実施例５に係る半導体装置の製造方法における描画パターンの生成方法を示すフローチャートである。図１３は、図２のステップＳ１２およびＳ１４に対応する。図１４（ａ）から図１５（ｄ）は、実施例５に係る処理を示す平面図である。図１３、図１４（ａ）および図１５（ａ）を参照し、設計パターンに対し、ルールベースＯＰＣを行なうことにより第１パターン１２を生成する（ステップＳ６０）。第１パターン１２の幅Ｗｔを測定する（ステップＳ６２）。第１パターン１２に対しモデルベースＯＰＣを行なうことにより第２パターン３２を生成する（ステップＳ６４）。第２パターン３２に対し、シミュレーションを行なうことにより第１予想パターン３４を生成する（ステップＳ６５）。シミュレーションは、半導体基板上に形成される実体パターンを予想するシミュレーションであり、第１予想パターン３４は、実体パターンを予想したパターンである。第１予想パターン３４の幅Ｗｓ１を測定する（ステップＳ６６）。

図１３のように、（第１パターンの幅Ｗｔ）＞（第１予想パターンの幅Ｗｓ１）か、を判定する（ステップＳ６８）。Ｙｅｓの場合、図１３および図１４（ｂ）のように、第２パターン３２の片辺を第２パターン３２の幅が大きくなるように１グリッドサイズ移動させることにより第３パターン３６を生成する（ステップＳ７０）。Ｎｏの場合、図１３および図１５（ｂ）のように、第２パターン３２の片辺を第２パターン３２の幅が小さくなるように１グリッドサイズ移動させることにより第３パターン３６を生成する（ステップＳ７２）。

図１３、図１４（ｃ）および図１５（ｃ）のように、生成された第３パターン３６を用いシミュレーションを行ない第２予想パターン３８の生成を行なう（ステップＳ７４）。シミュレーションは、半導体基板上に形成される実体パターンを予想するシミュレーションであり、第２予想パターン３８は、実体パターンを予想したパターンである。第２予想パターン３８の幅Ｗｓ２を測定する（ステップＳ７６）。図１３のように、｜第１予想パターンの幅Ｗｓ１−第１パターンの幅Ｗｔ｜＞｜第２予想パターンの幅Ｗｓ２−第１パターンの幅Ｗｔ｜か、を判定する（ステップＳ７８）。Ｙｅｓの場合、そのまま中間パターン１６とする。すなわち、第３パターン３６を中間パターン１６とする（ステップＳ８２）。Ｎｏの場合、図１３、図１４（ｄ）および図１５（ｄ）のように、元に戻す（ステップＳ８０）。すなわち、第２パターン３２を中間パターン１６とする（ステップＳ８０）。

実施例５によれば、図１３のステップＳ６０およびＳ６４のように、ルールベースＯＰＣを用い作成した第１パターン１２に対しモデルベースＯＰＣである第２ＯＰＣを行なうことにより第２パターン３２を生成する。ステップＳ６５のように、第２パターン３２に対し、シミュレーションを行なうことにより半導体基板上に形成される実体パターンを予想する第１予想パターン３４を生成する。ステップＳ６８のように、（第１パターンの幅）＞（第１予想パターンの幅）の場合、ステップＳ７０のように第２パターン３２の片辺を第２パターンの幅が大きくなるように移動させることにより第３パターン３６を生成する。一方、ステップＳ７２のように（第１パターンの幅）＜（第１予想パターンの幅）の場合、第２パターン３２の片辺を第２パターン３２の幅が小さくなるように移動させることにより第３パターン３６を生成する。これにより、ルールベースＯＰＣにより生成された第１パターン１２を用いると半導体基板上に形成される実体パターンの幅が小さくなりそうな場合、第３パターン３６の幅を大きくできる。また、ルールベースＯＰＣにより生成された第１パターン１２を用いると半導体基板上に形成される実体パターンの幅が大きくなりそうな場合、第３パターン３６の幅を小さくできる。

さらに、ステップＳ７４のように、第３パターン３６に対しシミュレーションを行なうことにより、半導体基板上に形成される実体パターンを予想する第２予想パターン３８を生成する。ステップＳ８２のように、｜第１予想パターンの幅−第１パターンの幅｜＞｜第２予想パターンの幅−第１パターンの幅｜の場合、第３パターン３６を中間パターンとする。ステップＳ８０のように、｜第１予想パターンの幅−第１パターンの幅｜＜｜第２予想パターンの幅−第１パターンの幅｜の場合、第２パターン３２を中間パターンとする。これにより、第３パターン３６を用いると第２パターン３２を用いた場合より半導体基板上に形成される実体パターンの幅が、理想に近そうな場合、第２パターン３２を中間パターン１６とすることができる。一方、第３パターン３６を用いると第２パターン３２を用いた場合より半導体基板上に形成される実体パターンの幅が、理想より異なりそうな場合、第３パターン３６を中間パターン１６とすることができる。これにより、半導体基板上に形成したパターン幅の寸法精度をより向上できる。

さらに、第２パターン３２を生成する際は、第１パターン１２に対し、第２ＯＰＣを行なうことにより、第１グリッドに配置された第２パターン３２を生成する。このように、第１ＯＰＣと第２ＯＰＣは同じ第１グリッドを用い行なうことが好ましい。

実施例１から５において、設計パターンは寸法精度の要求されるパターンであることが好ましい。例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲートパターンであることが好ましい。ＭＯＳＦＥＴのゲートパターンでは、パターンが偏って形成されても特性への影響は少ない。一方、ゲートパターンのパターン寸法は特性に大きく影響するためである。また、ゲートパターンは活性領域（素子分離絶縁膜間の半導体基板）内の寸法精度が要求される。一方、素子分離領域における寸法精度は要求されない。さらに、素子分離領域におけるゲートパターンは複雑なパターンがあり得る。このため、実施例１から５の処理が複雑になってしまう。一方、活性領域内のゲートパターンは単純に矩形である。このため、実施例１から５の処理が簡単である。これらにより、実体パターンがゲートパターンの場合、中間パターンを生成する工程は、活性領域上の第１パターンに実行し、活性領域以外の前記第１パターンには実行しないことが好ましい。

以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

実施例１〜５を含む実施形態に関し、さらに以下の付記を開示する。
付記１：設計された設計パターンに対し、第１ＯＰＣを行なうことにより、マスク描画に使用する第１グリッドに配置された第１パターンを生成する工程と、前記第１パターンの幅を構成する両辺のうち片辺のみを前記第１パターンの幅方向に前記第１グリッド１個移動させることにより中間パターンを生成する工程と、前記中間パターンを用い作製されたマスクを用い、半導体基板上に実体パターンを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
付記２：前記中間パターンを生成する工程は、前記実体パターンの幅が前記設計パターンの幅より小さくなると予想される場合、前記片辺を前記第１パターンの幅が大きくなるように移動させることにより前記中間パターンを生成し、前記実体パターンの幅が前記設計パターンの幅より大きくなると予想される場合、前記片辺を前記第１パターンの幅が小さくなるように移動させることにより前記中間パターンを生成することを特徴とする付記１記載の半導体装置の製造方法。
付記３：前記実体パターンはゲートパターンであり、前記中間パターンを生成する工程は活性領域内の前記第１パターンに実行し、前記活性領域以外の前記第１パターンには実行しないことを特徴とする付記１または２記載の半導体装置の製造方法。
付記４：前記設計パターンに対し、第２ＯＰＣを行なうことにより、前記第１グリッドよりサイズの小さい第２グリッドに配置された第２パターンを生成する工程を含み、前記中間パターンを生成する工程は、（前記第１パターンの幅−前記第２パターンの幅）＞（前記第１グリッドのサイズ×１／２）の場合、前記片辺を前記第１パターンの幅が小さくなるように移動させることにより前記中間パターンを生成し、（前記第１パターンの幅−前記第２パターンの幅）＜−（前記第１グリッドのサイズ×１／２）の場合、前記片辺を前記第１パターンの幅が大きくなるように移動させることにより前記中間パターンを生成することを特徴とする付記１から３のいずれか一項記載の半導体装置の製造方法。
付記５：前記第２グリッドのサイズは前記第１グリッドのサイズの１／２であることを特徴とする付記４記載の半導体装置の製造方法。
付記６：前記第１パターンを生成する工程は、前記設計パターンを補正することにより補正パターンを生成する工程と、前記補正パターンを最も近い前記第１グリッドに配置することにより前記第１パターンを生成する工程と、を含み、前記中間パターンを生成する工程は、（前記第１パターンの幅−前記補正パターンの幅）＞（前記第１グリッドのサイズ×１／２）の場合、前記片辺を前記第１パターンの幅が小さくなるように移動させることにより前記中間パターンを生成し、（前記第１パターンの幅−前記補正パターンの幅）＜−（前記第１グリッドのサイズ×１／２）の場合、前記片辺を前記第１パターンの幅が大きくなるように移動させることにより前記中間パターンを生成することを特徴とする付記１から３のいずれか一項記載の半導体装置の製造方法。
付記７：前記第１パターンの両辺を、前記両辺のうち１辺の外側に配置されたパターンと他辺の外側に配置されたパターンとに基づき分割する工程を含み、前記中間パターンを生成する工程は、前記分割された辺毎に行なうことを特徴とする付記４から６のいずれか一項記載の半導体装置の製造方法。
付記８：前記第１ＯＰＣはルールベースＯＰＣであり、前記中間パターンを生成する工程は、前記第１パターンに対し、モデルベースＯＰＣである第２ＯＰＣを行なうことにより第２パターンを生成する工程と、前記第２パターンに対し、シミュレーションを行なうことにより前記半導体基板上に形成される実体パターンを予想する第１予想パターンを生成する工程と、（前記第１パターンの幅）＞（前記第１予想パターンの幅）の場合、前記片辺を前記第１パターンの幅が大きくなるように移動させ、（前記第１パターンの幅）＜（前記第１予想パターンの幅）の場合、前記片辺を前記第１パターンの幅が小さくなるように移動させることにより第３パターンを生成する工程と、前記第３パターンに対し、シミュレーションを行なうことにより前記半導体基板上に形成される実体パターンを予想する第２予想パターンを生成する工程と、｜前記第１予想パターンの幅−前記第１パターンの幅｜＞｜前記第２予想パターンの幅−前記第１パターンの幅｜の場合、前記第３パターンを前記中間パターンとし、｜前記第１予想パターンの幅−前記第１パターンの幅｜＜｜前記第２予想パターンの幅−前記第１パターンの幅｜の場合、前記第２パターンを前記中間パターンとする工程と、を含むことを特徴とする付記１から３のいずれか一項記載の半導体装置の製造方法。
付記９：前記第２パターンを生成する工程は、前記第１パターンに対し、前記第２ＯＰＣを行なうことにより、前記第１グリッドに配置された前記第２パターンを生成する工程であることを特徴とする付記８記載の半導体装置の製造方法。

１０ 設計パターン
１２ 第１パターン
１４ 第２パターン
１６ 中間パターン
１８ 実体パターン
２２ 補正パターン
３２ 第２パターン
３４ 第１予想パターン
３６ 第３パターン
３８ 第２予想パターン
４０ 第１グリッド
４２ 第２グリッド

Claims (5)

1. 設計された設計パターンに対し、第１ＯＰＣを行なうことにより、マスク描画に使用する第１グリッドに配置された第１パターンを生成する工程と、
   前記第１パターンの幅を構成する両辺のうち片辺のみを前記第１パターンの幅方向に前記第１グリッド１個移動させることにより中間パターンを生成する工程と、
   前記中間パターンを用い作製されたマスクを用い、半導体基板上に実体パターンを形成する工程と、
   を含み、
   前記中間パターンを生成する工程は、前記実体パターンの幅が前記設計パターンの幅より小さくなると予想される場合、前記片辺を前記第１パターンの幅が大きくなるように移動させることにより前記中間パターンを生成し、前記実体パターンの幅が前記設計パターンの幅より大きくなると予想される場合、前記片辺を前記第１パターンの幅が小さくなるように移動させることにより前記中間パターンを生成することを特徴とする半導体装置の製造方法。
2. 設計された設計パターンに対し、第１ＯＰＣを行なうことにより、マスク描画に使用する第１グリッドに配置された第１パターンを生成する工程と、
   前記第１パターンの幅を構成する両辺のうち片辺のみを前記第１パターンの幅方向に前記第１グリッド１個移動させることにより中間パターンを生成する工程と、
   前記中間パターンを用い作製されたマスクを用い、半導体基板上に実体パターンを形成する工程と、
   前記設計パターンに対し、第２ＯＰＣを行なうことにより、前記第１グリッドよりサイズの小さい第２グリッドに配置された第２パターンを生成する工程を含み、
   前記中間パターンを生成する工程は、（前記第２パターンの幅−前記第１パターンの幅）＞（前記第１グリッドのサイズ×１／２）の場合、前記片辺を前記第１パターンの幅が大きくなるように移動させることにより前記中間パターンを生成し、（前記第２パターンの幅−前記第１パターンの幅）＜−（前記第１グリッドのサイズ×１／２）の場合、前記片辺を前記第１パターンの幅が小さくなるように移動させることにより前記中間パターンを生成することを特徴とする半導体装置の製造方法。
3. 設計された設計パターンに対し、第１ＯＰＣを行なうことにより、マスク描画に使用する第１グリッドに配置された第１パターンを生成する工程と、
   前記第１パターンの幅を構成する両辺のうち片辺のみを前記第１パターンの幅方向に前記第１グリッド１個移動させることにより中間パターンを生成する工程と、
   前記中間パターンを用い作製されたマスクを用い、半導体基板上に実体パターンを形成する工程と、
   を含み、
   前記第１パターンを生成する工程は、前記設計パターンを補正することにより補正パターンを生成する工程と、前記補正パターンを最も近い前記第１グリッドに配置することにより前記第１パターンを生成する工程と、を含み、
   前記中間パターンを生成する工程は、（前記第１パターンの幅−前記補正パターンの幅）＞（前記第１グリッドのサイズ×１／２）の場合、前記片辺を前記第１パターンの幅が小さくなるように移動させることにより前記中間パターンを生成し、（前記第１パターンの幅−前記補正パターンの幅）＜−（前記第１グリッドのサイズ×１／２）の場合、前記片辺を前記第１パターンの幅が大きくなるように移動させることにより前記中間パターンを生成することを特徴とする半導体装置の製造方法。
4. 前記第１パターンの両辺を、前記両辺のうち１辺の外側に配置されたパターンと他辺の外側に配置されたパターンとに基づき分割する工程を含み、
   前記中間パターンを生成する工程は、前記分割された辺毎に行なうことを特徴とする請求項２または３記載の半導体装置の製造方法。
5. 設計された設計パターンに対し、第１ＯＰＣを行なうことにより、マスク描画に使用する第１グリッドに配置された第１パターンを生成する工程と、
   前記第１パターンの幅を構成する両辺のうち片辺のみを前記第１パターンの幅方向に前記第１グリッド１個移動させることにより中間パターンを生成する工程と、
   前記中間パターンを用い作製されたマスクを用い、半導体基板上に実体パターンを形成する工程と、
   を含み、
   前記第１ＯＰＣはルールベースＯＰＣであり、
   前記中間パターンを生成する工程は、
   前記第１パターンに対し、モデルベースＯＰＣである第２ＯＰＣを行なうことにより第２パターンを生成する工程と、
   前記第２パターンに対し、シミュレーションを行なうことにより前記半導体基板上に形成される実体パターンを予想する第１予想パターンを生成する工程と、
   （前記第１パターンの幅）＞（前記第１予想パターンの幅）の場合、前記片辺を前記第１パターンの幅が大きくなるように移動させ、（前記第１パターンの幅）＜（前記第１予想パターンの幅）の場合、前記片辺を前記第１パターンの幅が小さくなるように移動させることにより第３パターンを生成する工程と、
   前記第３パターンに対し、シミュレーションを行なうことにより前記半導体基板上に形成される実体パターンを予想する第２予想パターンを生成する工程と、
   ｜前記第１予想パターンの幅−前記第１パターンの幅｜＞｜前記第２予想パターンの幅−前記第１パターンの幅｜の場合、前記第３パターンを前記中間パターンとし、｜前記第１予想パターンの幅−前記第１パターンの幅｜＜｜前記第２予想パターンの幅−前記第１パターンの幅｜の場合、前記第２パターンを前記中間パターンとする工程と、
   を含むことを特徴とする半導体装置の製造方法。

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