JP5617926B2 - Power converter and control method thereof - Google Patents
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Description
この発明は、電力変換装置およびその制御方法に関するものであって、電力変換装置を構成するパワー半導体素子のスイッチング時に発生する電磁ノイズを抑制する技術に関するものである。 The present invention relates to a power conversion device and a control method therefor, and more particularly to a technique for suppressing electromagnetic noise generated during switching of a power semiconductor element constituting the power conversion device.
モータ駆動用インバータなどの電力変換装置では、パワー半導体素子をスイッチングさせることにより、負荷であるモータを制御するための電力を出力している。
ここで、パワー半導体素子としては、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やＭＯＳ−ＦＥＴ（金属酸化膜半導体−電界効果トランジスタ）などの自己消弧形のパワー半導体素子が知られている。以下においてはＩＧＢＴを用いて説明する。In a power conversion device such as a motor driving inverter, power for controlling a motor as a load is output by switching a power semiconductor element.
Here, as the power semiconductor element, a self-extinguishing type power semiconductor element such as an IGBT (insulated gate bipolar transistor) or a MOS-FET (metal oxide semiconductor-field effect transistor) is known. Below, it demonstrates using IGBT.
電力変換装置には、ＩＧＢＴのようなパワー半導体素子を、１つのパッケージに格納したパワー半導体モジュールを用いる。
そして、複数のＩＧＢＴと、これを駆動するための駆動回路、過電流などの異常状態からＩＧＢＴを保護するための保護回路、駆動回路のための絶縁電源を１つのパッケージに格納し、モジュールとしてパッケージングした、いわゆるインテリジェント・パワー・モジュール(以下ＩＰＭという)が実用化されている。The power conversion device uses a power semiconductor module in which a power semiconductor element such as an IGBT is stored in one package.
A plurality of IGBTs, a drive circuit for driving the IGBTs, a protection circuit for protecting the IGBTs from an abnormal state such as an overcurrent, and an insulated power source for the drive circuit are stored in one package, and packaged as a module A so-called intelligent power module (hereinafter referred to as IPM) has been put into practical use.
図８は、ＩＰＭの外観を示す図である。樹脂製の容器２００は、高電圧、大電流の主回路部分との接続のための主端子２ａ，２ｂを備えている。また、容器２００の内部に格納され、図示しないＩＧＢＴの駆動回路へ、外部からＩＧＢＴを駆動するためのオン・オフ信号や駆動回路への駆動電源を接続するための制御端子２ｃが設けられている。
図１０は、モータ駆動用インバータの回路構成を示す図である。図１０において、１は商用電源を整流するなどして得られる直流電源、２はＩＰＭ、５は負荷としてのモータである。FIG. 8 is a diagram showing the external appearance of the IPM. The
FIG. 10 is a diagram illustrating a circuit configuration of a motor driving inverter. In FIG. 10, 1 is a DC power source obtained by rectifying a commercial power source, 2 is an IPM, and 5 is a motor as a load.
直流電源１の正負極間にＩＰＭ２が接続されている。ＩＰＭ２の内部では、正負極間（端子２ａの間）にパワー半導体素子としてＩＧＢＴ３Ｕ，３Ｘが２個直列に接続されており、それぞれには還流ダイオード（ＦＷＤ）４Ｕ，４Ｘが逆並列に接続されている。この直列回路は負荷の相数分（例えば三相モータ用であれば３回路）が並列に電源間に接続される。
An
図１０では、負荷５が三相であるので、ＩＧＢＴ３Ｕ，３Ｘ、ＦＷＤ４Ｕ，４Ｘと並列にＩＧＢＴ３Ｖ，３Ｙ，３Ｗ，３Ｚ、ＦＷＤ４Ｖ，４Ｙ，４Ｗ，４Ｚが接続される。そして、これらの上下直列に接続されたＩＧＢＴを交互にスイッチングさせることにより、直流電源１の直流電力を任意の周波数、電圧の交流電力に変換して端子２ｂより出力する。
In FIG. 10, since the
モータ５には、この端子２ｂから出力される交流電力が供給され、負荷としてのモータ５が可変速駆動される。なお、図１０において、６はスナバコンデンサ、７は駆動回路である。また、２ａ，２ｂ，２ｃは、それぞれ図８に示したＩＰＭ２の容器２００の端子に対応する。
また、各ＩＧＢＴ（３Ｕ〜３Ｗ，３Ｘ〜３Ｚ）のゲートに供給されるオン・オフ信号パターンは、一般的にＰＷＭ制御によって行われる。各ＩＧＢＴを駆動するためのオン・オフ信号は、ＩＰＭ２の外部の制御回路で生成される。The
The on / off signal pattern supplied to the gate of each IGBT (3U to 3W, 3X to 3Z) is generally performed by PWM control. An on / off signal for driving each IGBT is generated by a control circuit outside the
図１０において、２０はＩＰＭ２の外部に設けられる制御回路であり、８〜１０はＩＰＭ２（モータ駆動用インバータ回路）が出力すべき各相の出力電圧指令値Ｖｕ、Ｖｖ及びＶｗを出力する電圧指令回路であり、これら電圧指令回路８〜１０の出力電圧指令値Ｖｕ、Ｖｖ及びＶｗと搬送波生成回路１２から出力される搬送波ＣＷとを比較器１１により比較し、ＰＷＭパターンを決定する。このＰＷＭパターンをパルス分配回路１３により、各ＩＧＢＴ（３Ｕ〜３Ｗ，３Ｘ〜３Ｚ）へのオン・オフ信号（パルスＰＵ１，ＰＶ１，ＰＷ１，ＰＸ１，ＰＹ１，ＰＺ１）として生成し、ＩＰＭ２の端子２ｃへ送出される。
In FIG. 10, 20 is a control circuit provided outside the
図９は、上述したＰＷＭパターンを生成する方法のタイムチャートである。三相インバータでは、電圧指令回路８、９及び１０から出力される位相が１２０°異なる三つの出力電圧指令値Ｖｕ、Ｖｖ及びＶｗと搬送波生成回路１２から出力される搬送波ＣＷとの大小比較が行われる（図９（ａ）参照）。搬送波ＣＷに対し、出力電圧指令値である正弦波のレベルが大きい場合にはその相の上アームのＩＧＢＴにはオン信号が与えられ、下アームのＩＧＢＴにはオフ信号が与えられる。
FIG. 9 is a time chart of the method for generating the PWM pattern described above. In the three-phase inverter, the three output voltage command values Vu, Vv, and Vw output from the
例えば、Ｕ相の出力電圧指令値Ｖｕと搬送波ＣＷとを比較し、Ｕ相出力電力指令値Ｖｕが搬送波ＣＷより大きい場合には、上アームを構成するＩＧＢＴ３Ｕにはオン信号が与えられ、同相の下アームを構成するＩＧＢＴ３Ｘにはオフ信号が与えられる。
同様に、Ｖ相、Ｗ相に関しても同様の比較が行われ、それぞれの相のＩＧＢＴ３Ｖ，３Ｙ，３Ｗ，３Ｚに与えるオン・オフパターンが決定される。For example, when the U-phase output voltage command value Vu and the carrier wave CW are compared, and the U-phase output power command value Vu is larger than the carrier wave CW, an ON signal is given to the
Similarly, the same comparison is performed for the V phase and the W phase, and the on / off pattern to be given to the
このような、オン・オフ信号はＩＰＭ２の端子２ｃに入力され、このオン・オフ信号を駆動回路７によりＩＧＢＴが駆動できるように増幅し、各ＩＧＢＴを駆動する。直列に接続されたＩＧＢＴ（３Ｕ〜３Ｗ，３Ｘ〜３Ｚ）が上下交互にオン・オフすることによって、直流電源１の直流電力を、制御された周波数・電圧の交流電力としてモータ５に供給する。
Such an on / off signal is input to the
ここで、図１０に示すようなモータ駆動用インバータでは、ＩＰＭ２内部でＩＧＢＴ（３Ｕ〜３Ｗ，３Ｘ〜３Ｚ）が高圧大電流の直流電源をスイッチングする。このため、スイッチングする際に発生する電磁ノイズが増大するという問題点がある。電磁ノイズが発生すると、モータ駆動用インバータの近傍に設置されている他機器が誤動作したり、ラジオなどに雑音が入ったりするなどの悪影響を及ぼすことがある。このような悪影響を抑制するため、モータ駆動用インバータなどの電力変換装置を構成するＩＧＢＴのスイッチング特性には低ノイズであることが要求される。
Here, in the motor drive inverter as shown in FIG. 10, the IGBTs (3U to 3W, 3X to 3Z) switch the high-voltage and high-current DC power source inside the
図７は、電磁ノイズの発生原因の概念図であり、図７（ａ）は、ＩＰＭ２のＵ相を概念的に示す図である。
図１０に示すように、ＩＰＭの直流端子２ａ間には、各相のＩＧＢＴ（３Ｕ〜３Ｗ，３Ｘ〜３Ｚ）がスイッチングする際に発生するスパイク電圧を抑制する目的で低インピーダンスのコンデンサ（スナバコンデンサ）６が接続されている。このスナバコンデンサ６の容量と、配線上に存在する寄生インダクタンス成分、さらには、ＩＧＢＴ（３Ｕ〜３Ｗ，３Ｘ〜３Ｚ）やＦＷＤ（４Ｘ〜４Ｗ，４Ｘ〜４Ｚ）のＰＮ接合部容量によりＬＣ直列共振回路が形成されている。ＩＧＢＴ・ＦＷＤがスイッチングすることにより、この直列共振回路に共振が発生し、図７（ａ）に点線で示すような高周波の共振電流が流れてしまう。この高周波の共振電流により発生する磁界がノイズの原因となる。FIG. 7 is a conceptual diagram of the cause of the generation of electromagnetic noise, and FIG. 7 (a) is a diagram conceptually showing the U phase of IPM2.
As shown in FIG. 10, a low-impedance capacitor (snubber capacitor) is provided between the
また、ＩＰＭ２では、電流容量を得るために、各相のＩＧＢＴ（３Ｕ〜３Ｗ，３Ｘ〜３Ｚ）とＦＷＤ（４Ｘ〜４Ｗ，４Ｘ〜４Ｚ）を複数の素子を並列に接続して構成する場合がある。
図７（ｂ）は、Ｕ相を構成する各素子を２組ずつ並列に接続した場合を示すものである。すなわち、図７（ｂ）のＩＧＢＴ３Ｘ１，３Ｘ２が図７（ａ）３ｘに相当する。他の素子も同様である。
図７（ｂ）では、ＩＧＢＴ３Ｘ１，３Ｘ２は同じタイミングでオン・オフするため、点線で示すように、高周波の共振電流も２経路で流れ、直流端子２ａ間で重畳される。このため、図７（ａ）の場合に比して、電磁ノイズが増大しやすくなる。In addition, in IPM2, in order to obtain current capacity, each phase IGBT (3U to 3W, 3X to 3Z) and FWD (4X to 4W, 4X to 4Z) may be configured by connecting a plurality of elements in parallel. is there.
FIG. 7B shows a case where two sets of each element constituting the U phase are connected in parallel. That is, the IGBTs 3X1 and 3X2 in FIG. 7B correspond to FIG. 7A 3x. The same applies to other elements.
In FIG. 7B, since the IGBTs 3X1 and 3X2 are turned on and off at the same timing, a high-frequency resonance current also flows in two paths and is superimposed between the
一般的に、上述した高周波の電流を抑制するためには、ＩＧＢＴのスイッチング速度を遅くすることが有効である。ここで、ＩＧＢＴのスイッチング速度とは、ＩＧＢＴがオフの状態からオンの状態へ遷移するまでの時間、ならびにオンの状態からオフの状態へ遷移するまでの時間を指す。スイッチング速度を遅くすると、オンからオフ（オフからオン）にゆるやかに変化するため、高周波の共振電流は発生しにくくなる。しかしながら、スイッチングの損失が増大するという別の問題があるため、過度にスイッチング速度を遅くすることはできない。 Generally, in order to suppress the high-frequency current described above, it is effective to reduce the switching speed of the IGBT. Here, the switching speed of the IGBT refers to the time until the IGBT transits from the off state to the on state and the time until the IGBT transits from the on state to the off state. When the switching speed is decreased, the switching frequency is gradually changed from on to off (off to on), so that a high-frequency resonance current is hardly generated. However, the switching speed cannot be excessively slowed due to another problem of increased switching loss.
また、スイッチング速度を抑制したとしてもある相のＩＧＢＴまたはＦＷＤと他の相のＩＧＢＴまたはＦＷＤが同時にスイッチングした場合には、電磁ノイズが更に増加するという問題がある。
この多相同時スイッチングは、複数相の電圧指令値が同値となる場合に発生する。図９では（Ａ）点および（Ｂ）点で発生する。（Ａ）点では、Ｕ相の電圧指令波形と、Ｖ相の電圧指令波形が同値となり、この電圧指令値と搬送波と大小比較が行われると、図１０のＵ相ＩＧＢＴ（３Ｕ）とＶ相ＩＧＢＴ（３Ｖ）に同時にオン信号、Ｘ相ＩＧＢＴ（３Ｘ）とＹ相ＩＧＢＴ（３Ｙ）に同時にオフ信号が与えられる。In addition, even if the switching speed is suppressed, when an IGBT or FWD of a certain phase and an IGBT or FWD of another phase are simultaneously switched, there is a problem that electromagnetic noise further increases.
This multi-phase simultaneous switching occurs when the voltage command values of a plurality of phases have the same value. In FIG. 9, it occurs at points (A) and (B). At point (A), the U-phase voltage command waveform and the V-phase voltage command waveform have the same value. When this voltage command value is compared with the carrier wave, the U-phase IGBT (3U) and V-phase in FIG. An ON signal is simultaneously applied to the IGBT (3V), and an OFF signal is simultaneously applied to the X-phase IGBT (3X) and the Y-phase IGBT (3Y).
一方、同様に（Ｂ）点ではＵ相電圧指令とＷ相電圧指令が同値となるため、Ｕ相ＩＧＢＴ（３Ｕ）とＷ相ＩＧＢＴ（３Ｗ）およびＸ相ＩＧＢＴ（３Ｘ）とＺ相ＩＧＢＴ（３Ｚ）に同時にスイッチング信号が与えられることとなる。
図１１は、多相同時スイッチングの波形図である。例えば、図９の（Ａ）点に示すように、Ｕ相ＩＧＢＴ（３Ｕ）が図１１（ａ）に示すようにターンオン、Ｙ相ＩＧＢＴ（３Ｙ）が図１１（ｂ）に示すようにターンオフ動作を同時に行うと、それぞれ単独でのスイッチングで発生する場合の高周波共振電流が重畳することにより、図１１（ｅ）に示すように、高周波の共振電流ピークが大きくなり、結果として電磁ノイズが増加するという現象が発生する。
On the other hand, similarly, at point (B), the U-phase voltage command and the W-phase voltage command have the same value, so the U-phase IGBT (3U), the W-phase IGBT (3W), the X-phase IGBT (3X), and the Z-phase IGBT (3Z). At the same time, a switching signal is given.
FIG. 11 is a waveform diagram of multiphase simultaneous switching. For example, as shown at point (A) in FIG. 9 , the U-phase IGBT (3U) is turned on as shown in FIG. 11 (a), and the Y-phase IGBT (3Y) is turned off as shown in FIG. 11 (b). Are simultaneously performed, the high-frequency resonance currents generated by switching each independently are superimposed, resulting in an increase in the high-frequency resonance current peak as shown in FIG. 11E, resulting in an increase in electromagnetic noise. The phenomenon that occurs.
ここで、電力変換装置（インバータ装置）の電圧指令値がゼロであって、上アームのオン指令時間と下アームのオン指令時間との時間差が各相同じ場合に、パルスを調整して上アーム側素子および下アーム側素子の同時スイッチングを回避する技術が知られている（特許文献１）。 Here, when the voltage command value of the power conversion device (inverter device) is zero and the time difference between the ON command time of the upper arm and the ON command time of the lower arm is the same for each phase, the pulse is adjusted to adjust the upper arm A technique for avoiding simultaneous switching of the side element and the lower arm side element is known (Patent Document 1).
しかし、特許文献１に記載された従来技術では電力変換装置の電圧指令値がゼロである場合に適用されるものであって、同時スイッチングにより発生するノイズを低減するものであるが、電力変換装置を通常使用する際の運転条件では、ノイズ抑制の効果はない。また、電力変換装置の複数相の上アーム側素子が同時にスイッチングした場合にもノイズ低減効果が得られないという問題点がある。
However, the conventional technique described in
本発明の目的は、電力変換装置（これに適用するＩＰＭ）の内部でスイッチ素子であるパワー半導体素子が高圧大電流の直流電源をスイッチングする際に、電磁ノイズの発生を抑制する電力変換装置およびその制御方法を提供することにある。 An object of the present invention is to provide a power conversion device that suppresses the generation of electromagnetic noise when a power semiconductor element that is a switching element in a power conversion device (IPM applied thereto) switches a high-voltage, high-current DC power source. It is in providing the control method.
本発明に係る電力変換装置の制御方法の第１の態様は、複数のパワー半導体スイッチング素子を備えた電力変換装置の制御方法において、各パワー半導体スイッチング素子に入力されるオン・オフパルスの、状態変化をそれぞれ検出し、状態変化を検出したオン・オフパルスと他のオン・オフパルスの状態変化タイミングが一致した場合に、当該状態変化が一致したいずれか一方のパルスの状態変化を遅延させる。 A first aspect of a method for controlling a power conversion device according to the present invention is a method for controlling a power conversion device including a plurality of power semiconductor switching elements, and a state change of an on / off pulse input to each power semiconductor switching element. the detected respectively, when the state change timing of on the detected state change-off pulse and other on-off pulses match, delays the change in state of one of the pulses which the state change is matched.
このとき、前記複数のパワー半導体スイッチング素子はブリッジ接続されて電力変換回路を構成するものであって、前記電力変換回路の出力電圧を司る複数相の電圧指令について異なる２つの相の電圧指令値が一致し、かつ、当該電圧指令値と前記オン・オフパルスを生成するための搬送波のレベルとが一致している場合に、前記２つの相のオン・オフパルスの状態変化が一致していると判断し、当該状態変化が一致したいずれか一方のオン・オフパルスの状態変化を遅延させる。 At this time, the plurality of power semiconductor switching elements are bridge-connected to constitute a power conversion circuit, and there are two different phase voltage command values for a plurality of phase voltage commands that control the output voltage of the power conversion circuit. If the voltage command value matches the level of the carrier wave for generating the on / off pulse, it is determined that the on / off pulse state changes of the two phases match. Then, the state change of any one of the on / off pulses whose state change coincides is delayed.
また、本発明に係る電力変換装置の第１の態様は、複数のパワー半導体スイッチング素子をブリッジ接続した電力変換回路と、前記パワー半導体スイッチング素子を駆動する駆動回路と、前記電力変換回路の出力電圧を司る各相の電圧指令値を出力する電圧指令回路と、前記パワー半導体スイッチング素子をオン・オフするためのオン・オフパルスを生成するため搬送波を出力する搬送波生成回路と、前記電圧指令値と前記搬送波とを比較した比較信号に基づいて前記パワー半導体スイッチング素子をオン・オフするためのオン・オフパルスを出力するパルス分配回路とを備えた電力変換装置である。そして、前記電圧指令回路が出力する各相の電圧指令値と、前記搬送波と、前記パルス分配回路から出力される前記パワー半導体スイッチング素子をオン・オフするためのオン・オフパルスとが入力され、前記電圧指令回路が出力する複数相の電圧指令値について異なる２つの相の電圧指令値が一致し、かつ、当該電圧指令値と前記搬送波とを比較して、当該電圧指令値と前記搬送波のレベルとが一致している場合に、前記オン・オフパルスの状態変化が一致していると判断し、当該状態変化が一致したいずれか一方のオン・オフパルスの状態変化を遅延させ、パルスエッジを調整したオン・オフ信号として、前記駆動回路へ出力するタイミング調整回路を備えている。 According to a first aspect of the power conversion device of the present invention, a power conversion circuit in which a plurality of power semiconductor switching elements are bridge-connected, a drive circuit that drives the power semiconductor switching elements, and an output voltage of the power conversion circuit A voltage command circuit that outputs a voltage command value of each phase that controls the power, a carrier wave generation circuit that outputs a carrier wave to generate an on / off pulse for turning on and off the power semiconductor switching element, the voltage command value and the And a pulse distribution circuit that outputs an on / off pulse for turning on / off the power semiconductor switching element based on a comparison signal obtained by comparing with a carrier wave. And the voltage command value of each phase output by the voltage command circuit, the carrier wave, and an on / off pulse for turning on / off the power semiconductor switching element output from the pulse distribution circuit are input, The voltage command values of two different phases for the voltage command values of a plurality of phases output from the voltage command circuit match, and the voltage command value and the level of the carrier wave are compared with each other by comparing the voltage command value and the carrier wave. When the ON / OFF pulse state changes, it is determined that the ON / OFF pulse state change matches, and the ON / OFF pulse state change that matches the state change is delayed, and the ON / OFF pulse is adjusted. A timing adjustment circuit that outputs to the drive circuit as an off signal is provided.
また、本発明に係る電力変換装置の第２の態様は、複数のパワー半導体スイッチング素子をブリッジ接続した電力変換回路と、前記パワー半導体スイッチング素子を駆動する駆動回路と、前記電力変換回路の出力電圧を司る各相の電圧指令値を出力する電圧指令回路と、前記パワー半導体スイッチング素子をオン・オフするためのオン・オフパルスを生成するため搬送波を出力する搬送波生成回路と、前記電圧指令値と前記搬送波とを比較した比較信号に基づいて前記パワー半導体スイッチング素子をオン・オフするためのオン・オフパルスを出力するパルス分配回路とを備えた電力変換装置である。そして、前記パルス分配回路から出力される前記各パワー半導体スイッチング素子に対するオン・オフパルスが２つずつ個別に入力され、入力された各オン・オフパルスの状態変化を個別に検出する複数の状態変化検出部と、各状態変化検出部で互いの状態変化が一致するオン・オフパルスが検出されたときに、検出されたオン・オフパルスの何れかの状態変化を遅延させる状態変化遅延部とを備えている。 According to a second aspect of the power conversion device of the present invention, a power conversion circuit in which a plurality of power semiconductor switching elements are bridge-connected, a drive circuit that drives the power semiconductor switching elements, and an output voltage of the power conversion circuit A voltage command circuit that outputs a voltage command value of each phase that controls the power, a carrier wave generation circuit that outputs a carrier wave to generate an on / off pulse for turning on and off the power semiconductor switching element, the voltage command value and the And a pulse distribution circuit that outputs an on / off pulse for turning on / off the power semiconductor switching element based on a comparison signal obtained by comparing with a carrier wave. And a plurality of state change detectors that individually input two on / off pulses for each of the power semiconductor switching elements output from the pulse distribution circuit and individually detect a state change of each input on / off pulse. And a state change delay unit that delays any state change of the detected on / off pulse when each of the state change detection units detects an on / off pulse whose state change coincides with each other .
本発明によれば、電力変換装置の複数相のスイッチ素子が同時にオンまたはオフすることを回避し、電磁ノイズの発生を抑制することができる。 ADVANTAGE OF THE INVENTION According to this invention, it can avoid that the switch element of the several phase of a power converter device turns on or off simultaneously, and generation | occurrence | production of electromagnetic noise can be suppressed.
以下、図に沿って本発明を実施するための最良の形態を説明する。
図１は本発明の実施形態を説明する回路ブロック図、図２はパルス調整処理のフローチャート、図３はその動作を説明するための波形図である。なお、図１において、図１０と同様の構成には同じ符号を付して説明を省略する。
図１において、３０はＩＰＭ２の外部に設けられる制御回路であり、制御回路３０は、タイミング調整回路１４を備えている。タイミング調整回路１４には、パルス分配回路１３の出力と各相の電圧指令回路８〜１０から出力される出力電圧指令値Ｖｕ、Ｖｖ及びＶｗと搬送波生成回路１２の搬送波ＣＷが入力されている。
The best mode for carrying out the present invention will be described below with reference to the drawings.
FIG. 1 is a circuit block diagram illustrating an embodiment of the present invention, FIG. 2 is a flowchart of pulse adjustment processing, and FIG. 3 is a waveform diagram for explaining the operation thereof. In FIG. 1, the same components as those in FIG.
In FIG. 1,
制御回路３０において、パルス分配回路１３からは、図１０の例と同様にオン・オフパルスＰＵ１，ＰＶ１，ＰＷ１，ＰＸ１，ＰＹ１，ＰＺ１が出力される。この出力信号、すなわちＩＧＢＴのゲートのオン・オフ信号は、各相の出力電圧指令値Ｖｕ、Ｖｖ及びＶｗと搬送波ＣＷとを比較器１１により比較し、この比較器１１の比較結果に基づいてパルス分配回路１３により、各ＩＧＢＴ（３Ｕ〜３Ｗ，３Ｘ〜３Ｚ）へのオン・オフパルスＰＵ１，ＰＶ１，ＰＷ１，ＰＸ１，ＰＹ１，ＰＺ１として生成される。このオン・オフパルスには、ＩＰＭ２の上下アームを構成するＩＧＢＴ（ＩＧＢＴ３Ｕと３Ｘ、３Ｖと３Ｙ、３Ｗと３Ｚ）が同時にオンとならないように、パルス分配回路１３において、デットタイムが調整されて、タイミング調整回路１４へ送出される。
In the
このタイミング調整回路１４は、図１に示すように、電圧指令値一致検出部１４ａ、指
令値・搬送波一致検出部１４ｂ及び状態変化遅延部１４ｃを備えている。
ここで、電圧指令値一致検出部１４ａは、異なる２相の電圧指令値を順次比較して、電
圧指令値の一致を検出する。また、指令値・搬送波一致検出部１４ｂは、電圧指令値一致
検出部１４ａで異なる２相の電圧指令値の一致を検出したときに、一致した電圧指令値
と搬送波のレベルとの一致を検出する。さらに、状態変化遅延部１４ｃは、指令値・搬送
波一致検出部で前記電圧指令値と搬送波レベルの一致を検出したときに、該当する異なる
２相の一方に相当するオン・オフパルスの状態変化を遅延させる。
As shown in FIG. 1, the
Here, the voltage command value
つまり、タイミング調整回路１４では、入力された各相（三相インバータであれば、ＵＶＷ相およびＸＹＺ相の６相）のオン・オフパルスの立ち上りおよび立下りエッジすなわち状態変化を相互に監視する。何れか２つのオン・オフパルスのエッジが一致した場合、すなわち同時スイッチングのタイミングでは、オンまたはオフのタイミングをずらすことによって同時スイッチング（オンと他相のオン、オンと他相のオフ、オフと他相のオン、オフと他相のオフ）を回避する動作を行う。
That is, the
例えば、図３では、図１１で説明したようにスイッチングパルスのオンまたはオフが同時入力された場合（図９の（Ａ）点に示すように、Ｕ相ＩＧＢＴ３Ｕにターンオン、Ｙ相ＩＧＢＴ３Ｙにターンオフを同時に行うようなパルスが到来した場合）で説明する。図３（ａ）に示すように、Ｕ相のオンパルスを遅延させる。図３（ｂ）のＹ相のターンオフが終了した後にＵ相をターンオンさせるように動作する。このようにすることにより、図３（ａ）のＵ相のターンオンと同図（ｂ）のＹ相のターンオフとの同時スイッチングを避けることができる。同時スイッチングが回避されると、同時スイッチングによってそれぞれ発生していたノイズが重畳されることなく、図３（ｅ）に示すようにノイズ波形が分散される。その結果、ノイズの大きさ（ピーク）は、図１１（ｅ）に比べて小さくすることができる。
For example, in FIG. 3, when switching pulses are turned on or off simultaneously as described in FIG. 11 (as shown in FIG. 9A), the
また、同時にオフ信号が入力された場合においても、一方のオフを遅延させることによって同時オフを回避させるようにパルスを調整すればよい。
次に、スイッチングパルスのオンあるいはオフのタイミングが同時となって入力された場合のパルスの調整方法について、マイクロコンピュータ等の演算処理装置を含んで構成されるタイミング調整回路１４で実行する図２のフローチャートを用いて説明する。Even when OFF signals are input simultaneously, the pulses may be adjusted so as to avoid simultaneous OFF by delaying one OFF.
Next, a method for adjusting the pulse when the switching pulse ON / OFF timings are input simultaneously is executed by the
図２において、ステップＳ１では、Ｕ相の電圧指令値Ｖｕ（図９のＶｕ参照）とＶ相の電圧指令値Ｖｖ（図９のＶｖ参照）の比較を行なう。Ｕ相とＶ相の電圧指令値Ｖｕ，Ｖｖが一致していない場合は後述のステップＳ４に進む。Ｕ相とＶ相の電圧指令値Ｖｕ，Ｖｖが一致している場合は、ステップＳ２に進む。
ステップＳ２では一致している電圧指令値Ｖｕ又はＶｖと搬送波ＣＷのレベルとを比較する。ステップＳ１でＵ相とＶ相の電圧指令値Ｖｕ，Ｖｖが一致しているので、この電圧指令値Ｖｕ又はＶｖと搬送波（図９のＣＷ参照）のレベルが一致しているか否かを判定する。そして、一致していない場合は後述のステップＳ４に進む。一致している場合はステップＳ３へ進む。
In FIG. 2, in step S1, the U-phase voltage command value Vu (see Vu in FIG. 9) and the V-phase voltage command value Vv (see Vv in FIG. 9) are compared. U-phase and V voltage command value of phase Vu, if Vv does not match the process proceeds to step S 4 will be described later. If the U-phase and V-phase voltage command values Vu and Vv match, the process proceeds to step S2.
In step S2, the matched voltage command value Vu or Vv is compared with the level of the carrier wave CW. In step S1, the U-phase and V-phase voltage command values Vu and Vv match, so it is determined whether or not the voltage command value Vu or Vv and the level of the carrier wave (see CW in FIG. 9) match. . If they do not match, the process proceeds to step S4 described later. If they match, the process proceeds to step S3.
ステップＳ３では、Ｕ相もしくはＶ相のオン・オフパルスＰＵ１もしくはＰＵ２のどちらかのエッジを所定時間（例えば０．５ないし１マイクロ秒程度）後ろにシフトして状態変化を遅延させる。ここで、パルスエッジのシフト（遅延）時間は、同時スイッチングによるノイズの重畳を回避し、かつ、電力変換装置の出力電圧値に影響が出ない範囲とする。 In step S3, the edge of either the U-phase or V-phase on / off pulse PU1 or PU2 is shifted backward by a predetermined time (for example, about 0.5 to 1 microsecond) to delay the state change. Here, the shift (delay) time of the pulse edge is set to a range in which noise superposition due to simultaneous switching is avoided and the output voltage value of the power converter is not affected.
また、シフトするオン・オフパルスはＵ相のものでもＶ相のものでもよいが、たとえば、Ｖ相に対してはＵ相、Ｗ相に対してはＶ相、Ｕ相に対してはＷ相などのように予め定めておけばよい。この例ではＵ相のオン・オフパルスＰＵ１をシフトして調整パルスＰＵ２とした。
なお、Ｕ相とはデットタイムが調整され、Ｕ相のオン・オフパルスＰＵ１とは反対の論理値のＸ相のオン・オフパルスＰＸ１についても、デットタイムの期間が短縮されないように、同様にエッジがシフトされて状態変化が遅延される。Further, the ON / OFF pulse to be shifted may be U phase or V phase, for example, U phase for V phase, V phase for W phase, W phase for U phase, etc. It may be determined in advance as follows. In this example, the U-phase on / off pulse PU1 is shifted to the adjustment pulse PU2.
In addition, the dead time is similarly adjusted so that the dead time period is not shortened for the X-phase on / off pulse PX1 having the logical value opposite to that of the U-phase on / off pulse PU1. Shifted to delay state change.
この例では、タイミング調整回路１４からは、パルスＰＶ１，ＰＹ１は、パルスのエッジをシフトせずに調整パルスＰＶ２，ＰＹ２として出力され、パルスＰＵ１，ＰＸ１は、エッジがシフトされ、調整パルスＰＵ２，ＰＸ２として出力される。
以下、同様に、図２のステップＳ４において、Ｖ相の電圧指令Ｖｖ（図９のＶｖ参照）とＷ相の電圧指令値Ｖｗ（図９のＶｗ参照）との比較を行なう。Ｖ相とＷ相の電圧指令値Ｖｖ，Ｖｗが一致していない場合は後述のステップＳ７に進む。Ｖ相とＷ相の電圧指令値Ｖｖ，Ｖｗが一致している場合は、ステップＳ５に進む。
In this example, the pulses PV1 and PY1 are output from the
Similarly, in step S4 in FIG. 2, the V-phase voltage command Vv (see Vv in FIG. 9) and the W-phase voltage command value Vw (see Vw in FIG. 9) are compared. V-phase and W-phase voltage command value Vv, if Vw does not match the process proceeds to step S 7 described later. If the voltage command values Vv and Vw of the V phase and the W phase match, the process proceeds to step S5.
ステップＳ５では電圧指令値Ｖｖ又はＶｗと搬送波ＣＷのレベルとを比較する。ステップＳ４でＶ相とＷ相の電圧指令値Ｖｖ，Ｖｗが一致しているので、この電圧指令値Ｖｖ又はＶｗと搬送波（図９のＣＷ参照）のレベルとが一致しているか否かを判定する。そして、一致していない場合は後述のステップＳ７に進む。一致している場合はステップＳ６へ進む。 In step S5, the voltage command value Vv or Vw is compared with the level of the carrier wave CW. In step S4, since the voltage command values Vv and Vw of the V phase and the W phase match, it is determined whether or not the voltage command value Vv or Vw and the level of the carrier wave (see CW in FIG. 9) match. To do. And if they do not match the process proceeds to step S 7 described later. If they match, the process proceeds to step S6.
ステップＳ６では、Ｖ相もしくはＷ相のオン・オフパルスＰＶ１もしくはＰＷ１のどちらかのエッジを所定時間（例えば０．５ないし１マイクロ秒程度）後ろにシフトして状態変化を遅延させる。ここで、パルスエッジのシフト（遅延）時間は、同時スイッチングによるノイズの重畳を回避し、かつ、電力変換装置の出力電圧値に影響が出ない範囲とする。 In step S6, the edge of either the V-phase or W-phase on / off pulse PV1 or PW1 is shifted backward by a predetermined time (for example, about 0.5 to 1 microsecond) to delay the state change. Here, the shift (delay) time of the pulse edge is set to a range in which noise superposition due to simultaneous switching is avoided and the output voltage value of the power converter is not affected.
同様に、図２のステップＳ７において、Ｗ相の電圧指令値Ｖｗ（図９のＶｗ参照）とＵ相の電圧指令値Ｖｕ（図９のＶｕ参照）との比較を行なう。Ｗ相とＵ相の電圧指令値Ｖｗ，Ｖｖが一致していない場合はパルス調整処理を終了する。Ｗ相とＵ相の電圧指令値Ｖｗ，Ｖｕが一致している場合は、ステップＳ８に進む。
ステップＳ８では電圧指令値Ｖｗ又はＶｕと搬送波ＣＷのレベルとを比較する。ステップＳ７でＷ相とＵ相の電圧指令値Ｖｗ，Ｖｕが一致しているので、この電圧指令値Ｖｗ又はＶｕと搬送波ＣＷ（図９のＣＷ参照）が一致しているか否かを判定する。そして、一致していない場合はパルス調整処理を終了する。一致している場合はステップＳ９へ進む。Similarly, in step S7 in FIG. 2, the W-phase voltage command value Vw (see Vw in FIG. 9) and the U-phase voltage command value Vu (see Vu in FIG. 9) are compared. If the W-phase and U-phase voltage command values Vw and Vv do not match, the pulse adjustment processing is terminated. If the W-phase and U-phase voltage command values Vw and Vu match, the process proceeds to step S8.
In step S8, the voltage command value Vw or Vu is compared with the level of the carrier wave CW. In step S7, since the voltage command values Vw and Vu of the W phase and the U phase match, it is determined whether or not the voltage command value Vw or Vu and the carrier wave CW (see CW in FIG. 9) match. If they do not match, the pulse adjustment process ends. If they match, the process proceeds to step S9.
ステップＳ９では、Ｗ相もしくはＵ相のオン・オフパルスＰＷ１もしくはＰＵ１のどちらかのエッジを所定時間（例えば０．５ないし１マイクロ秒程度）後ろにシフトして遅延させる。ここで、パルスエッジのシフト（遅延）時間は、同時スイッチングによるノイズの重畳を回避し、かつ、電力変換装置の出力電圧値に影響が出ない範囲とする。 In step S9, the edge of either the W-phase or U-phase on / off pulse PW1 or PU1 is shifted backward by a predetermined time (for example, about 0.5 to 1 microsecond) and delayed. Here, the shift (delay) time of the pulse edge is set to a range in which noise superposition due to simultaneous switching is avoided and the output voltage value of the power converter is not affected.
図９から明らかなように、例えばＵ相とＶ相の電圧指令値Ｖｕ，Ｖｖが一致している場合、Ｗ相の電圧指令値ＶｗがＵ相（又はＶ相）の電圧指令値Ｖｕ（又はＶｖ）と一致することはない。したがって、図２のステップＳ３でパルスエッジをシフトする処理をした場合、ステップＳ４，ステップＳ７の判定は、ともに「Ｎ（一致しない）」となって、パルス調整処理を終了することになる。 As is clear from FIG. 9, for example, when the U-phase and V-phase voltage command values Vu and Vv match, the W-phase voltage command value Vw is the U-phase (or V-phase) voltage command value Vu (or Vv) does not match. Therefore, when the process of shifting the pulse edge is performed in step S3 of FIG. 2, the determinations in steps S4 and S7 are both “N (not coincident)”, and the pulse adjustment process is terminated.
この図２において、ステップＳ１、Ｓ４、Ｓ７の処理が電圧指令値一致検出部１４ａに対応し、ステップＳ２、Ｓ５及びＳ８の処理が指令値・搬送波一致検出部に対応し、ステップＳ３、Ｓ６及びＳ９の処理が状態変化遅延部１４ｃに対応している。
タイミング調整回路１４では、このようにしてパルスの調整処理を行なって、パルス分配回路１３から入力されたオン・オフパルスＰＵ１，ＰＶ１，ＰＷ１，ＰＸ１，ＰＹ１，ＰＺ１を、パルスエッジを調整したオン・オフパルスＰＵ２，ＰＶ２，ＰＷ２，ＰＸ２，ＰＹ２，ＰＺ２として出力する。In FIG. 2, the processes of steps S1, S4, and S7 correspond to the voltage command value
In the
このように、上記第１の実施形態では、３相を例にとると、異なる２つの第ｉ相及び第ｊ相（ｉはＵ，Ｖ，Ｗ、ｊはＶ，Ｗ，Ｕ）の電圧指令値Ｖｉ及びＶｊが一致するか否かを検出し、両者が一致しているときに、電圧指令値Ｖｉ又はＶｊと搬送波ＣＷのレベルとが一致するか否かを判定し、両者が一致しているときに、前述した図９の（Ａ）又は（Ｂ）のように第ｉ相及び第ｊ相のオン・オフパルスＰｉ１，Ｐｊ１のオンからオフへの立下がりエッジ、オフからオンへの立上がりエッジが一致するものと判定し、すなわち状態変化が同時に発生したものと判断することができる。そして、オン・オフパルスＰｉ１又はＰｊ１のエッジを後方へシフトさせて状態変化を遅延させる。このため、電力変換装置の複数相のパワー半導体スイッチ素子が同時にオンまたはオフすることを回避し、電磁ノイズの発生を抑制することができる。 Thus, in the first embodiment, taking three phases as an example, voltage commands for two different i-phase and j-th phases (i is U, V, W, j is V, W, U). Whether or not the values Vi and Vj match is detected, and when both match, it is determined whether or not the voltage command value Vi or Vj matches the level of the carrier wave CW. As shown in FIG. 9A or 9B, the on-off pulses Pi1 and Pj1 of the i-th phase and the j-th phase fall from the on-to-off falling edge, and from the off-to-on rising edge. Can be determined to match, that is, it can be determined that state changes have occurred simultaneously. Then, the edge of the on / off pulse Pi1 or Pj1 is shifted backward to delay the state change. For this reason, it can avoid that the power semiconductor switch element of the several phase of a power converter device turns on or off simultaneously, and generation | occurrence | production of electromagnetic noise can be suppressed.
なお、上記の例では、ハード的に電圧指令値である正弦波とキャリア波を比較してＰＷＭ変調を行ったが、ソフトウェア的に電圧ベクトルの切り替わりを監視することで同時スイッチングを避けるように、スイッチングのタイミングを調整することが可能である。 In the above example, PWM modulation was performed by comparing the sine wave and the carrier wave, which are voltage command values, in hardware, but by monitoring the switching of the voltage vector by software, so as to avoid simultaneous switching, It is possible to adjust the switching timing.
次に、本発明の第２の実施形態を図４〜図６について説明する。
この第２の実施形態は、パルス分配回路１３から出力されるオン・オフパルスＰＵ１，ＰＶ１，ＰＷ１，ＰＸ１，ＰＹ１，ＰＺ１の状態変化が一致するか否かを直接検出するようにしたものである。
すなわち、第２の実施形態では、図４に示すようにタイミング調整回路１４にパルス分配回路１３から出力されるオン・オフパルスＰＵ１，ＰＶ１，ＰＷ１，ＰＸ１，ＰＹ１，ＰＺ１のみが入力されている。Next, a second embodiment of the present invention will be described with reference to FIGS.
In the second embodiment, it is directly detected whether or not the state changes of the on / off pulses PU1, PV1, PW1, PX1, PY1, and PZ1 output from the
That is, in the second embodiment, only the on / off pulses PU1, PV1, PW1, PX1, PY1, and PZ1 output from the
このタイミング調整回路１４は、状態変化検出部１５と遅延出力部１６とを備えている。状態変化検出部１５は、パルス分配回路１３から入力されたオン・オフパルスＰＵ１，ＰＶ１，ＰＷ１，ＰＸ１，ＰＹ１，ＰＺ１のオンからオフへ又はオフからオンへの状態変化が生じたか否かを検出し、状態変化を生じたパルス数を計数する。遅延出力回路１６は、状態変化検出部で状態変化が一致するオン・オフパルスが検出されたときに、検出されたオン・オフパルスの何れかを前述したシフト（遅延）時間分遅延させて出力する。
The
そして、タイミング調整回路１４では、まず、図５に示すパルス調整処理を所定時間（例えば１マイクロ秒）毎のタイマ割込処理として実行する。
このパルス調整処理では、まず、ステップＳ１１で、パルス分配回路１３から出力されるオン・オフパルスＰＵ１，ＰＶ１，ＰＷ１，ＰＸ１，ＰＹ１，ＰＺ１を読込む。
次いで、ステップＳ１２に移行して、オン・オフパルスＰＵ１について状態変化が生じたか否かを検出するパルスＰＵ１状態変化検出処理を実行する。Then, in the
In this pulse adjustment process, first, in step S11, the on / off pulses PU1, PV1, PW1, PX1, PY1, and PZ1 output from the
Next, the process proceeds to step S12, and a pulse PU1 state change detection process for detecting whether or not a state change has occurred for the on / off pulse PU1 is executed.
このパルスＰＵ１状態変化検出処理は、図６に示すように、まず、ステップＳ３１で、オン・オフパルスＰＵ１が前回の状態から状態変化したか否かを判定する。この状態変化の検出は、オン・オフパルスＰＵ１の前回のタイマ割込時のオン・オフ状態を記憶しておき、オンからオフに変化したとき、又はオフからオンに変化したときに状態変化があったものと判断する。ステップＳ３１の状態変化がなかったときにはそのままタイマ割込処理を終了して図５のステップＳ１３へ移行する。 In this pulse PU1 state change detection process, as shown in FIG. 6, first, in step S31, it is determined whether or not the on / off pulse PU1 has changed state from the previous state. This state change is detected by storing the on / off state at the time of the previous timer interruption of the on / off pulse PU1, and when the state changes from on to off or from off to on. Judge that When there is no change in the state in step S31, the timer interrupt process is terminated as it is, and the process proceeds to step S13 in FIG.
一方、ステップＳ３１の判定結果が、オン・オフパルスＰＵ１が状態変化したときには、ステップＳ３２へ移行する。このステップＳ３２では、状態変化がオフからオンへの移行であるかを判定し、オフからオンへの移行であるときには、ステップＳ３３に移行する。
このステップＳ３３では、オフからオンへの移行すなわち立上がりエッジを表す状態フラグＦＵ１を“１”にセットしてからステップＳ３４に移行する。On the other hand, when the determination result of step S31 shows that the on / off pulse PU1 changes state, the process proceeds to step S32. In this step S32, it is determined whether or not the state change is a transition from OFF to ON, and if it is a transition from OFF to ON, the process proceeds to step S33.
In step S33, the state flag FU1 representing the transition from OFF to ON, that is, the rising edge is set to “1”, and then the process proceeds to step S34.
このステップＳ３４では、状態変化を生じた回数を計数する変数Ｎを“１”だけインクリメントしてからタイマ割込処理を終了して前記図５のステップＳ１３に移行する。
また、前記ステップＳ３２の判定結果が、オンからオフへの状態変化ではなくオンからオフへの状態変化であるときには、ステップＳ３５に移行して、オフへの移行すなわち立下がりエッジを表す状態フラグＦＵ２を“１”にセットしてから前記ステップＳ３４に移行して、変数Ｎを“１”だけインクリメントする。In step S34, the variable N for counting the number of times the state change has occurred is incremented by "1", the timer interrupt process is terminated, and the process proceeds to step S13 in FIG.
On the other hand, when the determination result in step S32 is not a change in state from on to off but a change in state from on to off, the process proceeds to step S35, where the state flag FU2 indicating the transition to off, that is, the falling edge, is displayed. Is set to “1”, the process proceeds to step S34, and the variable N is incremented by “1”.
また、図５に戻って、ステップＳ１３では、オン・オフパルスＰＶ１について状態変化があっか否かを検出する図６と同様のパルスＰＶ１状態変化検出処理を実行してからステップＳ１４に移行する。
このステップＳ１４では、オン・オフパルスＰＷ１について状態変化があっか否かを検出する図６と同様のパルスＰＷ１状態変化検出処理を実行してからステップＳ１５に移行する。Returning to FIG. 5, in step S13, the same pulse PV1 state change detection process as that in FIG. 6 for detecting whether or not the on / off pulse PV1 has changed is executed, and then the process proceeds to step S14.
In this step S14, the same pulse PW1 state change detection process as that in FIG. 6 for detecting whether or not the on / off pulse PW1 has undergone a state change is executed, and then the process proceeds to step S15.
このステップＳ１５では、オン・オフパルスＰＸ１について状態変化があっか否かを検出する図６と同様のパルスＰＸ１状態変化検出処理を実行してからステップＳ１６に移行する。
このステップＳ１６では、オン・オフパルスＰＹ１について状態変化があっか否かを検出する図６と同様のパルスＰＹ１状態変化検出処理を実行してからステップＳ１７に移行する。
このステップＳ１７では、オン・オフパルスＰＺ１について状態変化があっか否かを検出する図６と同様のパルスＰＺ１状態変化検出処理を実行してからステップＳ１８に移行する。In step S15, the same pulse PX1 state change detection process as that in FIG. 6 for detecting whether or not the state of the on / off pulse PX1 has changed is executed, and then the process proceeds to step S16.
In step S16, a pulse PY1 state change detection process similar to that in FIG. 6 for detecting whether or not there is a state change in the on / off pulse PY1 is executed, and then the process proceeds to step S17.
In this step S17, the same pulse PZ1 state change detection process as that in FIG. 6 for detecting whether or not there is a state change in the on / off pulse PZ1 is executed, and then the process proceeds to step S18.
このステップＳ１８では、各状態変化検出処理でインクリメントされる変数Ｎが２であるか否かを判定し、変数Ｎが２未満であるときには、状態変化が一致するオン・オフパルスは存在しないものと判断してステップＳ２２に移行する。このステップＳ２２では、各状態変化検出処理における状態フラグＦＵ１〜ＦＺ２を“０”にリセットし、次いでステップＳ２３に移行して、変数Ｎを“０”にクリアしてからタイマ割込処理を終了する。 In this step S18, it is determined whether or not the variable N incremented in each state change detection process is 2. When the variable N is less than 2, it is determined that there is no ON / OFF pulse with a matching state change. Then, the process proceeds to step S22. In this step S22, the state flags FU1 to FZ2 in each state change detection process are reset to “0”, then the process proceeds to step S23, the variable N is cleared to “0”, and the timer interrupt process is terminated. .
一方、ステップＳ１８の判定結果が、変数Ｎが“２”であるときには、同一タイミングで状態変化が一致しているオン・オフパルスが存在するものと判断して、ステップＳ２４に移行する。
このステップＳ２４では、オンからオフへ状態変化したオン・オフパルスすなわち立下がりエッジとなるオン・オフパルスが存在するか否か判定する。この判定は、“１”にセットされている状態フラグＦｋ２（ｋ＝Ｕ，Ｖ，Ｗ，Ｘ，Ｙ，Ｚ）が存在するか否かを判定することにより行う。On the other hand, when the determination result in step S18 is that the variable N is “2”, it is determined that there is an on / off pulse having the same state change at the same timing, and the process proceeds to step S24.
In this step S24, it is determined whether or not there is an on / off pulse whose state has changed from on to off, that is, an on / off pulse serving as a falling edge. This determination is performed by determining whether or not the state flag Fk2 (k = U, V, W, X, Y, Z) set to “1” exists.
このステップＳ２４の判定結果が、“１”にセットされている状態フラグＦｋ２が存在する場合には、ステップＳ２５に移行して、“１”にセットされている状態フラグＦｋ２が２つであるか否かを判定する。この判定結果が、“１”にセットされている状態フラグＦｋ２が１個であるときにはステップＳ２６に移行して、該当する状態フラグＦｋ２に対応するオン・オフパルスＰｋ１を遅延対象パルスＰｍ１として設定してからステップＳ２８に移行する。 If there is a state flag Fk2 set to “1” as a result of the determination in step S24, the process proceeds to step S25, and whether there are two state flags Fk2 set to “1”. Determine whether or not. When the determination result indicates that the number of state flags Fk2 set to “1” is one, the process proceeds to step S26, and the on / off pulse Pk1 corresponding to the corresponding state flag Fk2 is set as the delay target pulse Pm1. To step S28.
また、ステップＳ２５の判定結果が、“１”にセットされている状態フラグＦｋ２が２つであるときには、ステップＳ２７に移行して、２つの状態フラグＦｋ２に対応する２つのオン・オフパルスから何れか１つを選択する。この選択条件としては例えばＰＵ１に近いオン・オフパルスを選択し、選択したオン・オフパルスを遅延対象パルスＰｍ１として設定してからステップＳ２８に移行する。 When the determination result in step S25 is that there are two state flags Fk2 set to “1”, the process proceeds to step S27, and one of the two on / off pulses corresponding to the two state flags Fk2 is selected. Select one. As this selection condition, for example, an on / off pulse close to PU1 is selected, the selected on / off pulse is set as the delay target pulse Pm1, and then the process proceeds to step S28.
ステップＳ２８では、ステップＳ２６又はＳ２７で設定されている遅延対象パルスＰｍ１とそのオン・オフ反転信号となるオン・オフパルスＰｎ１を前述した所定シフト（遅延）時間だけ遅延させて出力する遅延出力処理を行ってから前記ステップＳ２２に移行する。 In step S28, a delay output process is performed in which the delay target pulse Pm1 set in step S26 or S27 and the on / off pulse Pn1 that is the on / off inversion signal thereof are delayed by the predetermined shift (delay) time and output. Then, the process proceeds to step S22.
また、ステップＳ２４の判定結果が、“１”にセットされている状態フラグＦｋ２が存在しないときには、“１”にセットされている状態フラグＦｋ１が２つあるものと判断してステップＳ２９に移行し、２つの状態フラグＦｋ１に対応する２つのオン・オフパルスから何れか１つを選択する。この選択条件としては例えばＰＵ１に近いオン・オフパルスを選択し、選択したオン・オフパルスを遅延対象パルスＰｍ１として設定してから前記ステップＳ２８に移行する。 If the determination result in step S24 is that there is no state flag Fk2 set to “1”, it is determined that there are two state flags Fk1 set to “1”, and the process proceeds to step S29. One of the two on / off pulses corresponding to the two state flags Fk1 is selected. As this selection condition, for example, an on / off pulse close to PU1 is selected, the selected on / off pulse is set as the delay target pulse Pm1, and then the process proceeds to step S28.
この図５のパルス調整処理において、ステップＳ１１〜Ｓ１７の処理及び図６の処理が状態変化検出部１５に対応し、ステップＳ１８〜Ｓ２９の処理が状態変化遅延部１６に対応している。
この第２の実施形態によると、タイミング調整回路１４で、パルス分配回路１３から入力されるオン・オフパルスＰＵ１，ＰＶ１，ＰＷ１，ＰＸ１，ＰＹ１，ＰＺ１の状態変化を監視する。そして、異なる位相の２つのオン・オフパルスで同時に状態変化が生じたときに、何れか１つのオン・オフパルス例えばオンからオフに状態変化するオン・オフパルスすなわち立下がりエッジを有するオン・オフパルスが存在する場合には、このオンからオフに状態変化するオン・オフパルスを選択し、選択したオン・オフパルスとオン・オフが反転しているオン・オフパルスとについて遅延出力処理を行うので、インバータ回路で２つのＩＧＢＴが同時に状態変化することを確実に防止することができる。In the pulse adjustment process of FIG. 5, the processes of steps S11 to S17 and the process of FIG. 6 correspond to the state
According to the second embodiment, the
このため、前述した第１の実施形態と同様に、電力変換装置の複数相のパワー半導体スイッチ素子が同時にオンまたはオフすることを回避し、電磁ノイズの発生を抑制することができる。
また、上記第２の実施形態によると、タイミング調整回路１４で、パルス分配回路１３から入力されるデッドタイムを考慮したオン・オフパルスに基づいて状態変化の一致を検出するので、複数相のパワー半導体スイッチが同時にオン又はオフすることをより確実に回避することができる。For this reason, similarly to the first embodiment described above, it is possible to avoid the multiple-phase power semiconductor switching elements of the power conversion device from being simultaneously turned on or off, and to suppress the generation of electromagnetic noise.
Further, according to the second embodiment, the
なお、上記第２の実施形態においては、オンからオフに移行する状態変化すなわち立下がりエッジを有するオン・オフパルスを優先的に遅延出力処理する場合について説明したが、これに限定されるものではなく、オフからオンに移行する状態変化すなわち立上がりエッジを有するオン・オフパルスを優先的に遅延出力処理するようにしてもよい。 In the second embodiment, the case where the state change from on to off, that is, the on / off pulse having a falling edge is preferentially delayed and output is described, but the present invention is not limited to this. Alternatively, delay output processing may be preferentially performed for a state transition from off to on, that is, an on / off pulse having a rising edge.
また、本説明では、入力されるパルスのオン・オフの立ち上り、立下りエッジを基準としてパルス幅の調整を行っているが、本発明の目的は、ＩＧＢＴの同時スイッチングを回避するということである。したがって、ＩＧＢＴ自身のスイッチング時間、および内蔵されている駆動回路の伝達遅延時間が無視できない場合には、その遅延時間分を含めた上で立ち上がり、立下りエッジの一致すなわち状態変化を判断するようにしても良い。 In this description, the pulse width is adjusted based on the rising and falling edges of the input pulse, but the object of the present invention is to avoid the simultaneous switching of the IGBT. . Therefore, when the switching time of the IGBT itself and the transmission delay time of the built-in drive circuit cannot be ignored, it is determined that the rising and falling edges coincide with each other, that is, the state changes after the delay time is included. May be.
また、パルスの遅延時間については、通常のＩＧＢＴなどのスイッチング時間は100ns程度であり、スイッチングの際に発生する上述の高周波共振電流の減衰時間は数us程度であるため、これの程度のパルスを調整することにより、電流が重畳することにより生じるノイズの増加を防止することができる。
さらに、上記実施形態では負荷の相数が３である場合について説明したが、これに限定されるものではなく、４相以上の負荷についても本発明を適用することができる。As for the delay time of the pulse, the switching time of a normal IGBT or the like is about 100 ns, and the decay time of the high-frequency resonance current generated at the time of switching is about several us. By adjusting, it is possible to prevent an increase in noise caused by current superposition.
Furthermore, although the case where the number of phases of the load is 3 has been described in the above embodiment, the present invention is not limited to this, and the present invention can be applied to a load of four or more phases.
１：直流電源
２：ＩＰＭ
５：負荷としてのモータ
８，９，１０：電圧指令回路
１２：搬送波生成回路
１１：比較器
１３：パルス分配回路
１４：タイミング調整回路
２０，３０：制御回路
２００：樹脂製の容器
２ａ，２ｂ：主端子
２ｃ：制御端子1: DC power supply 2: IPM
5: Motor as a
Claims (8)
各パワー半導体スイッチング素子に入力されるオン・オフパルスの、状態変化をそれぞれ検出し、状態変化を検出したオン・オフパルスと他のオン・オフパルスの状態変化タイミングが一致した場合に、当該状態変化が一致したいずれか一方のパルスの状態変化を遅延させることを特徴とする電力変換装置の制御方法。 In a method for controlling a power conversion device including a plurality of power semiconductor switching elements,
On-off pulse to be input to the power semiconductor switching device, detects a state change, respectively, when the state change timing of on-off pulse detecting the state change and other on-off pulses is matched, the state change is consistent A method for controlling a power conversion apparatus, comprising delaying a state change of any one of the pulses.
前記複数のパワー半導体スイッチング素子はブリッジ接続されて電力変換回路を構成するものであって、
前記電力変換回路の出力電圧を司る複数相の電圧指令値について異なる２つの相の電圧指令値が一致し、かつ、当該一致した電圧指令値と前記パワー半導体スイッチング素子をオン・オフするためのオン・オフパルスを生成するための搬送波のレベルとが一致している場合に、前記オン・オフパルスの状態変化タイミングが一致していると判断し、当該状態変化が一致したいずれか一方のオン・オフパルスの状態変化を遅延させることを特徴とする電力変換装置の制御方法。 In the control method of the power converter device according to claim 1,
The plurality of power semiconductor switching elements are bridge-connected to constitute a power conversion circuit,
The voltage command values of two different phases coincide with each other for the voltage command values of a plurality of phases that control the output voltage of the power conversion circuit, and the matched voltage command values and on for turning on / off the power semiconductor switching element · If the carrier wave level for generating the off-pulse are the same, it determines that the state change timing of the on-off pulses is matched, either on which the status change is matched A control method for a power conversion device, characterized by delaying a state change of an off pulse.
前記電圧指令回路が出力する各相の電圧指令値と、前記搬送波と、前記パルス分配回路から出力される前記パワー半導体スイッチング素子をオン・オフするためのオン・オフパルスとが入力され、前記電圧指令回路が出力する複数相の電圧指令値について異なる２つの相の電圧指令値が一致し、かつ、当該電圧指令値と前記搬送波とを比較して、当該電圧指令値と前記搬送波のレベルとが一致している場合に、前記オン・オフパルスの状態変化が一致していると判断し、当該状態変化が一致したいずれか一方のオン・オフパルスの状態変化を遅延させ、パルスエッジを調整したオン・オフ信号として、前記駆動回路へ出力するタイミング調整回路を備えたことを特徴とする電力変換装置。A power conversion circuit in which a plurality of power semiconductor switching elements are bridge-connected, a drive circuit that drives the power semiconductor switching elements, a voltage command circuit that outputs a voltage command value of each phase that controls an output voltage of the power conversion circuit, and A carrier wave generation circuit that outputs a carrier wave to generate an on / off pulse for turning on and off the power semiconductor switching element, and the power semiconductor switching element based on a comparison signal that compares the voltage command value and the carrier wave In a power converter comprising a pulse distribution circuit that outputs an on / off pulse for turning on / off,
The voltage command value of each phase output by the voltage command circuit, the carrier wave, and an on / off pulse for turning on / off the power semiconductor switching element output from the pulse distribution circuit are input, and the voltage command The voltage command values of two different phases coincide with each other for the voltage command values of a plurality of phases output from the circuit, and the voltage command value and the carrier wave level are compared with each other by comparing the voltage command value with the carrier wave. If the ON / OFF pulse state change matches, the ON / OFF pulse state adjustment is delayed by delaying the ON / OFF pulse state change that matches the state change. A power conversion apparatus comprising a timing adjustment circuit that outputs a signal to the drive circuit.
前記タイミング調整回路は、異なる２つの相の電圧指令値を順次比較して電圧指令値の一致を検出する電圧指令値一致検出部と、該電圧指令値一致検出部で前記電圧指令値の一致を検出したときに、当該電圧指令値と前記搬送波のレベルとの一致を検出する指令値・搬送波一致検出部と、該指令値・搬送波一致検出部で前記電圧指令値と前記搬送波レベルの一致を検出したときに、該当する異なる相の一方に相当するオン・オフパルスの状態変化を遅延させる状態変化遅延部とを備えていることを特徴とする電力変換装置。The power conversion device according to claim 5,
The timing adjustment circuit sequentially compares the voltage command values of two different phases to detect a voltage command value match detection unit, and the voltage command value match detection unit detects the voltage command value match. When detected, a command value / carrier coincidence detector that detects a match between the voltage command value and the carrier level, and the command value / carrier coincidence detector detects a match between the voltage command value and the carrier level. And a state change delay unit that delays the state change of the on / off pulse corresponding to one of the different phases.
前記パルス分配回路から出力される前記各パワー半導体スイッチング素子に対するオン・オフパルスが２つずつ個別に入力され、入力された各オン・オフパルスの状態変化を個別に検出する複数の状態変化検出部と、各状態変化検出部で互いの状態変化が一致するオン・オフパルスが検出されたときに、検出されたオン・オフパルスの何れかの状態変化を遅延させる状態変化遅延部とを備えたことを特徴とする電力変換装置。 A power conversion circuit in which a plurality of power semiconductor switching elements are bridge-connected, a drive circuit that drives the power semiconductor switching elements, a voltage command circuit that outputs a voltage command value of each phase that controls an output voltage of the power conversion circuit, and A carrier wave generation circuit that outputs a carrier wave to generate an on / off pulse for turning on and off the power semiconductor switching element, and the power semiconductor switching element based on a comparison signal that compares the voltage command value and the carrier wave In a power converter comprising a pulse distribution circuit that outputs an on / off pulse for turning on / off,
A plurality of on / off pulses for each of the power semiconductor switching elements output from the pulse distribution circuit are individually input, and a plurality of state change detection units for individually detecting a state change of each input on / off pulse; A state change delay unit that delays any state change of the detected on / off pulse when each of the state change detection units detects an on / off pulse whose state changes match each other. Power converter.
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