KR20140013863A - Npc 3-level clamping diode inverter circuit and pwm control method thereof - Google Patents
Npc 3-level clamping diode inverter circuit and pwm control method thereof Download PDFInfo
- Publication number
- KR20140013863A KR20140013863A KR1020120082842A KR20120082842A KR20140013863A KR 20140013863 A KR20140013863 A KR 20140013863A KR 1020120082842 A KR1020120082842 A KR 1020120082842A KR 20120082842 A KR20120082842 A KR 20120082842A KR 20140013863 A KR20140013863 A KR 20140013863A
- Authority
- KR
- South Korea
- Prior art keywords
- phase
- current
- voltage
- value
- offset voltage
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Abstract
Description
본 발명은 낮은 전압 정격을 가지는 스위칭 소자의 사용으로 경제적으로 회로 설계가 가능하고, 주 스위칭 소자의 전압 정격이 낮아짐에 따라 인버터 운전 시 발생하는 도통 손실 및 스위칭 손실이 저감되게 됨으로써 전력변환 효율의 향상이 가능하며, 결과적으로 전력 변환 효율의 향상을 통해 인버터 시스템의 고밀도화, 소형화를 제공할 수 있는 3-레벨 NPC(Neutral-Point-Clamped) PWM 인버터 회로 및 이의 펄스폭 제어 방법에 관한 것이다.The present invention can economically design circuits by using a switching element having a low voltage rating, and as the voltage rating of the main switching element is lowered, the conduction loss and switching loss generated during inverter operation are reduced, thereby improving power conversion efficiency. This is possible, and consequently, a three-level neutral-point-clamped (NPC) PWM inverter circuit capable of providing higher density and smaller size of the inverter system through improved power conversion efficiency and a pulse width control method thereof.
최근에는 전력수요에 대한 증가 및 화석에너지 고갈 등에 따른 에너지 변환 효율 향상에 대한 관심이 증대되어 가고 있으며, 멀티-레벨 인버터 기술은 기존 인버터보다 향상된 전력변환 효율의 구현이 가능하다는 장점이 부각되면서 이의 적용분화가 다양화되고 있다.Recently, interest in improving energy conversion efficiency due to increased power demand and depletion of fossil energy has been increasing, and the application of multi-level inverter technology has emerged as an advantage of enabling improved power conversion efficiency than conventional inverters. Differentiation is diversifying.
1981년 인버터 출력전압의 고조파를 감소시키기 위한 목적의 3-레벨 NPC PWM 인버터가 제안된 후 다양한 형태의 응용회로가 개발되었으며, 이후 상품화에 성공하여 산업현장에 적용되는 회로구조는 Neutral-Point-Clamped(NPC) 방식, Cascade 방식, Flying Capacitor 방식이 있다.Since a three-level NPC PWM inverter was proposed in 1981 to reduce harmonics of inverter output voltage, various types of application circuits were developed. Since then, it has been commercialized and the circuit structure applied to industrial sites is Neutral-Point-Clamped. There are (NPC), Cascade, and Flying Capacitor methods.
3-레벨을 포함한 멀티-레벨 인버터 기술은 본래 단일 전력용 반도체 소자를 사용한 기존 2-레벨 인버터 전력회로의 용량 한계를 극복하기 위한 응용기술로 주로 적용되어 왔다. 3-레벨 인버터는 주회로 스위치 개수는 증가하나 유사한 입력 전압 정격을 갖는 2-레벨 인버터와 비교해서 낮은 전압 정격을 가지는 스위칭 소자(예로, IGBT)의 채택할 수 있고 2-레벨 인버터 방식에 비해 동일한 스위칭 주파수에서 찌끄러짐이 적은 양호한 출력 고조파 특성을 얻을 수 있으나, 종래의 3-레벨 인버터의 펄스폭 제어 방법에서는, 제어 대상의 주회로 스위치가 증가됨에 따라 도통 손실이 스위치 증가에 비례하여 증가하기 때문에 개별 스위치 소자에서 발생되는 여타의 스위칭 손실을 줄이지 않고서는 전력변환시 발생하는 손실을 감소시키는 데 있어 어려움이 있었다.Multi-level inverter technology including three-level has been mainly applied as an application technology to overcome the capacity limitation of the existing two-level inverter power circuit using a single power semiconductor device. Three-level inverters can adopt switching elements (e.g. IGBT) with lower voltage ratings compared to two-level inverters with increased number of main circuit switches but with similar input voltage ratings and the same A good output harmonic characteristic with less distortion at the switching frequency can be obtained. However, in the conventional pulse width control method of a three-level inverter, as the main circuit switch to be controlled increases, the conduction loss increases in proportion to the increase of the switch. There was a difficulty in reducing the loss in power conversion without reducing the other switching losses in the individual switch elements.
본 발명은, 계통 연계형 3-레벨 NPC 인버터 회로의 펄스폭 제어 방법에 있어서, 인버터 각상 전류를 측정하는 단계; 상기 측정된 전류로부터 최대 전류가 흐르는 상을 판정하는 단계; 상기 결정된 최대 전류 상으로부터 옵셋 전압을 결정하는 단계; 상기 옵셋 전압을 각 상의 지령전압에 가산하여 최종 지령전압을 생성하는 단계;를 포함하여 펄스폭 제어 방법을 구사함으로써 클램핑 다이오드의 역회복 전류의 발생시기를 최소화하는 것을 특징으로 한다.The present invention relates to a pulse width control method of a grid-connected three-level NPC inverter circuit, the method comprising: measuring an inverter phase current; Determining a phase through which the maximum current flows from the measured current; Determining an offset voltage from the determined maximum current phase; And generating a final command voltage by adding the offset voltage to the command voltage of each phase, thereby minimizing the generation time of the reverse recovery current of the clamping diode.
또한, 상기 옵셋 전압을 결정하는 단계는,In addition, the determining of the offset voltage,
U상 전류 절대값으로 가상 기준값(I temp )을 정하고 U상 전류를 일시적 최대값으로 가정하는 단계(S301); V상 전류 절대값을 상기 가상 기준값과 비교하는 단계(S302); 상기 단계(S302)의 비교 결과, V상 전류 절대값이 상기 가상 기준값보다 크면 V상 전류 절대값으로 상기 가상 기준값(I temp )을 보정하고 V상 전류를 일시적 최대값으로 가정하는 단계(S303); 상기 단계(S302)의 비교 결과, V상 전류 절대값이 상기 단계(S301)의 가상 기준값보다 적으면 가상 기준값(I temp )을 보정치 아니하고, W상 전류 절대값을 상기 가상 기준값과 비교하는 단계(S304); 상기 단계(S304)의 비교 결과, W상 전류 절대값이 상기 가상 기준값(I temp )보다 크면 W상 전류를 일시적 최대값으로 가정하는 단계(S305); 및 상기 단계(S304)의 비교 결과 W상 전류 절대값이 상기 가상 기준값(I temp )보다 적으면, 가상 기준값(I temp )을 보정치 아니하는 단계;를 포함하는 것을 특징으로 한다.Setting a virtual reference value I temp as an absolute value of the U phase current and assuming a U phase current as a temporary maximum value (S301); Comparing an absolute value of a V phase current with the virtual reference value (S302); As a result of the comparison in the step S302, if the absolute V phase current value is greater than the virtual reference value, correcting the virtual reference value I temp with the absolute V phase current value and assuming the V phase current as a temporary maximum value (S303). ; As a result of the comparison in the step S302, if the absolute V phase current value is less than the virtual reference value of the step S301, the virtual reference value I temp is not corrected, and the W phase current absolute value is compared with the virtual reference value ( S304); As a result of the comparison in step S304, assuming that the phase W current is greater than the virtual reference value I temp , assuming that the phase W current is a temporary maximum value (S305); And if the comparison result the W-phase current absolute value of the step (S304) is smaller than the virtual reference value (I temp), the method comprising no correction virtual reference value (I temp); characterized in that it comprises a.
또한, 상기 최종 지령전압을 생성하는 단계는,In addition, generating the final command voltage,
최대 전류가 흐르는 상이 V상인가를 판정하는 단계(S401); 상기 단계(S401)에서 최대 전류가 흐르는 상이 V상이면 옵셋 전압을 음의 V상 기준전압(-V b _ ref )으로 결정하는 단계(S402); 상기 단계(S401)이후에 최대 전류가 흐르는 상이 W상인가를 판정하는 단계(S403); 상기 단계(S403)에서 최대 전류가 흐르는 상이 W상이면 옵셋 전압을 음의 W상의 기준전압(-V w_ref )으로 결정하는 단계(S404); 및 상기 단계(S403)이후에 옵셋 전압을 음의 U상 기준전압(-V u _ ref )으로 결정하는 단계(S405);를 포함하고, 상기 단계 S402, S404 또는 S405 에서 결정된 옵셋 전압을 각 상의 지령전압에 가산하여 최종 지령전압을 생성하는 것을 특징으로 한다.Determining whether the phase in which the maximum current flows is in the V phase (S401); Determining an offset voltage as a negative V-phase reference voltage ( −V b _ ref ) when the phase in which the maximum current flows in the step (S401) is V phase; Determining whether the phase through which the maximum current flows is W phase after step S401 (S403); Determining an offset voltage as a reference voltage ( −V w_ref ) of the negative W phase if the phase in which the maximum current flows in the step (S403) is a W phase (S404); And determining an offset voltage as a negative U-phase reference voltage ( −V u _ ref ) after step S403, and including the offset voltage determined in step S402, S404, or S405 in each phase. The final command voltage is generated by adding to the command voltage.
또한, 계통 연계형 3-레벨 NPC 인버터 회로에 있어서, 각 스위치와 중성점을 연결하여 전류를 환류시키는 중성점 다이오드가 SiC 구조의 소자인 것을 특징으로 한다.In addition, the system-linked three-level NPC inverter circuit, characterized in that the neutral point diode that connects each switch and the neutral point to return the current is an element of the SiC structure.
본 발명은, 클램핑 다이오드 역회복 전류를 최소화하는 펄스폭 제어 방법을 채택하므로써, 인버터 운전 시 발생하는 도통 손실 및 스위칭 손실이 저감되며 이를 통해 전력변환 효율의 향상될 수 있다. 전력 변환시 열 발생 손실이 적으므로 방열구조가 단순해 질 수 있어 인버터 시스템의 고밀도화, 소형화 설계가 가능하다.According to the present invention, by adopting a pulse width control method for minimizing the clamping diode reverse recovery current, the conduction loss and switching loss occurring during the operation of the inverter can be reduced, thereby improving the power conversion efficiency. Since the heat generation loss during power conversion is small, the heat dissipation structure can be simplified, which enables high density and miniaturized design of the inverter system.
또한, 역회복시 회복전류의 첨두값이 적은 SiC 다이오드를 채택할 수 있게 회로를 구성함으로써 인버터 동작시 변환 효율을 향상시킬 수 있고 전자파 장애(EMI) 현상도 크게 줄일 수 있다. In addition, by configuring the circuit to adopt a SiC diode with a small peak value of the recovery current during reverse recovery, it is possible to improve the conversion efficiency during the operation of the inverter and to significantly reduce the electromagnetic interference (EMI) phenomenon.
또한, 출력 전압이 레벨이 증가할수록 스위칭 과도상태인 도통, 폐쇄의 과도 시간 동안에 발생하는 스위칭 소자에 걸리는 dv/dt 및 Surge 전압의 크기가 출력 전압이 증가에 따라 역비례적으로 감소한다. 이렇게 개선함으로써 인버터를 더 높은 스위칭 주파수에서 동작시킬 수 있다.In addition, as the output voltage increases, the magnitudes of the dv / dt and surge voltages applied to the switching elements generated during the switching transient and closing transients decrease inversely as the output voltage increases. This improvement allows the inverter to operate at higher switching frequencies.
도 1은 종래의 일반적인 계통 연계형 3-레벨 NPC 인버터의 회로도.
도 2는 3-레벨 NPC 인버터의 회로에 있어서 출력전류가 양 일때의 스위칭 상태에 따른 도통 경로.
도 3은 본 발명의 일실시 예의 회로에서 양극(P) 스위칭 동작상태에서 중성점(O) 스위칭 동작 상태.
도 4는 본 발명의 일실시 예의 회로에서 중성점(O) 스위칭 동작 상태에서 양극(P) 스위칭 동작 상태.
도 5는 본 발명의 일실시 예의 회로에서 중성점(O) 스위칭 상태에서 음극(N) 스위칭 동작 상태.
도 6은 본 발명의 일실시 예인 3-레벨 인버터의 펄스폭 변조 제어 방법을 보여 주는 순서도.
도 7은 본 발명의 일실시 예인 펄스폭 변조 제어 방법의 구체적인 순서도.
도 8은 본 발명의 또 다른 구체적인 펄스폭 변조 제어 방법의 순서도.
도 9는 본 발명의 일실시 예인 펄스폭 변조 제어 방법과 종래 방식에 있어서 역회복 전류 발생 빈도의 비교도.
도 10은 본 발명의 일실시 예인 펄스폭 변조 제어 방법과 종래 방식에 있어서 역회복 전류가 흐르는 파형 폭의 비교도.1 is a circuit diagram of a conventional general grid-connected three-level NPC inverter.
2 is a conductive path according to the switching state when the output current is positive in the circuit of the three-level NPC inverter.
3 is a neutral point (O) switching operation state in the positive (P) switching operation state in the circuit of one embodiment of the present invention.
4 is an anode (P) switching operation state in the neutral (O) switching operation state in the circuit of one embodiment of the present invention.
5 is a cathode (N) switching operation state in the neutral point (O) switching state in the circuit of one embodiment of the present invention.
Figure 6 is a flow chart illustrating a pulse width modulation control method of a three-level inverter according to an embodiment of the present invention.
7 is a detailed flowchart of a pulse width modulation control method according to an embodiment of the present invention.
8 is a flowchart of another specific pulse width modulation control method of the present invention.
Figure 9 is a comparison of the frequency of reverse recovery current in the pulse width modulation control method and the conventional method of an embodiment of the present invention.
Figure 10 is a comparison of the waveform width of the reverse recovery current flows in the pulse width modulation control method and the conventional method of an embodiment of the present invention.
이하, 계통연계형 3-레벨 NPC(Neutral-Point-Clamped) 클램핑 다이오드 인버터 회로의 동작에 대하여 설명한다.Hereinafter, the operation of the grid-connected three-level neutral-point-clamped (NPC) clamping diode inverter circuit will be described.
도 1은 일반적인 계통 연계형 3-레벨 NPC 인버터의 회로도를 나타내고 있다.Figure 1 shows a circuit diagram of a typical grid linked three-level NPC inverter.
스위치 S1, S2가 턴-온 되는 P 상태에는 직류-링크 중성점을 기준으로한 상 출력 전압인 폴-전압(Vxo, x=u, v ,w) +Vdc/2가 출력되고, 스위치 S2, S3가 턴-온 되는‘O’상태에는 0이 출력되며, 스위치 S3, S4가 턴-온(Turn-ON)되는 N 상태에서는 -Vdc/2가 출력되는 3가지 스위칭 상태가 각 상에 존재하며, 3상 NPC 인버터에서는 이들 3가지 상태를 조합한 27개의 스위칭 상태가 존재하게 된다.In the P state where the switches S1 and S2 are turned on, the pole-voltage (Vxo, x = u, v, w) + Vdc / 2, which is a phase output voltage based on the DC-link neutral point, is output, and the switches S2 and S3 are output. In the 'O' state, which is turned on, 0 is output. In the N state where the switches S3 and S4 are turned on, there are three switching states in which -Vdc / 2 is output. In a three-phase NPC inverter, there are 27 switching states combining these three states.
상기에서와 같이 정상상태 시 인버터의 각 스위치 ON-OFF 동작에 따른 출력 전압을 표시하면 표1 과 같다.As shown in the above, the output voltage of each switch ON-OFF operation of the inverter in the normal state is shown in Table 1.
표 1 ; 각 스위치 동작 상태와 3-레벨 NPC 인버터의 최대 출력 전압.Table 1; Each switch operating state and maximum output voltage of the 3-level NPC inverter.
도 2는 출력전류가 양의 값을 갖는 경우의 스위칭 상태에 따른 도통 경로를 나타내며, 더욱 상세하게는 출력전류가 양의 값을 갖는 경우에 있어서 (a), (b), (c)의 경우는 각각 양극(P) 스위칭 동작상태, 중성점(O) 스위칭 동작상태, 음극(N) 스위칭 동작상태를 보여 준다.Figure 2 shows the conduction path according to the switching state when the output current has a positive value, more specifically in the case of (a), (b), (c) when the output current has a positive value Shows the anode (P) switching operation state, the neutral point (O) switching operation state, and the cathode (N) switching operation state, respectively.
음의 전류가 흐르는 경우에는 도 2에 게시된 것과 반대로, 양극(P) 스위칭 동작상태는 스위치 S1, S2 와 역병렬로 연결된 다이오드(D1,D2)를 통해 도통되고, 중성점(O) 스위칭 동작에서는 반대편 다이오드(D6)와 스위치 S3를 통해 통전되며, 음극(N) 스위칭 동작상태에서는 스위치 S3, S4를 통해 도통된다.In the case where a negative current flows, in contrast to that shown in FIG. 2, the anode P switching operation is conducted through diodes D1 and D2 in parallel with the switches S1 and S2, and in the neutral point O switching operation. It is energized through the opposite diode D6 and the switch S3, and conducts through the switches S3 and S4 in the cathode N switching operation state.
정상상태 NPC 인버터의 공간 전압 벡터도는 24개의 Hexagon으로 구성되어 있어, 종래의 2-레벨 인버터와 비교하여 동일한 스위칭 주파수에서 비교적 찌그러짐이 적은 출력 정현파 특성을 얻을 수 있다.The spatial voltage vector diagram of the steady state NPC inverter is composed of 24 hexagons, so that the output sinusoidal characteristics with less distortion at the same switching frequency can be obtained as compared with the conventional two-level inverter.
일반적으로 정현파 변조(Sinusoidal Pulse Width Modulation : SPWM) 방법을 사용할 경우 선형적으로 제어가 가능한 영역의 최대 출력 전압은 Vdc/2 와 같으며, 공간 전압 벡터 변조(Space Vector Pulse Width Modulation : SVPWM)방법을 사용할 경우 최대 출력 전압으로 Vdc/3 크기를 얻을 수 있게 되는 것이다.In general, when using the Sinusoidal Pulse Width Modulation (SPWM) method, the maximum output voltage of the linearly controllable area is equal to Vdc / 2, and the Space Vector Pulse Width Modulation (SVWWM) method is used. When used, Vdc / 3 can be achieved at the maximum output voltage.
본 발명에서 적용한 3-레벨 NPC 인버터는 전체 직류-링크 전압을 단일 전원으로 사용하여 충전시킬 수 있고, 출력측에 절연된 전원을 생성하기 위하여 추가적으로 변압기가 필요하지 않으며, 직류-링크 커패시터를 제외하고는 부가적인 커패시터도 필요 없게 된다.The three-level NPC inverter applied in the present invention can be charged by using the entire DC-link voltage as a single power supply, and no additional transformer is required to generate an isolated power supply on the output side, except for the DC-link capacitor. No additional capacitors are needed.
이하 본 발명의 일실시 예로 전력회로 손실을 줄일 수 있는 NPC 3-레벨 SiC 클램핑 다이오드를 배치한 회로의 동작에 대해 설명한다.Hereinafter, an operation of a circuit in which an NPC three-level SiC clamping diode is disposed to reduce power circuit loss will be described.
일반적인 스위칭 동작시에 전력변환 회로에서 발생되는 손실은 주로 IGBT, MOSFET 등 능동소자와 Diode로 대표되는 수동소자에서 발생하며, 이를 대별해 보면 도통 손실(Conduction Loss)과 스위칭 손실(Switching Loss)로 구분될 수 있다.In general switching operation, the loss in power conversion circuit is mainly generated in active devices such as IGBT, MOSFET and passive devices represented by diode.These are divided into conduction loss and switching loss. Can be.
본 발명의 NPC 3-레벨 인버터의 경우에는, 스위치(예로, IGBT)에 역병렬(Anti-parallel)구조로 구비되어 있는 환류용 다이오드뿐만 아니라 중성점을 클램핑(Clamping)시키기 위한 클램핑 다이오드(Clamping Diode)가 추가로 배치됨으로써, 상기 클램핑 다이오드의 양단에 역전압이 걸려 전류 흐름이 반전될 시에 발생하는 역회복 전류(Reverse Recovery Current)에 의한 스위칭 손실도 무시할 수 없게 된다.In the case of the NPC three-level inverter of the present invention, a clamping diode for clamping the neutral point as well as a reflux diode provided in an anti-parallel structure in a switch (for example, an IGBT). Further, since the reverse voltage is applied to both ends of the clamping diode, switching loss due to reverse recovery current generated when the current flow is reversed cannot be ignored.
따라서, 본 발명의 일실시 예로, 빠른 스위칭 속도, 낮은 정방향 전압 강하, 고온 성능 및 역회복 능력 면에서 무시할 만큼 작은 스위칭 손실을 가지는 SiC 다이오드를 채택하여 인버터 회로를 구성하는 것이 매우 바람직하다.Therefore, in one embodiment of the present invention, it is highly desirable to configure an inverter circuit by adopting a SiC diode having a switching loss that is negligible in terms of fast switching speed, low forward voltage drop, high temperature performance, and reverse recovery capability.
이하에서는 NPC 3-레벨 인버터의 클램프 다이오드를 종래의 Si 다이오드를 사용한 경우와 SiC 다이오드를 사용한 경우에 있어서 역회복 현상에 대한 차이점을 회로를 통해 설명하고 자 한다. 상기 인버터 회로에서 클램핑 다이오드는 5, 6번 에 해당되는 다이오드이고, 부하전류에 따라 도통되는 소자들을 나타 내고 있으며, 스위칭 상태가 바뀜에 따라 역회복 현상이 발생하는 소자를 표시하고 있다.Hereinafter, a circuit of the reverse recovery phenomenon between the clamp diode of the NPC three-level inverter using a conventional Si diode and a SiC diode will be described. In the inverter circuit, the clamping diode is a diode corresponding to Nos. 5 and 6, and it indicates elements that are conducted according to the load current, and indicates a device in which reverse recovery occurs as the switching state is changed.
도 4 내지 도 6은 NPC 3-레벨 인버터의 클램프 다이오드가 Si 다이오드일 때, 부하전류의 방향과 스위칭 상태변화에 따라 일어나는 역회복 현상들의 모든 예를 나타낸다. 역회복 현상은 클램핑 다이오드나 IGBT의 역병렬 다이오드가 도통상태에서 폐쇄상태로 순시에 바뀌는 경우에 발생하게 된다.4 to 6 show all examples of reverse recovery phenomena occurring according to the change of the switching state and the direction of the load current when the clamp diode of the NPC three-level inverter is a Si diode. Reverse recovery occurs when the clamping diode or the IGBT's antiparallel diode changes instantaneously from conduction to closed.
또한, 동일한 스위칭 상태 변화에서 스위치(IGBT)가 도통되는지 또는 상기 스위치와 역병렬 연결된 다이오드가 도통되는 지는 부하전류 흐름 상태에 의해 결정될 수 있다. In addition, whether the switch IGBT is conducted at the same switching state change or whether the diode connected in parallel with the switch is conducted may be determined by the load current flow state.
NPC 3-레벨 인버터 회로에 있어서 클램프 다이오드가 Si 다이오드 상용소자 일 때에 발생하는 역회복 현상을 분석하여 보면, 부하전류 흐름이 양방향이면서 이때 스위칭 상태가 양극(P) 스위칭 동작에서 중성점(O) 스위칭 동작 상태로 바뀔 때 및 부하전류 흐름이 음방향이면서 스위칭 상태가 음극(N) 스위칭 상태에서 중성점(O) 스위칭 상태로 바뀔 때를 제외하고는, 모든 동작의 과도상태에서 역회복 현상에 의한 역회복 전류가 흐르게 된다.In the NPC three-level inverter circuit, the reverse recovery phenomenon occurring when the clamp diode is a Si diode commercial element shows that the load current flows in both directions and the switching state is the neutral point (O) switching operation in the positive (P) switching operation. Reverse recovery current due to reverse recovery in the transient state of all operations, except when changing to the state and when the load current flow is negative and the switching state changes from the negative (N) switching state to the neutral (O) switching state. Will flow.
도 4는 양극(P) 스위칭 동작상태에서 중성점(O) 스위칭 동작 상태로 전환시 과도상태로 역회복되어야 하는 다이오드를 보여 준다.FIG. 4 shows a diode that needs to be reversed to a transient state when switching from a positive (P) switching state to a neutral (O) switching state.
또한, 도 5 중성점(O) 스위칭 동작 상태에서 양극(P) 스위칭 동작 상태로 과도 이전시 과도상태로 역회복되어야 하는 다이오드를 보여 주고, 도 6은 중성점(O) 스위칭 상태에서 음극(N) 스위칭 동작 상태로 과도 이전시 과도상태로 역회복되어야 하는 다이오드를 보여 주고 있다.In addition, FIG. 5 shows a diode that needs to be reversely restored to a transient state when the transition from the neutral point (O) switching operation state to the positive electrode (P) switching state is performed, and FIG. It shows a diode that needs to be reversed to the transient state when it is transferred to the operating state.
SiC 다이오드의 역회복 전류의 첨두값이 종래의 Si 다이오드의 역회복 전류의 첨두값보다 매우 낮다는 것은 이미 증명이 되었다. 이 역회복 전류는 에너지 변환 동작시에 기생회로 내에 분포되어 있는 인덕터 등과 작용하여 전자파 장애를 키우는 EMI 주파수를 발생시키거나 전류가 회로 사이를 공진하여 시스템의 변환효율을 떨어뜨리는 원인이 된다. It has already been demonstrated that the peak value of the reverse recovery current of a SiC diode is much lower than the peak value of the reverse recovery current of a conventional Si diode. The reverse recovery current acts as an inductor distributed in the parasitic circuit during the energy conversion operation to generate an EMI frequency that causes electromagnetic interference, or the current resonates between the circuits, thereby reducing the conversion efficiency of the system.
따라서 본 발명의 실시 예와 같이 클램프 다이오드를 SiC 다이오드를 포함하여 설계하는 것이 바람직하며 이때 SPWM 적용하여 수치해석적인 분석을 통해 얻은 결과를 보면, 기존 Si다이오드 대비하여 클램핑 다이오드 회로에서의 손실이 약 35% 정도 감소함을 확인할 수 있다.Therefore, it is preferable to design the clamp diode including the SiC diode as in the embodiment of the present invention. At this time, the result obtained through numerical analysis by applying the SPWM shows that the loss in the clamping diode circuit is about 35 compared to the conventional Si diode. It can be seen that the percent decrease.
이와 같이 NPC 3-레벨 인버터의 클램프 다이오드가 SiC 다이오드일 경우에는 Si 다이오드로 구성할 때보다 역회복 현상이 현저하게 줄어든다. 역회복 현상은 다이오드가 도통하고 있는 상태에서 상기 다이오드 양단에 역전압이 인가되어 전류흐름이 갑자기 차단되는 경우 필연적으로 발생되는 과도적 현상이며, 본 발명의 NPC 3-레벨 인버터 동작시에는 중성점 (O) 스위칭 동작상태에서 양극(P) 스위칭 동작상태 또는 음극(N) 스위칭 동작상태로 전환되어 클램프 다이오드의 전류 흐름이 갑자기 차단되는 경우가 최소화 되어 역회복 현상에 따른 스위칭 손실이 감소될 수 있도록 펄스폭 제어 방법을 개선하는 것이다.As described above, when the clamp diode of the NPC three-level inverter is a SiC diode, the reverse recovery phenomenon is significantly reduced than that of the Si diode. The reverse recovery phenomenon is a transient phenomenon that is inevitably generated when a reverse voltage is applied across the diode and the current flow is suddenly cut off while the diode is in a conducting state. ) Pulse width to reduce switching loss due to reverse recovery by minimizing the sudden interruption of current flow of clamp diode by switching from switching operation to positive (P) switching or negative (N) switching It is to improve the control method.
즉, 일반적으로는 부하전류의 방향에 따라 이와 같은 역회복 현상의 발생 여부 결정되는데, NPC 3-레벨 인버터 회로에서 본 발명의 일실시 예인 펄스폭 제어 방식을 채택함으로써 부하전류의 부호와 기준 전압의 부호가 서로 반대일 때만 역회복 현상이 일어나게 되는 것이다.That is, it is generally determined whether such a reverse recovery phenomenon occurs according to the direction of the load current. In the NPC three-level inverter circuit, the pulse width control method, which is an embodiment of the present invention, is adopted to determine the sign of the load current and the reference voltage. Only when the signs are reversed will the reverse recovery happen.
즉, 도 4에서 (a), (b)의 경우에만 역회복 현상이 일어나고 나머지 상태에서는 역회복 현상이 일어나지 않는다.That is, the reverse recovery phenomenon occurs only in the case of (a) and (b) in FIG. 4, and the reverse recovery phenomenon does not occur in the remaining states.
이때 기준 전압과 부하전류 사이의 각을 역률각이라 한다면, 역률은 cosθ가 된다. 따라서 이 역률 값이 커질수록 역회복 현상이 일어나는 구간이 좁아지고 또한 역회복 전류에 의한 손실을 감소시켜 시스템의 동작시 효율의 향상을 가져올 수 있고 전자파 장애(EMI) 현상도 크게 줄일 수 있다.If the angle between the reference voltage and the load current is the power factor angle, the power factor is cosθ. Therefore, the larger the power factor value, the narrower the interval where reverse recovery occurs and the loss caused by reverse recovery current can be reduced, resulting in improved efficiency in the operation of the system and significantly reducing electromagnetic interference (EMI).
도 6은 본 발명의 일실시 예인 3-레벨 인버터의 펄스폭 변조 제어 방법을 보여 주는 순서도이다.6 is a flowchart illustrating a pulse width modulation control method of a three-level inverter according to an embodiment of the present invention.
본 발명의 일실시 예로, 역회복 전류의 발생 빈도를 줄이기 위한 계통 연계형 3-레벨 NPC 인버터 회로에 있어서 펄스폭 제어 방법은 아래와 같다.In one embodiment of the present invention, the pulse width control method in a grid-connected three-level NPC inverter circuit for reducing the frequency of reverse recovery current is as follows.
먼저 인버터 각상 전류를 측정한다.(S201)First, the current of each phase of the inverter is measured.
상기 측정된 전류로부터 각 상에 흐르는 전류를 서로 비교하여 최대 전류가 흐르는 상을 판정한다.(S202)The currents flowing in each phase are compared with each other from the measured currents to determine a phase in which the maximum current flows.
상기 판정된 최대 전류 상으로부터 옵셋 전압을 결정한다.(S203)The offset voltage is determined from the determined maximum current phase (S203).
상기 옵셋 전압을 각 상의 지령전압에 가산하여(S203), 펄스폭 결정시에 삼각파와 비교할 최종 지령전압을 생성하게 되는 것이다.(S204).The offset voltage is added to the command voltage of each phase (S203) to generate a final command voltage to be compared with the triangular wave when determining the pulse width (S204).
도 7은 본 발명의 펄스폭 변조 제어 방법의 구체적인 일실시 예를 나타낸다.7 shows a specific embodiment of the pulse width modulation control method of the present invention.
상기 옵셋 전압을 결정하는 단계을 상세히 설명하면,Determining the offset voltage in detail,
우선, U상 전류 절대값으로 가상 기준값(I temp )을 정하고 U상 전류를 일시적 최대값으로 가정한다.(S301);First, the virtual reference value I temp is determined as the absolute value of U phase current, and it is assumed that the U phase current is a temporary maximum value (S301);
V상 전류 절대값을 상기 U상 전류 절대값에 해당되는 가상 기준값과 비교하한다.(302);The absolute value of the V-phase current is compared with the virtual reference value corresponding to the absolute value of the U-phase current (302);
만약 상기 단계(S302)에서 V상 전류 절대값과 가상 기준값과의 비교 결과, V상 전류 절대값이 상기 가상 기준값보다 크면 V상 전류 절대값으로 상기 가상 기준값(I temp )을 보정하고 V상 전류를 일시적 최대값으로 가정한다.(S303);If the absolute value of the V phase current is greater than the virtual reference value as a result of the comparison between the absolute value of the V phase current and the virtual reference value in step S302, the virtual reference value I temp is corrected to the absolute value of the V phase current and the V phase current is adjusted. Is assumed to be the temporary maximum value (S303);
이후, 상기 단계(S302)의 비교 결과, V상 전류 절대값이 상기 단계(S301)의 가상 기준값보다 적으면 가상 기준값(I temp )을 보정치 아니하고, 다시 W상 전류 절대값을 상기 가상 기준값과 비교한다.(S304).Thereafter, when the comparison result of the step (S302), if the absolute V-phase current value is less than the virtual reference value of the step (S301), the virtual reference value ( I temp ) is not corrected, and the absolute W-phase current value is compared with the virtual reference value again. (S304).
또한, 상기 단계(S304)의 비교 결과, W상 전류 절대값이 상기 가상 기준값(I temp )보다 크게 되면 W상 전류를 일시적 최대값으로 가정한다.(S305). Also, as a result of the comparison in the step S304, if the absolute value of the W phase current is larger than the virtual reference value I temp , the W phase current is assumed to be a temporary maximum value (S305).
또한, 상기 단계(S304)의 비교 결과, W상 전류 절대값이 상기 가상 기준값(I temp )보다 적으면, 가상 기준값(I temp )을 보정치 아니한다.If the absolute value of the W phase current is less than the virtual reference value I temp as a result of the comparison in step S304, the virtual reference value I temp is not corrected.
도 8은 본 발명의 펄스폭 변조 제어 방법의 또 다른 구체적인 실시 예로써 전술한 바 있는 최종 지령전압을 생성하는 단계를 보여 주고 있다.FIG. 8 illustrates a step of generating the final command voltage as described above as another specific embodiment of the pulse width modulation control method of the present invention.
우선 최대 전류가 흐르는 상이 V상인가를 판정한다.(S401). 만약 상기 단계(S401)에서 최대 전류가 흐르는 상이 V상이면 옵셋 전압을 음의 V상 기준전압(-V b _ ref )으로 결정한다.(S402).First, it is determined whether the phase in which the maximum current flows is in the V phase (S401). If the phase through which the maximum current flows in step S401 is V phase, the offset voltage is determined as a negative V phase reference voltage ( −V b _ ref ) (S402).
이어서 상기 단계(S401) 이후에 최대 전류가 흐르는 상이 W상인가를 판정한다.(S403). 상기 단계(S403)에서 최대 전류가 흐르는 상이 W상이면 옵셋 전압을 음의 W상의 기준전압(-V w _ ref )으로 결정한다.(S404).Subsequently, it is determined whether the phase in which the maximum current flows after the step S401 is a W phase (S403). If the phase in which the maximum current flows in the step S403 is the W phase, the offset voltage is determined as the reference voltage ( −V w _ ref ) of the negative W phase (S404).
만약 상기 단계(S403)에서 최대 전류가 흐르는 상이 W상이 아니라면, 옵셋 전압을 음의 U상 기준전압(-V u _ ref )으로 결정하고(S405), 상기 단계 S402, S404 또는 S405 에서 결정된 옵셋 전압을 각 상의 지령전압에 가산하여 최종 지령전압을 생성하게 되는 것이다.If the phase through which the maximum current flows in the step S403 is not the W phase, the offset voltage is determined as a negative U-phase reference voltage ( −V u _ ref ) (S405), and the offset voltage determined in the step S402, S404, or S405. Is added to the command voltage of each phase to generate the final command voltage.
도 9은 본 발명의 기술적 사상을 채택한 펄스폭 변조 제어 방법과 종래 방식에 있어서 역회복 전류 발생 횟수를 비교하여 보여 주고 있다. 여기서 보인 바와 같이 삼각파와 최종 지령전압을 비교하여 펄스폭을 생성하도록 되어 있는 데, 상기 옵셋 전압을 각 상의 지령전압에 가산하여 결정하는 방식으로 펄스폭을 제어함으로써, 역회복 전류 발생 빈도가 감소되어 클램핑 다이오드의 역회복 전류가 흐름에 따라 발생되는 손실을 최소화할 수 있게 되는 것이다.9 shows a comparison of the number of reverse recovery currents in the pulse width modulation control method employing the technical idea of the present invention and the conventional method. As shown here, the pulse width is generated by comparing the triangular wave with the final command voltage. By controlling the pulse width by adding the offset voltage to the command voltage of each phase, the frequency of reverse recovery current is reduced. The loss caused by the reverse recovery current of the clamping diode can be minimized.
도 10은 본 발명의 펄스폭 변조 제어 방법을 채택한 경우와 종래 방식에 있어서 SiC 다이오드에 역전압이 인가될 시 역회복 전류가 흐르는 시간 폭을 비교하여 보여 주고 있으며, 본 발명의 펄스폭 변조 제어 방법을 채택하면, SiC 다이오드에 역전압이 인가될 시 역회복 전류가 흐르는 시간 폭이 30% 이하로 감소됨을 알 수 있다.FIG. 10 shows a comparison of the time width of the reverse recovery current flowing when the reverse voltage is applied to the SiC diode in the case of adopting the pulse width modulation control method of the present invention, and the pulse width modulation control method of the present invention. In this case, it can be seen that when the reverse voltage is applied to the SiC diode, the time width through which the reverse recovery current flows is reduced to 30% or less.
Claims (4)
인버터 각상 전류를 측정하는 단계;
상기 측정된 전류로부터 최대 전류가 흐르는 상을 판정하는 단계;
상기 판정된 최대 전류 상으로부터 옵셋 전압을 결정하는 단계;
상기 옵셋 전압을 각 상의 지령전압에 가산하여 최종 지령전압을 생성하는 단계;
를 포함하여 클램핑 다이오드 역회복 전류를 최소화하는 것을 특징으로 하는 3-레벨 인버터의 펄스폭 변조 제어 방법.In the pulse width control method of a grid-connected three-level NPC inverter circuit,
Measuring a current of each inverter phase;
Determining a phase through which the maximum current flows from the measured current;
Determining an offset voltage from the determined maximum current phase;
Generating a final command voltage by adding the offset voltage to the command voltage of each phase;
Pulse width modulation control method of a three-level inverter, characterized in that to minimize the clamping diode reverse recovery current.
상기 옵셋 전압을 결정하는 단계는,
U상 전류 절대값으로 가상 기준값(I temp )을 정하고 U상 전류를 일시적 최대값으로 가정하는 단계(S301);
V상 전류 절대값을 상기 가상 기준값과 비교하는 단계(S302);
상기 단계(S302)의 비교 결과, V상 전류 절대값이 상기 가상 기준값보다
크면 V상 전류 절대값으로 상기 가상 기준값(I temp )을 보정하고 V상 전류를 일시적 최대값으로 가정하는 단계(S303);
상기 단계(S302)의 비교 결과, V상 전류 절대값이 상기 단계(S301)의 가상 기준값보다 적으면 가상 기준값(I temp )을 보정치 아니하고, W상 전류 절대값을 상기 가상 기준값과 비교하는 단계(S304); 및
상기 단계(S304)의 비교 결과, W상 전류 절대값이 상기 가상 기준값(I temp )보다 크면 W상 전류를 일시적 최대값으로 가정하는 단계(S305); 및
상기 단계(S304)의 비교 결과, W상 전류 절대값이 상기 가상 기준값(I temp )보다 적으면, 가상 기준값(I temp )을 보정치 아니하는 단계;를 포함하는 3-레벨 인버터의 펄스폭 변조 제어 방법.The method of claim 1,
Determining the offset voltage,
Setting a virtual reference value I temp as an absolute value of the U phase current and assuming a U phase current as a temporary maximum value (S301);
Comparing an absolute value of a V phase current with the virtual reference value (S302);
As a result of the comparison in step S302, the absolute value of V-phase current is greater than the virtual reference value.
Correcting the virtual reference value I temp with an absolute value of V phase current and assuming the V phase current as a temporary maximum value (S303);
As a result of the comparison in the step S302, if the absolute V phase current value is less than the virtual reference value of the step S301, the virtual reference value I temp is not corrected, and the W phase current absolute value is compared with the virtual reference value ( S304); And
As a result of the comparison in step S304, assuming that the phase W current is greater than the virtual reference value I temp , assuming that the phase W current is a temporary maximum value (S305); And
A comparison result of the step (S304), W-phase current absolute value of the imaginary reference value (I temp) than small, the virtual reference value (I temp) the correction value is not the method comprising; of 3-level inverter including a pulse width modulation control Way.
최종 지령전압을 생성하는 단계는,
최대 전류가 흐르는 상이 V상인가를 판정하는 단계(S401);
상기 단계(S401)에서 최대 전류가 흐르는 상이 V상이면 옵셋 전압을 음의 V상 기준전압(-V b _ ref )으로 결정하는 단계(S402);
상기 단계(S401)이후에 최대 전류가 흐르는 상이 W상인가를 판정하는 단계(S403);
상기 단계(S403)에서 최대 전류가 흐르는 상이 W상이면 옵셋 전압을 음의 W상의 기준전압(-V w _ ref )으로 결정하는 단계(S404); 및
상기 단계(S403)이후에 옵셋 전압을 음의 U상 기준전압(-V u _ ref )으로 결정하는 단계(S405);를 포함하고,
상기 단계 S402, S404 또는 S405 에서 결정된 옵셋 전압을 각 상의 지령전압에 가산하여 최종 지령전압을 생성하는 것을 특징으로 하는 3-레벨 인버터의 펄스폭 변조 제어 방법.The method of claim 1,
Generating the final command voltage,
Determining whether the phase in which the maximum current flows is in the V phase (S401);
Determining an offset voltage as a negative V-phase reference voltage ( −V b _ ref ) when the phase in which the maximum current flows in the step (S401) is V phase;
Determining whether the phase through which the maximum current flows is W phase after step S401 (S403);
Determining an offset voltage as a reference voltage ( −V w _ ref ) of the negative W phase if the phase in which the maximum current flows in the step (S403) is a W phase (S404); And
And determining the offset voltage as a negative U-phase reference voltage ( −V u _ ref ) after step S403 (S405).
And a final command voltage is generated by adding the offset voltage determined in the step S402, S404 or S405 to the command voltage of each phase.
각 스위치와 중성점을 연결하여 전류를 환류시키는 중성점 다이오드가 SiC 구조의 소자인 것을 특징으로 하는 계통 연계형 3-레벨 NPC 인버터 회로.
In a grid linked three-level NPC inverter circuit,
A grid-connected three-level NPC inverter circuit, characterized in that the neutral point diode connecting each switch and the neutral point to return current is an SiC element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120082842A KR20140013863A (en) | 2012-07-28 | 2012-07-28 | Npc 3-level clamping diode inverter circuit and pwm control method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120082842A KR20140013863A (en) | 2012-07-28 | 2012-07-28 | Npc 3-level clamping diode inverter circuit and pwm control method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20140013863A true KR20140013863A (en) | 2014-02-05 |
Family
ID=50264225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120082842A KR20140013863A (en) | 2012-07-28 | 2012-07-28 | Npc 3-level clamping diode inverter circuit and pwm control method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20140013863A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101434849B1 (en) * | 2014-05-07 | 2014-09-05 | 주식회사 이온 | Method for switching element turn-over and pwm of vector control using three phase tnpc 3level converter and inverter |
| KR20180103238A (en) | 2017-03-09 | 2018-09-19 | 한경대학교 산학협력단 | 3-level t-type inverter operation method using level change |
| US10177754B2 (en) | 2016-02-18 | 2019-01-08 | Lsis Co., Ltd. | Method and apparatus for generating PWM signal |
| CN111900889A (en) * | 2020-07-29 | 2020-11-06 | 上海岩芯电子科技有限公司 | Neutral point potential control method for direct-current bus of three-phase four-wire three-level inverter |
| WO2021071013A1 (en) * | 2019-10-08 | 2021-04-15 | 디아이케이(주) | Discontinuous pulse width modulation apparatus and method for minimizing switching loss of power conversion system |
| WO2021259145A1 (en) * | 2020-06-23 | 2021-12-30 | 山特电子（深圳）有限公司 | I-type three-level converter and uninterruptible power module |
| KR20220004307A (en) * | 2020-07-03 | 2022-01-11 | 엘에스일렉트릭(주) | Power conversion device |
| CN111900889B (en) * | 2020-07-29 | 2024-05-03 | 上海岩芯电子科技有限公司 | Neutral point potential control method for direct current bus of three-phase four-wire three-level inverter |
-
2012
- 2012-07-28 KR KR1020120082842A patent/KR20140013863A/en not_active Application Discontinuation
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101434849B1 (en) * | 2014-05-07 | 2014-09-05 | 주식회사 이온 | Method for switching element turn-over and pwm of vector control using three phase tnpc 3level converter and inverter |
| US10177754B2 (en) | 2016-02-18 | 2019-01-08 | Lsis Co., Ltd. | Method and apparatus for generating PWM signal |
| KR20180103238A (en) | 2017-03-09 | 2018-09-19 | 한경대학교 산학협력단 | 3-level t-type inverter operation method using level change |
| WO2021071013A1 (en) * | 2019-10-08 | 2021-04-15 | 디아이케이(주) | Discontinuous pulse width modulation apparatus and method for minimizing switching loss of power conversion system |
| WO2021259145A1 (en) * | 2020-06-23 | 2021-12-30 | 山特电子（深圳）有限公司 | I-type three-level converter and uninterruptible power module |
| KR20220004307A (en) * | 2020-07-03 | 2022-01-11 | 엘에스일렉트릭(주) | Power conversion device |
| CN111900889A (en) * | 2020-07-29 | 2020-11-06 | 上海岩芯电子科技有限公司 | Neutral point potential control method for direct-current bus of three-phase four-wire three-level inverter |
| CN111900889B (en) * | 2020-07-29 | 2024-05-03 | 上海岩芯电子科技有限公司 | Neutral point potential control method for direct current bus of three-phase four-wire three-level inverter |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP3657661B1 (en) | Conversion circuit, control method, and power supply device | |
| Wang et al. | Overview of silicon carbide technology: Device, converter, system, and application | |
| US9705313B2 (en) | Three-level inverter employing a bidirectional switch, and modular structure therefor | |
| KR102600766B1 (en) | Modular multi-level converter | |
| EP2590312A1 (en) | Voltage source converter (VSC) with neutral-point-clamped (NPC) topology and method for operating such voltage source converter | |
| JP5369922B2 (en) | 3-level power converter | |
| US10608522B2 (en) | Electrical circuit with auxiliary voltage source for zero-voltage switching in DC-DC converter under all load conditions | |
| CN110870191B (en) | Three-level and two-stage decoupling active NPC converter | |
| EP2728734A1 (en) | A three-level neutral-point-clamped inverter | |
| KR20140013863A (en) | Npc 3-level clamping diode inverter circuit and pwm control method thereof | |
| EP3029821B1 (en) | Semiconductor device and power conversion device | |
| US20140092660A1 (en) | Multilevel converter system | |
| Lyons et al. | Innovation IGCT main drives | |
| Zhang et al. | Comprehensive loss evaluation of neutral-point-clamped (NPC) and T-Type three-level inverters based on a circuit level decoupling modulation | |
| Sahan et al. | Combining the benefits of SiC T-MOSFET and Si IGBT in a novel ANPC power module for highly compact 1500-V grid-tied inverters | |
| Anthon et al. | Efficiency investigations of a 3kW T-Type inverter for switching frequencies up to 100 kHz | |
| EP2840699A2 (en) | Multilevel converter system | |
| JP6455793B2 (en) | Power converter and power conditioner using the same | |
| CA2864566A1 (en) | Method and system for driving electric machines | |
| Bahman et al. | Comparison between 9-level hybrid asymmetric and conventional multi-level inverters for medium voltage application | |
| Hui et al. | Investigation and loss comparison of 6.6 kV 5-level converters | |
| JP2013236460A (en) | Three-level inverter | |
| KR20190101066A (en) | Snubber Circuit for Solar Generation System | |
| Komurcugil et al. | Neutral-point-clamped and T-type multilevel inverters | |
| Jung et al. | Layout of IGBT-based Current Source Converter for low stray inductance |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |