JP5579538B2 - Ｆｄｓｏｉトランジスタの電気性能を評価するための方法および装置 - Google Patents

Ｆｄｓｏｉトランジスタの電気性能を評価するための方法および装置 Download PDF

Info

Publication number
JP5579538B2
JP5579538B2 JP2010190662A JP2010190662A JP5579538B2 JP 5579538 B2 JP5579538 B2 JP 5579538B2 JP 2010190662 A JP2010190662 A JP 2010190662A JP 2010190662 A JP2010190662 A JP 2010190662A JP 5579538 B2 JP5579538 B2 JP 5579538B2
Authority
JP
Japan
Prior art keywords
transistor
modeled
interface
fdsoi
capacitance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010190662A
Other languages
English (en)
Other versions
JP2011054966A (ja
Inventor
グザヴィエ・ギャロス
ローラン・ブリュネ
Original Assignee
コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ filed Critical コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
Publication of JP2011054966A publication Critical patent/JP2011054966A/ja
Application granted granted Critical
Publication of JP5579538B2 publication Critical patent/JP5579538B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G01R31/2621—Circuits therefor for testing field effect transistors, i.e. FET's
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2642—Testing semiconductor operation lifetime or reliability, e.g. by accelerated life tests

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

本発明は、FDSOIトランジスタ、すなわちSOI(Silicon-On-Insulator)型の完全空乏型トランジスタ(fully depleted transistors)の電気性能を評価するための方法および装置に関する。
本発明は、特に、FDSOIトランジスタの半導体-誘電体界面の欠陥密度を評価することによって、その界面を電気的に特性評価するために使用されるものであり、FDSOIトランジスタの電気性能は、これらの界面の品質に直接的に依存し、したがってその界面に存在する欠陥密度に直接依存する。
FDSOIトランジスタ1の一例が図1に示される。トランジスタ1は、例えばシリコンなどの半導体からなる基板3を含むSOI(Silicon-On-Insulator)型基板上に形成され、この基板3上には、埋込み誘電体(BOX)を形成する誘電体層5が配置され、この誘電体層５は例えばSiO2からなる。
チャネル領域7ならびにソース領域9およびドレイン領域11が形成されるシリコンなどの半導体層が誘電体層5上に配置される。チャネル7は例えばSiO2からなるゲート誘電体13で覆われ、誘電体13上に、例えばTiNからなるゲート15が配置される。
このようなFDSOI型のトランジスタ1の電気性能は、シリコン/SiO2界面、すなわち、前部界面と呼ばれる、チャネルを形成するように意図されたシリコン部分7とゲート誘電体13との間の界面、および、後部界面と呼ばれる、シリコン部分7と埋込み誘電体5との間の界面の品質に依存する。
したがって、このトランジスタ1の電気性能を評価するには、これらの前部界面における欠陥の密度(Dit1)および後部界面における欠陥の密度(Dit2)を測定し定量化できることが必要である。
バルクトランジスタ、すなわち埋込み誘電体を含まないバルク半導体基板上に形成されたトランジスタの界面欠陥の密度を決定する様々な方法がある。これらの技法のいくつかはSOI基板上に形成されたトランジスタに適合させることができる。しかし、この場合、それらはそれほど正確でないか、または適合された試験構造を使用する必要がある。
SOIトランジスタを電気的に特性評価する第1の方法は、トランジスタの特性ID(Vg)を使用することからなり、これにより閾値下の傾斜を計算し、それから界面状態密度、すなわちトランジスタの界面における欠陥の密度を推測する。この特性は、トランジスタのゲートに電圧Vgを印加し、ドレインから流れ出る電流IDを測定することによって得られ、ソースは接地に電気的に接続される。この第1の方法は、比較的不正確であり、1011欠陥/cm2未満の欠陥密度を評価することができないという欠点がある。
電荷ポンピング技法と呼ばれる第2の方法は、バルクトランジスタに適用される場合、チャネルを形成するように意図された半導体部分とゲート誘電体との間の欠陥密度に比例するトランジスタの基板電流IBを測定することからなる。この測定の間、矩形波信号がトランジスタのゲートに印加され、ソースおよびドレインは接地に電気的に接続される。この方法は正確であるが、半導体からなる基板とチャネルとの間に存在する埋込み誘電体を考慮に入れて基板電流IBを測定することはできないので、この方法はSOIトランジスタに使用することができない。
したがって、SOI基板、特にFDSOIトランジスタにこの方法を適用するには、FDSOIトランジスタの別の特定の試験構造を使用し、トランジスタの誘電体-半導体界面と同様の誘電体-半導体界面を含むことが必要である。これらの試験構造は、T. Ouisse等の文献「Adaptation of the Charge Pumping Technique to Gated p-i-n Diodes Fabricated on Silicon on Insulator」、IEEE transactions on electron devices、1991年、38巻、6号、1432〜1444頁に記述されているようなp-i-n型のダイオードとすることができる。これらの試験構造は、D.J. Wouters等の文献「Characterization of Front and Back Si-SiO2 Interfaces in Thick- and Thin-Film Silicon-on-Insulator MOS structures by the Charge-Pumping Technique」IEEE transactions on electron devices、1989年、36(1)巻、9号、1746〜1750頁に記述されているような接触型基板によるトランジスタとすることもできる。
欧州特許出願公開第1591558号
「Adaptation of the Charge Pumping Technique to Gated p-i-n Diodes Fabricated on Silicon on Insulator」、T. Ouisse等、IEEE transactions on electron devices、1991年、38巻、6号、1432〜1444頁 「Characterization of Front and Back Si-SiO2 Interfaces in Thick- and Thin-Film Silicon-on-Insulator MOS structures by the Charge-Pumping Technique」D.J. Wouters等、IEEE transactions on electron devices、1989年、36(1) 巻、9号、1746〜1750頁
本発明の目的は、トランジスタのゲート誘電体とトランジスタのチャネルを形成するように意図された半導体との間の界面、および、トランジスタのチャネルを形成するように意図された半導体とトランジスタの埋込み誘電体との間の界面に存在する欠陥の特性評価を可能にし、約1011欠陥/cm2未満の欠陥密度の検出をさらに可能にし、正確であり、従来技術の方法で必要とされるような特定の試験構造を必要とせずにFDSOIトランジスタに直接適用することができるFDSOIトランジスタの電気性能を評価する方法および装置を提案することである。
このために、本発明は、
- FDSOIトランジスタがNMOS型である場合、FDSOIトランジスタの半導体からなる基板に電圧VBG>0を、またはFDSOIトランジスタがPMOS型である場合、FDSOIトランジスタの半導体からなる基板に電圧VBG<0を印加することによって、FDSOIトランジスタのゲート領域とソース領域およびドレイン領域との間に印加される電圧VFGに応じて、FDSOIトランジスタのキャパシタンスおよび/またはコンダクタンスを測定する段階と、
- モデル化トランジスタに印加される電圧VFGおよびVBGの値に応じて、それぞれ、モデル化トランジスタのゲート誘電体とモデル化トランジスタのチャネルを形成するように意図された半導体との間の界面およびモデル化トランジスタのチャネルを形成するように意図された半導体とモデル化トランジスタの埋込み誘電体との間の界面における欠陥密度Dit1、Dit2の様々な選択された理論値について、FDSOIトランジスタと等価な電気回路によってモデル化されたトランジスタのキャパシタンスの理論値および/またはコンダクタンスの理論値を計算する段階と、
- モデル化トランジスタの界面における欠陥密度Dit1、Dit2の様々な選択された理論値に対する、FDSOIトランジスタのキャパシタンスの測定値および/またはコンダクタンスの測定値と、モデル化トランジスタのキャパシタンスの計算された理論値および/またはコンダクタンスの計算された理論値との間の比較によって、FDSOIトランジスタの対応する界面における欠陥密度Dit1、Dit2の真の値を決定する段階と
を含む、FDSOIトランジスタの電気性能を評価する方法を提案する。
理論値を計算する段階と、欠陥密度の真の値を決定する段階の間に行われる比較とは、前もって測定されたトランジスタの特性(キャパシタンスおよび/またはコンダクタンス)に基づいて行うことができる。
測定する段階の間にトランジスタのキャパシタンスおよびコンダクタンスが測定される場合、理論値を計算するおよび欠陥密度の実際の値を決定する後続の段階は、トランジスタのキャパシタンスおよびコンダクタンスを使用して、またはそうでない場合、これらの特性の一方だけを使用して行うことができる。
一方、測定する段階の間にトランジスタのキャパシタンスまたはコンダクタンスの一方だけが測定される場合、理論値を計算するおよび欠陥密度の真の値を決定する後続の段階は、測定された特性、すなわちキャパシタンスまたはコンダクタンスに対して行うことができる。しかし、キャパシタンスまたはコンダクタンスの中の特性の一方だけが欠陥密度の真の値の決定の間に使用されるが、キャパシタンスおよびコンダクタンスの理論値の計算を行ってもよい。
したがって、本発明による方法は、トランジスタの前部界面と後部界面との間に存在する静電結合を使用しながらFDSOIトランジスタのキャパシタンスおよび/またはコンダクタンスを測定することに基づき、前部界面はトランジスタのゲート誘電体とトランジスタのチャネルを形成するように意図された半導体との間の界面に対応し、後部界面はチャネルを形成するように意図された半導体とトランジスタの埋込み誘電体との間の界面に対応する。
本発明による方法は、行われた測定を介して、前部界面の欠陥の電気応答を後部界面の欠陥の電気応答から相関除去(decorrelate)すること、および、測定によって得られた結果とトランジスタのモデル化によって得られた結果とを比較することによって欠陥密度の実際の値をやはり見いだすことができるトランジスタの電気モデル化を使用することを提案する。
したがって、本発明により、特に、既存のFDSOIトランジスタの性能を非破壊法で評価することが可能となる。
FDSOIトランジスタと等価な電気回路によってモデル化されたトランジスタのキャパシタンスおよび/またはコンダクタンスの理論値は、特に、電圧VFGおよびVBGの実験値をモデル化トランジスタに適用することによって計算することができる。
電圧VFGは、値が約-2Vと2Vとの間からなることができるDC成分と、交流、すなわちACの正弦波成分とを含むことができ、その周波数は、約10kHzと100kHzとの間からなることができ、振幅が約30mVと40mVとの間からなることができる。
電圧VBGの値は、電圧VFGに応じたFDSOIトランジスタの測定コンダクタンスを示す曲線が少なくとも2つのピークを含むように選択することができる。
電圧VBGは、DC電圧とすることができ、その値は、FDSOIトランジスタがNMOS型である場合に、約15Vと30Vとの間からなることができ、FDSOIトランジスタがPMOS型である場合に、約-15Vと-30Vとの間からなることができる。
FDSOIトランジスタのキャパシタンスおよび/またはコンダクタンスはインピーダンス分析器で測定することができる。
FDSOIトランジスタと等価な電気回路は、互いに電気的に並列に接続された1組の構成要素に対して電気的に直列に接続された第1のキャパシタンスを含むことができ、前記1組の構成要素は、モデル化トランジスタの前記界面の側においてモデル化トランジスタのチャネルを形成するように意図された半導体における反転キャパシタンス、およびモデル化トランジスタの前記界面における欠陥のキャパシタンスに対応することができる4つのキャパシタンスと、モデル化トランジスタの前記界面における欠陥のコンダクタンスに対応することができる2つのコンダクタンスとを含むことができる。
キャパシタンスおよび/またはコンダクタンスの計算された理論値は、
- モデル化トランジスタの界面における電子濃度nS1およびnS2の理論値を計算する段階と、
- モデル化トランジスタの界面における欠陥の特性寿命τ1およびτ2の理論値を
τ1,2=σ1,2.vth.nS1,2
のように計算する段階と、
- Dit1およびDit2から選択された様々な理論値についてモデル化トランジスタの界面におけるキャパシタンスCit1およびCit2の理論値を
Figure 0005579538
のように計算する段階と、
- Dit1およびDit2から選択された様々な理論値についてモデル化トランジスタの界面におけるコンダクタンスGit1およびGit2の理論値を
Figure 0005579538
のように計算する段階と、
- モデル化トランジスタの界面の各々の側においてそれぞれモデル化トランジスタのチャネルを形成するように意図された半導体における反転電荷Qinv1およびQinv2の理論値を
Figure 0005579538
のように計算する段階と、
- モデル化トランジスタの界面の各々の側においてそれぞれモデル化トランジスタのチャネルを形成するように意図された半導体における電位ΨS1およびΨS2の理論値を計算する段階と、
- モデル化トランジスタの界面の各々の側においてそれぞれモデル化トランジスタのチャネルを形成するように意図された半導体における反転キャパシタンスCinv1およびCinv2の理論値を
Figure 0005579538
のように計算する段階と、
- モデル化トランジスタのアドミタンスYmの理論値を
Ym=[(jωCox)-1+(jω(Cinv1+Cinv2+Cit1+Cit2)+Git1+Git2)-1]-1=Gm+jωCm
のように計算する段階と
を適用することによって得ることができ、
ここで、
σ1,2はモデル化トランジスタの界面における捕獲断面積であり、
vthは電荷キャリアの熱速度であり、
ωはモデル化トランジスタに印加された電圧VFGの交流正弦波成分の角周波数であり、
n(x)はモデル化トランジスタのチャネルを形成するように意図された半導体の深さxにおける電子濃度であり、
Coxはモデル化トランジスタのゲート誘電体のキャパシタンスであり、
Cmはモデル化トランジスタのキャパシタンスであり、
Gmはモデル化トランジスタのコンダクタンスであり、
eは素電荷であり、
TSiはトランジスタのチャネルを形成するように意図された半導体の厚さである。
モデル化トランジスタの界面における電子濃度nS1およびnS2ならびに電位ΨS1およびΨS2の理論値は、ポアソンシュレーディンガーソルバタイプ(Poisson Schrodinger solver type)のソフトウェアによって、モデル化トランジスタのチャネルを形成するように意図された半導体の厚さの値、前記半導体のドーピング、モデル化トランジスタのSiO2等価酸化物厚さEOT、および電圧VBGから計算することができる。
FDSOIトランジスタの測定されたコンダクタンスとモデル化トランジスタの計算された理論コンダクタンスとの間の比較は、電圧VFGに応じてこれらのコンダクタンスの曲線をプロットし重ね合わせること、次に、計算された理論コンダクタンス曲線が測定コンダクタンス曲線の2つのピークに実質的に重ね合わされる2つのピークを含むモデル化トランジスタの界面における欠陥密度Dit1、Dit2の選択された理論値を決定することによって達成することができる。
FDSOIトランジスタの測定されたキャパシタンスとモデル化トランジスタの計算された理論キャパシタンスとの間の比較は、電圧VFGに応じてこれらのキャパシタンスの曲線をプロットし重ね合わせること、次に、計算された理論キャパシタンス曲線が測定キャパシタンス曲線の2つの変曲点に実質的に重ね合わされる2つの変曲点を含むモデル化トランジスタの界面における欠陥密度Dit1、Dit2の選択された理論値を決定することによって達成することができる。
本発明は、さらに、上述のようにFDSOIトランジスタの電気性能を評価する方法を適用する手段を含む、FDSOIトランジスタの電気性能を評価するための装置に関する。
本発明は、添付図面を参照しながら決して限定としてではなく純粋に指標として与えられる例示的実施形態の説明を読むとき一層よく理解されるであろう。
FDSOI型のトランジスタを示す図である。 ゼロ基板電圧でのFDSOIトランジスタのG(Vg)特性を示す図である。 本発明の目的であるこのトランジスタの電気性能の評価する方法を適用する間に得られた、様々な電圧値VBGでのFDSOIトランジスタの特性C(VFG)を示す図である。 本発明の目的であるこのトランジスタの電気性能の評価する方法を適用する間に得られた、様々な電圧値VBGでのFDSOIトランジスタの特性G(VFG)を示す図である。 トランジスタの界面欠陥を考慮に入れたまたは考慮に入れないFDSOIトランジスタの等価電気回路を示す図である。 本発明の目的であるこのトランジスタの電気性能を評価する方法を適用する間に、トランジスタの測定された特性C(VFG)に重ね合わされた、シミュレートされたトランジスタの特性C(VFG)を示す図である。 本発明の目的であるこのトランジスタの電気性能を評価する方法を適用する間に、トランジスタの測定された特性G(VFG)に重ね合わされた、シミュレートされたトランジスタの特性G(VFG)を示す図である。 同様に本発明の目的であるFDSOIトランジスタの電気性能を評価するための装置を示す図である。
今後説明される様々な図の同一、同様、または等価な部分は、一方の図から他方の図まで容易に通用するように同じ参照番号を持つ。
図に示された様々な部分は、図をより明瞭にするためには必ずしも等分目盛によって示されていない。
様々な可能性(代替形態および実施形態)は互いに排他的でないものとして理解されるべきであるが、それらは一緒に組み合わせることができる。
バルク型の、すなわちバルク半導体基板上に製作されたMOSトランジスタの場合には、特性C(Vg)(ゲートに印加された電圧Vgに応じたトランジスタのキャパシタンス)およびG(Vg)(ゲートに印加された電圧Vgに応じたトランジスタのコンダクタンス)を使用して、前部界面、すなわち、ゲート誘電体とチャネルを形成する半導体部分との間の界面における欠陥の密度を抽出することが可能である。確かに、特性G(Vg)をプロットすることによって、低い反転領域ピークが現れ、このピークはトランジスタの前部界面における欠陥の密度に比例する。FDSOIトランジスタの場合には、このピークが同様にこのトランジスタの特性G(Vg)に現れる。しかし、このピークは、特性G(Vg)が前部界面および後部界面における電子密度と直接関連しているので、前部界面および後部界面における欠陥の累積に比例する。
図2は、FDSOIトランジスタ、例えば図1に示されたトランジスタ1の特性G(Vg)を示す。この特性は、ゼロの後部面電圧VBG(トランジスタ1の基板3に印加される電圧)の場合にトランジスタ1のゲート15に印加される電圧Vgに応じたS/m2単位でのトランジスタ1のコンダクタンスの値を表す。図2において、約0.1Vに等しい電圧Vgにピークが現れることが分かる。
したがって、図2にプロットされた曲線から、FDSOIトランジスタ1の界面の欠陥密度の各々を評価することは可能ではないことが分かる。
次に、FDSOIトランジスタ1の電気性能を評価する方法が詳述され、その方法により、トランジスタ1のゲート誘電体13と、トランジスタ1のチャネルを形成するように意図された半導体7との間の界面(前部界面)、および、トランジスタ1の半導体7と埋込み誘電体5との間の界面(後部界面)に存在する欠陥を特性評価することが可能となる。
この方法は、2つのフェーズ、すなわち
- トランジスタ1の前部界面の欠陥の電気応答をトランジスタ1の後部界面の欠陥の電気応答から相関除去するための第1のフェーズと、
- トランジスタ1を電気モデル化するための第2のフェーズであって、それにより、次に、以前の測定値と、欠陥密度の様々な選択された値に対するモデル化トランジスタのキャパシタンスの計算された理論値および/またはコンダクタンスの計算された理論値とを比較することによって、性能が評価されるトランジスタFDSOI1の前部界面および後部界面の欠陥密度の真の値の評価が可能となる、第2のフェーズと
を含む。
第1の相関除去(decorrelation)フェーズは、トランジスタ1がNMOS型である場合0よりも大きく、トランジスタ1がPMOS型である場合0よりも小さい電圧VBGがトランジスタ1の後部面、すなわち基板3に印加された状態で、ゲート15に印加される電圧VFGの値に応じてトランジスタ1のキャパシタンスおよびコンダクタンスを測定することによって達成される。これは、トランジスタ1において、前部界面および後部界面におけるチャネルの反転を分離することに物理的に対応する。
これらの測定は、ソース9をドレイン11に電気的に接続し、ゲート15とソース9との間に電圧VFGを印加し、外電圧源により基板3に電圧VBGを印加することによって行われる。キャパシタンスおよびコンダクタンスの測定は、例えばHP4184 Agilentタイプまたは同等物のインピーダンス分析器で行われ、High入力はゲート15に接続され、Low入力はトランジスタ1のソース9に接続される。電圧VFGは、トランジスタ1のキャパシタンスおよびコンダクタンスの測定を行うために、例えば約-2Vと+2Vとの間で値が変更されるDC成分、ならびに振幅が約30mVと40mVとの間からなり、周波数が例えば約10kHzと100kHzとの間からなり、例えば100kHzに設定される交流成分を含む。
本明細書で説明される例では、例えばNMOS型であるFDSOIトランジスタ1のキャパシタンスおよびコンダクタンスの測定は、約1.5と2MV/cmとの間に含まれる埋込み誘電体5の電界Eox=VBG/Toxに対応する3つの異なる電圧値VBGに対して行われ、Toxは埋込み誘電体5の厚さであり、ここでは約145nmに等しい。したがって、測定はVBG=10V、20V、および30Vについて行われる。さらに、説明上の理由で、これらの測定はVBG=0Vについても行われる。PMOS型のトランジスタの場合には、測定は、VBG=-10V、-20V、および-30Vについて行うことができる。
図3において、曲線102、104、および106は、それぞれ30V、20V、および10Vに等しい電圧VBGに対する特性C(VFG)(μF/cm2単位、ここで、VFGはボルト単位で表される)を示す。これらの曲線の各々は、FDSOIトランジスタ1の後部界面で生じる反転に対応する第1の変曲点108と、その後に続く第1の傾斜110からなることが分かる。この第1の傾斜110は、FDSOIトランジスタ1の前部界面で生じる反転に対応する第2の変曲点112がその後に続き、それ自体、第2の傾斜114がその後に続く。これらの3つの曲線について、これらの傾斜の両方の間の遷移フェーズが約0.6μF/cm2に等しいキャパシタンスに対応することが分かる。
比較すると、曲線115は電圧VBG=0に対する特性C(VFG)を示す。この曲線は単一の変曲点(inflection point)117だけを含み、単一の傾斜(slope)119だけがFDSOIトランジスタ1の前部界面および後部界面で同時に生じる反転に対応することが分かる。
図4において、曲線116、118、120、および122は、それぞれ30V、20V、10V、および0Vに等しい電圧VBGに対する特性G(VFG)(S/m2単位、ここで、VFGはボルト単位である)を示す。曲線116および118は各々、それぞれ後部界面および前部界面における低い反転の期間中に現れる2つの別個のピーク124および126を含み、これらのピークは共にFDSOIトランジスタ1の後部界面および前部界面に存在する欠陥の特性であることが分かる。VBG=30Vでは、第1のピーク124は約-1.05Vに等しいVFGで現れ、第2のピーク126は約-0.1Vに等しいVFGで現れている。VBG=20Vでは、第1のピーク124は約-0.65Vに等しいVFGで現れ、第2のピーク126は約-0.1Vに等しいVFGで現れている。一方、曲線120および122では、単一のピークが現れている。
0Vまたは10Vに等しい電圧VBGは、トランジスタ1のコンダクタンスからFDSOIトランジスタ1の前部界面および後部界面における欠陥密度を個別に評価するのに適さないことが分かる。
したがって、特性C(VFG)およびG(VFG)がプロットされた3つの電圧VBG>0(10、20、および30ボルト)の中で、これらの電圧のうちの1つだけが保持される。この電圧は、トランジスタ1の前部界面および後部界面における欠陥の電気的応答に対応する2つの別個のコンダクタンスピークを特性G(VFG)に出現させるように選択される。図4に関連して前に説明した例では、選択されるVBG電圧は無差別に20ボルトまたは30ボルトとすることができるが、それは、これらの電圧の両方で2つのピークが明確に現れるからである。
したがって、このように、FDSOIトランジスタ1のキャパシタンスおよびコンダクタンスを測定する段階は、最初(the beginning)のものから適切な値VBG>0を選択すること、すなわち、特性G(VFG)に2つのピークの出現を引き起こすものを選択することによって、またはVBG>0の様々な値に対してこれらの測定を行い、次に、後者(the latter)のものからVBGの最も適切な値、例えば特性G(VFG)に2つのピークを最も明確に出現させるものを選択することによって適用することができる。
したがって、FDSOIトランジスタ1のキャパシタンスC(VFG)およびコンダクタンスG(VFG)の行われた測定により、FDSOIトランジスタ1のアドミタンスYは、
Y=G(VFG)+jωC(VFG) …(1)
のように得られる。
この方法の第2のフェーズは、シミュレートされたトランジスタの前部界面および後部界面における欠陥密度の様々な選択された理論値について、FDSOIトランジスタ1と等価な電気回路から選択された電圧VBGで得られる特性C(VFG)およびG(VFG)をシミュレートし、そして、これによりFDSOIトランジスタ1の前部界面および後部界面における欠陥密度の真の値を決定することからなる。界面の欠陥の応答ならびに関連する等価アドミタンス(キャパシタンスおよびコンダクタンスからなるアドミタンス)をモデル化するために設定された等価電気回路が図5に示される。
この図5において、回路200は、トランジスタの前部界面および後部界面の欠陥を考慮に入れていないFDSOIトランジスタの等価電気回路に対応する。Coxと呼ばれるキャパシタンス202は、トランジスタのゲート誘電体により形成されたキャパシタンスを表す。このキャパシタンス202は2つの他のキャパシタンス204および206と直列に電気的に接続され、それらは、並列に一緒に電気的に接続され、モデル化トランジスタの前部界面および後部界面の側においてそれぞれモデル化トランジスタのチャネルを形成するように意図された半導体における反転キャパシタンス(inversion capacities)Cinv1およびCinv2を表す。
回路200のアドミタンスYaは、
Ya=[(jωCox)-1+(jω(Cinv1+Cinv2))-1]-1 …(2)
に等しい。
回路300は、前部および後部界面欠陥を考慮に入れた場合のFDSOIトランジスタの等価電気回路に対応する。
FDSOIトランジスタ1の電気性能を評価する方法で検討されるのがこの等価電気回路300である。Git1と呼ばれるコンダクタンス210と並列に接続され、キャパシタンス204 Cinv1と並列にそれ自体接続されるCit1と呼ばれるキャパシタンス208によって、前部界面の欠陥はモデル化される。後部界面欠陥は、Git2と呼ばれるコンダクタンス214と並列に接続されるCit2と呼ばれるキャパシタンス212によってモデル化される。
キャパシタンス212 Cit2はキャパシタンス206 Cinv2と並列に接続される。
確かに、回路300の全電荷Qtotは、前部界面における反転電荷Qinv1および後部界面における反転電荷Qinv2、空乏シリコン部分の電荷Qdep、ならびに前部界面の欠陥により誘起される電荷Qit1および後部界面の欠陥により誘起される電荷Qit2の合計に対応し、即ち次のように表される。
Qtot=Qit1+Qinv1+Qdep+Qinv2+Qit2
Qtotを前部表面電位ΨS1に関して微分することによって、全キャパシタンスが、
Figure 0005579538
から推測される。
したがって、4つのキャパシタンスの合計が得られ(シリコン部分が完全に空乏化されているとき、したがって、
Figure 0005579538
である)、それは並列に接続された4つのキャパシタンスと電気的に等価である。コンダクタンスピークをモデル化するために、界面欠陥の応答を示すキャパシタンス(Cit1およびCit2)の各々はそれぞれGit1およびGit2と呼ばれるコンダクタンスと関連づけられる。
したがって、回路300のアドミタンスYmは、
Ym=[(jωCox)-1+(jω(Cinv1+Cinv2+Cit1+Cit2)+Git1+Git2)-1]-1 …(3)
に等しい。
したがって、アドミタンスYmの様々な要素の理論値を計算することによって、
Ym=Gm+jωCm …(4)
であるので、等価電気回路300に対応するモデル化トランジスタのキャパシタンスCmおよび/またはコンダクタンスGmの理論値を計算することが可能になる。
これらの値は、ポアソンシュレーディンガーソルバタイプのソフトウェア、例えばソフトウェアSCHREDと、数値計算ソフトウェア、例えばMATHCAD(登録商標)ソフトウェアとを使用して計算される。
ポアソンシュレーディンガーソルバタイプのソフトウェアの入力パラメータは、例えば15nmに等しいモデル化トランジスタのチャネルを形成するシリコン部分の厚さTSi、および例えば1015/cm3に等しいそのドーピングNa、例えば約1nmと2nmとの間に含まれるモデル化トランジスタのSiO2等価酸化物厚さEOT(例えば文献の欧州特許出願公開第1591558号に記載されているトランジスタのEOTの計算)、ならびにFDSOIトランジスタ1の測定中に選択された電圧値VBGである。
これらの入力パラメータから、次に、ソフトウェアは、チャネルを形成するように意図されたシリコン部分の深さxにおける電子濃度n(x)および電位Ψ(x)を計算することができ、このステップは0とTSiの間に含まれる。したがって、前部界面における表面電位ΨS1(0)=Ψ(0)および後部界面における表面電位ΨS2=Ψ(TSi)、ならびにこれらの界面における電子濃度のnS1=n(0)およびnS2=n(TSi)を計算することが可能である。
シリコンギャップ(silicon gap)での一定の界面欠陥のプロファイルを考慮に入れることによって、モデル化トランジスタの界面における両方のキャパシタンスCit1,2および両方のコンダクタンスGit1,2は、次の式ように書き表される。
Figure 0005579538
ここで、ωはモデル化トランジスタに印加された電圧VFGの交流正弦波成分の角周波数(100kHzの周波数では2π×105に等しい)であり、τ1,2はモデル化トランジスタの前部界面および後部界面における欠陥の特性寿命τ1およびτ2であり、eは電荷である。
次に、寿命τ1,2は次の式により計算することができる。
τ1,2=σ1,2.vth.nS1,2 …(7)
ここで、σ1,2はモデル化トランジスタの界面における捕獲断面積(例えば、約10-14cm2と10-18cm2との間に含まれる)であり、vthは電荷キャリアの熱速度(例えば、105cm-2に等しい)である。
パラメータΨS1、ΨS2、nS1、およびnS2が前もって計算されているとすれば、パラメータτ1およびτ2を計算し、その結果からCit1,2およびGit1,2を、Dit1,2の様々な理論値を選択することによって推測することが可能である。
これと並行して、前もって計算された電子濃度n(x)から、前部の反転電荷Qinv1および後部の反転電荷Qinv2は、チャネルを形成するシリコン部分の半分にわたって、すなわちQinv1についてはx=0からx=TSi/2にわたって、Qinv2についてはx=TSi/2からx=TSiにわたって電荷-e.n(x)を積分することによって計算され、即ち次の式により計算される。
Figure 0005579538
これらのパラメータの両方を前部表面電位ΨS1および後部表面電位ΨS2に関して微分することによって、2つの反転キャパシタンスCinv1およびCinv2の値が得られ、即ち次の式により得られる。
Figure 0005579538
従って、以前に計算された要素から、アドミタンスYmを計算することが可能であり、従って、以前に選択されたDit1,2の様々な値に対して、シミュレートされたトランジスタのキャパシタンスCmおよびコンダクタンスGmを計算することが可能である。
図6において、曲線128および130は、それぞれ、VBG=30Vおよび20V、且つ、値Dit1=3×1010cm-2eV-1およびDit2=5×1011cm-2eV-1についてシミュレートされたトランジスタの特性C(VFG)を示す。
この図では、曲線128および130は、VBG=30Vおよび20Vについて測定された特性C(VFG)に対応する曲線102および104(図3を参照)と重ね合わされている。曲線102および128は、曲線104および130の場合と同様に、重ね合わされる2つの変曲点129および131を実際に含み、それは、Dit1およびDit2のこれらの選択された理論値がFDSOIトランジスタ1のDit1およびDit2の真の値に実際に対応することを意味することが分かる。
図7において、曲線132は、VBG=30V、ならびに値Dit1=3×1010cm-2eV-1およびDit2=5×1011cm-2eV-1についてシミュレートされたトランジスタの特性G(VFG)を示す。そこでもやはり、曲線132は、VBG=30Vで測定された特性G(VFG)(図4を参照)に対応する曲線116に重ね合わされる。曲線132および116は、重ね合わされる2つのピーク134および136を実際に含み、それは、Dit1およびDit2の選択された理論値がFDSOIトランジスタ1のDit1およびDit2の真の値に実際に対応することを意味する。
上記シミュレートされたトランジスタの特性C(VFG)およびG(VFG)の選択は、ピークまたは変曲点が、上記測定された特性C(VFG)およびG(VFG)のものに最善の状態で重ね合わされ、従ってそれがDit1およびDit2の真の値の決定に対応するように、計算ソフトウェアで自動的に行うことができる。
FDSOIトランジスタ1の電気性能を評価する方法が、FDSOIトランジスタ1のDit1およびDit2の真の値を見いだすのにFDSOIトランジスタ1およびシミュレートされたトランジスタのキャパシタンスおよびコンダクタンスを使用して前に説明された。しかしながら、コンダクタンスだけを使用して、またはキャパシタンスだけを使用してFDSOIトランジスタ1のDit1およびDit2の真の値を見いだすことも全く可能である。さらに、得られた結果の確認が望まれる場合、電圧VFGの交流成分に関してその都度異なる周波数を使用することによってこの評価方法を数回行うことも可能である。
したがって、Dit1およびDit2の得られた値から、FDSOIトランジスタ1の性能のレベルを決定することが可能である。約1×1011cm-2eV-1未満の欠陥密度は、界面が良好な品質であることを示す値(FDSOIトランジスタ1の後部界面の場合:Dit1=3×1010cm-2eV-1)であり、約1×1011cm-2eV-1を超える欠陥密度は、界面が悪化している(FDSOIトランジスタ1の前部界面の場合:Dit2=5×1011cm-2eV-1)ことを示すと明白に考えることができる。
前に説明した方法は、インピーダンス分析器402、ならびにFDSOIトランジスタ1のモデル化に関連する計算を行う計算手段404を含む図8に示された装置400によって適用することができる。計算手段404は、特に、前に説明したソフトウェアを実行することができるコンピュータとすることができる。
1 FDSOIトランジスタ
3 基板
5 誘電体層
7 チャネル
9 ソース
11 ドレイン
13 ゲート誘電体
15 ゲート
108、112、117、129、131 変曲点
110、114、119 傾斜
124、126、134、136 ピーク
200、300 回路
202、204、206、208、212 キャパシタンス
210、214 コンダクタンス
400 装置
402 インピーダンス分析器
404 計算手段

Claims (11)

  1. FDSOIトランジスタ(1)の電気性能を評価する方法であって、
    前記FDSOIトランジスタ(1)がNMOS型である場合、前記FDSOIトランジスタ(1)の半導体からなる基板(3)に電圧VBG>0を印加し、または前記FDSOIトランジスタ(1)がPMOS型である場合、前記FDSOIトランジスタ(1)の半導体からなる前記基板(3)に電圧VBG<0を印加することによって、前記FDSOIトランジスタ(1)のゲート領域(15)とソース領域(9)およびドレイン領域(11)との間に印加される電圧VFGに応じて、前記FDSOIトランジスタ(1)のキャパシタンス(102、104、106)および/またはコンダクタンス(116、118、120)を測定する段階と、
    前記FDSOIトランジスタ(1)と等価な電気回路(300)によってモデル化されたトランジスタであるモデル化トランジスタに印加される前記電圧VFGおよびVBGの値に基づいて、それぞれ、前記モデル化トランジスタのゲート誘電体と前記モデル化トランジスタのチャネルを形成するように意図された半導体との間の界面および前記モデル化トランジスタの前記チャネルを形成するように意図された前記半導体と前記モデル化トランジスタの埋込み誘電体との間の界面における欠陥密度Dit1、Dit2の様々な選択された理論値について、前記モデル化トランジスタの前記キャパシタンスの理論値(128、130)および/または前記コンダクタンスの理論値(132)を計算する段階と、
    前記モデル化トランジスタの前記界面における前記欠陥密度Dit1、Dit2の前記様々な選択された理論値に対する、前記FDSOIトランジスタ(1)の前記キャパシタンスの測定値(102、104、106)および/または前記コンダクタンスの測定値(116、118、120)と、前記モデル化トランジスタの前記キャパシタンスの計算された理論値(128、130)および/または前記コンダクタンスの計算された理論値(132)との間の比較によって、前記FDSOIトランジスタ(1)の前記対応する界面における前記欠陥密度Dit1、Dit2の真の値を決定する段階と
    を含む方法。
  2. 前記電圧VFGが、値が約-2Vと2Vとの間で構成されるDC成分と、周波数が約10kHzと100kHzとの間で構成される交流正弦波成分とを含む、請求項1に記載の方法。
  3. 前記電圧VBGの値は、前記電圧VFGに応じた前記FDSOIトランジスタ(1)の測定コンダクタンスを示す曲線(116、118、120)が少なくとも2つのピーク(124、126)を含むように選択される、請求項1または2に記載の方法。
  4. 前記電圧VBGが、前記FDSOIトランジスタ(1)がNMOS型である場合、値が約15Vと30Vとの間で構成され、前記FDSOIトランジスタ(1)がPMOS型である場合、値が約-15Vと-30Vとの間で構成されるDC電圧である、請求項1から3のいずれかに記載の方法。
  5. 前記FDSOIトランジスタ(1)の前記キャパシタンス(102、104、106)および/または前記コンダクタンス(116、118、120)がインピーダンス分析器で測定される、請求項1から4のいずれかに記載の方法。
  6. 前記FDSOIトランジスタ(1)と等価な前記電気回路(300)が、互いに並列に電気的に接続された1組の構成要素と直列に電気的に接続された第1のキャパシタンス(202)を含み、前記1組の構成要素が、前記モデル化トランジスタの前記界面の側において前記モデル化トランジスタの前記チャネルを形成するように意図された前記半導体における反転キャパシタンス、および前記モデル化トランジスタの前記界面における前記欠陥のキャパシタンスに対応する4つのキャパシタンス(204、206、208、212)と、前記モデル化トランジスタの前記界面における前記欠陥のコンダクタンスに対応する2つのコンダクタンス(210、214)とを含む、請求項1から5のいずれかに記載の方法。
  7. 前記キャパシタンスの前記計算された理論値(128、130)および/または前記コンダクタンスの前記計算された理論値(132)が、
    前記モデル化トランジスタの前記界面における電子濃度nS1およびnS2の前記理論値を計算する段階と、
    前記モデル化トランジスタの前記界面における欠陥の理論的特性寿命値τ1およびτ2を
    τ1,2=σ1,2.vth.nS1,2
    のように計算する段階と、
    Dit1およびDit2の前記様々な選択された理論値について前記モデル化トランジスタの前記界面におけるキャパシタンスCit1およびCit2の前記理論値を
    Figure 0005579538
     のように計算する段階と、
    Dit1およびDit2の前記様々な選択された理論値について前記モデル化トランジスタの前記界面におけるコンダクタンスGit1およびGit2の前記理論値を
    Figure 0005579538
     のように計算する段階と、
    前記モデル化トランジスタの前記界面の各々の側においてそれぞれ前記モデル化トランジスタの前記チャネルを形成するように意図された前記半導体における反転電荷Qinv1およびQinv2の前記理論値を
    Figure 0005579538
     のように計算する段階と、
    前記モデル化トランジスタの前記界面の各々の側においてそれぞれ前記モデル化トランジスタの前記チャネルを形成するように意図された前記半導体における電位ΨS1およびΨS2の前記理論値を計算する段階と、
    前記モデル化トランジスタの前記界面の各々の側においてそれぞれ前記モデル化トランジスタの前記チャネルを形成するように意図された前記半導体における反転キャパシタンスCinv1およびCinv2の前記理論値を
    Figure 0005579538
     のように計算する段階と、
    前記モデル化トランジスタのアドミタンスYmの前記理論値を
    Ym=[(jωCox)-1+(jω(Cinv1+Cinv2+Cit1+Cit2)+Git1+Git2)-1]-1=Gm+jωCm
    のように計算する段階であり、ここで、
    σ1,2は前記モデル化トランジスタの前記界面における捕獲断面積であり、
    vthは電荷キャリアの熱速度であり、
    ωは前記モデル化トランジスタに印加された前記電圧VFGの交流正弦波成分の角周波数であり、
    n(x)は前記モデル化トランジスタの前記チャネルを形成するように意図された前記半導体の深さxにおける電子濃度であり、
    Coxは前記モデル化トランジスタの前記ゲート誘電体のキャパシタンスであり、
    Cmは前記モデル化トランジスタのキャパシタンスであり、
    Gmは前記モデル化トランジスタのコンダクタンスであり、
    TSiは前記トランジスタの前記チャネルを形成するように意図された前記半導体の厚さである、段階と
    を適用することによって得られる、請求項1から6のいずれかに記載の方法。
  8. 前記モデル化トランジスタの前記界面における前記電子濃度nS1およびnS2、ならびに前記電位ΨS1およびΨS2の前記理論値が、ポアソンシュレーディンガーソルバタイプのソフトウェアによって、前記モデル化トランジスタの前記チャネルを形成するように意図された前記半導体の厚さの値、前記半導体のドーピング、前記モデル化トランジスタのSiO2等価酸化物厚さEOT、および前記電圧VBGから計算される、請求項7に記載の方法。
  9. 前記FDSOIトランジスタ(1)の前記測定コンダクタンス(116、118)と前記モデル化トランジスタの前記計算された理論コンダクタンス(132)との間の前記比較が、前記電圧VFGに応じてこれらのコンダクタンスの曲線をプロットし重ね合わせることと、次に、前記計算された理論コンダクタンス(132)の前記曲線が前記測定コンダクタンス(116)の前記曲線の2つのピークに実質的に重ね合わされる2つのピーク(134、136)を含む前記モデル化トランジスタの前記界面における前記欠陥密度Dit1、Dit2の前記選択された理論値を決定することとによって行われる、請求項1から8のいずれかに記載の方法。
  10. 前記FDSOIトランジスタ(1)の前記測定キャパシタンス(102、104、106)と前記モデル化トランジスタの前記計算された理論キャパシタンス(128、130)との間の前記比較が、前記電圧VFGに応じてこれらのキャパシタンスの曲線をプロットし重ね合わせることと、次に、前記計算された理論キャパシタンス(128、130)の前記曲線が前記測定キャパシタンス(102、104)の前記曲線の2つの変曲点に実質的に重ね合わされる2つの変曲点(129、131)を含む前記モデル化トランジスタの前記界面における前記欠陥密度Dit1、Dit2の前記選択された理論値を決定することとによって行われる、請求項1から9のいずれかに記載の方法。
  11. 請求項1から10のいずれかに記載のFDSOIトランジスタ(1)の電気性能を評価する方法を適用するための手段(402、404)を含む、FDSOIトランジスタ(1)の電気性能を評価するための装置(400)。
JP2010190662A 2009-08-28 2010-08-27 Ｆｄｓｏｉトランジスタの電気性能を評価するための方法および装置 Expired - Fee Related JP5579538B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0955895 2009-08-28
FR0955895A FR2949564B1 (fr) 2009-08-28 2009-08-28 Procede et dispositif d'evaluation des performances electriques d'un transistor fdsoi

Publications (2)

Publication Number Publication Date
JP2011054966A JP2011054966A (ja) 2011-03-17
JP5579538B2 true JP5579538B2 (ja) 2014-08-27

Family

ID=42104418

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010190662A Expired - Fee Related JP5579538B2 (ja) 2009-08-28 2010-08-27 Ｆｄｓｏｉトランジスタの電気性能を評価するための方法および装置

Country Status (4)

Country Link
US (1) US8525528B2 (ja)
EP (1) EP2290386B1 (ja)
JP (1) JP5579538B2 (ja)
FR (1) FR2949564B1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2949564B1 (fr) 2009-08-28 2012-01-06 Commissariat Energie Atomique Procede et dispositif d'evaluation des performances electriques d'un transistor fdsoi
FR2987134B1 (fr) * 2012-02-16 2014-11-28 Commissariat Energie Atomique Procede et dispositif de mesure de l'evolution dans le temps des performances electriques d'un transistor fdsoi
US9235668B1 (en) * 2014-07-16 2016-01-12 Commissariat A L'energie Atomique Et Aux Energies Alternatives Computer implemented method for calculating a charge density at a gate interface of a double gate transistor
CN105954600B (zh) * 2016-07-05 2018-11-13 大连海事大学 一种基于五元素模型的mos电容测量方法
US10254340B2 (en) 2016-09-16 2019-04-09 International Business Machines Corporation Independently driving built-in self test circuitry over a range of operating conditions
FR3066025B1 (fr) * 2017-05-02 2019-08-16 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de caracterisation electrique de transistor mos sur soi
FR3108729B1 (fr) * 2020-03-31 2023-10-27 Commissariat Energie Atomique Caractérisation de transistors
CN118011175B (zh) * 2024-04-09 2024-06-28 北京智芯微电子科技有限公司 晶体管器件缺陷分析方法及系统

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004021252A1 (en) * 2002-08-27 2004-03-11 Freescale Semiconductor, Inc. Fast simulation of circuitry having soi transistors
JP2004205301A (ja) * 2002-12-25 2004-07-22 Nec Corp 評価装置及びそれに用いる回路設計方法
JP2005142304A (ja) * 2003-11-05 2005-06-02 Seiko Epson Corp トランジスタの評価方法
FR2869325B1 (fr) 2004-04-27 2006-06-16 Commissariat Energie Atomique Procede de depot d'une couche mince sur une couche oxydee d'un substrat
DE102005039365B4 (de) * 2005-08-19 2022-02-10 Infineon Technologies Ag Gate-gesteuertes Fin-Widerstandselement, welches als pinch - resistor arbeitet, zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis und Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis
US7821066B2 (en) * 2006-12-08 2010-10-26 Michael Lebby Multilayered BOX in FDSOI MOSFETS
JP4448533B2 (ja) * 2007-11-21 2010-04-14 株式会社日立製作所 半導体素子パラメータ抽出方法
FR2949564B1 (fr) 2009-08-28 2012-01-06 Commissariat Energie Atomique Procede et dispositif d'evaluation des performances electriques d'un transistor fdsoi

Also Published As

Publication number Publication date
US20110050253A1 (en) 2011-03-03
US8525528B2 (en) 2013-09-03
EP2290386B1 (fr) 2013-03-20
EP2290386A1 (fr) 2011-03-02
FR2949564B1 (fr) 2012-01-06
FR2949564A1 (fr) 2011-03-04
JP2011054966A (ja) 2011-03-17

Similar Documents

Publication Publication Date Title
JP5579538B2 (ja) Ｆｄｓｏｉトランジスタの電気性能を評価するための方法および装置
JP2004205301A (ja) 評価装置及びそれに用いる回路設計方法
Huang et al. A new technique for measuring MOSFET inversion layer mobility
Garetto et al. Analysis of defect capture cross sections using non-radiative multiphonon-assisted trapping model
CN102854398A (zh) 寄生电容的测量方法以及栅介质层厚度的计算方法
Sell et al. Charge-based capacitance measurements (CBCM) on MOS devices
Lanzoni et al. Advanced electrical-level modeling of EEPROM cells
CN109541321B (zh) 一种mos晶体管栅极小信号电容测试方法及系统
Sato et al. Impact of contact and channel resistance on the frequency-dependent capacitance and conductance of pseudo-MOSFET
JP2000216258A (ja) Ｍｏｓｆｅｔのオ―バ―ラップ長・オ―バ―ラップ容量測定方法、測定装置および記録媒体
US20080100283A1 (en) Methods for Measuring Capacitance
JP4748552B2 (ja) Ｍｉｓｆｅｔのオーバラップ長抽出方法、抽出装置及び抽出プログラムを収納した記録媒体
Diouf et al. High field transport characterization in nano MOSFETs using 10GHz capacitance measurements
KR100707586B1 (ko) Ｍｏｓ 트랜지스터 소자의 게이트 산화막 정전용량 특성측정 방법
TWI306950B (en) Method for measuring intrinsic capacitances of a mos device
Sahhaf et al. Detailed analysis of charge pumping and IdVg hysteresis for profiling traps in SiO2/HfSiO (N)
JPH0836020A (ja) Ｍｏｓｆｅｔの特性評価方法及び特性評価装置
US9689913B2 (en) Method and device for measuring changes over time of the electrical performance of an FDSOI transistor
Torrente et al. Physically-based extraction methodology for accurate MOSFET degradation assessment
Tomaszewski et al. FDSOI MOSFET threshold voltage characterization based on AC simulation and measurements
Brunet et al. New method to extract interface states density at the back and the front gate interfaces of FDSOI transistors from CV-GV measurements
Hsu et al. Analysis of the gate capacitance measurement technique and its application for the evaluation of hot-carrier degradation in submicrometer MOSFETs
Oishi et al. A novel structure of MOSFET array to measure off-leakage current with high accuracy
Martens et al. Electrical Characterization of Leaky Charge-Trapping High-$\kappa $ MOS Devices Using Pulsed $ Q $–$ V$
Ghedira et al. Measurement and numerical analysis of CV characteristics for normally-on SiCED-JFET

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130725

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140224

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140522

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140609

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140709

R150 Certificate of patent or registration of utility model

Ref document number: 5579538

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees