JP5575082B2

JP5575082B2 - Ｐｏｎシステムのｃｄｒ回路およびｃｄｒ回路におけるパルス幅歪自己検出方法とパルス幅歪自己補償方法

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Publication number: JP5575082B2
Application number: JP2011217038A
Authority: JP
Inventors: 巨生鈴木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2011-09-30
Filing date: 2011-09-30
Publication date: 2014-08-20
Anticipated expiration: 2031-09-30
Also published as: JP2013078000A

Description

この発明は、ＰＯＮシステムにおけるバースト信号からバーストデータ再生を行うＣＤＲ(Clock and Data Recovery)回路、特にＣＤＲ回路における入力データのパルス幅歪み、ＣＤＲ自己回路内部にて生成するジッタ量、の簡易な検出、およびその補償(最適化)に関する。

近年のＦＴＴＨ(Fiber-to-the-Home)システムにおいては、親局側光送受信装置(ＯＬＴ：Optical Line Terminal)と加入者側光送受信装置(ＯＮＵ：Optical Network Unit)までを光ファイバで結び光スプリッタにより１つのＯＬＴにて多数のＯＮＵを収容するＰＯＮ(Passive Optical Networks)システム(例えば、下記非特許文献１参照)が主流となっている。この発明は、ＰＯＮシステムにおける、各ＯＮＵから出力された様々なデータ位相を持つ入力光信号データがバースト的に(間欠的に)ＯＬＴに入力されるバースト光信号データに対する、バーストクロック抽出およびバーストデータ再生を行うバーストＣＤＲを対象とする。

ＯＬＴ光受信部におけるバーストＣＤＲ回路は、このバースト光信号からシステムにて所望のオーバヘッド時間以内に、周波数情報、位相情報をクロック信号として高速に抽出し、抽出されたクロックを用いて入力データ信号をリタイミングし再生することが要求される。例えば下記非特許文献１に標準仕様として規定されるＣＤＲ用オーバヘッド時間は、１．２５Ｇｂｐｓの入力データビットレートに対し５００ビット以下の周波数・位相情報量に相当する４００ｎｓ以下であり、一般的な帰還制御型ＰＬＬ(Phase Locked Loop)回路では、このような少量の周波数・位相情報量から正確にクロック信号を抽出することが困難である。そこで、このようなバースト信号から高速にクロック信号を抽出し、データを再生する従来技術が提案されている(例えば、下記非特許文献２参照)。

下記非特許文献２に示された従来のバーストＣＤＲ回路は、システムクロックと周波数同期したＰＯＮシステムにおいて、システムクロックに同期した多位相クロックを生成するマルチフェーズ・クロックジェネレータと、光受信器から出力されたバースト入力信号データを多位相クロックにてサンプリングするデータサンプラーと、各位相クロックにてサンプリングされたサンプリング出力データからデータエッジ位相(データ信号パルスの立上がり・立下り変化点の位相)を検出し、データエッジ位相の検出結果からデータの識別位相として、事前に与えられたテーブルに基づき、エッジ位相から最も位相余裕が適切と期待される位相のクロックにてサンプリングされたデータをリタイミング再生データとしてセレクター・リタイミングＤＦＦ回路にて選択し、システムクロックにて出力する回路から構成されている。

これにより、常にシステムクロックにて同期した多位相の連続クロックにてバースト入力信号データをサンプリングし、サンプリング結果の中から最適な出力データを選択し、再生データとして出力することが可能となり、高速なバーストクロック抽出(周波数同期した多位相クロックから、位相情報の抽出)と、抽出クロックによるデータ再生(最適クロック位相サンプリング出力データの選択と出力)が可能となる。

IEEE Standard、802.3-2009、(Jun. 2009) H. Tagami et al.著、"A Burst-mode Bit-Synchronization IC With Large Tolerance for Pulse-Width Distortion for Gigabit Ethernet PON"、IEEE JOURNAL OF SOLID-STATE CIRCUITS、Vol.41、No.11、(Nov. 2006)

従来のバーストＣＤＲは、このような高速な応答速度を持つバーストＣＤＲ動作を実現するために、そのサンプリングクロック位相として８位相程度の位相分解能にて実現していた。このため、入力データに重畳された特異の周波数成分を持つパタンジッタ(Ｄｊ：Deterstimic jitter)が非常に大きい場合、サンプリング分解能以下のパルス幅歪みとなり、正常なＣＤＲ動作が妨げられるといった課題があった。

このようなパルス幅歪みは、１０.３１２５Ｇｂｐｓ(10G Ethernet)といった高速な伝送速度となると特に顕著となり、基板伝送路や、ＣＤＲの入力部に接続される光受信器との接合部にて発生する可能性が大きい。特に上記非特許文献１に示される１０Ｇ−ＥＰＯＮシステムにおいては、実際には、光送受信器のプラガバブル構造(脱着可能構造)がコスト、運用面で要求されており、脱着可能とするための多ピンコネクタにおける周波数特性の劣化とそれに起因したパルス幅歪みが顕著となる場合が多い。このため、ＣＤＲ入力部(光送受信器出力部)には、その周波数特性を補償するために周波数イコライザが通常適用されている。

一方、このようなイコライザの設定は、試験調整のような大規模な設備を用いて実施する必要があるため、試験調整の複雑化とそれに伴う生産性の劣化、コストの増加や、運用中システムにおける光送受信器の交換が困難となるといった課題が発生する。

また、１０Ｇ−ＥＰＯＮシステムにおいて８位相程度の位相分解能を確保するためには、８位相クロック生成回路にて発生し、サンプリングクロックに重畳するジッタ成分量を抑圧する必要がある。一方、１０Ｇ−ＥＰＯＮシステムの８位相分解能に相当する９６．９７ｐｓ(= 1/10.3125Gbps)／８＝１２．１２ｐｓのクロック精度を得るためには、８位相クロック生成回路にて発生するジッタ量を数ｐｓ程度のオーダとする必要があるが、設計により最適化を行った場合でも、プロセスばらつき、周囲環境温度、電源変動、といった実装外部要因によってクロックジッタ量として本数ｐｓ程度のオーダでのばらつきが発生してしまうため、実回路への実装後、またＣＤＲＩＣ個別でのＮ位相サンプリングクロックにて自己生成するジッタ量の簡易な検出手法、およびその最適化手法が必須である。

この発明は上記のような課題を解決するためになされたものであり、Ｎ位相サンプリングバーストＣＤＲを用いた、簡易な入力データパルス幅歪の自己検出、自己補償機能を備えたＰＯＮシステムのＣＤＲ回路およびそのパルス幅歪自己検出方法とパルス幅歪自己補償方法を提供することを目的とする。

この発明は、バースト信号からバーストデータ再生を行うＰＯＮシステムのＣＤＲ回路において、システムクロックのシステム基準周波数に同期したＮ位相クロックで入力データをＮ位相サンプリングし、前記Ｎ位相サンプリングの結果から入力データのエッジ位相を検出し、前記エッジ位相に基づく入力データの識別位相として最適な位相にてサンプリングされた結果をＣＤＲの最適再生データとして出力するＣＤＲ機能手段と、前記エッジ位相の検出結果を積算、スムージングし、入力データエッジ位相検出結果に対するヒストグラムを作成するデータエッジ位相ヒストグラム作成手段と、Ｎ位相クロック生成結果をシステムクロック速度レベルまで分周し、分周したクロックをシステムクロックから生成したｍ位相クロックにてサンプリングし、サンプリング結果から分周クロックのエッジ位相を検出してヒストグラムを作成するサンプリングクロックヒストグラム作成手段と、前記サンプリングクロックヒストグラムからＮ位相クロックのジッタ量を検出すると共に、前記データエッジ位相ヒストグラムから前記サンプリングクロックヒストグラムを減算し、入力データに重畳するジッタ成分のみ抽出し、入力データに重畳するジッタ成分から入力データの理想的な１ビットパルス幅とことなるピークをパルス幅歪量として判断して検出する検出手段と、を備えたことを特徴とするＰＯＮシステムのＣＤＲ回路等にある。

この発明では、Ｎ位相サンプリングバーストＣＤＲを用いた、簡易な入力データパルス幅歪の自己検出、自己補償機能を備えたＰＯＮシステムのＣＤＲ回路、およびそのパルス幅歪自己検出方法とパルス幅歪自己補償方法を提供できる。

この発明の実施の形態１におけるＰＯＮシステムのＣＤＲ回路のブロック図である。この発明によるＣＤＲ回路の動作を説明するために図である。この発明によるＣＤＲ回路の動作を説明するために図である。この発明の実施の形態２におけるＰＯＮシステムのＣＤＲ回路のブロック図である。

以下、この発明によるＰＯＮシステムのＣＤＲ回路等を各実施の形態に従って図面を用いて説明する。なお、各実施の形態において、同一もしくは相当部分は同一符号で示し、重複する説明は省略する。

実施の形態１．
図１はこの発明の実施の形態１におけるＰＯＮシステムのＣＤＲ回路のブロック図である。ＣＤＲ回路はパルス幅歪み自己検出、補償機能を備える。ＣＤＲ回路は、Ｎ位相クロックサンプリング回路１、Ｎ位相クロック生成回路２、システムクロック発生回路３、データエッジ位相検出回路４、最適位相データ選択・出力回路５、エッジ位相テーブル回路６、最適位相選択回路７、データエッジ位相ヒストグラム作成回路８、Ｄｊ(パルス幅歪)検出回路９、制御回路(／Ｉ２Ｃ)１０、ｍ位相クロック生成回路１１、ｍ位相サンプリングエッジ検出回路１２、サンプリングクロックヒストグラム作成回路１３、分周器１４を備えている。イコライザ１５はＣＤＲ回路の前段でＣＤＲ回路への入力データを出力するプラガブル光受信器におけるイコライザ、外部ループフィルタ１６はＮ位相クロック生成回路２のクロックを制御するためのものである。

以下、この発明の実施の形態１におけるバーストクロック抽出回路およびバーストデータ再生回路の詳細動作を説明する。なお動作説明において、回路動作を理解しやすくするために回路遅延等が理想的に無い場合として説明している。

光受信器(プラガブル光受信器等)などから出力されたＣＤＲ入力データは、Ｎ位相クロックサンプリング回路１に入力される。Ｎ位相クロックサンプリング回路１では、Ｎ位相クロック生成回路２にて生成されたＮ位相クロックをサンプリングクロックとして入力データをサンプリングし、出力する。ここで、Ｎ位相クロック生成回路２では、システムと周波数同期した基準クロックであるシステムクロック発生回路３より出力されたクロックを基準周波数クロックとして、入力データの１ビット幅に対し１／Ｎ位相ずつずれた位相＃０〜位相＃Ｎのクロックを生成し、出力している。従って、Ｎ位相クロックサンプリング回路１からは、システムクロックに周波数同期し、かつ位相が＃０〜＃Ｎまで１／Ｎ位相ずつずれた入力データのサンプリング結果が出力される。出力されたＮ位相クロックサンプリングデータは、データエッジ位相検出回路４および最適位相データ選択・出力回路５に出力される。

次に、ＣＤＲとしてのデータ再生動作を説明する。データエッジ位相検出回路４で検出したデータエッジ位相結果に基づき、エッジ位相テーブル回路６にて、エッジ位相から最も位相余裕のある位相を入力データ位相として最適な再生位相(識別位相として最適な位相)として選択する。選択手段としては、例えば非特許文献２に示すような方法等に従えば良い。本非特許文献２では、検出されたエッジ位相番号の組み合わせに応じて、そのエッジ位相の組み合わせから判断される最もデータビットの中心として相応しい位相を予め中心位相番号としてテーブルに保持し、選択する方法が示されている。本中心位相に対応した選択すべき最適位相番号を最適位相選択回路７にて決定した最適位相結果を最適位相データ選択・出力回路５に入力し、最適位相にてサンプリングされた結果をＣＤＲ出力結果(ＣＤＲ再生データ)として出力する。

次に、入力データパルス幅歪自己検出動作の詳細を図を用いて説明する。データエッジ位相ヒストグラム生成回路８は、データエッジ位相検出回路４から出力されたデータエッジ検出結果を任意のｂｉｔ時間積算(累積カウント数＝ｐ)し、図２の(ｃ)に示すようなヒストグラムを作成する。

図２は図１の回路の動作を説明するための図である。(ａ)はＮ位相クロック生成回路２の出力である、例えばＮ＝４の場合のＮ(Ｎ−４)位相サンプリングクロック、(ｂ)はＮ位相クロックサンプリング回路１の出力である入力データサンプリング結果、(ｃ)はデータエッジ位相ヒストグラム作成回路８の出力であるデータエッジ位相ヒストグラムを示す。

ヒストグラムは、エッジ位相(ｘ軸)に対する検出カウント数(ｙ軸)として作成される。エッジ位相ヒストグラムは、サンプリングされた入力データのエッジ位相位置の検出ばらつきを表しており、入力データ自身に含まれるジッタ成分と、サンプリングクロック自身に含むジッタ成分を含んだ結果となっている。このヒストグラムは任意のｂｉｔ積算数を増加させるにつれジッタ成分を正確に反映することが可能であるが、通常、カウントされる累積エッジ位相数が１０００程度となる累積カウントｂｉｔ数ｐでよい。なお、図２では説明を簡易とするためにＮ＝４位相の場合について説明しているが、この発明を限定するものではない。また、ヒストグラムの作成結果として、エッジ位相間隔(サンプリング分解能)を近似式等で補完しても良い。

次に、作成されたデータエッジ位相ヒストグラムはＤｊ(パルス幅歪)検出回路９に入力され、Ｎ位相サンプリングクロックに重畳したサンプリングクロック自身に含まれるジッタ成分が減算される。ここで、サンプリングクロック自身に含まれるジッタ成分の抽出は後述する方法により抽出される。また減算およびＤｊ(パルス幅歪)検出方法の詳細を次に説明する。

サンプリングクロック自身に含まれるジッタ成分の減算方法とＤｊ(パルス幅歪)検出方法の詳細を図３に従って説明する。Ｄｊ検出回路９で、まず、データエッジ位相ヒストグラム作成回路８から出力されたデータのヒストグラムから中心位相を検出する。ここで中心位相はヒストグラムのピーク位相として検出される。次に、この中心位相を平均として、ヒストグラムをガウス型関数による近似式１(図３の破線で示す)にてフィティングする。ここでランダムジッタは通常ガウス型関数にて表記できるため、近似式１の分散σ１は入力データ信号のサンプリング結果がもつジッタの分散量となる。

次に、同様に後述するＮ位相サンプリングクロックヒストグラム作成回路１３から出力されるサンプリングクロックのヒストグラムに基づき、Ｎ位相サンプリングクロックの持つ分散量を近似式２(図３の破線で示す)よりσ２として求める。Ｎ位相サンプリングクロックのヒストグラム作成方法は後述する。次に、分散σ１から分散σ２を

σ３＝√(σ１＊σ１−σ２＊σ２)

と減算し、入力データエッジ位相のサンプリング結果から、Ｎ位相サンプリングクロックの持つジッタ成分を差し引いた近似式３(図３の破線で示す)を作成し、入力データが持つジッタ成分をほぼ抽出したヒストグラムを生成する。

次に、入力データパルスのヒストグラムを近似式３と、それ以下のピークを平均値とした近似式４(図３の破線で示す)にてフィティングする。ここでフィッティングは、近似式４のピーク値を抽出することを主眼とし、ヒストグラムの分布幅は多少ずれていてもよい。次に、近似式３と近似式４のピークの差分を非ランダム性ジッタであるＤｊ(パルス幅歪)として抽出する。すなわち、入力データに重畳するジッタ成分から入力データの理想的な１ビットパルス幅とことなるピークをパルス幅歪み量として判断し、検出する。

次に、Ｎ位相サンプリングクロック自身に含まれるジッタ成分の抽出方法の詳細を説明する。システムの基準となるシステムクロック発生回路３から出力されたシステムクロックは、Ｎ位相クロック生成回路２およびｍ位相クロック生成回路１１に入力される。ここでシステムクロックは通常低速なため、ｍ位相クロックはＦＰＧＡ(Field Programmable Gate Array)等で容易に実現可能である。

次に、ｍ位相サンプリングエッジ検出回路１２では、前述のＮ位相クロックサンプリング回路１、データエッジ位相検出回路４と同様な動作により、Ｎ位相クロック生成回路２の出力クロックを分周器１４にてシステムクロック相当の速度に低速化したＮ位相サンプリングクロックをｍ位相のシステムクロックにてサンプリングすることで、Ｎ位相サンプリングクロックの持つシステムクロックに対するエッジ位相ばらつきを検出する。

次にデータエッジ位相ヒストグラム生成回路８と同様にして、Ｎ位相サンプリングクロックヒストグラム作成回路１３により、ｍ位相サンプリングエッジ検出回路１２から出力されるサンプリングエッジ検出結果に基づきヒストグラムを作成してＮ位相クロックサンプリング回路１の持つばらつきを検出する。そしてＤｊ検出回路９で、前述の近似式２を作成することで、Ｎ位相サンプリングクロック自身が出力するジッタ成分を検出する。

次に、検出した入力データの持つパルス幅歪量Ｄｊ、Ｎ位相サンプリングクロックの持つジッタ量σ２を制御回路(／Ｉ２Ｃ)１０に入力する。制御回路１０では、入力された入力データの持つパルス幅歪量Ｄｊに従いイコライザ１５を制御することで、入力データの持つ歪量が最も小さくなるように最適化を行う。すなわちパルス幅歪み量Ｄｊが最適となるように、ＣＤＲ回路への入力データを出力するイコライザ１５を制御する。イコライザの制御量の設定は、検出したパルス幅歪量Ｄｊに対応した制御回路１０に予め内蔵されたテーブルにより制御量を決定する。また、制御情報のやり取りは、Ｉ２Ｃ等の標準的な通信インタフェース(図示省略)を介して行う。

また、Ｎ位相サンプリングクロックの持つジッタ量σ２に従い外部ループフィルタ１６を制御することで、Ｎ位相サンプリングクロックの持つジッタ量σ２が最小となるように最適化する。

以上の構成により、入力データのパルス幅歪を自己検出し、制御することが可能となる。これにより、光送受信器のプラガバブル化を実現するために通常必要とされるイコライザの簡易な調整が可能となり、生産性や試験調整性が改善できる。また、Ｎ位相サンプリングクロックのジッタを自己検出し制御することが可能となる。これにより、Ｎ位相サンプリング方式ＣＤＲの性能を改善し生産性や試験調整性を改善することができる。また、通常高速な測定器が必要となるジッタ特性を回路内部にて自己検出することが可能なため、運用時における性能改善や、試験調整の簡素化による生産性の向上、消費電力の低減等も実現できる。

実施の形態２．
図４はこの発明の実施の形態２におけるＰＯＮシステムのＣＤＲ回路のブロック図である。図１に対して図４では外部ＰＬＬ(ジッタクリーンまたはジッタ抑圧用回路)１７が追加されている。

追加された外部ＰＬＬ回路(ジッタクリーンまたはジッタ抑圧用回路)１７は、システムクロック発生回路３のシステムクロックに重畳するジッタを抑圧することにより、Ｎ位相サンプリングクロックヒストグラム生成回路１３にて生成されるヒストグラムから抽出されるＮ位相サンプリングクロックの出力ジッタ成分が、Ｎ位相(サンプリング)クロック生成回路２にて発生するジッタ成分のみとする。すなわち、Ｎ位相クロックのエッジ位相検出結果でサンプリングするシステムクロック自体の持つジッタを無視できる程度に小さくすることができる。

以上の構成により、上記実施の形態に加えて、Ｎ位相サンプリングクロックの出力ジッタ成分をＮ位相(サンプリング)クロック生成回路２にて発生するジッタ成分のみを高精度に検出することで、例えばループフィルタ１６の制御性を改善することも可能となる。

以上この発明では、Ｎ位相サンプリングバーストＣＤＲを用いて入力データパルス幅歪を自己検出することで、例えばＣＤＲ回路の入力側でＣＤＲ回路へ入力データを出力するプラガブル光受信器におけるイコライザ調整を簡易に実現する。これによりテスト調整工程の簡素化や，運用中の簡便なプラガブル光送受信器の変更を可能とする。また同時にＮ位相サンプリングバーストＣＤＲ自身のＮ位相サンプリングクロックにて自己生成するジッタ量の簡易な検出手法、およびその最適化手法を提供することで、ＣＤＲにおける生産性を改善する。

なお、上述の各回路部分、特にデータエッジ位相ヒストグラム作成回路８、Ｄｊ(パルス幅歪)検出回路９、制御回路１０、ｍ位相クロック生成回路１１、ｍ位相サンプリングエッジ検出回路１２、サンプリングクロックヒストグラム作成回路１３、分周器１４はコンピュータにより機能ブロック(機能部)として構成することもできる。

また、Ｎ位相クロックサンプリング回路１、Ｎ位相クロック生成回路２、システムクロック発生回路３、データエッジ位相検出回路４、最適位相データ選択・出力回路５、エッジ位相テーブル回路６、最適位相選択回路７がＣＤＲ機能手段を構成し、データエッジ位相ヒストグラム作成回路８がデータエッジ位相ヒストグラム作成手段を構成し、ｍ位相クロック生成回路１１、ｍ位相サンプリングエッジ検出回路１２、サンプリングクロックヒストグラム作成回路１３がサンプリングクロックヒストグラム作成手段を構成し、Ｄｊ検出回路９が検出手段を構成し、制御回路１０が制御手段を構成する。

１Ｎ位相クロックサンプリング回路、２Ｎ位相クロック生成回路、３システムクロック発生回路、４データエッジ位相検出回路、５最適位相データ選択・出力回路、６エッジ位相テーブル回路、７最適位相選択回路、８データエッジ位相ヒストグラム作成回路、９Ｄｊ(パルス幅歪)検出回路、１０制御回路(／Ｉ２Ｃ)、１１ｍ位相クロック生成回路、１２ｍ位相サンプリングエッジ検出回路、１３Ｎ位相サンプリングクロックヒストグラム作成回路、１４分周器、１５イコライザ、１６外部ループフィルタ、１７外部ＰＬＬ(ジッタクリーンまたはジッタ抑圧用回路)。

Claims

バースト信号からバーストデータ再生を行うＰＯＮシステムのＣＤＲ回路において、
システムクロックのシステム基準周波数に同期したＮ位相クロックで入力データをＮ位相サンプリングし、前記Ｎ位相サンプリングの結果から入力データのエッジ位相を検出し、前記エッジ位相に基づく入力データの識別位相として最適な位相にてサンプリングされた結果をＣＤＲの最適再生データとして出力するＣＤＲ機能手段と、
前記エッジ位相の検出結果を積算、スムージングし、入力データエッジ位相検出結果に対するヒストグラムを作成するデータエッジ位相ヒストグラム作成手段と、
Ｎ位相クロック生成結果をシステムクロック速度レベルまで分周し、分周したクロックをシステムクロックから生成したｍ位相クロックにてサンプリングし、サンプリング結果から分周クロックのエッジ位相を検出してヒストグラムを作成するサンプリングクロックヒストグラム作成手段と、
前記サンプリングクロックヒストグラムからＮ位相クロックのジッタ量を検出すると共に、前記データエッジ位相ヒストグラムから前記サンプリングクロックヒストグラムを減算し、入力データに重畳するジッタ成分のみ抽出し、入力データに重畳するジッタ成分から入力データの理想的な１ビットパルス幅とことなるピークをパルス幅歪量として判断して検出する検出手段と、
を備えたことを特徴とするＰＯＮシステムのＣＤＲ回路。
Ｎ位相クロックのジッタ量の検出結果が最適となるようにＮ位相クロックのループフィルタ定数を変更する制御と、入力データに重畳するパルス幅歪量が最適となるように、ＣＤＲ回路への入力データを出力するイコライザを制御する制御の少なくとも一方を行う制御手段をさらに備えたことを特徴とする請求項１に記載のＰＯＮシステムのＣＤＲ回路。
制御手段が、イコライザの制御量の設定は、検出したパルス幅歪量に対応した予め内蔵されているテーブルにより制御量を決定し、また制御情報のやり取りのための通信インタフェースを有することを特徴とする請求項２に記載のＰＯＮシステムのＣＤＲ回路。
システムクロック出力に挿入されたジッタ抑圧用の外部ＰＬＬ回路をさらに備えたことを特徴とする請求項１から３までのいずれか１項に記載のＰＯＮシステムのＣＤＲ回路。
バースト信号からバーストデータ再生を行うＰＯＮシステムのＣＤＲ回路におけるパルス幅歪自己検出方法であって、
システムクロックのシステム基準周波数に同期したＮ位相クロックで入力データをＮ位相サンプリングし、前記Ｎ位相サンプリングの結果から入力データのエッジ位相を検出し、前記エッジ位相に基づく入力データの識別位相として最適な位相にてサンプリングされた結果をＣＤＲの最適再生データとして出力するＣＤＲ機能手段における、前記エッジ位相の検出結果を積算、スムージングし、入力データエッジ位相検出結果に対するヒストグラムを作成するデータエッジ位相ヒストグラム作成工程と、
Ｎ位相クロック生成結果をシステムクロック速度レベルまで分周し、分周したクロックをシステムクロックから生成したｍ位相クロックにてサンプリングし、サンプリング結果から分周クロックのエッジ位相を検出してヒストグラムを作成するサンプリングクロックヒストグラム作成工程と、
前記サンプリングクロックヒストグラムからＮ位相クロックのジッタ量(σ２)を検出すると共に、前記データエッジ位相ヒストグラムから前記サンプリングクロックヒストグラムを減算し、入力データに重畳するジッタ成分のみ抽出し、入力データに重畳するジッタ成分から入力データの理想的な１ビットパルス幅とことなるピークをパルス幅歪量(Ｄｊ)として判断して検出する検出工程と、
を備えたことを特徴とするＰＯＮシステムのＣＤＲ回路におけるパルス幅歪自己検出方法。
請求項５のパルス幅歪自己検出方法に、Ｎ位相クロックのジッタ量の検出結果が最適となるようにＮ位相クロックのループフィルタ定数を変更する制御と、入力データに重畳するパルス幅歪量が最適となるように、ＣＤＲ回路への入力データを出力するイコライザを制御する制御の少なくとも一方を行う制御工程をさらに備えたことを特徴とするＰＯＮシステムのＣＤＲ回路におけるパルス幅歪自己補償方法。