JP5573177B2 - 電源装置及び電源システム - Google Patents

Description

本発明は、多出力型の電源装置及びこの電源装置を備えた電源システムに係り、特に、主たる負荷の消費電力が定格電力に満たない場合には、その余剰分を従たる負荷に補助的に出力する多出力型の電源装置と電源システムに関するものである。

従来、多出力型の電源装置において、負荷に過電流が流れたときは、これを検出してその結果を電源の制御回路にフィードバックすることにより過電流を制限して適正な電流値を保障する過電流保護機能を有する電源装置が知られている。特許文献１には、このような、過電流保護機能を有する多出力型の電源装置が記載されている。

図１１は、特許文献１に記載された従来の電源装置の構成を示す概略の回路図である。

従来の過電流保護機能を有する電源装置は、直流（以下「ＤＣ」という。）電源Ｅと、トランス１と、スイッチング用のトランジスタ２とを有しており、ＤＣ電源Ｅの供給する電力を、トランス１とトランジスタ２によって、電圧を変換して主たる負荷Ｌ１及び従たる負荷Ｌ２へ電力を供給するように構成されている。ここで、電流検出用抵抗６で主たる負荷Ｌ１に対する供給電流が規定値以上に増大（過電流）したことを検出すると、トランジスタ７が作動し、フォトカプラ８を介して過電流検出信号が制御回路３に伝達される。その結果、制御回路３は、主たる負荷Ｌ１及び従たる負荷Ｌ２への電力供給を制限するようにトランジスタ２を動作させて、負荷Ｌ１を保護している。

特開２０００−２５３６５５号公報

しかしながら、従来例の電源装置では次のような課題があった。
通常、電源装置の設計においては、定格電力が出力できるように設計するため、従来の場合、主たる負荷Ｌ１の最大消費電力と従たる負荷Ｌ２の最大消費電力の和が出力できるように設計する。ところが、実際に常時定格電力で使用することは極めて稀で、定格電力の７、８割以下で使用することが多い。この結果、定格電力に対する利用効率が低く、定格電力と実使用電力の差分の供給能力が無駄になっていた。

本発明の電源装置は、第１の負荷と１つ又は複数の第２の負荷に対して駆動電流を供給するための電力を出力する電源部と、前記第１の負荷及び前記第２の負荷に供給される前記駆動電流を検出して検出信号を出力する電流検出部と、前記検出信号と、前記電源部が出力する定格電力の範囲内に設定した所定の閾値と、を比較し、前記検出信号が前記閾値未満のときには、前記定格電力と前記第１の負荷による消費電力との差分である余剰電力有りと判定して前記第２の負荷へ前記駆動電流を供給し、前記検出信号が前記閾値に達したときには、前記第１の負荷に対する前記駆動電流の供給を継続するために、前記余剰電力無しと判定して前記第２の負荷への前記駆動電流を遮断する余剰電力制御部とを有している。

本発明の他の電源装置は、更に、第１の閾値及び第２の閾値を有しており、前記余剰電力制御部は、前記第１の負荷及び前記第２の負荷への前記駆動電流が供給されている状態において、前記検出信号が前記第１の閾値未満のときには、前記余剰電力有と判定して前記第２の負荷への前記駆動電流の供給を継続させ、前記検出信号が前記第１の閾値に達したときには、前記余剰電力無しと判定して前記第２の負荷への前記駆動電流を遮断する。

前記第２の負荷への前記駆動電流が遮断されている状態において、前記検出信号が前記第２の閾値未満になったときには、前記余剰電力有りと判定して前記第２の負荷への前記駆動電流を供給させ、前記駆動電流が前記第２の閾値以上のときには、前記余剰電力無しと判定して前記第２の負荷への前記駆動電流を遮断した状態を継続することを特徴としている。

本発明の別の他の電源装置は、第１の前記検出信号及び第２の前記検出信号を出力し、前記余剰電力制御部は、前記第１の負荷及び前記第２の負荷への前記駆動電流が供給されている状態において、前記第１の検出信号が前記閾値未満のときには、前記余剰電力有と判定して前記第２の負荷への前記駆動電流の供給を継続させ、前記第１の検出信号が前記閾値に達したときには、前記余剰電力無しと判定して前記第２の負荷への前記駆動電流を遮断する。

前記第２の負荷への前記駆動電流が遮断されている状態において、前記第２の検出信号が前記閾値未満になったときには、前記余剰電力有りと判定して前記第２の負荷への前記駆動電流を供給させ、前記第２の検出信号が前記閾値以上のときには、前記余剰電力無しと判定して前記第２の負荷への前記駆動電流を遮断した状態を継続することを特徴としている。

本発明の電源システムは、複数の前記電源装置と、前記複数の電源装置にそれぞれ設けられた前記余剰電力制御部の出力側及び１つ又は複数の前記第２の負荷を接続する共通線とを有している。

本発明の他の電源システムは、複数の前記電源装置と、前記余剰電力制御部の出力側に接続された共通線とを有しており、前記共通線は、更に、前記複数の電源装置にそれぞれ対応した前記第１の負荷に接続されている。

本発明の電源装置によれば、第１の負荷に対する電力供給を確保しつつ、第２の負荷へ余剰電力を供給するようにしたので、電源としての利用効率が高まり、無駄な電力消費を抑制することができる。この結果、省電力化、電源装置の小型化に寄与しコスト低減も期待できる。

また、万一、第２の負荷の故障や誤動作により一時的に第２の負荷の消費電力が増加しても、電源装置は、第２の負荷を切り離して、安定した動作を行うことができる。

本発明の他の電源装置によれば、上記の効果に加え、次の（１）、（２）のような効果がある。

（１） 第１の閾値及び第２の閾値を有するように構成したので、第２の負荷の消費電力が増加して、第１の閾値により、一旦、第２の負荷への電力供給が遮断された後に、再度第２の負荷への電力が供給されるためには、第２の閾値によって、遮断状態から供給状態への遷移の可否が判定されるため、安易に第２の負荷への電力供給が開始されることがない。第１の負荷の消費電力が低下して十分な余剰電力になったときに第２の負荷への電力供給を再開できるように構成することができる。このため、第２の負荷が大きな起動電流を必要とする場合でも、電流不足による誤動作に陥ることなく、第２の負荷は安定に動作を開始することができる。

（２） 第１、第２の閾値及びコンパレータを用いていることによって、電力制御部の動作を自由、且つ高精度に設定できる。

本発明の別の他の電源装置によれば、前記効果に加え、次の（３）、（４）のような効果がある。

（３） 第１の検出信号及び第２の検出信号を有するように構成したので、第２の負荷の消費電力が増加して、第１の検出信号により、一旦、第２の負荷への電力供給が遮断された後に、再度第２の負荷への電力が供給されるためには、第２の検出信号によって、遮断状態から供給状態への遷移の可否が判定されるため、安易に第２の負荷への電力供給が開始されることがない。第１の負荷の消費電力が低下して十分な余剰電力になったときに第２の負荷への電力供給を再開できるように構成することができる。このため、上記（１）の効果同様、第２の負荷が大きな起動電流を必要とする場合でも、電流不足による誤動作に陥ることなく、第２の負荷は安定に動作を開始することができる。

（４） 回路を作動させるための補助電源を用いないため、簡素な回路で実現できる。

本発明の電源システムによれば、次の（５）〜（７）のような効果がある。

（５） 複数の電源システムから１つ又は複数の第２の負荷へ電力を供給することにより、専用の電源回路を有せずとも、第２の負荷への電力供給の遮断の確率を低減することができる。

（６） 複数の電源装置から１つ又は複数の第２の負荷へ確実に供給できる最低限の電力が分かっている場合には、第２の負荷を動作させるために不足する電力のみを供給する別の電源回路を第２の負荷に具備すれば、電力供給遮断は完全になくなり信頼性が向上すると共に、別の電源回路の定格電力を小さくできるため、電源回路を小型・安価にすることができる。

（７） 予め第２の負荷の動作に必要な電力を各電源装置に分散させて、電源部を設計することにより、共通の第２の負荷の電源回路を削除することができ、更に小型・安価にすることができる。なお、電源装置の数が多いほど電源部から第２の負荷に供給する電力は小さくなるため、電源部を大型・高価にすることなく対応することができる。

本発明の他の電源システムによれば、次の（８）〜（１０）のような効果がある。

（８） 通常、電源装置内の電源部が故障すると、第１の負荷が正常であるにも関わらず第１の負荷は機能を停止する。本発明の他の電源システムによれば、電源部に故障が発生したときには、外部に警報を送出しつつ、他の電源装置から故障した電源装置の第１の負荷へ電力を供給することができるので、大がかりな冗長構成を採らなくても、保守者が故障した電源装置の交換等の対処をするまでの間、電源システムの機能を停止する確率が少なくなり電源システムの信頼性を向上させることができる。

（９） 複数の電源装置の電源部に故障が発生しても、電源システム全体が停止する確率を大幅に減少することができる。

（１０） 電源装置が多い場合、複数の電源装置の故障を想定した電源部の容量を設定することで、さらに信頼性を高くすることができる。

図１は本発明の実施例１における電源装置の構成を示す概略の第１の機能ブロック図である。 図２は図１の電源装置の構成例を示す回路図である。 図３は図２中の電源回路の構成例を示す回路図である。 図４は本発明の実施例２における電源装置の構成例を示す回路図である。 図５は本発明の実施例３における電源装置の構成を示す概略の第２の機能ブロック図である。 図６は図５の電源装置の構成例を示す回路図である。 図７は本発明の実施例４における電源システムの構成例を示す概略の斜視図である。 図８は図７の電源システムの構成例を示す回路ブロック図である。 図９は本発明の実施例５おける電源システムの構成例を示す概略の斜視図である。 図１０は図９の電源システムの構成例を示す回路ブロック図である。 図１１は従来の電源装置の構成を示す概略の回路図である。

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の電源装置の構成）
図１は、本発明の実施例１における電源装置の構成を示す概略の第１の機能ブロック図である。

電源装置は、ＤＣ電源Ｅに基づき定格電力を出力するＤＣ−ＤＣ電源回路からなる電源部（例えば、電源回路）１０と、余剰電力の供給制御を行う余剰電力供給回路３０とから構成されている。余剰電力供給回路３０は、電源回路１０の正極１０ａ及び負極１０ｂに接続され、主たる第１の負荷Ｌ１及び従たる第２の負荷Ｌ２を駆動する駆動電流を検出する電流検出部３１と、この電流検出部３１からの検出信号により負荷Ｌ２への余剰電力の供給、遮断の制御を行う余剰電力制御部４０とを有している。

余剰電力制御部４０は、電流検出部３１からの検出信号により過電流の発生を検出して制御信号を出力する過電流判定部４１と、この過電流判定部４１の出力信号を受けて負荷Ｌ２への電力の供給、遮断を行う電力制御部４２とから構成されている。

ここで、電源回路１０の正極１０ａには、電流検出部３１が接続されており、電流検出部３１は、過電流判定部４１と信号線で接続されている。電流検出部３１の出力側には、負荷Ｌ１の一端と、電力制御部４２とが接続されている。過電流判定部４１の出力側には、電力制御部４２が接続され、この電力制御部４２の出力側には、負荷Ｌ２の一端が接続されている。負荷Ｌ２の他端と、電力制御部４２と、負荷Ｌ１の他端とは、電源回路１０の負極１０ｂに接続されている。

図２は、図１の電源装置の構成例を示す回路図である。
電流検出部３１は、抵抗値Ｒ１を有する第１の抵抗素子３１ａで構成され、過電流判定部４１は、第１のトランジスタ（例えば、ＰＮＰ型トランジスタ、以下「ＰＮＰＴＲ」という。）４１ａで構成され、電力制御部４２は、第２のトランジスタ（例えば、ＰＮＰＴＲ）４２ａ及び抵抗値Ｒ２を有する第２の抵抗素子４２ｂで構成されている。

ＰＮＰＴＲ４１ａの第１の電極（例えば、エミッタ）は、電源回路１０の正極１０ａと、抵抗素子３１ａの一端に接続され、第２の電極（例えば、コレクタ）は、ＰＮＰＴＲ４２ａの制御電極（例えば、ベース）と、抵抗素子４２ｂとに接続される。また、ＰＮＰＴＲ４１ａの制御電極（例えば、ベース）は、ＰＮＰＴＲ４２ａの第１の電極（例えば、エミッタ）と、抵抗素子３１ａの他端側と、負荷Ｌ１の一端に接続されている。さらに、ＰＮＰＴＲ４２ａの第２の電極（例えば、コレクタ）は、負荷Ｌ２の一端と接続されている。そして、負荷Ｌ１の他端と、抵抗素子４２ｂの他端と、負荷Ｌ２の他端とは、電源回路１０の負極１０ｂに接続されている。

図３は図２中の電源回路の構成例を示す回路図である。
電源回路１０は、ＤＣ電源Ｅと、トランス１１とを有している。ＤＣ電源Ｅと、トランス１１との間には、スイッチング用のＮＰＮ型トランジスタ（以下「ＮＰＮＴＲ」という。）２２が設けられており、ＮＰＮＴＲ２２のスイッチング動作は、制御回路２１によって制御が可能に構成されている。トランス１１の出力側の一端には、整流用ダイオード１２のアノードが接続され、そのカソードは、インダクタ１４を介して正極１０ａに接続されている。インダクタ１４の出力側と正極１０ａとの間には、コンデンサ１５の一端が接続されている。インダクタ１４及びコンデンサ１５により、平滑回路が構成されている。

トランス１１の出力側の他端には、転流用ダイオード１３のアノードとコンデンサ１５の他端及び負極１０ｂが接続されている。正極１０ａと負極１０ｂとの間には、抵抗素子１６と、フォトカプラ２０を構成する発光ダイオード２０ａと、シャントレギュレータ１７とが直列に接続されており、これと並列に分圧用の抵抗素子１８，１９が接続されている。フォトカプラ２０を構成するＮＰＮＴＲ２０ｂのコレクタは制御回路２１の第１の端子に接続されている。ＮＰＮＴＲ２０ｂのエミッタは、制御回路２１の第２の端子と、ＮＰＮＴＲ２２のエミッタと、ＤＣ電源Ｅとに接続されている。

（実施例１における電源装置中の電源回路の動作）
図３の電源回路１０において、ＤＣ電源Ｅから供給されたＤＣ電圧は、ＮＰＮＴＲ２２のスイッチングによって交流（以下「ＡＣ」という。）電圧に変換され、トランス１１を介して２次側（出力側）へ伝達される。伝達されたＡＣ電圧は、ダイオード１２，１３により整流され、インダクタ１４及びコンデンサ１５により平滑化されてＤＣ電圧となり、これが出力電圧となる。

出力電圧は、抵抗素子１８と抵抗素子１９とで分圧され、シャントレギュレータ１７内部で基準電圧との誤差が増幅される。その増幅された誤差に応じた信号は、フォトカプラ２０を介して制御回路２１へ伝達され、制御回路２１はその信号に応じたオンデューティを決めて、ＮＰＮＴＲ２２を駆動する。ここで、オンデューティとは、スイッチング周期中に占めるＮＰＮＴＲ２２が導通する時間比率をいう。

（実施例１における電源装置中の余剰電力供給回路の動作）
本実施例１における電源装置中の余剰電力供給回路３０の動作について、（１）負荷Ｌ１及び負荷Ｌ２の消費電力が通常状態のときの動作と、（２）負荷Ｌ１の消費電力が増大したときの動作と、（３）負荷Ｌ１の消費電力が増大した後、通常状態に戻ったときの動作と、（４）負荷Ｌ２の消費電力が増大したときの動作と、（５）負荷Ｌ２の消費電力が増大した後に、通常状態に戻ったときの動作に分けて以下説明する。

（１） 負荷Ｌ１及び負荷Ｌ２の消費電力が通常状態のときの動作
負荷Ｌ１及び負荷Ｌ２の合計消費電力が電源回路１０の定格電力内である通常状態にある場合、ＰＮＰＴＲ４１ａは、非導通状態（以下「オフ状態」という。）に設定されているためＰＮＰＴＲ４２ａのベース電圧は、抵抗素子４２ｂによってプルダウンされて第２の電位（例えば、ベース・エミッタ間のスレッシュホールド電圧ＶＢＥ（ｔｈ））となるので、ＰＮＰＴＲ４２ａは、導通状態（以下「オン状態」という。）にある。よって、負荷Ｌ１には抵抗素子３１ａを介して、負荷Ｌ２には抵抗素子３１ａとＰＮＰＴＲ４２ａとを介して電力が供給される。

（２） 負荷Ｌ１の消費電力が増大したときの動作
（ａ） 抵抗値Ｒ１を有する抵抗素子３１ａには負荷Ｌ１に流れる電流Ｉ１と負荷Ｌ２に流れる電流Ｉ２の和が流れる。即ち、抵抗素子３１ａに流れる電流をＩ（Ｒ１）とすると次式（１）が成り立つ。
Ｉ（Ｒ１）＝Ｉ１＋Ｉ２ ・・・ （１）

（ｂ） 負荷Ｌ１の消費電力が増大すると負荷Ｌ１に流れる電流Ｉ１が増大し、式（１）より電流Ｉ（Ｒ１）が増大する。

（ｃ） 電流Ｉ（Ｒ１）が増大すると、電流Ｉ（Ｒ１）による電位差（例えば、抵抗素子３１ａの降下電圧）が増加する。

（ｄ） 抵抗素子３１ａの降下電圧が増加すると、この降下電圧がＰＮＰＴＲ４１ａの閾値（例えば、ベース・エミッタ間のスレッシュホールド電圧ＶＢＥ（ｔｈ））（＝基準電圧）に達する。

（ｅ） 抵抗素子３１ａの降下電圧が基準電圧に達すると、ＰＮＰＴＲ４１ａは導通する。即ち、次の式（２）が成立したときにＰＮＰＴＲ４１ａは、オフ状態からオン状態へ遷移する。
ＶＢＥ（ｔｈ）＝Ｉ（Ｒ１）×Ｒ１ ・・・ （２）

（ｆ） ＰＮＰＴＲ４１ａがオン状態になると、ＰＮＰＴＲ４２ａのベース・エミッタ間には第１の電位（例えば、抵抗素子３１ａの両端電圧）（＝ＶＢＥ（ｔｈ））が印加されるが、ＰＮＰＴＲ４２ａのベース電位はエミッタ電位より高くなり逆バイアス状態となる。

（ｇ） このためＰＮＰＴＲ４２ａは、オン状態からオフ通状態へ遷移する。

（ｈ） その結果、負荷Ｌ１に対する電力供給は確保され、負荷Ｌ２への電力供給は遮断される。

（３） 負荷Ｌ１の消費電力が増大した後、通常状態に戻ったときの動作
（ａ） 負荷Ｌ１の消費電力が減少すると、負荷Ｌ１に流れる電流Ｉ１が減少し、式（１）より電流Ｉ（Ｒ１）が減少する。

（ｂ） 電流Ｉ（Ｒ１）が減少すると、電流Ｉ（Ｒ１）による抵抗素子３１ａの降下電圧が減少する。

（ｃ） 抵抗素子３１ａの降下電圧が減少すると、この降下電圧がＰＮＰＴＲ４１ａの閾値（例えば、ベース・エミッタ間のスレッシュホールド電圧ＶＢＥ（ｔｈ））（＝基準電圧）より小さくなる。

（ｄ） 抵抗素子３１ａの降下電圧が基準電圧より小さくなると、ＰＮＰＴＲ４１ａはオフ状態になる。即ち、次の式（３）が成立したときにＰＮＰＴＲ４１ａは、オン状態からオフ状態へ遷移する。
ＶＢＥ（ｔｈ）＞Ｉ（Ｒ１）×Ｒ１ ・・・ （３）

（ｅ） ＰＮＰＴＲ４１ａがオフ状態になると、ＰＮＰＴＲ４２ａのベース電圧は、抵抗素子４２ｂによってプルダウンされ、第２の電位（例えば、ベース・エミッタ間のスレッシュホールド電圧ＶＢＥ（ｔｈ））となってＰＮＰＴＲ４２ａは、オン状態になる。

（ｆ） ＰＮＰＴＲ４２ａがオン状態になると、負荷Ｌ２には抵抗素子３１ａとＰＮＰＴＲ４２ａとを介して電力が供給されるようになる。

（４） 負荷Ｌ２の消費電力が増大したときの動作
（ａ） 負荷Ｌ２の消費電力が増大すると負荷Ｌ２に流れる電流Ｉ２が増大し、式（１）より電流Ｉ（Ｒ１）が増大する。

以下、前記（２）の（ｃ）〜（ｈ）の動作と同様の動作が実行され、負荷Ｌ１に対する電力供給は確保され、出力の負荷Ｌ２への電力供給は遮断される。

（５） 負荷Ｌ２の消費電力が増大した後に、通常状態に戻ったときの動作
（ａ） 負荷Ｌ２への電力供給が遮断されたので式（１）より電流Ｉ（Ｒ１）が減少する。

以下、前記（３）の（ｂ）〜（ｆ）の動作が実行され、負荷Ｌ２には再び抵抗素子３１ａとＰＮＰＴＲ４２ａとを介して電力が供給されるようになる。

前記（１）〜（５）の動作において、ＰＮＰＴＲ４１ａがオフ状態からオン状態へ遷移する境界点は、（２）式と同じく
ＶＢＥ（ｔｈ）＝Ｉ（Ｒ１）×Ｒ１ ・・・ （４）
となる。このとき、次式（５）を満たすように抵抗素子３１ａの抵抗値Ｒ１を設定すると、電源回路１０の定格電力を最大限有効に利用することができる。
ＶＢＥ（ｔｈ）＝Ｉｏ×Ｒ１ ・・・ （５）
但し、Ｉｏ：電源回路１０の定格電流

次に、前記（４）及び（５）のケースについて説明する。
前記（４）及び（５）のケースでは、負荷Ｌ２の消費電力が増大して、一旦、負荷Ｌ２への電力供給が遮断されると、直ちに電流Ｉ（Ｒ１）減少して、負荷Ｌ２への電力供給が開始される。このとき、負荷Ｌ２の消費電力が増大したままとすると、再度、負荷Ｌ２への電力供給が遮断されることになる。

このように、本実施例１の電源装置においては、負荷Ｌ２の消費電力が増大した場合には、負荷Ｌ２への電力の供給と遮断とが連続して繰り返されることが考えられる。従って、本実施例１における電源装置は、後述する実施例３で示すような負荷Ｌ２の消費電力の変動が僅少であるケースへの適用が望ましい。しかしながら、負荷Ｌ２には、初期化動作等により起動時のみ消費電力が増大するケースや送受信回路のように消費電力の変動が大きいケースも考えられる。この対応に関しては、後述する実施例２もしくは実施例３のヒステリス特性を有する電源装置で説明する。

（実施例１の効果）
本実施例１の電源装置によれば、次の（ｉ）〜（iii）のような効果がある。

（ｉ） 負荷Ｌ１に対する電力供給を確保しつつ負荷Ｌ２へ、電源回路１０の定格電力から負荷Ｌ１に供給する電力を減じた値、つまり余剰電力を供給するようにしたので、電源としての利用効率が高まり、無駄な電力消費を抑制することができる。

（ii） 電源回路１０の定格電力を（負荷Ｌ１の最大消費電力＋負荷Ｌ２の最大消費電力）として、大容量で設計する必要がないため、電源回路１０の小型化にも寄与し、コスト低減も期待できる。

（iii） 高電圧からレギュレータで降圧・生成した電力を用いるような消費電力の高い回路、例えば電源回路１０の制御回路２１等に補助電力源として電力供給すると全体の消費電力を抑制することが期待できる。

（実施例２の余剰電力回路の構成）
図４は、本発明の実施例２における電源装置の構成例を示す回路図であり、その機能ブロックは実施例１と同じ図１に示される。なお図４において、実施例１を示す図２中の要素と共通の要素には共通の符号が付されている。

本実施例２の電源装置では、実施例１と同様の電源回路１０と、実施例１の余剰電力供給回路３０とは構成の異なる余剰電力供給回路３０Ａとから構成されている。余剰電力供給回路３０Ａは、実施例１の抵抗素子３１ａに替えてホール素子３１ｂを有している。

更に、余剰電力供給回路３０Ａは、実施例１とは異なる構成の過電流判定部４１Ａと、Ｐチャネル型ＭＯＳ電界効果トランジスタ（以下「ＰＭＯＳ」という。）４２ｃから構成される電力制御部４２Ａとを有しており、過電流判定部４１Ａは、検出信号判定部となるコンパレータ４１ｂと、第１のスイッチ（例えば、Ｎチャネル型ＭＯＳ電界効果トランジスタ、以下「ＮＭＯＳ」という。）４１ｃと、基準電圧ＶＲＥＦ１を生成する第１の基準電圧生成部（例えば、基準電圧生成部）４１ｄと、基準電圧ＶＲＥＦ２を生成する第２の基準電圧生成部（例えば、基準電圧生成部）４１ｅとから構成されている。

過電流判定回路４１Ａにおいて、ＮＭＯＳ４１ｃのソースは、互いに直列に接続された基準電圧生成部４１ｄ，４１ｅを介してコンパレータ４１ｂの反転入力端子に接続されている。また、ＮＭＯＳ４１ｃのソースは、ホール素子３１ｂの出力端子の一端と接続されており、ホール素子３１ｂの出力端子の他端は、コンパレータ４１ｂの非反転入力端子と接続されている。さらに、ホール素子３１ｂの入力側は、電源回路１０の正極１０ａと接続されており、ホール素子３１ｂの出力側には、負荷Ｌ１の一端と、ＰＭＯＳ４２ｃのソースが接続されている。ＮＭＯＳ４１ｃのドレインは、直列に接続された基準電圧生成部４１ｄ及び基準電圧生成部４１ｅとの間に接続されている。

コンパレータ４１ｂの出力側には、ＮＭＯＳ４１ｃのゲートと、ＰＭＯＳ４２ｃのゲートが接続されている。ＰＭＯＳ４２ｃのドレインは、負荷Ｌ２の一端に接続されており、負荷Ｌ１と、負荷Ｌ２の他端は、電源回路１０の負極１０ｂに接続されている。

本実施例２の電源装置の特徴は、過電流判定部４１Ａがヒステリシス特性を有するように構成されている点にある。

ヒステリシス特性を有するように構成したので負荷Ｌ１又は負荷Ｌ２の消費電力が増大して、負荷Ｌ２への電力供給が遮断されるときの第１の閾値（例えば、基準電圧ＶＲＥＦ１＋基準電圧ＶＲＥＦ２）と負荷Ｌ１の消費電力が減少して通常状態に戻るときの第２の閾値（例えば、基準電圧ＶＲＥＦ２）とが異なっているため、負荷Ｌ２への電力供給と遮断とが連続して繰り返される現象を防止することができるように構成されている。この動作を以下に説明する。

（実施例２における電源装置の動作）
図４において、ホール素子３１ｂは図２中の抵抗素子３１ａと同じような働きであり、ホール素子３１ｂに流れる電流をＩ（Ｈ）とすると、式（６）で表されるようなＩ（Ｈ）に比例した電位差（例えば、ホール電圧）ＶＨを出力端子から出力する。
ＶＨ＝Ｋ×Ｉ（Ｈ） ・・・ （６）
ただし、Ｋは比例定数
ここで、Ｉ（Ｈ）は、
Ｉ（Ｈ）＝Ｉ１＋Ｉ２ ・・・ （７）
となる。

負荷Ｌ１又は負荷Ｌ２の消費電力が増大すると電流Ｉ１又は電流Ｉ２が増大する。

電流Ｉ１又は電流Ｉ２が増大すると、式（７）から電流Ｉ（Ｈ）が増大する。電流Ｉ（Ｈ）が増大すると、やがて電流Ｉ（Ｈ）によるホール素子３１ｂのホール電圧ＶＨが基準電圧ＶＲＥＦ１とＶＲＥＦ２の和に達する。

更に電流Ｉ（Ｈ）が増大し、ホール電圧ＶＨが基準電圧ＶＲＥＦ１とＶＲＥＦ２の和を越える（式（８））と、コンパレータ４１ｂの出力電圧が第１の論理レベル（例えば、ローレベル、以下「“Ｌ”」という。）から第２の論理レベル（例えば、ハイレベル、以下「“Ｈ”」という。）に変化し、ＰＭＯＳ４２ｃがオン状態からオフ状態へ遷移する。
ＶＲＥＦ１＋ＶＲＥＦ２＜ＶＨ ・・・ （８）

その結果、負荷Ｌ１に対する電力供給は確保され、負荷Ｌ２への電力供給は遮断される。

上記コンパレータ４１ｂの出力が“Ｌ”から“Ｈ”に変化する際、同時にＮＭＯＳ４１ｃがオン状態となり、基準電圧生成部４１ｄの両端を短絡するため、コンパレータ４１ｂにおける基準電圧ＶＲＥＦ１とＶＲＥＦ２の和が基準電圧ＶＲＥＦ２のみに変わる。

負荷Ｌ１の消費電力が低下して余剰電力が増加すると、次式（９）に示すようにホール電圧ＶＨが低下し、基準電圧ＶＲＥＦ２よりも小さくなる。このため、コンパレータ４１ｂは、“Ｌ”を出力するので、ＰＭＯＳ４２ｃがオフ状態からオン状態へ遷移する。
ＶＲＥＦ２＞ＶＨ ・・・ （９）
その結果、負荷Ｌ１に対する電力供給に加え、負荷Ｌ２への電力供給も開始される。

ここで、コンパレータ４１ｂの出力電圧が“Ｈ”から“Ｌ”に変化する際、同時にＮＭＯＳ４１ｃがオフ状態となり基準電圧生成部４１ｄの両端を開放するため、コンパレータ４１ｂにおける基準電圧が、再び基準電圧ＶＲＥＦ１とＶＲＥＦ２の和に戻る。

以上説明した通り、実施例２においては、基準電圧生成部４１ｄと基準電圧生成部４１ｅとを設け、コンパレータ４１ｂに対する基準電圧にヒステリシス幅を設定するようにしている。なお、以上の動作において、電流Ｉ（Ｈ）＝Ｉｏのときにコンパレータ４１ｂの出力電圧が“Ｌ”から“Ｈ”へ遷移するように、ホール素子３１ｂのホール電圧ＶＨもしくは基準電圧ＶＲＥＦ１と基準電圧ＶＲＥＦ２の和を設定すると、電源回路１０の定格電力を最大限有効に利用することができる。

（実施例２の効果）
本実施例２の余剰電力供給回路３０Ａによれば、実施例１の効果に加え、次の（ｉ）〜（iii）のような効果がある。

（ｉ） 過電流検出回路４１Ａを、ヒステリシス特性を有するように構成したので、負荷Ｌ２の消費電力が増加して、一旦、負荷Ｌ２への電力供給が遮断されたときは、その結果、ホール素子３１ｂを流れる電流Ｉ（Ｈ）が減少するが、基準電圧もＶＲＥＦ１＋ＶＲＥＦ２からＶＲＥＦ２に低下するので、安易に負荷Ｌ２への電力供給が開始されることがない。負荷Ｌ１の消費電力が低下して十分な余剰電力になったときに、負荷Ｌ２への電力供給を再開できるように構成することができる。これによって、負荷Ｌ２が、初期化動作等で起動時のみ消費電力が増大するケースや送受信回路のように消費電力の変動が大きいケースでも誤動作することなく安定に動作することができる。

（ii） 基準電圧ＶＲＥＦ１，ＶＲＥＦ２及びコンパレータ４１ｂを用いていることによって、ＰＭＯＳ４２ｃをオン／オフさせる電流Ｉ１＋Ｉ２を自由かつ高精度に設定できる。

（iii） 過電流判定部４１Ａ及び電力制御部４２ＡにＮＭＯＳ４１ｃ及びＰＭＯＳ４２ｃを用いることによって、バイポーラトランジスタを用いる場合に比べ回路内消費電力を低減させることできる。

（実施例３の電源装置の構成）
図５は、本発明の実施例３における電源装置の構成を示す概略の第２の機能ブロック図であり、実施例１の第１の機能ブロック図を示す図１中の要素と共通の要素には共通の符合が付されている。

電源装置は、電源回路１０と、実施例１及び実施例２とは異なる余剰電力供給回路３０Ｂとから構成されている。余剰電力供給回路３０Ｂは、実施例２と異なる構成の電流検出部３１Ｂを有しており、過電流判定部４１Ａによるヒステリシスに替えて、電流検出部３１Ｂによるシステリシスを実現している。

余剰電力供給回路３０Ｂは、電源回路１０の正極１０ａ及び負極１０ｂに接続され、主たる第１の負荷Ｌ１及び従たる第２の負荷Ｌ２を駆動する駆動電流を検出する電流検出部３１Ｂと、この電流検出部３１Ｂからの検出信号により負荷Ｌ２への余剰電力の供給、遮断の制御を行う余剰電力制御部４０Ｂとを有している。

余剰電力制御部４０Ｂは、電流検出部３１Ｂからの検出信号により過電流の発生を検出して制御信号を出力する過電流判定部４１Ｂと、この過電流判定部４１Ｂの制御信号を受けて負荷Ｌ２への電力の供給、遮断を行う電力制御部４２Ｂとから構成されている。

ここで、電源回路１０の正極１０ａには、電流検出部３１Ｂの入力側が接続され、電流検出部３１Ｂの出力側は、負荷Ｌ１の一端と、電力制御部４２Ｂの入力側に接続されている。電流検出部３１Ｂは、過電流判定部４１Ｂと信号線で接続されている。過電流判定部４１Ｂの出力側は、電力制御部４２Ｂが接続され、この電力制御部４２Ｂの出力側には、負荷Ｌ２の一端が接続されている。負荷Ｌ２の他端と、電力制御部４２Ｂと、電流検出部３１Ｂと、負荷Ｌ１の他端とは、電源回路１０の負極１０ｂに接続されている。

図６は、図５の電源装置の構成例を示す回路図であり、上記同様、実施例１を示す図２中の要素と共通の要素には共通の符合が付されている。

電流検出部３１Ｂは、第１の検出信号を生成する第１の検出信号生成部（例えば、抵抗値Ｒ４を有する抵抗素子３１ｄ）と、第１の検出信号と異なる第２の検出信号を生成する第２の検出信号生成部（例えば、直列に接続された抵抗値Ｒ３を有する抵抗素子３１ｃ及び抵抗素子３１ｄ）と、第２のスイッチ（例えば、ＰＭＯＳ３１ｅ）と抵抗値Ｒ５を有する抵抗素子３１ｆとで構成されている。

過電流判定部４１Ｂは、ＰＮＰＴＲ４１ｆで構成され、電力制御部４２Ｂは、ＰＭＯＳ４２ｄ及び抵抗値Ｒ６を有する抵抗素子４２ｅで構成されている。

ＰＮＰＴＲ４１ｆのエミッタは、電源回路１０の正極１０ａと、抵抗素子３１ｃの一端と、ＰＭＯＳ３１ｅのソースとに接続され、ベースは、抵抗素子３１ｄの一端と、負荷Ｌ１の一端と、ＰＭＯＳ４２ｄのソースとに接続されている。ＰＮＰＴＲ４１ｆのコレクタは、ＰＭＯＳ３１ｅのゲートと、抵抗素子３１ｆの一端と、抵抗素子４２ｅの一端と、ＰＭＯＳ４２ｄのゲートとに接続されている。

ＰＭＯＳ３１ｅのドレインは、抵抗素子３１ｃの他端と、抵抗素子３１ｄの他端とに接続されている。ＰＭＯＳ４２ｄのドレインは、負荷Ｌ２の一端に接続されている。負荷Ｌ１の他端と、抵抗素子４２ｅの他端と、負荷Ｌ２の他端と、抵抗素子３１ｆの他端とは、電源回路１０の負極１０ｂに接続されている。

（実施例３における電源装置中の余剰電力供給回路の動作）
本実施例３における電源装置中の余剰電力供給回路３０Ｂの動作について、（１）負荷Ｌ１及び負荷Ｌ２の消費電力が通常状態のときの動作と、（２）負荷Ｌ１の消費電力が増大したときの動作と、（３）負荷Ｌ１の消費電力が増大した後、通常状態の戻ったときの動作と、（４）負荷Ｌ２の消費電力が増大したときの動作と、（５）負荷Ｌ２の消費電力が増大した後に、通常状態に戻ったときの動作に分けて以下説明する。

（１） 負荷Ｌ１及び負荷Ｌ２の消費電力が通常状態のときの動作
負荷Ｌ１及び負荷Ｌ２の合計消費電力が電源回路１０の定格電力内である通常状態にある場合、ＰＮＰＴＲ４１ｆは、オフ状態に設定されているため、ＰＭＯＳ４２ｄのゲート電圧は、抵抗素子４２ｅによってプルダウンされて、第２の電位（例えば、電源回路１０の負極１０ｂ電位）となるので、ＰＭＯＳ４２ｄは、オン状態にある。また、ＰＭＯＳ３１ｅのゲート電圧は、抵抗素子３１ｆによってプルダウンされて第２の電位（例えば、電源回路１０の負極１０ｂ電位）となるので、ＰＭＯＳ３１ｅはオン状態となり、抵抗素子３１ｃの両端を短絡する。よって、負荷Ｌ１にはＰＭＯＳ３１ｅ及び抵抗素子３１ｄを介して、負荷Ｌ２にはＰＭＯＳ３１ｅと抵抗素子３１ｄ及びＰＭＯＳ４２ｄとを介して電力が供給される。以後、ＰＭＯＳ３１ｅのオン抵抗は抵抗素子３１ｄに比べて十分小さく、オン状態の電圧降下は無視できるとする。

（２） 負荷Ｌ１の消費電力が増大したときの動作
（ａ） 抵抗素子３１ｄには負荷Ｌ１に流れる電流Ｉ１と負荷Ｌ２に流れる電流Ｉ２の和が流れる。即ち、抵抗素子３１ｄに流れる電流をＩ（Ｒ４）とすると次式（１０）が成り立つ。
Ｉ（Ｒ４）＝Ｉ１＋Ｉ２ ・・・ （１０）

（ｂ） 負荷Ｌ１の消費電力が増大すると負荷Ｌ１に流れる電流Ｉ１が増大し、式（１０）より電流Ｉ（Ｒ４）が増大する。

（ｃ） 電流Ｉ（Ｒ４）が増大すると、電流Ｉ（Ｒ４）による抵抗素子３１ｄの降下電圧が増加する。

（ｄ） 抵抗素子３１ｄの降下電圧が増加すると、この降下電圧がＰＮＰＴＲ４１ｆの閾値（例えば、ベース・エミッタ間のスレッシュホールド電圧ＶＢＥ（ｔｈ））（＝基準電圧）に達する。

（ｅ） 抵抗素子３１ｃの降下電圧が基準電圧に達すると、ＰＮＰＴＲ４１ｆは導通する。即ち、次の式（１１）が成立したときにＰＮＰＴＲ４１ｆは、オフ状態からオン状態へ遷移する。
ＶＢＥ（ｔｈ）＝Ｉ（Ｒ４）×Ｒ４ ・・・ （１１）

（ｆ） ＰＮＰＴＲ４１ｆがオン状態になると、ＰＭＯＳ３１ｅのゲート電位は第１の電位（例えば、ＰＮＰＴＲ４１ｆのベース−エミッタ間電圧）（＝ＶＢＥ（ｔｈ））が印加される。

（ｇ） そのためＰＭＯＳ３１ｅは、オン状態からオフ状態へ遷移する。

（ｈ） その結果、抵抗素子３１ｄに流れていた電流Ｉ（Ｒ４）が抵抗素子３１ｃにも流れるようになる。

（ｉ） このとき、抵抗素子３１ｄの抵抗値Ｒ４に抵抗素子３１ｃの抵抗値Ｒ３が加わり合成抵抗値は高くなるが、ＰＮＰＴＲ４１ｆのベース−エミッタ間はＰＮ接合ダイオードと同等であるため、抵抗素子３１ｃと抵抗素子３１ｄの直列降下電圧は、式（１２）に示すとおりＰＮＰＴＲ４１ｆのＶＢＥ（ｔｈ）に等しくなる。
ＶＢＥ（ｔｈ）＝Ｉ（Ｒ４）×（Ｒ３＋Ｒ４） ・・・ （１２）

（ｊ） また、ＰＮＰＴＲ４１ｆがオン状態になると、ＰＭＯＳ４２ｄのゲート・ソース間には第１の電位（例えば、抵抗素子３１ｃと抵抗素子３１ｄの両端電圧の和）（＝ＶＢＥ（ｔｈ））が印加されるが、ＰＭＯＳ４２ｄのゲート電位はソース電位より高くなり逆バイアス状態となる。

（ｋ） このためＰＭＯＳ４２ｄは、オン状態からオフ状態へ遷移する。

（ｌ） その結果、負荷Ｌ１に対する電力供給は確保され、負荷Ｌ２への電力供給は遮断される。

（３） 負荷Ｌ１の消費電力が増大した後、通常状態の戻ったときの動作
（ａ） 負荷Ｌ１の消費電力が減少すると、負荷Ｌ１に流れる電流Ｉ１が減少し、式（１０）より電流Ｉ（Ｒ４）が減少する。

（ｂ） 電流Ｉ（Ｒ４）が減少すると、電流Ｉ（Ｒ４）による抵抗素子３１ｃ及び抵抗素子３１ｄの降下電圧が減少する。

（ｃ） 抵抗素子３１ｃ及び抵抗素子３１ｄの降下電圧が減少すると、この降下電圧がＰＮＰＴＲ４１ｆの閾値（例えば、ベース・エミッタ間のスレッシュホールド電圧ＶＢＥ（ｔｈ））（＝基準電圧）より小さくなる。

（ｄ） 抵抗素子３１ｃ及び抵抗素子３１ｄの降下電圧が基準電圧より小さくなると、ＰＮＰＴＲ４１ｆはオフ状態になる。即ち、次の式（１３）が成立したときにＰＮＰＴＲ４１ｆは、オン状態からオフ状態へ遷移する。
ＶＢＥ（ｔｈ）＞Ｉ（Ｒ４）×（Ｒ３＋Ｒ４） ・・・ （１３）

（ｅ） ＰＮＰＴＲ４１ｆがオフ状態になると、ＰＭＯＳ３１ｅのゲート電位は第２の電位（例えば、電源回路１０の負極１０ｂ電位）が印加される。

（ｆ） そのためＰＭＯＳ３１ｅは、オフ状態からオン状態へ遷移する。

（ｇ） その結果、抵抗素子３１ｃに流れていた電流Ｉ（Ｒ４）は電圧降下が無視できるＰＭＯＳ３１ｅに流れるようになる。

（ｈ） ＰＮＰＴＲ４１ｆがオフ状態になると、ＰＭＯＳ４２ｄのゲート電圧は、抵抗素子４２ｅによってプルダウンされ、第２の電位（例えば、電源回路１０の負極１０ｂ電位）となってＰＭＯＳ４２ｄは、オン状態になる。

（ｉ） ＰＭＯＳ４２ｄがオン状態になると、負荷Ｌ２にはＰＭＯＳ３１ｅと抵抗素子３１ｄ及びＰＭＯＳ４２ｄとを介して電力が供給されるようになる。

（４） 負荷Ｌ２の消費電力が増大したときの動作
（ａ） 負荷Ｌ２の消費電力が増大すると負荷Ｌ２に流れる電流Ｉ２が増大し、式（１０）より電流Ｉ（Ｒ４）が増大する。

以下、前記（２）の（ｃ）〜（ｌ）の動作と同様の動作が実行され、負荷Ｌ１に対する電力供給は確保され、出力の負荷Ｌ２への電力供給は遮断される。

（５） 負荷Ｌ２の消費電力が増大した後に、通常状態の戻ったときの動作
（ａ） 負荷Ｌ２への電力供給が遮断されたので式（１０）より電流Ｉ（Ｒ４）が減少する。

以下、前記（３）の（ｂ）〜（ｉ）の動作が実行され、負荷Ｌ２には再びＰＭＯＳ３１ｅと抵抗素子３１ｄ及びＰＭＯＳ４２ｄとを介して電力が供給されるようになる。

前記（１）〜（５）の動作において、ＰＮＰＴＲ４１ｆがオフ状態からオン状態へ遷移する境界点は、（１１）式から
ＶＢＥ（ｔｈ）＝Ｉ（Ｒ４）×Ｒ４・・・・（１４）
となる。このとき、次式（１５）を満たすように抵抗素子３１ｄの抵抗値Ｒ４を設定すると、電源回路１０の定格電力を最大限有効に利用することができる。
ＶＢＥ（ｔｈ）＝Ｉｏ×Ｒ４ ・・・ （１５）
但し、Ｉｏ：電源回路１０の定格電流

（実施例３の効果）
本実施例３の電源装置によれば、次のような効果がある。

実施例２同様に、余剰電力供給回路にヒステリシス特性を有するように構成したので、実施例２と同様の効果が得られるが、本実施例では、コンパレータを用いていないため、回路を動作させるための補助電源が不要となり、簡素な回路で実現することが期待できる。

（実施例４における電源システムの構成）
図７は、本発明の実施例４おける電源システムの構成例を示す概略の斜視図である。

実施例１〜３では、電源装置の単独の使用例を説明しているが、本実施例４は、大規模回路において複数の異なる負荷Ｌ１（＝Ｌ１−１，Ｌ１−２，・・・Ｌ１−Ｎ）に電源装置を用いて電力を供給する場合、共通回路である負荷Ｌ２に、複数の電源装置から電力を供給するように構成されている。

即ち、本実施例４の電源システムは、ユニット９０と、複数の回路盤７０と、共通盤８０とから構成されており、ユニット９０に、電源装置及び負荷Ｌ１を有する複数の回路盤７０と、複数の回路盤７０から電力を供給される負荷Ｌ２を有する共通盤８０とが実装されている。

図８は、図７の電源システムの構成例を示す回路ブロック図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

複数の回路盤７０の出力側は、共通線７３を介して共通盤８０内の負荷回路８１（＝負荷Ｌ２）に接続されている。複数の回路盤７０（＝７０−１，７０−２，・・・，７０−Ｎ）は、実施例１で説明した電源装置とほぼ同様の電源装置と、負荷Ｌ１とから構成されている。電源装置は、電源回路１０（＝１０−１，１０−２，・・・，１０−Ｎ）と、電流検出部３１（＝３１−１，３１−２，・・・，３１−Ｎ）と、過電流判定部４１（＝４１−１，４１−２，・・・，４１−Ｎ）と、電力制御部４２（＝４２−１，４２−２，・・・，４２−Ｎ）と、電流の逆流防止用の複数のダイオード７１（＝７１−１，７１−２，・・・，７１−Ｎ）とを有している。

共通盤８０は、負荷Ｌ２を有しており、複数の回路盤７０から共通線７３を介して電力を供給されている。

（実施例４における電源システムの動作）
通常は、複数の各回路盤７０内の電源装置から共通盤８０内の負荷Ｌ２に電力が供給されている。実施例１〜３の場合、負荷Ｌ１の消費電力が増大すると、負荷Ｌ２への電力供給を遮断するが、実施例４の場合には、複数の回路盤７０のどれかの負荷Ｌ１の消費電力が増大し、共通盤８０への電力供給を遮断したとしても、残りの回路盤７０が共通盤８０に対して電力を供給し続ける。

（実施例４の効果）
本実施例４の電源システムによれば、次の（ｉ）〜（iii）のような効果がある。

（ｉ） 複数の回路盤７０から共通盤８０の負荷Ｌ２へ電力を供給することにより、共通盤８０に専用の電源回路を有せずとも簡易な回路で負荷Ｌ２への電力供給の遮断の確率を低減することができ、信頼性の向上も期待できる。

（ii） 複数の回路盤７０から共通盤８０の負荷Ｌ２へ確実に供給できる最低限の電力が分かっている場合には、負荷Ｌ２を動作させるために不足する電力（＝負荷Ｌ２の必要電力−各回路盤７０の最低供給電力）のみを供給する電源回路を共通盤８０に具備すればよいため、回路を小型・安価にすることができる。また、これにより負荷Ｌ２への電力供給が遮断することはなくなる。

（iii） 予め負荷Ｌ２の動作に必要な電力を各回路盤７０に分散させて、電源回路１０を設計することにより、共通盤８０の電源回路を削除することができ、更に小型・安価にすることができる。なお、回路盤７０の枚数が多いほど電源回路１０から負荷Ｌ２に供給する電力は小さくなるため、電源回路１０を大型・高価にすることなく対応することができる。

（実施例５における電源システムの構成）
図９は、本発明の実施例５おける電源システムの構成例を示す概略の斜視図である。

本実施例５の電源システムの構成は、実施例４の構成とほぼ同様である。ユニット９０Ａには、電源装置及び負荷Ｌ１を有する複数の回路盤７０Ａが実装されている。

図１０は、図９の電源システムの構成例を示す回路ブロック図であり、実施例４を示す図８中の要素と共通の要素には共通の符号が付されている。

実施例５における電源システムは、複数の電源装置と、複数の電源装置にそれぞれ設けられた余剰電力制御部４０の出力側及び回路盤７０Ａ内の負荷Ｌ１を接続する共通線７３Ａとを有している。

本実施例５における電源装置の構成は、実施例４の電源装置の構成とほぼ同様であるが、次の点で異なっている。即ち、逆流防止用ダイオード７１のカソードが、共通線７３Ａに接続され、共通線７３Ａは、複数の回路盤７０Ａ内の負荷Ｌ１の一端に接続されており、電流検出部３１の出力側には、逆流防止用ダイオード７２（＝７２−１，７２−２，・・・，７２−Ｎ）のアノードが接続され、ダイオード７２のカソードは、負荷Ｌ１の一端に接続されている点が実施例４の構成と異なっている。他の構成は、実施例４の構成と同様である。

（実施例５における電源システムの動作）
実施例５の電源システムにおいて、任意の回路盤７０Ａの電源回路１０が故障した場合、残りの他の回路盤７０Ａから逆流防止用ダイオード７１と共通線７３Ａを介して故障した回路盤７０Ａの負荷Ｌ１に電力が供給される。このとき、供給された電流は、逆流防止用ダイオード７２によって逆流が阻止されるため、故障した電源回路１０に電流が流れ込むことはない。

（実施例５の効果）
本実施例５の電源システムによれば、次の（ａ）〜（ｃ）のような効果がある。

（ａ） 通常、回路盤７０Ａ内の電源回路１０が故障すると、負荷Ｌ１が正常であるにも関わらず回路盤７０Ａそのものが機能を停止する。実施例５の構成を採ることによって、電源回路１０の故障により外部に警報を送出しつつ、他の回路盤７０Ａから故障した回路盤７０Ａへ電力を供給することができるので、保守者が故障した回路盤７０Ａの交換等の対処をするまでの間、機器の機能を停止する確率が低減され機器の信頼性を向上させることができる。

（ｂ） 通信機器などでは、信頼性担保のために電源回路を冗長構成とすることがある。通常は、電源回路のみ具備されている電源盤を用いてＮ＋１冗長構成とする。即ち、負荷が必要とする最大電力は電源盤Ｎ枚で確保し、予備として電源盤１枚を追加する。この場合は、電源盤１枚の故障でも機器の動作が担保される。

しかし、電源盤のための大きなスペースを確保しなければならず大がかりなものとなる。更に、電源盤２枚が故障したときは、機器全体の機能を担保しないか、又は誤動作防止のため強制的に機器全体を停止させてしまう。実施例５の構成を採ることによって、電源回路の故障が複数枚の回路盤７０Ａで発生しても、省スペースの簡易な回路で機器全体を停止する確率を大幅に減少することができる。

（ｃ） 構成回路盤７０Ａが多い場合、複数枚故障を想定した電源回路１０の容量を設定することで、さらに信頼性を高くすることができる。

（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｍ）のようなものがある。

（ａ） 実施例１では、抵抗素子３１ａの抵抗値Ｒ１を定格電流Ｉｏが流れたときに負荷Ｌ２への電力供給を遮断する例を説明した。しかし、負荷Ｌ２への供給電力が少ないと負荷Ｌ２の起動、停止が正常に行われないことがある。この場合には、負荷Ｌ２の最低動作電流が確保できる電流値以上となるように抵抗値Ｒ１を設定するとよい。例えば、抵抗値Ｒ１を負荷Ｌ２の最低動作電流をＩ２（ｍｉｎ）としたときに、式（５ａ）を満たすように設定する。
ＶＢＥ（ｔｈ）≦（Ｉ１＋Ｉ２（ｍｉｎ））×Ｒ１・・・（５ａ）

（ｂ） 実施例２、３では、ＰＮＰＴＲ４１ａ，４１ｆを電流検出部３１，３１Ｂに直接接続しているが、この検出信号線に抵抗を挿入することで、ＰＮＰＴＲ４１ａ，４１ｆのベース電流を調整・抑制することができる。その結果、ＰＮＰＴＲ４１ａ，４１ｆを保護すると共にＰＮＰＴＲ４１ａ，４１ｆ及びＰＮＰＴＲ４２ａ，ＰＭＯＳ４２ｄの動作、つまり負荷Ｌ２への電力の供給，遮断の切替を滑らかにすることができ、電流Ｉ２の変化による放射雑音の低減や電圧変動（オーバシュートやアンダーシュート）の抑制が可能になる。さらに当該回路を実施例４，５に適用した場合、負荷Ｌ２の電力遮断の確率を低減することが可能となる。

（ｃ） 実施例１〜５では、負荷Ｌ２は、１つで説明したが、負荷Ｌ２は、１つに限定されるものではなく、余剰電力制御部４０を複数並列接続もしくはカスケード接続することで負荷Ｌ２を複数接続することが可能である。

（ｄ） 実施例１〜５では、負荷Ｌ２は、最大で負荷Ｌ１と同じ電力が供給されるような仕様になっているが、電流検出部３１を分割してその中間点に負荷Ｌ１を接続することにより負荷Ｌ２に供給する電力を制限することができ、負荷Ｌ２に対する過電流保護としての機能を持たせることができる。

（ｅ） 実施例１〜５では、電源回路１０の後段に余剰電力供給回路３０を直接接続しているが、電源回路１０と余剰電力供給回路３０との距離には制限はなく、更に、他の素子や回路を介して接続してもよい。

（ｆ） 実施例１〜５では、余剰電力供給回路３０を単独で構成しているが、電源回路１０と一体で構成してもよい。

（ｇ） 実施例１〜５では、負荷Ｌ１と負荷Ｌ２には、同一の電圧が供給されることで説明したが、負荷Ｌ２に対して、昇圧、降圧、昇降圧回路を用いて印加電圧を変換してもよい。

（ｈ） 実施例１〜５では、電源回路１０を、ＤＣ電源Ｅに接続されたＤＣ−ＤＣタイプとしたが、交流電源Ａに接続されたＡＣ−ＤＣタイプの電源でもよい。

（ｉ） 実施例１〜５では、電源回路１０の正極１０ａに付加した余剰電力供給回路３０で説明したが、電源回路１０の極性を反転させた構成でもよい。例えば、実施例１のＰＮＰＴＲ４１ａとＰＮＰＴＲ４２ａとを、それぞれＮＰＮ型トランジスタに替えることで実現が可能である。

（ｊ） 実施例３では、ＰＭＯＳ３１ｄを用いたが、ＰＮＰＴＲ４１ｂ導通時に非導通となるスイッチ（例えば、ＰＮＰＴＲなど）であれば実現させることが可能である。

（ｋ） 実施例４、５では、図１に示す第１の機能ブロックを基にした構成で説明したが、図５に示す第２の機能ブロックを基にした構成で実現させることも可能である。

（ｌ） 実施例４、５では、逆流防止用素子をダイオード７１，７２で示したが、ＬＩＮＥＡＲ ＴＥＣＨＮＯＬＯＧＹ社製ＬＴＣ４３５８等による電解効果トランジスタ使用も可能であり、この場合、順方向電圧降下及び損失を低減することが可能となる。

（ｍ） 実施例１において、図３により説明した電源回路１０の構成及び動作は、あくまでも一例を示したのみであり、素子、回路方式及び絶縁特性（絶縁／非絶縁）を限定するものではない。

１０ 電源回路
３０ 余剰電力供給回路
３１ 電流検出部
４０ 余剰電力制御部
４１ 過電流判定部
４２ 電力制御部
７０，７０Ａ 回路盤
８０，８０Ａ 共通盤
Ｌ１ 第１の負荷
Ｌ２ 第２の負荷
７３、７３Ａ 共通線

Claims (13)

1. 第１の負荷と１つ又は複数の第２の負荷に対して駆動電流を供給するための電力を出力する電源部と、
   前記第１の負荷及び前記第２の負荷に供給される前記駆動電流を検出して検出信号を出力する電流検出部と、
   前記検出信号と、前記電源部が出力する定格電力の範囲内に設定した所定の閾値と、を比較し、前記検出信号が前記閾値未満のときには、前記定格電力と前記第１の負荷による消費電力との差分である余剰電力有りと判定して前記第２の負荷へ前記駆動電流を供給し、前記検出信号が前記閾値に達したときには、前記第１の負荷に対する前記駆動電流の供給を継続するために、前記余剰電力無しと判定して前記第２の負荷への前記駆動電流を遮断する余剰電力制御部と、
   を有することを特徴とする電源装置。
2. 前記余剰電力制御部は、
   前記検出信号と前記所定の閾値とを比較して制御信号を出力する過電流判定部と、
   前記制御信号に基づき、前記第２の負荷への前記駆動電流の供給を制御する電力制御部と、
   を有することを特徴とする請求項１記載の電源装置。
3. 前記過電流判定部は、
   第１の電極と、第２の電極と、前記第１の電極及び前記第２の電極間の導通状態を制御する制御電極と、前記第１の電極及び前記制御電極間のスレッシュホールド電圧に基づく前記閾値と、を有する第１のトランジスタにより構成されていることを特徴とする請求項２記載の電源装置。
4. 前記過電流判定部は、
   前記検出信号が前記閾値に達したときには、第１の電位の前記制御信号を出力し、
   前記検出信号が前記閾値未満のときには、第２の電位の前記制御信号を出力することを特徴とする請求項２記載の電源装置。
5. 前記電力制御部は、
   第２のトランジスタと、前記第２のトランジスタ及びグランド間に接続された第２の抵抗素子と、を有することを特徴とする請求項２〜４のいずれか１項に記載の電源装置。
6. 前記電流検出部は、
   前記駆動電流が流れることにより、電位差を生じさせてこの電位差を前記検出信号として出力する第１の抵抗素子又はホール素子を有することを特徴とする請求項１〜５のいずれか１項に記載の電源装置。
7. 前記余剰電力制御部は、
   第１の前記閾値と、前記第１の閾値と異なる第２の前記閾値と、を有し、
   前記第１の負荷及び前記第２の負荷への前記駆動電流が供給されている状態において、前記検出信号が前記第１の閾値未満のときには、前記余剰電力有りと判定して前記第２の負荷への前記駆動電流の供給を継続させ、
   前記検出信号が前記第１の閾値に達したときには、前記余剰電力無しと判定して前記第２の負荷への前記駆動電流を遮断し、
   前記第２の負荷への前記駆動電流が遮断されている状態において、前記検出信号が前記第２の閾値未満になったときには、前記余剰電力有りと判定して前記第２の負荷への前記駆動電流を供給させ、
   前記検出信号が前記第２の閾値以上のときには、前記余剰電力無しと判定して前記第２の負荷への前記駆動電流を遮断した状態を継続することを特徴とする請求項１記載の電源装置。
8. 前記余剰電力制御部は、
   前記検出信号と、前記第１の閾値又は前記第２の閾値と、を比較して制御信号を出力する過電流判定部と、
   前記制御信号に基づき、前記第２の負荷への前記駆動電流の供給を制御する電力制御部と、
   を有することを特徴とする請求項７記載の電源装置。
9. 前記過電流判定部は、
   前記第１の閾値を生成する第１の基準電圧生成部と、
   前記第１の閾値及び前記第２の閾値を生成する第２の基準電圧生成部と、
   前記検出信号が前記第１又は第２の閾値未満のときには、第１の論理レベルの前記制御信号を出力し、前記検出信号が前記第１又は第２の閾値に達したときには、第２の論理レベルの前記制御信号を出力する検出信号判定部と、
   前記制御信号に基づき、前記第１の閾値と前記第２の閾値との切り替えを行う第１のスイッチと、
   を有することを特徴とする請求項８記載の電源装置。
10. 前記電流検出部は、
    第１の前記検出信号を生成する第１の検出信号生成部と、
    前記第１の検出信号と異なる第２の前記検出信号を生成する第２の検出信号生成部と、
    前記第１の負荷及び前記第２の負荷への前記駆動電流が供給されている状態において、前記第１の検出信号が前記閾値未満のときには、前記第１の検出信号の出力を継続させ、前記第１の検出信号が前記閾値に達したときには、前記第１の検出信号の出力を停止して前記第２の検出信号を出力させ、
    前記第２の負荷への前記駆動電流が遮断されている状態において、前記第２の検出信号が前記閾値以上のときには、前記第２の検出信号の出力を継続させ、前記第２の検出信号が前記閾値未満になったときには、前記第２の検出信号の出力を停止して、前記第１の検出信号を出力させる第２のスイッチと、
    を有することを特徴とする請求項１〜６のいずれか１項に記載の電源装置。
11. 前記余剰電力制御部は、
    前記第１の負荷及び前記第２の負荷への前記駆動電流が供給されている状態において、前記第１の検出信号が前記閾値未満のときには、前記余剰電力有りと判定して前記第２の負荷への前記駆動電流の供給を継続させ、
    前記第１の検出信号が前記閾値に達したときには、前記余剰電力無しと判定して前記第２の負荷への前記駆動電流を遮断し、
    前記第２の負荷への前記駆動電流が遮断されている状態において、前記第２の検出信号が前記閾値未満になったときには、前記余剰電力有りと判定して前記第２の負荷への前記駆動電流を供給させ、
    前記第２の検出信号が前記閾値以上のときには、前記余剰電力無しと判定して前記第２の負荷への前記駆動電流を遮断した状態を継続することを特徴とする請求項１０記載の電源装置。
12. 請求項１〜１１のいずれか１項に記載の複数の電源装置と、
    前記複数の電源装置にそれぞれ設けられた前記余剰電力制御部の出力側及び１つ又は複数の前記第２の負荷を接続する共通線と、
    を有することを特徴とする電源システム。
13. 請求項１〜１１のいずれか１項に記載の複数の電源装置と、
    前記複数の電源装置にそれぞれ設けられた前記余剰電力制御部の出力側と前記複数の電源装置にそれぞれ対応した前記第１の負荷とを接続する共通線と、
    を備えたことを特徴とする電源システム。

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